TW201543622A - 半導體封裝件及其製法與承載結構 - Google Patents

半導體封裝件及其製法與承載結構 Download PDF

Info

Publication number
TW201543622A
TW201543622A TW103116496A TW103116496A TW201543622A TW 201543622 A TW201543622 A TW 201543622A TW 103116496 A TW103116496 A TW 103116496A TW 103116496 A TW103116496 A TW 103116496A TW 201543622 A TW201543622 A TW 201543622A
Authority
TW
Taiwan
Prior art keywords
semiconductor package
electrical contact
metal plate
plate
semiconductor
Prior art date
Application number
TW103116496A
Other languages
English (en)
Other versions
TWI560815B (en
Inventor
陳彥亨
林畯棠
紀傑元
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103116496A priority Critical patent/TWI560815B/zh
Priority to CN201410312075.3A priority patent/CN105097760A/zh
Priority to US14/584,428 priority patent/US9548219B2/en
Publication of TW201543622A publication Critical patent/TW201543622A/zh
Application granted granted Critical
Publication of TWI560815B publication Critical patent/TWI560815B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種承載結構，係包括：氧化金屬板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之複數第一穿孔；形成於該第一穿孔中之導電部；以及形成於該氧化金屬板之第一表面上之複數電性接觸墊，且單一該電性接觸墊係接觸位於複數個該導電部上，使單一該電性接觸墊電性連接複數個該導電部，藉由該氧化金屬板取代習知矽中介板，以簡化製程。本發明復提供一種半導體封裝件及其製法。

Description

半導體封裝件及其製法與承載結構
本發明係有關一種半導體封裝件，尤指一種提高製作良率之半導體封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，例如晶片尺寸構裝(Chip Scale Package,CSP)、晶片直接貼附封裝(Direct Chip Attached,DCA)或多晶片模組封裝(Multi-Chip Module,MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1A至1C圖係為習知半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供一矽基板10’，且形成複數穿孔100a於該矽基板10’上。
如第1B圖所示，先形成絕緣材100b於該些穿孔100a中，再填充金屬於該些穿孔100a中，以形成具有導電矽穿孔(Through-silicon via,TSV)100之矽中介板(Through Silicon interposer,TSI)10。
如第1C圖所示，形成一線路重佈結構(Redistribution layer,RDL)15於該矽中介板10與該些導電矽穿孔100上。
接著，將間距較小之半導體晶片11之電極墊110係藉由複數微凸塊(u-bump)13以覆晶方式電性結合該導電矽穿孔100，再以底膠12包覆該些微凸塊13。
之後，形成封裝膠體16於該矽中介板10上，以覆蓋該半導體晶片11。
最後，於該線路重佈結構15上藉由複數導電元件17電性結合間距較大之封裝基板18之銲墊180，並以底膠12包覆該些導電元件17。
若該半導體晶片11直接結合至該封裝基板18上，因該半導體晶片11與封裝基板18兩者的熱膨脹係數(Coefficient of thermal expansion,CTE)的差異甚大，故該半導體晶片11外圍的銲錫凸塊不易與該封裝基板18上對應的銲墊180形成良好的接合，致使銲錫凸塊自該封裝基板18上剝離。另一方面，因該半導體晶片11與該封裝基板18之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，致使該半導體晶片11與該封裝基板18之間的電性連接可靠度(reliability)下降，且將造成信賴性測試的失敗。
因此，藉由半導體基材製作之矽中介板10之設計，其與該半導體晶片11的材質接近，故可有效避免上述所產生的問題。
再者，藉由該矽中介板10之設計，該半導體封裝件1除了避免前述問題外，相較於覆晶式封裝件，其長寬方向之面積可更加縮小。例如，一般覆晶式封裝基板最小之線寬/線距僅能製出12/12μm，而當半導體晶片之電極墊(I/O)數量增加時，以現有覆晶式封裝基板之線寬/線距並無法再縮小，故須加大覆晶式封裝基板之面積以提高佈線密度，才能接置高I/O數之半導體晶片。反觀第1圖之半導體封裝件1，因該矽中介板10可採用半導體製程做出3/3μm以下之線寬/線距，故當該半導體晶片11具高I/O數時，該矽中介板10之長寬方向之面積足以連接高I/O數之半導體晶片11，故不需增加該封裝基板18之面積，使該半導體晶片11經由該矽中介板10作為一轉接板而電性連接至該封裝基板18上。
惟，前述習知半導體封裝件1之製法中，於製作該矽中介板10時，該導電矽穿孔100之製程係需於該矽基板10’上挖孔(即經由曝光顯影蝕刻等圖案化製程而形成該些穿孔100a)及金屬填孔，致使該導電矽穿孔100之整體製程占整個該矽中介板10之製作成本達約40~50%(以12吋晶圓為例，不含人工成本)，且製作時間耗時(因前述步驟流程冗長，特別是蝕刻該矽基板10’以形成該些穿孔100a)，以致於最終產品之成本及價格難以降低。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種承載結構，係包括：氧化金屬板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之複數第一穿孔；複數導電部，各係形成於該第一穿孔中；以及複數電性接觸墊，係形成於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部。
本發明復提供一種半導體封裝件，係包括：氧化金屬板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之複數第一穿孔；複數導電部，各係形成於該第一穿孔中；複數電性接觸墊，係形成於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部；以及至少一半導體元件，係設於該氧化金屬板之第一表面上，且該半導體元件電性連接各該電性接觸墊。
本發明亦提供一種半導體封裝件之製法，係包括：提供一具有相對之第一表面與第二表面之氧化金屬板，且該氧化金屬板復具有連通該第一與第二表面之複數第一穿孔；形成導電材於各該第一穿孔中，以作為導電部；形成複數電性接觸墊於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部；以及設置至少一半導體元件於該氧化金屬板之第一表面上，且該半導體元件電性連接各該電性接觸墊。
前述之製法中，該氧化金屬板之製作方式係將金屬板進行氧化還原製程，以於金屬氧化時自然形成之第一穿孔。
前述之製法中，於設置半導體元件之後，進行切單製程。
前述之半導體封裝件及其製法中，形成封裝材於該氧化金屬板之第一表面上，使該封裝材包覆該半導體元件。
前述之半導體封裝件及其製法與承載結構中，該氧化金屬板係為氧化鋁板材。
前述之半導體封裝件及其製法與承載結構中，該些第一穿孔係排列成束狀。
前述之半導體封裝件及其製法與承載結構中，該氧化金屬板復具有連通該第一與第二表面之複數第二穿孔。例如，該第二穿孔係位於各該電性接觸墊之間，且該些第一與第二穿孔係規則排列。又包括形成於該第二穿孔中的絕緣材。
前述之半導體封裝件及其製法與承載結構中，復包括形成於該氧化金屬板之第一表面上的保護層，其外露該電性接觸墊。
前述之半導體封裝件及其製法與承載結構中，復包括形成於該氧化金屬板之第二表面上的複數電性連接墊，且各該電性連接墊係接觸並位於複數個對應之該導電部上，使各該電性連接墊電性連接複數個對應之該導電部。
由上可知，本發明之半導體封裝件及其製法與承載結構，主要藉由該氧化金屬板取代習知矽中介板，因而無需 製作導電矽穿孔，故相較於習知技術，本發明不僅能大幅降低該半導體封裝件或該承載結構之製作成本，且能簡化製程，使該半導體封裝件之生產量提高。
1,2,2’,2”‧‧‧半導體封裝件
10‧‧‧矽中介板
10’‧‧‧矽基板
100‧‧‧導電矽穿孔
100a‧‧‧穿孔
100b‧‧‧絕緣材
11‧‧‧半導體晶片
110,230‧‧‧電極墊
12,232‧‧‧底膠
13‧‧‧微凸塊
15‧‧‧線路重佈結構
16‧‧‧封裝膠體
17,27‧‧‧導電元件
18‧‧‧封裝基板
180‧‧‧銲墊
2a‧‧‧承載結構
20‧‧‧氧化金屬板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧導電部
201‧‧‧第一穿孔
202‧‧‧第二穿孔
21‧‧‧保護層
210‧‧‧開口
22‧‧‧電性接觸墊
23‧‧‧半導體元件
23a‧‧‧作用面
23b‧‧‧非作用面
231‧‧‧導電凸塊
24‧‧‧封裝材
25‧‧‧電性連接墊
26‧‧‧絕緣材
3‧‧‧電子裝置
d‧‧‧直徑
S‧‧‧切割路徑
第1A至1C圖係為習知半導體封裝件之製法之剖面示意圖；第2A至2G圖係為本發明之半導體封裝件之製法之剖面示意圖；其中，第2A’及2C’圖(省略保護層)係為第2A及2C圖之平面上視圖，第2G’及2G”圖係為第2G圖之不同態樣；以及第3圖係為接續第2G圖之後續製程之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關 係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之第一表面20a與第二表面20b之氧化金屬板20，且該氧化金屬板20復具有連通該第一與第二表面20a,20b之複數第一穿孔201。
於本實施例中，該氧化金屬板20復具有連通該第一與第二表面20a,20b之複數第二穿孔202。
再者，該氧化金屬板20係為陽極化氧化鋁(anodic aluminum oxide,AAO)板材，其製作係將整塊鋁板放置於化學槽中，以進行氧化還原製程，而鋁板經氧化後即形成氧化鋁，且形成複數貫通該氧化鋁板之奈米級孔洞(即該第一與第二穿孔201,202)，如該第一與第二穿孔201,202之直徑d係為60nm。因此，AAO板之奈米孔徑的穿孔結構係為鋁板經氧化還原製程後而自然形成規則排列之第一與第二穿孔201,202，如交錯式陣列、整齊之似蜂巢狀孔洞等。
如第2B圖所示，形成一絕緣材之保護層21於該氧化金屬板20之第一表面20a上。
於本實施例中，該保護層21具有複數開口210，以令單一該開口210對應露出複數個第一穿孔201，但該保護層21係遮蓋該些第二穿孔202之一側。
如第2C及2C’圖所示，形成導電材於該第一穿孔201中，以作為導電部200。
於本實施例中，該導電材係為電鍍銅，且該導電材並未形成於該第二穿孔202中，故該第二穿孔202係為中空狀態。
再者，該氧化金屬板20經氧化還原製程後將容易形成垂直表面的空孔，故有助於填入奈米材料(即該導電材)。
又，該氧化金屬板20易與矽板材或玻璃板材等半導體板材做整合，故於形成該導電部200時，可先將該氧化金屬板20與如半導體板材之承載件做結合，再進行電鍍銅製程。
另外，由於該些第一穿孔201係排列成束狀，故該些導電部200係成為束狀，即相互鄰靠。
如第2D圖所示，形成複數電性接觸墊22於該氧化金屬板20之第一表面20a上，以製成本發明之承載結構2a，且該電性接觸墊22係位於各該開口210中，故單一該電性接觸墊22係接觸位於複數個該導電部200上，使單一該電性接觸墊22電性連接複數個該導電部200。
於本實施例中，由於該電性接觸墊22位於各該開口210中，故該保護層21係外露各該電性接觸墊22。
再者，單一該導電部200係為奈米導線，其不易導通電流，故需藉由複數該導電部200排列成束狀而作為奈米導線束，以易於電流經過該奈米導線束與該電性接觸墊22。
又，該第二穿孔202係位於各該電性接觸墊22之間(即各該奈米導線束之間)。
如第2E圖所示，設置複數半導體元件23於該氧化金屬板20之第一表面20a上，且該半導體元件23電性連接各該電性接觸墊22。接著，形成封裝材24於該氧化金屬板20之第一表面20a上，使該封裝材24包覆該半導體元件23。
於本實施例中，該半導體元件23係為晶片，其具有相對之作用面23a與非作用面23b，該作用面23a具有複數電極墊230，且各該電極墊230藉由如銲錫之導電凸塊231結合至各該電性接觸墊22。
再者，可藉由底膠232形成於該半導體元件23之作用面23a與該保護層21(或該第一表面20a)之間，以令該底膠232包覆該些導電凸塊231；亦可藉由該封裝材24包覆該些導電凸塊231。
如第2F圖所示，形成複數電性連接墊25於該氧化金屬板20之第二表面20b上，且單一該電性連接墊25係接觸位於複數個該導電部200上，使單一該電性連接墊25電性連接複數個該導電部200。
如第2G圖所示，形成複數如銲球之導電元件27於該電性連接墊25上，且沿如第2F圖所示之切割路徑S進行切單製程，以製成半導體封裝件2。
於本實施例中，藉由切單製程之設定，使該半導體封裝件2包括複數該半導體元件23。於其它實施例中，如第2G’圖所示，藉由切單製程之設定，該半導體封裝件2’亦可包括一個該半導體元件23。
另外，於其它實施例中，亦可形成絕緣材26於該第二穿孔202中，且形成該絕緣材26之材質係為如聚醯亞胺(Polyimide,PI)之有機材(liquid organic)或其它材質，如氧化矽(SiO2)或氮化矽(SiNx)之無機材質。
本發明之製法中，利用製作方法簡單之氧化還原製程製作該氧化金屬板20，不僅容易大面積製作，且相較於習知技術，因無需製作導電矽穿孔(即穿孔之製作無需經由圖案化製程及蝕刻製程)，故能大幅降低該半導體封裝件2之製作成本與製作時間，使該半導體封裝件2之生產量提高及提高製作良率。
再者，如第3圖所示，於接續第2G圖之後續製程中，該半導體封裝件2利用該些導電元件27堆疊至如其它半導體元件或封裝基板之電子裝置3上。
本發明係提供一種半導體封裝件2,2’,2”，係包括：一承載結構2a、設於該承載結構2a上之至少一半導體元件23、以及封裝材24。
所述之承載結構2a係包括：一氧化金屬板20、一保護層21、複數導電部200、以及複數電性接觸墊22。
所述之氧化金屬板20係為氧化鋁板材，其具有相對之第一表面20a與第二表面20b、連通該第一與第二表面20a,20b之複數第一穿孔201及第二穿孔202，該些第一穿孔201係排列成束狀，且該第二穿孔202係位於各該第一穿孔201之間，使該些第一與第二穿孔201,202係規則排列。
所述之導電部200係形成於該第一穿孔201中，且該第二穿孔202係為中空狀態、或者該第二穿孔202中形成有絕緣材26。
所述之複數電性接觸墊22係形成於該氧化金屬板20之第一表面20a上，且單一該電性接觸墊22係接觸位於複數個該導電部200上，使單一該電性接觸墊22電性連接複數個該導電部200。
所述之保護層21係形成於該氧化金屬板20之第一表面20a上，其外露該電性接觸墊22。
於一實施例中，所述之承載結構2a復包括形成於該氧化金屬板20之第二表面20b上的複數電性連接墊25，且單一該電性連接墊25係接觸位於複數個該導電部200上，使單一該電性連接墊25電性連接複數個該導電部200。
所述之半導體元件23係設於該氧化金屬板20之第一表面20a上，且該半導體元件23電性連接各該電性接觸墊22。
所述之封裝材24係形成於該氧化金屬板20之第一表面20a上並包覆該半導體元件23。
綜上所述，本發明之半導體封裝件及其製法，係藉由該氧化金屬板取代矽中介板，因而無需製作導電矽穿孔，故不僅能大幅降低該半導體封裝件之製作成本，且能簡化製程，以提高該半導體封裝件之生產量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
2a‧‧‧承載結構
20‧‧‧氧化金屬板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧導電部
201‧‧‧第一穿孔
202‧‧‧第二穿孔
21‧‧‧保護層
22‧‧‧電性接觸墊
23‧‧‧半導體元件
24‧‧‧封裝材
25‧‧‧電性連接墊
27‧‧‧導電元件

Claims (31)

  1. 一種半導體封裝件，係包括：氧化金屬板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之複數第一穿孔；複數導電部，各係形成於該第一穿孔中；複數電性接觸墊，係形成於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部；以及至少一半導體元件，係設於該氧化金屬板之第一表面上，且該半導體元件電性連接各該電性接觸墊。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該氧化金屬板係為氧化鋁板材。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該些第一穿孔係排列成束狀。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該氧化金屬板復具有連通該第一與第二表面之複數第二穿孔。
  5. 如申請專利範圍第4項所述之半導體封裝件，其中，該些第一與第二穿孔係規則排列。
  6. 如申請專利範圍第4項所述之半導體封裝件，其中，該第二穿孔係位於各該電性接觸墊之間。
  7. 如申請專利範圍第4項所述之半導體封裝件，復包括形成於該第二穿孔中的絕緣材。
  8. 如申請專利範圍第1項所述之半導體封裝件，復包括形成於該氧化金屬板之第一表面上的保護層，且外露該電性接觸墊。
  9. 如申請專利範圍第1項所述之半導體封裝件，復包括形成於該氧化金屬板之第一表面上的封裝材，用以包覆該半導體元件。
  10. 如申請專利範圍第1項所述之半導體封裝件，復包括形成於該氧化金屬板之第二表面上的複數電性連接墊，且各該電性連接墊係接觸並位於複數個對應之該導電部上，使各該電性連接墊電性連接複數個對應之該導電部。
  11. 一種半導體封裝件之製法，係包括：提供一具有相對之第一表面與第二表面之氧化金屬板，且該氧化金屬板復具有連通該第一與第二表面之複數第一穿孔；形成導電材於各該第一穿孔中，以作為導電部；形成複數電性接觸墊於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部；以及設置至少一半導體元件於該氧化金屬板之第一表面上，並使該半導體元件電性連接各該電性接觸墊。
  12. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該氧化金屬板之製作方式係將金屬板進行氧化 還原製程，以於金屬氧化時自然形成之第一穿孔。
  13. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該氧化金屬板係為氧化鋁板材。
  14. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該些第一穿孔係排列成束狀。
  15. 如申請專利範圍第11項所述之半導體封裝件之製法，其中，該氧化金屬板復具有連通該第一與第二表面之複數第二穿孔。
  16. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該些第一與第二穿孔係規則排列。
  17. 如申請專利範圍第15項所述之半導體封裝件之製法，其中，該第二穿孔係位於各該電性接觸墊之間。
  18. 如申請專利範圍第15項所述之半導體封裝件之製法，復包括形成於該第二穿孔中的絕緣材。
  19. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成保護層於該氧化金屬板之第一表面上，且該電性接觸墊外露於該保護層。
  20. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成封裝材於該氧化金屬板之第一表面上，使該封裝材包覆該半導體元件。
  21. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括形成複數電性連接墊於該氧化金屬板之第二表面上，且各該電性連接墊係接觸並位於複數個對應之該導電部上，使各該電性連接墊電性連接複數個對應 之該導電部。
  22. 如申請專利範圍第11項所述之半導體封裝件之製法，復包括於設置半導體元件之後，進行切單製程。
  23. 一種承載結構，係包括：氧化金屬板，係具有相對之第一表面與第二表面、及連通該第一與第二表面之複數第一穿孔；複數導電部，各係形成於該第一穿孔中；以及複數電性接觸墊，係形成於該氧化金屬板之第一表面上，且各該電性接觸墊係接觸並位於複數個對應之該導電部上，使各該電性接觸墊電性連接複數個對應之該導電部。
  24. 如申請專利範圍第23項所述之承載結構，其中，該氧化金屬板係為氧化鋁板材。
  25. 如申請專利範圍第23項所述之承載結構，其中，該些第一穿孔係排列成束狀。
  26. 如申請專利範圍第23項所述之承載結構，其中，該氧化金屬板復具有連通該第一與第二表面之複數第二穿孔。
  27. 如申請專利範圍第26項所述之半導體封裝件之製法，其中，該些第一與第二穿孔係規則排列。
  28. 如申請專利範圍第26項所述之承載結構，其中，該第二穿孔係位於各該電性接觸墊之間。
  29. 如申請專利範圍第26項所述之承載結構，復包括形成於該第二穿孔中的絕緣材。
  30. 如申請專利範圍第23項所述之承載結構，復包括形成於該氧化金屬板之第一表面上的保護層，且該電性接觸墊外露於該保護層。
  31. 如申請專利範圍第23項所述之承載結構，復包括形成於該氧化金屬板之第二表面上的複數電性連接墊，且各該電性連接墊係接觸並位於複數個對應之該導電部上，使各該電性連接墊電性連接複數個對應之該導電部。
TW103116496A 2014-05-09 2014-05-09 Semiconductor packages, methods for fabricating the same and carrier structures TWI560815B (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103116496A TWI560815B (en) 2014-05-09 2014-05-09 Semiconductor packages, methods for fabricating the same and carrier structures
CN201410312075.3A CN105097760A (zh) 2014-05-09 2014-07-02 半导体封装件及其制法与承载结构
US14/584,428 US9548219B2 (en) 2014-05-09 2014-12-29 Semiconductor package and fabrication method thereof and carrier structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103116496A TWI560815B (en) 2014-05-09 2014-05-09 Semiconductor packages, methods for fabricating the same and carrier structures

Publications (2)

Publication Number Publication Date
TW201543622A true TW201543622A (zh) 2015-11-16
TWI560815B TWI560815B (en) 2016-12-01

Family

ID=54368500

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103116496A TWI560815B (en) 2014-05-09 2014-05-09 Semiconductor packages, methods for fabricating the same and carrier structures

Country Status (3)

Country Link
US (1) US9548219B2 (zh)
CN (1) CN105097760A (zh)
TW (1) TWI560815B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711138B (zh) * 2016-01-15 2020-11-21 台灣積體電路製造股份有限公司 多晶片封裝系統及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443799B2 (en) 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9929112B2 (en) 2015-09-25 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9852971B1 (en) * 2016-06-09 2017-12-26 Advanced Semiconductor Engineering, Inc. Interposer, semiconductor package structure, and semiconductor process
US10381300B2 (en) * 2016-11-28 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package including filling mold via
TWI638434B (zh) * 2018-04-17 2018-10-11 國立臺灣師範大學 電子組件封裝結構
KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드
KR20210087751A (ko) 2020-01-03 2021-07-13 삼성전자주식회사 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
CN100350608C (zh) * 2004-01-09 2007-11-21 日月光半导体制造股份有限公司 多芯片封装体
DE102006049562A1 (de) * 2006-10-20 2008-04-24 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
JP5385682B2 (ja) * 2009-05-19 2014-01-08 新光電気工業株式会社 電子部品の実装構造
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
CN102005520B (zh) * 2010-10-29 2012-08-29 北京大学 一种led封装方法
CN202395033U (zh) * 2011-12-12 2012-08-22 日月光半导体制造股份有限公司 发光二极管封装构造
JP6282425B2 (ja) * 2012-10-29 2018-02-21 新光電気工業株式会社 配線基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711138B (zh) * 2016-01-15 2020-11-21 台灣積體電路製造股份有限公司 多晶片封裝系統及其形成方法

Also Published As

Publication number Publication date
TWI560815B (en) 2016-12-01
US20150325508A1 (en) 2015-11-12
US9548219B2 (en) 2017-01-17
CN105097760A (zh) 2015-11-25

Similar Documents

Publication Publication Date Title
TWI570842B (zh) 電子封裝件及其製法
TWI587412B (zh) 封裝結構及其製法
TW201543622A (zh) 半導體封裝件及其製法與承載結構
TWI544599B (zh) 封裝結構之製法
TWI499023B (zh) 封裝基板及其製法
TWI496270B (zh) 半導體封裝件及其製法
TWI582913B (zh) 半導體封裝件及其製法
TWI543323B (zh) 中介板及其製法
TW201640590A (zh) 電子封裝件及其製法
TWI557853B (zh) 半導體封裝件及其製法
TWI574333B (zh) 電子封裝件及其製法
TWI544593B (zh) 半導體裝置及其製法
TWI669797B (zh) 電子裝置及其製法與基板結構
TWI550814B (zh) 承載體、封裝基板、電子封裝件及其製法
TWI491017B (zh) 半導體封裝件及其製法
TW201707174A (zh) 電子封裝件及其製法
TWI638411B (zh) 電子封裝件之製法
TWI515841B (zh) 半導體封裝件及其製法
TWI492343B (zh) 半導體基板及其製法
TW201417225A (zh) 封裝基板及其製法
TWI529825B (zh) 半導體結構之製法
TWI546920B (zh) 半導體裝置及其製法
TWI566354B (zh) 中介板及其製法
TWI574356B (zh) 半導體封裝件之製法
TWI556363B (zh) 半導體裝置及其製法