JP6282425B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は、配線基板の製造方法に関する。
従来、厚さ方向に貫通する多数の線状導体が設けられた絶縁性基材を有するインターポーザ用基板が知られている。線状導体は、その両端が絶縁性基材の両面に露出するように形成されている。このインターポーザ用基板では、絶縁性基材の一方の面及び他方の面の対向する位置に各々パッドが形成されている。絶縁性基材の一方の面及び他方の面に形成された各々のパッドは、線状導体を介して電気的に接続されている。このインターポーザ用基板には半導体チップが搭載される。
特開２０１０−２７２５６２号公報
しかしながら、前述のインターポーザ用基板では、絶縁性基材の一方の面及び他方の面の対向する位置に各々パッドが形成されているが、実際には製造上のばらつきにより、各々のパッドを完全に対向する位置に形成することはできない。従って、各々のパッドの位置ずれを考慮して各々のパッドのピッチを設計しなければならず、各々のパッドを狭ピッチ化することには限界がある。
又、前述のインターポーザ用基板では、インターポーザ用基板上に狭ピッチの配線層を形成可能な構造を備えていないため、パッド上に絶縁層を介して狭ピッチの配線層を形成することも困難である。
このように、前述のインターポーザ用基板では、半導体チップの電極パッドの狭ピッチ化が進行すると、半導体チップの搭載が困難となる。
本発明は、上記の点に鑑みてなされたものであり、従来よりも狭ピッチの配線層を形成した配線基板の製造方法を提供することを課題とする。
本配線基板の製造方法は、アルミニウム酸化物からなる板状体、及び前記板状体を厚さ方向に貫通する複数の貫通孔を充填する複数の線状導体を備えたコア層を作製する工程と、前記コア層の一方の面に第１配線層の形成領域を露出する開口部を有するレジスト層を形成する工程と、前記レジスト層を含めた前記コア層の一方の面の全体を覆う金属層を形成する工程と、前記線状導体の前記板状体の他方の面側の端面を前記板状体の他方の面に対して窪んだ位置にする工程と、前記金属層及び前記金属層と電気的に接続された前記線状導体を給電経路とする電解めっき法により、前記コア層の他方の面の前記開口部と平面視において重複する位置に第２配線層を形成する工程と、前記レジスト層の上面が露出するまで前記金属層を研磨し、前記金属層から前記第１配線層を形成すると共に、前記レジスト層から第１絶縁層を形成する工程と、を有し、前記第１絶縁層は、前記コア層の一方の面の前記第１配線層が形成されていない領域に、前記第１配線層と同一層厚となるように形成され、前記窪んだ位置にする工程では、前記線状導体の前記板状体の他方の面側の端面と前記貫通孔の内壁面により、前記板状体の他方の面に凹部が形成され、前記第２配線層を形成する工程では、前記第２配線層の一部は、前記凹部内に形成されることを要件とする。
開示の技術によれば、従来よりも狭ピッチの配線層を形成した配線基板の製造方法を提供できる。
第１の実施の形態に係る配線基板を例示する図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 比較例に係る配線基板の部分拡大断面図である。 図１に示す配線基板の部分拡大断面図である。 第２の実施の形態に係る配線基板を例示する断面図である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。 第２の実施の形態に係る配線基板及び半導体パッケージの製造工程を例示する図（その１）である。 第２の実施の形態に係る配線基板及び半導体パッケージの製造工程を例示する図（その２）である。 比較例に係る配線基板を例示する断面図である。 第３の実施の形態に係る配線基板を例示する断面図である。 第３の実施の形態に係る半導体パッケージを例示する断面図である。 第３の実施の形態に係る配線基板の製造工程を例示する図である。 第１の実施の形態の変形例に係る配線基板を例示する図（その１）である。 第１の実施の形態の変形例に係る配線基板を例示する図（その２）である。 第３の実施の形態の変形例に係る配線基板を例示する断面図である。 第３の実施の形態の変形例に係る半導体パッケージを例示する断面図である。 第４の実施の形態に係る配線基板を例示する図である。 図１８に示す配線基板の部分拡大斜視図である。 第４の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第４の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第５の実施の形態に係る配線基板を例示する断面図である。 第５の実施の形態に係る配線基板の製造工程を例示する図である。 第５の実施の形態の変形例１に係る配線基板の製造工程を例示する図である。 第５の実施の形態の変形例３に係る配線基板を例示する断面図である。 第５の実施の形態の変形例３に係る配線基板の製造工程を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。図１において、Ｘ方向は後述するコア層１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア層１３の厚さ方向）をそれぞれ示している（他の図においても同様）。なお、配線基板１０等において、便宜上、コア層１３の一方の面１３ａ側を上側（上面）、コア層１３の他方の面１３ｂ側を下側（下面）と称する場合がある。
図１を参照するに、第１の実施の形態に係る配線基板１０は、コア層１３と、第１配線層１４と、第１絶縁層１５と、第２配線層１６とを有する。コア層１３は、第１配線層１４等を形成するための基体となる平板状の部材である。コア層１３の平面形状は、例えば、矩形状とすることができる。コア層１３の平面形状が矩形状の場合、幅（Ｘ方向）×奥行き（Ｙ方向）は、例えば、２００ｍｍ×２００ｍｍ程度とすることができる。コア層１３の厚さ（Ｚ方向）は、例えば、７０〜１００μｍ程度とすることができる。但し、コア層１３の平面形状は矩形状には限定されず、例えば、円形状等であってもよい。
コア層１３は、アルミニウム酸化物からなる板状体１１、及び板状体１１を厚さ方向に貫通する複数の線状導体１２（ビア）を備えている。線状導体１２は、板状体１１全体に亘りそのＺ方向（厚さ方向）に貫通する多数の貫通孔１１ｘに金属材料を充填して形成した部分である。
線状導体１２は、その一端面（上端面）がコア層１３の一方の面１３ａから露出しており、その他端面（下端面）がコア層１３の他方の面１３ｂから露出している。各線状導体１２は、互いに略平行に略一定間隔で板状体１１の略全面に亘って形成されている。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば０．１μｍ〜１μｍ程度とすることができる。但し、ここでいう平面視円形は、厳密に円形である場合のみならず、おおよそ円形である場合も含むものとする。なお、平面視とは、対象物を図１のＺ方向から見た場合を指す。
又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。線状導体１２は、例えば、４×１０６本／ｍｍ２以上１×１０１０本／ｍｍ２以下の密度で形成することができる。但し、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。線状導体１２を形成する金属材料としては、例えば銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等を用いることができる。
第１配線層１４は、コア層１３の一方の面１３ａに形成されている。第１配線層１４は、信号が伝送される配線である信号配線１４ａと、信号配線１４ａの周囲に所定の間隔を空けて形成されたベタ配線１４ｂとを有する。信号配線１４ａ及びベタ配線１４ｂは、各々複数の線状導体１２と電気的に接続されている。
第１配線層１４の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第１配線層１４の厚さは、例えば、３〜８μｍ程度とすることができる。信号配線１４ａは、例えばヘキサゴナル状やグリッド状に配置されていており、そのピッチは、例えば５０μｍ程度とすることができる。なお、図１（ａ）において、便宜上、第１配線層１４を梨地模様で示している。
第１絶縁層１５は、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に形成されている。第１絶縁層１５の材料としては、例えば、エポキシ系樹脂やベンゾシクロブテン（ＢＣＢ）等を主成分とする絶縁性樹脂を用いることができる。第１絶縁層１５の層厚は、第１配線層１４の層厚と同一とされている。換言すれば、第１絶縁層１５の上面は、第１配線層１４の上面（信号配線１４ａ及びベタ配線１４ｂの各々の上面）と略面一であり、第１絶縁層１５の上面と第１配線層１４の上面とで全体として平坦面を形成している。
このように、第１絶縁層１５の上面と第１配線層１４の上面とで平坦面を形成することにより、後述のように、第１絶縁層１５及び第１配線層１４の上層に容易にファインパターンの配線層を形成することが可能となる。
第２配線層１６は、コア層１３の他方の面１３ｂに形成されている。第２配線層１６は、信号が伝送される配線である信号配線１６ａと、信号配線１６ａの周囲に所定の間隔を空けて形成されたベタ配線１６ｂとを有する。信号配線１６ａ及びベタ配線１６ｂは、各々複数の線状導体１２と電気的に接続されている。
第２配線層１６の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第２配線層１６の厚さは、例えば、３〜８μｍ程度とすることができる。信号配線１６ａは、例えばヘキサゴナル状やグリッド状に配置されていており、そのピッチは、例えば５０μｍ程度とすることができる。
なお、信号配線１４ａと信号配線１６ａとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。又、ベタ配線１４ｂとベタ配線１６ｂとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。
つまり、コア層１３の一方の面に露出する一端面が第１配線層１４の信号配線１４ａと接している線状導体１２のコア層１３の他方の面に露出する他端面は、必ず第２配線層１６の信号配線１６ａと接している。又、コア層１３の一方の面に露出する一端面が第１配線層１４のベタ配線１４ｂと接している線状導体１２のコア層１３の他方の面に露出する他端面は、必ず第２配線層１６のベタ配線１６ｂと接している。
このように、本実施の形態に係る配線基板１０では、コア層１３の一方の面１３ａに形成された第１配線層１４と、コア層１３の他方の面１３ｂに形成された第２配線層１６とが平面視において略完全に重複しており、両者の位置ずれを考慮する必要がない。そのため、第１配線層１４及び第２配線層１６の各々を従来よりも狭ピッチ化（ファインパターン化）することが可能となる。これは、後述の製造工程から得られる効果である（後述の図３（ｂ）に示す工程を参照）。
なお、ベタ配線１４ｂ及び１６ｂは、例えば、ＧＮＤ（グランド）配線に接続される。これにより、信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２と、これらの周囲に位置するベタ配線１４ｂ及び１６ｂ並びにベタ配線１４ｂ及び１６ｂを接続する複数の線状導体１２により、同軸線路と同等の構造となる。その結果、信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２に対する外部からのノイズをシールド（遮蔽）する効果を奏する。
又、隣接して配置される信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２間には、ベタ配線１４ｂ及び１６ｂ並びにベタ配線１４ｂ及び１６ｂを接続する複数の線状導体１２が配置されることになる。そのため、隣接して配置される信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２間に生じる電気的結合（容量結合）を低減することが可能となる。その結果、信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２自体がノイズ源となることを防止できる。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２及び図３は、第１の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図２（ａ）に示す工程では、アルミニウム（Ａｌ）からなる平板を準備し、準備した平板から陽極酸化法により、多数の貫通孔１１ｘが形成されたアルミニウム酸化物からなる板状体１１を形成する。板状体１１の平面形状は、例えば、矩形状とすることができる。板状体１１の平面形状が矩形状の場合、幅（Ｘ方向）×奥行き（Ｙ方向）は、例えば、２００ｍｍ×２００ｍｍ程度とすることができる。板状体１１の厚さ（Ｚ方向）は、例えば、７０〜１００μｍ程度とすることができる。但し、板状体１１の平面形状は矩形状には限定されず、例えば、円形状等であってもよい。
貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径φは例えば０．１μｍ〜１μｍ程度とすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔Ｐが貫通孔１１ｘの直径φよりも小さくなる程度に密に形成することが好ましい。但し、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。
陽極酸化法は、アルミニウム（Ａｌ）からなる平板を陽極として電解液（好適には硫酸水溶液）中に浸漬し、これに対向配置される白金（Ｐｔ）等の電極を陰極として通電（パルス電圧を印加）する方法である。これにより、多数の貫通孔１１ｘが形成されたアルミニウム酸化物からなる板状体１１（アルミニウムの陽極酸化膜）を形成できる。
次に、図２（ｂ）に示す工程では、板状体１１に形成された貫通孔１１ｘに金属材料を充填して線状導体１２を形成する。これにより、アルミニウム酸化物からなる板状体１１、及び板状体１１を厚さ方向に貫通する複数の線状導体１２を備えたコア層１３が作製される。線状導体１２は、例えばスクリーン印刷法やインクジェット法等を用いて、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性ペーストを貫通孔１１ｘに充填して形成できる。
更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ）等により両面を研磨して平坦化し、線状導体１２の両端面を板状体１１の両面に露出させることができる。このようにして、板状体１１に、板状体１１の厚さ方向に貫通する微小径の線状導体１２が高密度に設けられたコア層１３を作製できる。
次に、図２（ｃ）に示す工程では、コア層１３の一方の面１３ａに、第１配線層１４の形成領域（図１参照）を露出する開口部１５０ｘを有するレジスト層１５０を形成する。レジスト層１５０は、最終的には上面が研磨されて第１絶縁層１５となる層である。レジスト層１５０の厚さは、例えば２０〜５０μｍ程度とすることができる。
具体的には、コア層１３の一方の面１３ａに、例えば、液状又はペースト状の感光性レジストを塗布する。或いは、コア層１３の一方の面１３ａに、例えば、フィルム状の感光性レジスト（例えば、ドライフィルムレジスト等）をラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部１５０ｘを形成する。これにより、開口部１５０ｘを有するレジスト層１５０が形成される。
なお、予め開口部１５０ｘを形成したフィルム状のレジストをコア層１３の一方の面１３ａにラミネートしても構わない。又、非感光性のレジストを用いても構わない。この場合には、例えば、レーザ加工法等により開口部１５０ｘを形成できる。
次に、図３（ａ）に示す工程では、レジスト層１５０を含めたコア層１３の一方の面の全体を覆う金属層１４０を形成する。つまり、開口部１５０ｘ内に露出するコア層１３の一方の面１３ａ、及びレジスト層１５０の上面に金属層１４０を形成する。
具体的には、例えば、まず、スパッタ法や無電解めっき法等により、開口部１５０ｘ内に露出するコア層１３の一方の面１３ａ、レジスト層１５０の上面及び側面を連続的に被覆するシード層（図示せず）を形成する。そして、シード層を給電層として利用する電解めっき法により、シード層上にレジスト層１５０を含めたコア層１３の一方の面１３ａ全体を覆う金属層１４０を形成する。
シード層及び金属層１４０の各々の材料としては、例えば、銅（Ｃｕ）等を用いることができる。但し、コア層１３等との密着性を考慮し、シード層を銅（Ｃｕ）以外の層を含むような構成としてもよい。なお、金属層１４０は、最終的には不要部分が除去されて第１配線層１４となる層である。
金属層１４０は、以下のような方法により形成してもよい。すなわち、例えば、銅（Ｃｕ）板等からなる給電板（図示せず）を準備する。そして、他方の面１３ｂ側が給電板（図示せず）の上面と対向するように、給電板（図示せず）の上面にコア層１３を配置し、コア層１３の他方の面１３ｂから露出する線状導体１２の端面を給電板（図示せず）の上面と接触させる。
次に、給電板（図示せず）及び線状導体１２を給電経路とする電解めっき法により、コア層１３の一方の面１３ａ側からめっき膜を析出成長させることで、レジスト層１５０を含めたコア層１３の一方の面１３ａ全体を覆う金属層１４０を形成する。そして、コア層１３を給電板（図示せず）上から取り外す。
次に、図３（ｂ）に示す工程では、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６を形成する。具体的には、金属層１４０及び金属層１４０と電気的に接続された線状導体１２を給電経路とする電解めっき法により、コア層１３の他方の面１３ｂ側からめっき膜を析出成長させる。これにより、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６が形成される。必要に応じ、第２配線層１６の下面を研磨等して平坦化してもよい。
第２配線層１６は、一端部が開口部１５０ｘ内に形成された金属層１４０と電気的に接続された線状導体１２の他端部のみから、めっき膜が析出成長して形成される。そのため、１５０ｘ内に形成された金属層１４０と、平面視において、極めて精度良く重複する位置に形成される。なお、前述のように、第２配線層１６は、信号配線１６ａと、信号配線１６ａの周囲に所定の間隔を空けて形成されたベタ配線１６ｂとを有するように形成される。
次に、図３（ｃ）に示す工程では、化学機械研磨（ＣＭＰ）等により、レジスト層１５０の上面が露出するまで金属層１４０の上面側を研磨し、金属層１４０から第１配線層１４を形成すると共に、レジスト層１５０から第１絶縁層１５を形成する。この際、レジスト層１５０の上面側の一部分を研磨してもよい。これにより、信号配線１４ａと、信号配線１４ａの周囲に所定の間隔を空けて形成されたベタ配線１４ｂとを有する第１配線層１４が形成される。又、第１配線層１４と同時に、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に、第１配線層１４と同一層厚となるように第１絶縁層１５が形成される。
ここで、比較例に係る配線基板を示しながら、本実施の形態の効果について補足説明する。例えば、第１配線層１４をスパッタ法等で形成し、第２配線層１６もスパッタ法等で形成した比較例に係る配線基板１００を考える。この場合も、一見すると図１に示す配線基板１０と同様に、第１配線層１４及び第１配線層１４と平面視において重複する位置に形成された第２配線層１６を有する配線基板が形成される。
しかしながら、第２配線層１６を第１配線層１４と平面視において重複する位置に形成しようとしても、実際には、図４に示すように、第１配線層１４及び第２配線層１６の近傍を拡大すると、第１配線層１４に対して第２配線層１６の位置がずれている。これは、製造時のばらつきに起因するものであり、一般的には、第１配線層１４に対して、最低でも１０μｍ程度、第２配線層１６の位置がずれる。なお、図４は、比較例に係る配線基板１００の部分拡大断面図である。
線状導体１２は極めて高密度に配置されている。そのため、第１配線層１４と第２配線層１６の位置ずれが生じると、第１配線層１４と第２配線層１６の本来は導通しない部分が線状導体１２を介して導通するおそれがあり、配線基板における接続信頼性を低下させる要因となる。例えば、図４に示す例では、配線基板１００のＡ部及びＢ部において、第１配線層１４と第２配線層１６の本来は導通しない部分が線状導体１２を介して導通している。
より詳しくは、配線基板１００のＡ部において、本来は導通しない部分である信号配線１４ａとベタ配線１６ｂが導通している。又、配線基板１００のＢ部において、本来は導通しない部分であるベタ配線１４ｂと信号配線１６ａが導通している。このような問題は、当然、第１配線層１４及び第２配線層１６が狭ピッチ化されるほど（配線密度が高くなるほど）生じやすい。つまり、比較例に係る配線基板１００では、第１配線層１４と第２配線層１６の位置ずれを考慮した設計をしなければ接続信頼性を維持できないため、第１配線層１４及び第２配線層１６の狭ピッチ化を実現することは困難である。
一方、本実施の形態に係る製造工程では、前述の図３（ｂ）に示す工程の説明のように、第２配線層１６は、金属層１４０及び線状導体１２を給電経路とする電解めっき法により、コア層１３の他方の面１３ｂ側からめっき膜を析出成長させることで形成される。そのため、第２配線層１６は、第１配線層１４（開口部１５０ｘ内の金属層１４０）と、平面視において、極めて精度良く重複する位置に形成される。
その結果、図５に示すように、第１配線層１４に対して第２配線層１６の位置ずれをほぼゼロにできる。そのため、第１配線層１４と第２配線層１６の本来は導通しない部分が線状導体１２を介して導通するおそれが極めて低減され、配線基板における接続信頼性を向上できる。このように、配線基板１０では、接続信頼性を維持しながら第１配線層１４及び第２配線層１６の狭ピッチ化を実現することが可能となる。なお、図５は、図１に示す配線基板１０の部分拡大断面図である。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態に係る配線基板の両面に更に絶縁層や配線層を積層した配線基板の例を示す。又、配線基板に半導体チップを搭載した半導体パッケージの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
［第２の実施の形態に係る配線基板及び半導体パッケージの構造］
まず、第２の実施の形態に係る配線基板及び半導体パッケージの構造について説明する。図６は、第２の実施の形態に係る配線基板を例示する断面図である。図６を参照するに、第２の実施の形態に係る配線基板２０は、第１の実施の形態に係る配線基板１０に、更に、第２絶縁層２１、第３配線層２２、ソルダーレジスト層２３、第３絶縁層２４、第４配線層２５、及びソルダーレジスト層２６が追加された構造を有する。
第２絶縁層２１は、第１配線層１４及び第１絶縁層１５の各々の上面を覆うように形成されている。第２絶縁層２１の材料としては、例えば、シリコン酸化膜（ＳｉＯ２）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等を用いることができる。第２絶縁層２１の厚さは、例えば、１〜１０μｍ程度とすることができるが、第１配線層１４の厚さ以下に薄く形成することが好ましい。第２絶縁層２１が低誘電率となり、配線基板２０の高周波特性が向上するからである。例えば、第１配線層１４の厚さが８μｍなら、第２絶縁層２１の厚さは、１〜８μｍとすることが好ましい。
第３配線層２２は、第２絶縁層２１に積層されている。第３配線層２２は、第２絶縁層２１を貫通し第１配線層１４の上面を露出するビアホール２１ｘ（貫通孔）内に充填されたビア配線、及び第２絶縁層２１の上面に形成された配線パターンを含んで構成されている。ビアホール２１ｘは、ソルダーレジスト層２３側に開口されていると共に、第１配線層１４の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。第３配線層２２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層２２の厚さは、例えば、３〜８μｍ程度とすることができる。
ソルダーレジスト層２３は、第２絶縁層２１の上面に、第３配線層２２を覆うように形成されている。ソルダーレジスト層２３は、例えば、感光性樹脂等から形成することができる。ソルダーレジスト層２３の厚さは、例えば１０〜３０μｍ程度とすることができる。
ソルダーレジスト層２３は、開口部２３ｘを有し、開口部２３ｘ内には第３配線層２２の一部が露出している。開口部２３ｘ内に露出する第３配線層２２は、半導体チップ（図示せず）と電気的に接続されるパッドとして機能する。そこで、開口部２３ｘ内に露出する第３配線層２２を第１パッド２２と称する場合がある。第１パッド２２の平面形状は例えば円形とすることができ、第１パッド２２の直径やピッチは搭載する半導体チップの仕様に合わせて適宜決定できる。
必要に応じ、第１パッド２２の上面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
第３絶縁層２４は、コア層１３の他方の面１３ｂに第２配線層１６を覆うように形成されている。第３絶縁層２４の材料としては、例えば、エポキシ系樹脂等の絶縁性樹脂を用いることができる。第３絶縁層２４の厚さは、例えば、１０〜３０μｍ程度とすることができる。第３絶縁層２４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
第４配線層２５は、第３絶縁層２４に積層されている。第４配線層２５は、第３絶縁層２４を貫通し第２配線層１６の下面を露出するビアホール２４ｘ（貫通孔）内に充填されたビア配線、及び第３絶縁層２４の下面に形成された配線パターンを含んで構成されている。ビアホール２４ｘは、ソルダーレジスト層２６側に開口されていると共に、第２配線層１６の下面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。第４配線層２５の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第４配線層２５の厚さは、例えば、１０〜２０μｍ程度とすることができる。
ソルダーレジスト層２６は、第３絶縁層２４の下面に、第４配線層２５を覆うように形成されている。ソルダーレジスト層２６は、例えば、感光性樹脂等から形成することができる。ソルダーレジスト層２６の厚さは、例えば２０〜３０μｍ程度とすることができる。
ソルダーレジスト層２６は、開口部２６ｘを有し、開口部２６ｘ内には第４配線層２５の一部が露出している。開口部２６ｘ内に露出する第４配線層２５は、マザーボード等の実装基板（図示せず）と電気的に接続されるパッドとして機能する。そこで、開口部２６ｘ内に露出する第４配線層２５を第２パッド２５と称する場合がある。第２パッド２５の平面形状は例えば円形とすることができ、第２パッド２５の直径やピッチは、接続されるマザーボード等の実装基板（図示せず）の仕様に合わせて適宜決定できる。
但し、ソルダーレジスト層２６側に、ソルダーレジスト層２３側と同様に半導体チップを搭載してもよい。その場合には、第２パッド２５の直径やピッチは、搭載する半導体チップの仕様に合わせて適宜決定できる。
必要に応じ、第２パッド２５の下面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例は、前述の通りである。
図７は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図７を参照するに、第２の実施の形態に係る半導体パッケージ３０は、配線基板２０と、バンプ３１と、半導体チップ３２と、外部接続端子３３とを有する。
バンプ３１は、配線基板２０の第１パッド２２の上面に配置されている。バンプ３１としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
半導体チップ３２は、配線基板２０のコア層１３の一方の面１３ａ側に搭載されており、半導体チップ３２の電極パッド（図示せず）は、バンプ３１を介して、第１パッド２２と電気的に接続されている。つまり、半導体チップ３２は、バンプ３１を介して、配線基板２０と電気的に接続されている。
外部接続端子３３は、配線基板２０の第２パッド２５の下面に配置されている。外部接続端子３３としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
［第２の実施の形態に係る配線基板及び半導体パッケージの製造方法］
次に、第２の実施の形態に係る配線基板及び半導体パッケージの製造方法について説明する。図８及び図９は、第２の実施の形態に係る配線基板及び半導体パッケージの製造工程を例示する図である。
まず、図８（ａ）に示す工程では、第１の実施の形態の図２（ａ）〜図３（ｃ）に示す工程を実行後、コア層１３の他方の面１３ｂに、第２配線層１６を覆うように第３絶縁層２４を形成する。第３絶縁層２４は、コア層１３の他方の面１３ｂに第２配線層１６を覆うようにフィルム状のエポキシ系樹脂等をラミネートし、硬化させることにより形成できる。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布後、硬化させて第３絶縁層２４を形成してもよい。第３絶縁層２４の厚さは、例えば、１０〜３０μｍ程度とすることができる。第３絶縁層２４は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
次に、図８（ｂ）に示す工程では、第１配線層１４及び第１絶縁層１５の各々の上面を覆う第２絶縁層２１を形成する。例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）からなる第２絶縁層２１を形成できる。又、例えば、スピンコート法により、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、又はポリイミド（ＰＩ）等を主成分とする第２絶縁層２１を形成してもよい。前述のように、第２絶縁層２１の厚さは、例えば、１〜１０μｍ程度とすることができるが、第１配線層１４の厚さ以下に薄く形成することが好ましい。
次に、図８（ｃ）に示す工程では、第２絶縁層２１に、第２絶縁層２１を貫通し第１配線層１４の上面を露出させるビアホール２１ｘを形成する。又、第３絶縁層２４に、第３絶縁層２４を貫通し第２配線層１６の下面を露出させるビアホール２４ｘを形成する。ビアホール２１ｘ及び２４ｘは、例えば、ＣＯ２レーザ等を用いたレーザ加工法により形成できる。ビアホール２１ｘ及び２４ｘを形成後、デスミア処理を行い、ビアホール２１ｘ及び２４ｘの底部に各々露出する第１配線層１４及び第２配線層１６の表面に付着した樹脂残渣を除去することが好ましい。
次に、図９（ａ）に示す工程では、第２絶縁層２１に第３配線層２２を積層する。第３配線層２２は、ビアホール２１ｘ内に充填されたビア配線、及び第２絶縁層２１の上面に形成された配線パターンを含んで構成される。第３配線層２２は、ビアホール２１ｘの底部に露出した第１配線層１４と電気的に接続される。
同様に、第３絶縁層２４に第４配線層２５を積層する。第４配線層２５は、ビアホール２４ｘ内に充填されたビア配線、及び第３絶縁層２４の下面に形成された配線パターンを含んで構成される。第４配線層２５は、ビアホール２４ｘの底部に露出した第２配線層１６と電気的に接続される。
第３配線層２２及び第４配線層２５の各々の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第３配線層２２及び第４配線層２５の各々の厚さは、例えば、１０〜３０μｍ程度とすることができる。第３配線層２２及び第４配線層２５の各々は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図９（ｂ）に示す工程では、第２絶縁層２１の上面に第３配線層２２を覆うようにソルダーレジスト層２３を形成する。ソルダーレジスト層２３は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂を、第３配線層２２を被覆するように第２絶縁層２１上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。
或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂を、第３配線層２２を被覆するように第２絶縁層２１の上面にラミネートすることにより形成してもよい。同様にして、第３絶縁層２４の下面に第４配線層２５を被覆するソルダーレジスト層２６を形成する。ソルダーレジスト層２３及び２６の各々の厚さは、例えば１０〜３０μｍ程度とすることができる。
そして、塗布又はラミネートした絶縁性樹脂を露光及び現像することでソルダーレジスト層２３に開口部２３ｘを形成する（フォトリソグラフィ法）。開口部２３ｘ内には第３配線層２２の一部（第１パッド２２）が露出する。又、ソルダーレジスト層２６に開口部２６ｘを形成する（フォトリソグラフィ法）。開口部２６ｘ内には第４配線層２５の一部（第２パッド２５）が露出する。
なお、開口部２３ｘ及び２６ｘは、レーザ加工法やブラスト処理により形成してもよい。開口部２３ｘ及び２６ｘの各々の平面形状は、例えば、円形とすることができる。開口部２３ｘ及び２６ｘの各々の直径やピッチは、前述のように半導体チップやマザーボードの端子等の仕様に合わせて適宜決定できる。
必要に応じ、第１パッド２２の上面及び第２パッド２５の下面に、例えば無電解めっき法等により各々金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例は、前述の通りである。
以上の工程により、図６に示す配線基板２０が完成するが、更に、以降の工程を実行することにより、図７に示す半導体パッケージ３０を製造できる。すなわち、図９（ｃ）に示す工程では、第１パッド２２の上面にバンプ３１を形成する。同様に、第２パッド２５の下面に外部接続端子３３を形成する。
バンプ３１及び外部接続端子３３としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
バンプ３１及び外部接続端子３３は、例えば、第１パッド２２の上面及び第２パッド２５の下面に、表面処理剤としてのフラックスを塗布する。そして、第１パッド２２の上面及び第２パッド２５の下面に、各々はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。
図９（ｃ）に示す工程の後（図示せず）、半導体チップ３２を準備し、配線基板２０のバンプ３１と半導体チップ３２の電極パッド（図示せず）とが対応する位置に来るように、配線基板２０のコア層１３の一方の面１３ａ側に半導体チップ３２を配置する。そして、例えば２３０℃程度に加熱し、バンプ３１（はんだボール）を構成するはんだを融解させ、配線基板２０の第１パッド２２と半導体チップ３２の電極パッド（図示せず）とを電気的及び機械的に接続する。
なお、半導体チップ３２の電極パッド（図示せず）上にはんだが形成されている場合には、半導体チップ３２の電極パッド（図示せず）上のはんだとバンプ３１（はんだボール）を構成するはんだとが溶融して合金となり、１つのバンプが形成される。必要に応じ、配線基板２０と半導体チップ３２との間にアンダーフィル樹脂を充填してもよい。以上により、配線基板２０のコア層１３の一方の面１３ａ側に半導体チップ３２が実装された半導体パッケージ３０（図７参照）が完成する。
このように、第１の実施の形態に係る配線基板１０の両面に更に絶縁層や配線層を積層した多層の配線基板２０を実現できる。その際に、例えば、図１０に示す配線基板２００（比較例）のように、第１絶縁層１５の上面が平坦でなく凹凸が存在すると、その上に高周波特性が良好な極薄の絶縁層を形成しようとしても、第１絶縁層１５と同様に上面が凹凸になってしまう。更に、上面が凹凸の極薄の絶縁層上に配線層を形成しようとすると、露光時の焦点ずれの問題等が発生するため、ファインパターンの配線層を形成することは困難である。
一方、第１の実施の形態に係る配線基板１０では、第１絶縁層１５の層厚は、第１配線層１４の層厚と同一とされている。換言すれば、第１絶縁層１５の上面は、第１配線層１４の上面（信号配線１４ａ及びベタ配線１４ｂの各々の上面）と略面一であり、第１絶縁層１５の上面と第１配線層１４の上面とで全体として平坦面を形成している。
そのため、第１絶縁層１５の上面と第１配線層１４の上面とで形成する平坦面上に、第１配線層１４の厚さ以下であり高周波特性が良好な第２絶縁層２１を容易に形成でき、更に、平坦な第２絶縁層２１上にファインパターンの第３配線層２２を容易に形成できる。その結果、配線基板２０の第１絶縁層１５の上面と第１配線層１４の上面とで平坦面を形成している側に、狭ピッチ化された半導体チップ３２を容易に搭載できる。
なお、図１に示す配線基板１０を製品の出荷形態としてもよいし、図６に示す配線基板２０を製品の出荷形態としてもよいし、図７に示す半導体パッケージ３０を製品の出荷形態としてもよい。しかし、製品の出荷形態はこれらには限定されず、適宜変形できる。例えば、図８（ａ）や図８（ｂ）、図９（ｃ）等に示す構造体を製品の出荷形態としてもよい。
〈第３の実施の形態〉
第３の実施の形態では、配線基板の両面に半導体チップを搭載した半導体パッケージの例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
［第３の実施の形態に係る配線基板及び半導体パッケージの構造］
まず、第３の実施の形態に係る配線基板及び半導体パッケージの構造について説明する。図１１は、第３の実施の形態に係る配線基板を例示する断面図である。図１１を参照するに、第３の実施の形態に係る配線基板４０は、第３絶縁層２４が第３絶縁層４１及び第４絶縁層４２に置換された点が第２の実施の形態に係る配線基板２０（図６参照）と相違する。
第３絶縁層４１は、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域に形成されている。第３絶縁層４１の材料としては、例えば、エポキシ系樹脂やベンゾシクロブテン（ＢＣＢ）等を主成分とする絶縁性樹脂を用いることができる。第３絶縁層４１の層厚は、第２配線層１６の層厚と同一とされている。換言すれば、第３絶縁層４１の下面は、第２配線層１６の下面（信号配線１６ａ及びベタ配線１６ｂの各々の下面）と略面一であり、第３絶縁層４１の下面と第２配線層１６の下面とで全体として平坦面を形成している。
第４絶縁層４２は、第２配線層１６及び第３絶縁層４１の各々の下面を覆うように形成されている。第４絶縁層４２の材料としては、例えば、シリコン酸化膜（ＳｉＯ２）、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等を用いることができる。第４絶縁層４２の厚さは、例えば、１〜１０μｍ程度とすることができるが、第２配線層１６の厚さ以下に薄く形成することが好ましい。第４絶縁層４２が低誘電率となり、配線基板４０の高周波特性が向上するからである。例えば、第２配線層１６の厚さが８μｍなら、第４絶縁層４２の厚さは、１〜８μｍとすることが好ましい。
第４配線層２５は、第４絶縁層４２に積層されている。第４配線層２５は、第４絶縁層４２を貫通し第２配線層１６の下面を露出するビアホール４２ｘ（貫通孔）内に充填されたビア配線、及び第４絶縁層４２の下面に形成された配線パターンを含んで構成されている。ビアホール４２ｘは、ソルダーレジスト層２６側に開口されていると共に、第２配線層１６の下面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。第４配線層２５の材料としては、例えば、銅（Ｃｕ）等を用いることができる。第４配線層２５の厚さは、例えば、３〜８μｍ程度とすることができる。
ソルダーレジスト層２６は、第４絶縁層４２の下面に、第４配線層２５を覆うように形成されている。ソルダーレジスト層２６は、開口部２６ｘを有し、開口部２６ｘ内には第４配線層２５の一部（第２パッド２５）が露出している。本実施の形態では、第２パッド２５は半導体チップ（図示せず）と電気的に接続されるパッドとして機能するため、第２パッド２５の直径やピッチは搭載する半導体チップの仕様に合わせて決定されている。
必要に応じ、第２パッド２５の下面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例は、前述の通りである。
図１２は、第３の実施の形態に係る半導体パッケージを例示する断面図である。図１２を参照するに、第３の実施の形態に係る半導体パッケージ５０は、配線基板４０の両面側に半導体チップが搭載された点が第２の実施の形態に係る半導体パッケージ３０（図７参照）と相違する。
半導体パッケージ５０において、バンプ５１は、配線基板４０の第２パッド２５の下面に配置されている。バンプ５１としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
半導体チップ５２は、配線基板４０のコア層１３の他方の面１３ｂ側に搭載されており、半導体チップ５２の電極パッド（図示せず）は、バンプ５１を介して、第２パッド２５と電気的に接続されている。つまり、半導体チップ５２は、バンプ５１を介して、配線基板４０と電気的に接続されている。
［第３の実施の形態に係る配線基板及び半導体パッケージの製造方法］
次に、第３の実施の形態に係る配線基板及び半導体パッケージの製造方法について説明する。図１３は、第３の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図１３（ａ）に示す工程では、第１の実施の形態の図２（ａ）〜図３（ｃ）に示す工程を実行後、コア層１３の他方の面１３ｂに、第２配線層１６を覆うように第３絶縁層４１を形成する。第３絶縁層４１は、コア層１３の他方の面１３ｂに第２配線層１６を覆うようにフィルム状のエポキシ系樹脂等をラミネートし、硬化させることにより形成できる。或いは、フィルム状のエポキシ系樹脂等のラミネートに代えて、液状又はペースト状のエポキシ系樹脂等を塗布後、硬化させて第３絶縁層４１を形成してもよい。第３絶縁層４１の厚さは、例えば、１０〜３０μｍ程度とすることができる。第３絶縁層４１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
次に、図１３（ｂ）に示す工程では、化学機械研磨（ＣＭＰ）等により、第２配線層１６の下面が露出するまで第３絶縁層４１の下面側を研磨し、第３絶縁層４１を薄型化する。この際、第２配線層１６の下面側の一部分を研磨してもよい。これにより、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域に、第２配線層１６と同一層厚となるように第３絶縁層４１が形成される。つまり、第３絶縁層４１の下面は、第２配線層１６の下面（信号配線１６ａ及びベタ配線１６ｂの各々の下面）と略面一であり、第３絶縁層４１の下面と第２配線層１６の下面とで全体として平坦面を形成している。
次に、図１３（ｃ）に示す工程では、第１配線層１４及び第１絶縁層１５の各々の上面を覆う第２絶縁層２１を形成する。又、第２配線層１６及び第３絶縁層４１の各々の下面を覆う第４絶縁層４２を形成する。第２絶縁層２１及び第４絶縁層４２は、各々前述の図８（ｂ）に示す工程と同様にして形成できる。なお、前述のように、第２絶縁層２１の厚さは第１配線層１４の厚さ以下に薄く形成することが好ましく、第４絶縁層４２の厚さは第２配線層１６の厚さ以下に薄く形成することが好ましい。
続いて、第２の実施の形態の図８（ｃ）〜図９（ｂ）と同様の工程を実行することにより、図１１に示す配線基板４０が完成する。更に、第２の実施の形態の図９（ｃ）と同様の工程を実行して、第１パッド２２の上面にバンプ３１を形成し、第２パッド２５の下面にバンプ５１を形成する。そして、半導体チップ３２をバンプ３１を介して配線基板４０の一方の側に搭載し、半導体チップ５２をバンプ５１を介して配線基板４０の他方の側に搭載することにより、図１２に示す半導体パッケージ５０が完成する。
このように、第３の実施の形態に係る配線基板４０では、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域に、第２配線層１６と同一層厚となるように第３絶縁層４１を形成する。そのため、第２配線層１６及び第３絶縁層４１の各々の下面を覆う極薄の第４絶縁層４２を形成可能となり、高周波特性を向上できる。又、極薄の第４絶縁層４２の下面も凹凸のない平坦面となるため、露光時の焦点ずれの問題等が発生せず、第４絶縁層４２の下面にファインパターンの第４配線層２５を形成することができる。その結果、配線基板４０の第３絶縁層４１の下面と第２配線層１６の下面とで平坦面を形成している側に、狭ピッチ化された半導体チップ５２を容易に搭載できる。
なお、半導体チップ３２と半導体チップ５２とは同一形状でなくてもよいし、同一機能でなくてもよい。又、配線基板４０の一方の側又は他方の側、或いは両方の側に、複数の半導体チップを搭載してもよい。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態に係る配線基板のバリエーションについて例示する。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図１４は、第１の実施の形態の変形例に係る配線基板を例示する図（その１）であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。図１４を参照するに、第１の実施の形態の変形例に係る配線基板１０Ａは、第１配線層１４及び第２配線層１６が各々第１配線層１４Ａ及び第２配線層１６Ａに置換された点が第１の実施の形態に係る配線基板１０（図１参照）と相違する。なお、図１４（ａ）において、便宜上、第１配線層１４Ａを梨地模様で示している。
第１配線層１４Ａは、配線基板１０の第１配線層１４とは異なり、信号配線１４ａと、ベタ配線１４ｂ及び１４ｃとを有する。ベタ配線１４ｂはコア層１３の一方の面１３ａの所定領域に配置されており、ベタ配線１４ｃはコア層１３の一方の面１３ａのベタ配線１４ｂの形成領域とは異なる領域に配置されている。信号配線１４ａの周囲は、所定の間隔を空けて、ベタ配線１４ｂ又は１４ｃの何れかにより囲まれている。ベタ配線１４ｂとベタ配線１４ｃとは互いに絶縁されている。
同様に、第２配線層１６Ａは、配線基板１０の第２配線層１６とは異なり、信号配線１６ａと、ベタ配線１６ｂ及び１６ｃとを有する。ベタ配線１６ｂはコア層１３の他方の面１３ｂの所定領域に配置されており、ベタ配線１６ｃはコア層１３の他方の面１３ｂのベタ配線１６ｂの形成領域とは異なる領域に配置されている。信号配線１６ａの周囲は、所定の間隔を空けて、ベタ配線１６ｂ又は１６ｃの何れかにより囲まれている。ベタ配線１６ｂとベタ配線１６ｃとは互いに絶縁されている。
なお、信号配線１４ａと信号配線１６ａとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。又、ベタ配線１４ｂとベタ配線１６ｂとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。又、ベタ配線１４ｃとベタ配線１６ｃとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。
ベタ配線１４ｂ及び１６ｂは、例えば、第１のＧＮＤ（グランド）配線に接続される。又、ベタ配線１４ｃ及び１６ｃは、例えば、第２のＧＮＤ（グランド）配線に接続される。第１のＧＮＤ（グランド）配線と第２のＧＮＤ（グランド）配線とは異なり、例えば、一方を小信号用のＧＮＤ配線、他方を大信号用のＧＮＤ配線とすることができる。或いは、例えば、一方をアナログ信号用のＧＮＤ配線、他方をディジタル信号用のＧＮＤ配線としてもよい。
このように、ベタ配線を互いに絶縁された２つの領域に分割し、各々を適切なＧＮＤ配線と接続する。これにより、信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２に対する外部からのノイズをシールド（遮蔽）する効果を一層向上できる。又、信号配線１４ａ及び１６ａ並びに信号配線１４ａ及び１６ａを接続する複数の線状導体１２自体がノイズ源となることを防止できる効果を一層向上できる。なお、ベタ配線は３以上の領域に分割してもよく、一部のベタ配線をＧＮＤ配線ではなく、電源配線と接続してもよい。
図１５は、第１の実施の形態の変形例に係る配線基板を例示する図（その２）であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。図１５を参照するに、第１の実施の形態の変形例に係る配線基板１０Ｂは、第１配線層１４及び第２配線層１６が各々第１配線層１４Ｂ及び第２配線層１６Ｂに置換された点が第１の実施の形態に係る配線基板１０（図１参照）と相違する。なお、図１５（ａ）において、便宜上、第１配線層１４Ｂを梨地模様で示している。
第１配線層１４Ｂは、配線基板１０の第１配線層１４とは異なり、信号配線１４ａ及び１４ｄと、ベタ配線１４ｂとを有する。信号配線１４ｄは、信号配線１４ａとは異なり、平面形状が円形ではなく細長状に形成されている（パターニングされている）。なお、信号配線１４ｄは、直線状部分と曲線状部分とを含んで形成されてもよい（屈曲して形成されてもよい）。信号配線１４ｄの周囲は、所定の間隔を空けて、ベタ配線１４ｂにより囲まれている。
同様に、第２配線層１６Ｂは、配線基板１０の第２配線層１６とは異なり、信号配線１６ａ及び１６ｄと、ベタ配線１６ｂとを有する。信号配線１６ｄは、信号配線１６ａとは異なり、平面形状が円形ではなく細長状に形成されている（パターニングされている）。なお、信号配線１６ｄは、直線状部分と曲線状部分とを含んで形成されてもよい（屈曲して形成されてもよい）。信号配線１６ｄの周囲は、所定の間隔を空けて、ベタ配線１６ｂにより囲まれている。
なお、信号配線１４ａと信号配線１６ａとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。又、信号配線１４ｄと信号配線１６ｄとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。又、ベタ配線１４ｂとベタ配線１６ｂとは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。
このように、コア層１３の一方の面１３ａ及び他方の面１３ｂの平面視において重複する位置に、所定の平面形状にパターニングされた信号配線１４ｄ及び１６ｄを設けてもよい。これにより、配線基板１０Ｂの設計自由度を向上できる。
〈第３の実施の形態の変形例〉
第３の実施の形態の変形例では、配線基板の両面に半導体チップを搭載した半導体パッケージの他の例を示す。なお、第３の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図１６は、第３の実施の形態の変形例に係る配線基板を例示する断面図である。図１６を参照するに、第３の実施の形態の変形例に係る配線基板４０Ａは、第２絶縁層２１、第３配線層２２、及び第４絶縁層４２が削除された点が第３の実施の形態に係る配線基板４０（図１１参照）と相違する。
すなわち、配線基板４０Ａでは、コア層１３の一方の面１３ａの所定領域に第１配線層１４が形成されている。そして、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に第１配線層１４の層厚と同一層厚とされた第１絶縁層１５が形成されている。そして、第１絶縁層１５の上面と第１配線層１４の上面とで形成する平坦面上に、開口部２３ｘを有するソルダーレジスト層２３が積層されている。
又、コア層１３の他方の面１３ｂの所定領域に第２配線層１６が形成されている。そして、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域に第２配線層１６の層厚と同一層厚とされた第３絶縁層４１が形成されている。そして、第３絶縁層４１の下面と第２配線層１６の下面とで形成する平坦面上に、第２配線層１６と接続された第４配線層２５が形成され、更に、第４配線層２５を覆うように、開口部２６ｘを有するソルダーレジスト層２６が積層されている。
なお、第１配線層１４と第２配線層１６とは、平面視において重複する位置に形成されており、複数の線状導体１２を介して電気的に接続されている。但し、便宜上、図１６における第１配線層１４及び第２配線層１６の径等は、図１１の場合とは異なるように図示されている。
第１配線層１４の一部はソルダーレジスト層２３の開口部２３ｘ内に露出しており、第２配線層１６の一部はソルダーレジスト層２６の開口部２６ｘ内に露出している。必要に応じ、開口部２３ｘ内に露出する第１配線層１４の上面、開口部２６ｘ内に露出する第２配線層１６の下面に金属層を形成したり、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施したりしてもよい。金属層の例は、前述の通りである。
図１７は、第３の実施の形態の変形例に係る半導体パッケージを例示する断面図である。図１７を参照するに、第３の実施の形態の変形例に係る半導体パッケージ５０Ａでは、配線基板４０Ａの両面側に各々半導体チップ３２及び５２が搭載されている。但し、便宜上、図１７における半導体チップ３２及び５２の形状等は、図１２の場合とは異なるように図示されている。
半導体チップ３２は、配線基板４０Ａのコア層１３の一方の面１３ａ側に搭載されており、半導体チップ３２の電極パッド（図示せず）は、バンプ３１を介して、開口部２３ｘ内に露出する第１配線層１４と電気的に接続されている。又、半導体チップ５２は、配線基板４０Ａのコア層１３の他方の面１３ｂ側に搭載されており、半導体チップ５２の電極パッド（図示せず）は、バンプ５１を介して、開口部２６ｘ内に露出する第２配線層１６と電気的に接続されている。
つまり、半導体チップ３２は、バンプ３１、開口部２３ｘ内に露出する第１配線層１４、複数の線状導体１２、開口部２６ｘ内に露出する第２配線層１６、バンプ５１を介して、半導体チップ５２と電気的に接続されている。バンプ３１、開口部２３ｘ内に露出する第１配線層１４、複数の線状導体１２、開口部２６ｘ内に露出する第２配線層１６、バンプ５１は、平面視において重複する位置に配置されている。そのため、半導体チップ３２と半導体チップ５２とが最短距離で接続され、電気特性を向上することができる。
なお、第１絶縁層１５の上面と第１配線層１４の上面とで形成する平坦面とソルダーレジスト層２３との間に他の絶縁層や配線層が積層された場合にも、平面視において重複する位置に導電経路を設けることにより、上記と同様の効果を奏する。又、第３絶縁層４１の下面と第２配線層１６の下面とで形成する平坦面とソルダーレジスト層２６との間に他の絶縁層や配線層が積層された場合にも、平面視において重複する位置に導電経路を設けることにより、上記と同様の効果を奏する。
なお、第３の実施の形態と同様に、第１配線層１４を信号配線１４ａ及びベタ配線１４ｂを有する構成とし、第２配線層１６を信号配線１６ａ及びベタ配線１６ｂを有する構成としてもよい。
〈第４の実施の形態〉
第４の実施の形態では、第１の実施の形態に係る配線基板において、配線層の形成されていない部分の貫通孔には金属材料を充填しない例を示す。なお、第４の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
［第４の実施の形態に係る配線基板の構造］
まず、第４の実施の形態に係る配線基板の構造について説明する。図１８は、第４の実施の形態に係る配線基板を例示する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。図１８を参照するに、第４の実施の形態に係る配線基板１０Ｃは、第１配線層１４及び第２配線層１６の形成されていない部分の貫通孔１１ｘには金属材料を充填しない点が、第１の実施の形態に係る配線基板１０（図１参照）と相違する。
図１９は、図１８に示す配線基板の部分拡大斜視図である。図１８では、第１配線層１４及び第２配線層１６の形成されていない部分の貫通孔１１ｘを簡略化して図示しているが、実際には、図１９に示すように第１配線層１４及び第２配線層１６の形成されていない部分には多数の貫通孔１１ｘが存在している。以降、第１配線層１４及び第２配線層１６の形成されていない部分に存在している貫通孔１１ｘを筒状空洞と称する場合がある。筒状空洞は、例えば、４×１０６本／ｍｍ２以上１×１０１０本／ｍｍ２以下の密度で形成することができる。なお、図１９では、第１配線層１４及び第１絶縁層１５は図示されていない。
［第４の実施の形態に係る配線基板の製造方法］
次に、第４の実施の形態に係る配線基板の製造方法について説明する。図２０及び図２１は、第４の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図２０（ａ）に示す工程では、図２（ａ）に示す工程と同様にして、多数の貫通孔１１ｘが形成されたアルミニウム酸化物からなる板状体１１（アルミニウムの陽極酸化膜）を形成する。
次に、図２０（ｂ）に示す工程では、図２（ｃ）に示す工程と同様にして、板状体１１の一方の面に、第１配線層１４の形成領域（図１８参照）を露出する開口部１５０ｘを有するレジスト層１５０を形成する。
次に、図２０（ｃ）に示す工程では、図３（ａ）に示す工程と同様にして、レジスト層１５０を含めた板状体１１の一方の面の全体を覆う金属層１４０を形成する。つまり、開口部１５０ｘ内に露出する板状体１１の一方の面、及びレジスト層１５０の上面に金属層１４０を形成する。
次に、図２１（ａ）に示す工程では、レジスト層１５０に覆われていない部分の貫通孔１１ｘに金属材料を充填して線状導体１２を形成し、コア層１３を作製する。具体的には、金属層１４０を給電経路とする電解めっき法により、板状体１１の一方の面側からめっき膜を析出成長させる。これにより、レジスト層１５０に覆われていない部分の貫通孔１１ｘに金属材料を充填して線状導体１２が形成される。一方、レジスト層１５０に覆われている部分の貫通孔１１ｘには金属材料は充填されず、筒状空洞となる。
次に、図２１（ｂ）に示す工程では、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６を形成する。具体的には、金属層１４０及び金属層１４０と電気的に接続された線状導体１２を給電経路とする電解めっき法により、コア層１３の他方の面１３ｂ側からめっき膜を析出成長させる。これにより、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６が形成される。必要に応じ、第２配線層１６の下面を研磨等して平坦化してもよい。
第２配線層１６は、一端部が開口部１５０ｘ内に形成された金属層１４０と電気的に接続された線状導体１２の他端部のみから、めっき膜が析出成長して形成される。そのため、１５０ｘ内に形成された金属層１４０と、平面視において、極めて精度良く重複する位置に形成される。なお、前述のように、第２配線層１６は、信号配線１６ａと、信号配線１６ａの周囲に所定の間隔を空けて形成されたベタ配線１６ｂとを有するように形成される。
なお、上記では、便宜上、図２１（ａ）に示す工程と図２１（ｂ）に示す工程を別工程として説明しているが、図２１（ａ）に示す工程と図２１（ｂ）に示す工程は一連の工程（連続的に実行される工程）である。つまり、金属層１４０を給電経路とする電解めっき法により、コア層１３の一方の面１３ａ側からめっき膜を析出成長させることにより、レジスト層１５０に覆われていない部分の貫通孔１１ｘに金属材料を充填して線状導体１２が形成される。そして、引き続き、金属層１４０及び金属層１４０と電気的に接続された線状導体１２を給電経路とする電解めっき法により、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６が形成される。
次に、図２１（ｃ）に示す工程では、図３（ｃ）に示す工程と同様の工程を実行することにより、信号配線１４ａと、信号配線１４ａの周囲に所定の間隔を空けて形成されたベタ配線１４ｂとを有する第１配線層１４が形成される。又、第１配線層１４と同時に、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に、第１配線層１４と同一層厚となるように第１絶縁層１５が形成される。以上の工程により、図１８に示す配線基板１０Ｃが完成する。
図２１（ｃ）に示す工程の後、第２の実施の形態で示した第３絶縁層２４等を形成してもよい。又、図２１（ｃ）に示す工程の後、第３の実施の形態で示した第３絶縁層４１等を形成してもよい。もちろん、完成した配線基板の一方の面や両方の面に半導体チップを実装してもよい。
なお、コア層１３の他方の面１３ｂに樹脂フィルムや樹脂ペーストを用いて第３絶縁層２４や第３絶縁層４１を形成しても、筒状空洞内は殆ど空洞のままである。筒状空洞の径はナノオーダーであり、かつ、筒状空洞の他端が第１絶縁層１５で閉塞されていて内部気体が抜けないため、低粘度の樹脂フィルムや樹脂ペーストを使用して絶縁層を形成する場合に筒状空洞の内部には樹脂が殆ど入り込まないためである。
このように、第１配線層１４及び第２配線層１６の形成されていない部分の貫通孔１１ｘには金属材料を充填せずに、筒状空洞としてもよい。これにより、第１の実施の形態の効果に加えて、更に、以下の効果を奏する。すなわち、信号配線１４ａ及び１６ａとベタ配線１４ｂ及び１６ｂとの間に、金属材料よりも誘電率の低い空気が内部に存在する筒状空洞を設けることにより、寄生容量を低減できるため、高周波特性を一層向上することが可能となる。
又、レジスト層１５０に覆われていない部分の貫通孔１１ｘに金属材料を充填して線状導体１２を形成する工程と、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６を形成する工程とを一連の工程とすることができる。これにより、配線基板の製造工程の効率化が可能となり、配線基板の製造コストを低減できる。
又、筒状空洞を形成することにより、金属層１４０と導通している線状導体１２からの電解めっきが横方向に成長することを抑制可能となるため、第１の実施の形態に係る製造工程に比べて、更に、第２配線層１６が形成される位置の精度を向上できる。
〈第５の実施の形態〉
第５の実施の形態では、第１の実施の形態に係る配線基板において、線状導体１２のコア層１３の他方の面１３ｂ側に凹部を設ける例を示す。なお、第５の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
［第５の実施の形態に係る配線基板の構造］
まず、第５の実施の形態に係る配線基板の構造について説明する。図２２は、第５の実施の形態に係る配線基板を例示する断面図である。第５の実施の形態に係る配線基板を例示する平面図は図１（ａ）と同様であるため図示を省略しており、図２２（ａ）は図１（ｂ）に対応する断面を図示している。なお、図２２（ａ）では、第１配線層１４及び第２配線層１６の形成されていない部分の貫通孔１１ｘ及び線状導体１２を簡略化して図示しているが、実際には、図２２（ｂ）に示すように、多数の貫通孔１１ｘ及び線状導体１２が存在している。
図２２を参照するに、第５の実施の形態に係る配線基板１０Ｄにおいて、線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘが形成されている。つまり、線状導体１２の下端面（コア層１３の他方の面１３ｂ側の端面）は、コア層１３の他方の面１３ｂよりも窪んだ位置（内部に向かって後退した位置）にある。このように、コア層１３の他方の面１３ｂには多数の凹部１２ｘが存在し、これによりコア層１３の他方の面１３ｂは微細な凹凸が設けられた状態（粗化面）となっている。
第２配線層１６（信号配線１６ａ及びベタ配線１６ｂ）は、凹部１２ｘ内に食い込むように形成されている。又、第３絶縁層２４は、コア層１３の他方の面１３ｂに第２配線層１６を覆うように形成されており、第３絶縁層２４のコア層１３の他方の面１３ｂと接する部分は凹部１２ｘ内に食い込んでいる。これにより、アンカー効果が生じ、コア層１３と第３絶縁層２４との密着性を向上できる。
なお、図２２では、コア層１３の他方の面１３ｂに第３絶縁層２４を形成しているが、第３絶縁層２４は必要な時点で形成することができる。従って、後述の図２３（ｃ）を出荷形態としてもよい。この場合には、コア層１３の他方の面１３ｂに第３絶縁層２４を形成した時点で、前述の密着性向上の効果が得られる。
［第５の実施の形態に係る配線基板の製造方法］
次に、第５の実施の形態に係る配線基板の製造方法について説明する。図２３は、第５の実施の形態に係る配線基板の製造工程を例示する図である。
まず、第１の実施の形態の図２（ａ）〜図３（ａ）に示す工程と同様にして、図３（ａ）に示す構造体を作製する。次に、図２３（ａ）に示す工程では、図３（ａ）に示す構造体において、線状導体１２のコア層１３の他方の面１３ｂ側をコア層１３に対して選択的にエッチングして、線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成する。線状導体１２のエッチングには、例えば、硫酸等を用いることができる。
これにより、線状導体１２の下端面（コア層１３の他方の面１３ｂ側の端面）は、コア層１３の他方の面１３ｂよりも窪んだ位置（内部に向かって後退した位置）となる。つまり、コア層１３の他方の面１３ｂには多数の凹部１２ｘが形成され、これによりコア層１３の他方の面１３ｂは微細な凹凸が設けられた状態（粗化面）となる。凹部１２ｘの深さ（コア層１３の他方の面１３ｂから線状導体１２の下端面までの深さ）は、例えば、０．１〜１．０μｍ程度とすることができる。
なお、線状導体１２のエッチングと同時に金属層１４０の上面もエッチングされるため、エッチング量を見込んで金属層１４０を予め厚めに形成しておくことが好ましい。或いは、金属層１４０の上面をマスクしてからエッチングしてもよい。この場合には、金属層１４０の上面はエッチングされないため、金属層１４０を薄く形成しても構わない。
次に、図２３（ｂ）に示す工程では、図３（ｂ）に示す工程と同様にして、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６を形成する。コア層１３の他方の面１３ｂには多数の凹部１２ｘが存在して微細な凹凸が設けられた状態（粗化面）となっているため、第２配線層１６（信号配線１６ａ及びベタ配線１６ｂ）は凹部１２ｘ内に食い込むように形成される。必要に応じ、第２配線層１６の下面を研磨等して平坦化してもよい。
次に、図２３（ｃ）に示す工程では、図３（ｃ）に示す工程と同様にして、レジスト層１５０の上面が露出するまで金属層１４０の上面側を研磨し、金属層１４０から第１配線層１４を形成すると共に、レジスト層１５０から第１絶縁層１５を形成する。この際、レジスト層１５０の上面側の一部分を研磨してもよい。これにより、信号配線１４ａと、信号配線１４ａの周囲に所定の間隔を空けて形成されたベタ配線１４ｂとを有する第１配線層１４が形成される。又、第１配線層１４と同時に、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に、第１配線層１４と同一層厚となるように第１絶縁層１５が形成される。
図２３（ｃ）に示す工程の後、図８（ａ）に示す工程と同様にして、コア層１３の他方の面１３ｂに、第２配線層１６を覆うように第３絶縁層２４を形成する。コア層１３の他方の面１３ｂには多数の凹部１２ｘが存在して微細な凹凸が設けられた状態（粗化面）となっているため、第３絶縁層２４のコア層１３の他方の面１３ｂと接する部分は凹部１２ｘ内に食い込むように形成される（図２２参照）。これにより、アンカー効果が生じ、コア層１３と第３絶縁層２４との密着性を向上できる。
このように、線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを設けてもよい。これにより、コア層１３の他方の面１３ｂは粗化面となるため、第３絶縁層２４のコア層１３の他方の面１３ｂと接する部分は凹部１２ｘ内に食い込むように形成され、アンカー効果によりコア層１３と第３絶縁層２４との密着性を向上できる。
又、本実施の形態に係る製造工程では、第１の実施の形態に係る製造工程に比べて、更に、第２配線層１６が形成される位置の精度を向上できる。
すなわち、前述のように、第１の実施の形態に係る製造工程では、第２配線層１６は、金属層１４０及び線状導体１２を給電経路とする電解めっき法により、コア層１３の他方の面１３ｂ側からめっき膜を析出成長させることで形成される。そのため、第２配線層１６は、第１配線層１４（開口部１５０ｘ内の金属層１４０）と、平面視において、極めて精度良く重複する位置に形成される。
しかしながら、前述のように、線状導体１２は、例えば平面視円形に形成されており、その直径は例えば０．１μｍ〜１μｍ程度と極めて小さい。又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましく、隣接する線状導体１２の間隔は極めて小さい。
そのため、第２配線層１６を形成する際に、コア層１３の他方の面１３ｂにおいて、金属層１４０と導通している線状導体１２からの電解めっきが横方向にも成長し、金属層１４０と導通していない線状導体１２の下端面まで広がるおそれがある。仮に、横方向に成長した電解めっきが、金属層１４０と導通していない複数の線状導体１２の下端面に連続的に広がると、第２配線層１６の外縁が不明瞭となったり、隣接する第２配線層１６と短絡したりする。
本実施の形態に係る製造工程では、線状導体１２に凹部１２ｘを設けているが、金属層１４０と導通している線状導体１２については、凹部１２ｘを充填して電解めっきが成長し、コア層１３の他方の面１３ｂに第２配線層１６が形成される。つまり、線状導体１２に凹部１２ｘを設けていない場合と同様に第２配線層１６が形成される。
一方、金属層１４０と導通していない線状導体１２については、凹部１２ｘが形成されて線状導体１２の下端面がコア層１３の他方の面１３ｂよりも窪んだ位置にあるため、金属層１４０と導通している線状導体１２からの電解めっきが横方向に成長し難い。つまり、本実施の形態に係る製造工程では、線状導体１２の下端面をコア層１３の他方の面１３ｂよりも窪んだ位置にすることにより、金属層１４０と導通している線状導体１２からの電解めっきが横方向に成長することを抑制可能となる。そのため、第１の実施の形態に係る製造工程に比べて、更に、第２配線層１６が形成される位置の精度を向上できる。
〈第５の実施の形態の変形例１〉
第５の実施の形態の変形例１では、第１の実施の形態に係る配線基板において、線状導体１２のコア層１３の他方の面１３ｂ側に凹部を設ける他の例を示す。なお、第５の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図２４は、第５の実施の形態の変形例１に係る配線基板の製造工程を例示する図である。
まず、第１の実施の形態の図２（ａ）〜図３（ａ）に示す工程と同様にして、図３（ａ）に示す構造体を作製する。次に、図２４（ａ）に示す工程では、図３（ａ）に示す構造体において、コア層１３の他方の面１３ｂの開口部１５０ｘと平面視において重複する位置に第２配線層１６を形成する。又、それと同時に、金属層１４０と導通していない線状導体１２のコア層１３の他方の面１３ｂ側をコア層１３に対して選択的にエッチングして、金属層１４０と導通していない線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成する。
これにより、金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側には第２配線層１６が形成される。又、金属層１４０と導通していない線状導体１２の下端面（コア層１３の他方の面１３ｂ側の端面）は、コア層１３の他方の面１３ｂよりも窪んだ位置（内部に向かって後退した位置）となる。つまり、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域には多数の凹部１２ｘが存在し、これによりコア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域は微細な凹凸が設けられた状態（粗化面）となる。凹部１２ｘの深さ（コア層１３の他方の面１３ｂから線状導体１２の下端面までの深さ）は、例えば、０．１〜１．０μｍ程度とすることができる。
金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側に第２配線層１６を形成すると同時に、金属層１４０と導通していない線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成するには、例えば、以下のようにする。すなわち、第２配線層１６の形成に用いる電解めっき液に含まれる溶存酸素濃度を通常よりも高くする。
溶存酸素濃度を通常よりも高くすると、金属層１４０と導通していない線状導体１２の下端面側は溶存酸素により酸化されて酸化銅となる。第２配線層１６の形成に用いる電解めっき液は強酸性であるため、線状導体１２の下端面の酸化銅が電解めっき液に溶解して凹部１２ｘが形成される。又、金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側には、第１の実施の形態に係る製造工程と同様にめっきが析出し、第２配線層１６が形成される。
なお、通常の電解めっき（第１の実施の形態等）の溶存酸素濃度は０．１〜７ｐｐｍ程度である。これに対し、本実施の形態では、溶存酸素濃度を８〜２０ｐｐｍ程度としている。これにより、金属層１４０と導通している線状導体１２の下端側に第２配線層１６を形成すると同時に、金属層１４０と導通していない線状導体１２の下端側に酸化銅を形成し、酸化銅を電解めっき液に溶解させて凹部１２ｘを形成できる。
電解めっき液の溶存酸素濃度を高くするには、例えば、エアバブリングにより電解めっき液に酸素を導入する方法を用いることができる。又、不溶解性陽極（例えば、酸化イリジウムや白金等）を用いてエアー撹拌する方法を用いてもよい。或いは、両者を併用してもよい。
なお、線状導体１２のエッチングと同時に金属層１４０の上面もエッチングされるため、エッチング量を見込んで金属層１４０を予め厚めに形成しておくことが好ましい。或いは、金属層１４０の上面をマスクしてからエッチングしてもよい。この場合には、金属層１４０の上面はエッチングされないため、金属層１４０を薄く形成しても構わない。
次に、図２４（ｂ）に示す工程では、図３（ｃ）に示す工程と同様にして、レジスト層１５０の上面が露出するまで金属層１４０の上面側を研磨し、金属層１４０から第１配線層１４を形成すると共に、レジスト層１５０から第１絶縁層１５を形成する。この際、レジスト層１５０の上面側の一部分を研磨してもよい。これにより、信号配線１４ａと、信号配線１４ａの周囲に所定の間隔を空けて形成されたベタ配線１４ｂとを有する第１配線層１４が形成される。又、第１配線層１４と同時に、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に、第１配線層１４と同一層厚となるように第１絶縁層１５が形成される。
図２４（ｂ）に示す工程の後、図８（ａ）に示す工程と同様にして、コア層１３の他方の面１３ｂに、第２配線層１６を覆うように第３絶縁層２４を形成する。コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域には多数の凹部１２ｘが存在して微細な凹凸が設けられた状態（粗化面）となっている。そのため、コア層１３の他方の面１３ｂの第２配線層１６が形成されていない領域において、第３絶縁層２４のコア層１３の他方の面１３ｂと接する部分は凹部１２ｘ内に食い込むように形成される（図２２参照）。これにより、アンカー効果が生じ、コア層１３と第３絶縁層２４との密着性を向上できる。
このように、第５の実施の形態の変形例１では、金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側に第２配線層１６を形成すると同時に、金属層１４０と導通していない線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成する。第５の実施の形態と同様に、凹部１２ｘが形成されることにより、金属層１４０と導通している線状導体１２からの電解めっきが横方向に成長することを抑制可能となるため、第２配線層１６が形成される位置の精度を向上できる。
又、第５の実施の形態とは異なり、第２配線層１６を形成する前に予め凹部１２ｘを形成する工程が不要となるため、第５の実施の形態と比べて製造工程を簡略化できる。又、線状導体１２をコア層１３に対して選択的にエッチングするためのエッチング液の選定や開発等が不要となる点でも好適である。
〈第５の実施の形態の変形例２〉
第５の実施の形態の変形例２では、第５の実施の形態の変形例１とは異なる方法で、第２配線層１６を形成すると同時に線状導体１２に凹部を設ける例を示す。なお、第５の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側に第２配線層１６を形成すると同時に、金属層１４０と導通していない線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成するには、例えば、以下のようにしてもよい。すなわち、第５の実施の形態の変形例１のように第２配線層１６の形成に用いる電解めっき液に含まれる溶存酸素濃度を通常よりも高くする代わりに、第２配線層１６の形成に用いる電解めっき液に３価の鉄イオン（Ｆｅ３＋）を含有させてもよい。この場合、溶存酸素濃度は通常の通りでよい。
電解めっき液に３価の鉄イオン（Ｆｅ３＋）を含有させることにより、電解めっきの際に２Ｆｅ３＋＋Ｃｕ→２Ｆｅ２＋＋Ｃｕ２＋の反応が生じる。つまり、３価の鉄イオン（Ｆｅ３＋）が２価の鉄イオン（Ｆｅ２＋）に還元する際に、銅がイオン化して電解めっき液に溶解する。
電解めっきの際のめっき析出量は、上記反応により生じる銅の溶解量よりも多いため、金属層１４０と導通している線状導体１２のコア層１３の他方の面１３ｂ側には、めっきが析出し、第２配線層１６が形成される。一方、金属層１４０と導通していない線状導体１２の下端面側にはめっきが析出せず、銅のイオン化による溶解のみが生じる。そのため、金属層１４０と導通していない線状導体１２の下端面側に凹部１２ｘが形成される。
なお、通常の電解めっき液（第１の実施の形態等）には、３価の鉄イオン（Ｆｅ３＋）は含有されていない。本実施の形態では、第２配線層１６の形成に用いる電解めっき液に含まれる３価の鉄イオン（Ｆｅ３＋）の量を、０．０１〜７ｇ／Ｌとすると好適である。又、第２配線層１６の形成に用いる電解めっき液に含まれる３価の鉄イオン（Ｆｅ３＋）の量を、０．１〜２ｇ／Ｌとすると更に好適である。これは、第２配線層１６の形成を妨げずに線状導体１２のエッチングを十分に行うためである。
このように、第２配線層１６の形成に用いる電解めっき液に含まれる溶存酸素濃度を通常よりも高くする代わりに、第２配線層１６の形成に用いる電解めっき液に３価の鉄イオン（Ｆｅ３＋）を含有させてもよい。又、Ｆｅ３＋に代えて、Ｃｏ３＋、Ｔｉ３＋、Ｍｎ３＋を使用することも可能である。これにより、第５の実施の形態の変形例１と同様の効果を奏する。
〈第５の実施の形態の変形例３〉
第５の実施の形態の変形例３では、第１の実施の形態に係る配線基板において、線状導体１２のコア層１３の一方の面１３ａ及び他方の面１３ｂ側に凹部を設ける例を示す。なお、第５の実施の形態の変形例３において、既に説明した実施の形態と同一構成部品についての説明は省略する。
［第５の実施の形態の変形例３に係る配線基板の構造］
まず、第５の実施の形態の変形例３に係る配線基板の構造について説明する。図２５は、第５の実施の形態の変形例３に係る配線基板を例示する断面図である。第５の実施の形態の変形例３に係る配線基板を例示する平面図は図１（ａ）と同様であるため図示を省略しており、図２５は図１（ｂ）に対応する断面を図示している。なお、図２５では、第１配線層１４及び第２配線層１６の形成されていない部分の貫通孔１１ｘ及び線状導体１２を簡略化して図示しているが、実際には、図２２（ｂ）と同様に、多数の貫通孔１１ｘ及び線状導体１２が存在している。
図２５を参照するに、第５の実施の形態の変形例３に係る配線基板１０Ｅは、線状導体１２のコア層１３の一方の面１３ａ側に凹部１２ｙが形成されている点が、第５の実施の形態に係る配線基板１０Ｄ（図２２参照）と相違する。線状導体１２の上端面（コア層１３の一方の面１３ａ側の端面）は、コア層１３の一方の面１３ａよりも窪んだ位置（内部に向かって後退した位置）にある。つまり、コア層１３の一方の面１３ａには多数の凹部１２ｙが存在し、これによりコア層１３の一方の面１３ａは微細な凹凸が設けられた状態（粗化面）となっている。
第１配線層１４（信号配線１４ａ及びベタ配線１４ｂ）は、凹部１２ｙ内に食い込むように形成されている。又、第１絶縁層１５は、コア層１３の一方の面１３ａの第１配線層１４が形成されていない領域に、凹部１２ｙ内に食い込むように形成されている。これにより、アンカー効果が生じ、コア層１３と第１絶縁層１５との密着性を向上できる。
［第５の実施の形態の変形例３に係る配線基板の製造方法］
次に、第５の実施の形態の変形例３に係る配線基板の製造方法について説明する。図２６は、第５の実施の形態の変形例３に係る配線基板の製造工程を例示する図である。
まず、第１の実施の形態の図２（ａ）及び図２（ｂ）に示す工程と同様にして、コア層１３を作製する。次に、図２６に示す工程では、図２（ｂ）に示す構造体において、線状導体１２のコア層１３の一方の面１３ａ側及び他方の面１３ｂ側をコア層１３に対して選択的にエッチングする。これにより、線状導体１２の一方の面１３ａ側に凹部１２ｙが形成されると共に、線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘが形成される。線状導体１２のエッチングには、例えば、硫酸等を用いることができる。
これにより、線状導体１２の上端面（コア層１３の一方の面１３ａ側の端面）は、コア層１３の一方の面１３ａよりも窪んだ位置（内部に向かって後退した位置）となる。又、線状導体１２の下端面（コア層１３の他方の面１３ｂ側の端面）は、コア層１３の他方の面１３ｂよりも窪んだ位置（内部に向かって後退した位置）となる。つまり、コア層１３の一方の面１３ａには多数の凹部１２ｙが存在し、これによりコア層１３の一方の面１３ａは微細な凹凸が設けられた状態（粗化面）となる。又、コア層１３の他方の面１３ｂには多数の凹部１２ｘが存在し、これによりコア層１３の他方の面１３ｂは微細な凹凸が設けられた状態（粗化面）となる。凹部１２ｘ及び１２ｙのそれぞれの深さは、例えば、０．１〜１．０μｍ程度とすることができる。
次に、第１の実施の形態の図２（ｃ）〜図３（ｃ）に示す工程と同様の工程を実行後、図８（ａ）に示す工程と同様にして、コア層１３の他方の面１３ｂに、第２配線層１６を覆うように第３絶縁層２４を形成する。これにより、配線基板１０Ｅ（図２５参照）が完成する。
このように、線状導体１２のコア層１３の一方の面１３ａ側に凹部１２ｙを、線状導体１２のコア層１３の他方の面１３ｂ側に凹部１２ｘを形成してから、第１配線層１４や第１絶縁層１５等を形成してもよい。これにより、第５の実施の形態の効果に加えて、更に、以下の効果を奏する。すなわち、コア層１３の一方の面１３ａは粗化面となるため、第１絶縁層１５のコア層１３の一方の面１３ａと接する部分は凹部１２ｙ内に食い込むように形成され、アンカー効果によりコア層１３と第１絶縁層１５との密着性を向上できる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、各実施の形態及びその変形例は、適宜組み合わせることができる。例えば、配線基板１０Ａや配線基板１０Ｂを用いて、第２の実施の形態や第３の実施の形態のように、多層の配線基板や半導体パッケージを作製してもよい。
又、第５の実施の形態と、第５の実施の形態の変形例１又は２とを組み合わせてもよい。予め凹部１２ｘを形成しておき、更に高濃度の溶存酸素又は３価の鉄イオンを含有する電解めっき液を用いて電解めっきを実行することにより、電解めっきを実行中に凹部１２ｘを更に深くすることができる。凹部１２ｘを更に深くすることにより、金属層１４０と導通している線状導体１２からの電解めっきが横方向に成長することを更に抑制し易くなる点で好適である。なお、第５の実施の形態の変形例３と、第５の実施の形態の変形例１又は２とを組み合わせても同様の効果が得られる。
又、第５の実施の形態及びその変形例１〜３において、図１３（ｂ）に示す第３絶縁層４１のように、第３絶縁層２４の下面を第２配線層１６の下面と略面一とし、第３絶縁層２４の下面と第２配線層１６の下面とで全体として平坦面を形成してもよい。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、２０、４０、４０Ａ 配線基板
１１ 板状体
１１ｘ 貫通孔
１２ 線状導体
１２ｘ、１２ｙ 凹部
１３ コア層
１３ａ コア層の一方の面
１３ｂ コア層の他方の面
１４、１４Ａ、１４Ｂ 第１配線層
１４ａ、１４ｄ、１６ａ、１６ｄ 信号配線
１４ｂ、１４ｃ、１６ｂ、１６ｃ ベタ配線
１５ 第１絶縁層
１６、１６Ａ、１６Ｂ 第２配線層
２１ 第２絶縁層
２１ｘ、２４ｘ、４２ｘ ビアホール
２２ 第３配線層
２３、２６ ソルダーレジスト層
２３ｘ、２６ｘ、１５０ｘ 開口部
２４、４１ 第３絶縁層
２５ 第４配線層
３０、５０、５０Ａ 半導体パッケージ
３１、５１ バンプ
３２、５２ 半導体チップ
３３ 外部接続端子
４２ 第４絶縁層
１４０ 金属層
Ｐ 間隔
φ 直径

Claims (2)

  1. アルミニウム酸化物からなる板状体、及び前記板状体を厚さ方向に貫通する複数の貫通孔を充填する複数の線状導体を備えたコア層を作製する工程と、
    前記コア層の一方の面に第１配線層の形成領域を露出する開口部を有するレジスト層を形成する工程と、
    前記レジスト層を含めた前記コア層の一方の面の全体を覆う金属層を形成する工程と、
    前記線状導体の前記板状体の他方の面側の端面を前記板状体の他方の面に対して窪んだ位置にする工程と、
    前記金属層及び前記金属層と電気的に接続された前記線状導体を給電経路とする電解めっき法により、前記コア層の他方の面の前記開口部と平面視において重複する位置に第２配線層を形成する工程と、
    前記レジスト層の上面が露出するまで前記金属層を研磨し、前記金属層から前記第１配線層を形成すると共に、前記レジスト層から第１絶縁層を形成する工程と、を有し、
    前記第１絶縁層は、前記コア層の一方の面の前記第１配線層が形成されていない領域に、前記第１配線層と同一層厚となるように形成され、
    前記窪んだ位置にする工程では、前記線状導体の前記板状体の他方の面側の端面と前記貫通孔の内壁面により、前記板状体の他方の面に凹部が形成され、
    前記第２配線層を形成する工程では、前記第２配線層の一部は、前記凹部内に形成される配線基板の製造方法。
  2. 前記第１配線層及び前記第１絶縁層の各々の上面を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層の上面に、前記第２絶縁層に形成された貫通孔を介して前記第１配線層と電気的に接続された第３配線層を形成する工程と、を有し、
    前記第２絶縁層の層厚は、前記第１配線層の層厚以下となるように形成される請求項１記載の配線基板の製造方法。
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* Cited by examiner, † Cited by third party
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JP6375249B2 (ja) * 2015-03-02 2018-08-15 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
US9852971B1 (en) * 2016-06-09 2017-12-26 Advanced Semiconductor Engineering, Inc. Interposer, semiconductor package structure, and semiconductor process
TWI675441B (zh) * 2018-05-14 2019-10-21 欣興電子股份有限公司 封裝載板結構及其製造方法
WO2020078752A1 (en) * 2018-10-17 2020-04-23 Lumileds Holding B.V. Circuit assembly
TW202119877A (zh) * 2019-11-05 2021-05-16 南韓商普因特工程有限公司 多層配線基板及包括其的探針卡

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0487213A (ja) * 1990-07-27 1992-03-19 Ricoh Co Ltd 異方性導電膜およびその製造方法
EP0804806A1 (en) * 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US6625032B1 (en) * 1999-11-01 2003-09-23 Jsr Corporation Aqueous dispersion forming conductive layer, conductive layer, electronic compent, circuit board and method for manufacturing the same, and multilayer wiring board and method for manufacturing the same
JP3865989B2 (ja) * 2000-01-13 2007-01-10 新光電気工業株式会社 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
JP2004253738A (ja) * 2003-02-21 2004-09-09 Toshiba Corp パッケージ基板及びフリップチップ型半導体装置
US7226654B2 (en) * 2003-07-29 2007-06-05 Kyocera Corporation Laminated wiring board and its mounting structure
JP2007165514A (ja) * 2005-12-13 2007-06-28 Toshiba Corp 半導体装置の製造方法
DE102006049562A1 (de) * 2006-10-20 2008-04-24 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
JP5385682B2 (ja) 2009-05-19 2014-01-08 新光電気工業株式会社 電子部品の実装構造
JP5436963B2 (ja) * 2009-07-21 2014-03-05 新光電気工業株式会社 配線基板及び半導体装置
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
JP5363377B2 (ja) * 2010-02-19 2013-12-11 新光電気工業株式会社 配線基板及びその製造方法

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