JP6375249B2 - 配線基板及びその製造方法、半導体パッケージ - Google Patents

配線基板及びその製造方法、半導体パッケージ Download PDF

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Description

本発明は、配線基板及びその製造方法、半導体パッケージに関する。
従来、絶縁性基材と、絶縁性基材の一方の面から他方の面に貫通する複数の線状導体とを備えたコア層を有し、コア層の両面に配線層を形成した配線基板が知られている。この配線基板において、コア層を挟んで相対する位置に配された配線層同士は、コア層内部の線状導体により電気的に接続されている。又、コア層の両面に形成された配線層は、夫々絶縁層により被覆されている。
特開２０１１−１７１５３１号公報
しかしながら、上記の配線基板は絶縁性基材の全体に線状導体を備えているため、配線層が存在しない部分では、絶縁性基材の一方の面及び他方の面と略面一の位置に線状導体の上端面及び下端面が露出している。配線層が存在しない部分に露出する線状導体は、電気的に浮遊し、端面が露出しているため、配線層間の絶縁信頼性を低下させる問題があった。
又、絶縁性基材の一方の面及び他方の面の全体において、絶縁性基材の一方の面及び他方の面に対して線状導体の上端面及び下端面を窪ませて凹凸を形成し、凹凸部分に絶縁層を充填させた配線基板が提案されている。この配線基板では、絶縁性基材の一方の面及び他方の面よりも窪んだ位置に線状導体の上端面及び下端面が露出するため、上記の配線基板と比較すると、絶縁信頼性が向上する。しかし、コア層の凹凸部分に配線層が形成されるため、配線層と線状導体との接続信頼性を低下させる問題があった。
本発明は、上記の点に鑑みてなされたものであり、絶縁信頼性及び接続信頼性を向上させた配線基板を提供することを課題とする。
本配線基板は、板状体、及び前記板状体を厚さ方向に貫通する複数の線状導体を備えたコア層と、前記板状体の第１面に選択的に形成された配線層と、前記第１面に形成され、前記配線層を被覆する絶縁層と、を有し、複数の前記線状導体は、夫々の線状導体の直径よりも隣接する線状導体同士の間隔が小さく、複数の前記線状導体は、平面視で前記配線層と重複する位置に配され前記配線層と導通する第１線状導体と、平面視で前記配線層と重複しない位置に配された第２線状導体と、を含み、前記第１線状導体の前記第１面側の端面は、前記第１面と、面一であり、前記第２線状導体の前記第１面側の端面は、前記第１面よりも窪んだ位置にあって、前記第２線状導体の前記第１面側の端面と前記第１面との間には空孔が形成され、前記空孔に前記絶縁層が充填されていることを要件とする。
開示の技術によれば、絶縁信頼性及び接続信頼性を向上させた配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 比較例に係る配線基板の絶縁信頼性について説明する図である。 第１の実施の形態に係る配線基板の絶縁信頼性について説明する図（その１）である。 第１の実施の形態に係る配線基板の絶縁信頼性について説明する図（その２）である。 比較例に係る配線基板の接続信頼性について説明する図である。 第１の実施の形態の変形例に係る配線基板を例示する断面図である。 第２の実施の形態に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する断面図であり、図１（ｂ）は図１（ａ）のＡ部を拡大したものである。
図１を参照するに、配線基板１は、コア層１０と、配線層２０と、絶縁層３０と、配線層１２０と、絶縁層１３０とを有する。
なお、本実施の形態では、便宜上、配線基板１の絶縁層３０側を上側又は一方の側、絶縁層１３０側を下側又は他方の側とする。又、各部位の絶縁層３０側の面を一方の面又は上面、絶縁層１３０側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を板状体１１（後述）の一方の面１１ａの法線方向から視ることを指し、平面形状とは対象物を板状体１１の一方の面１１ａの法線方向から視た形状を指すものとする。
コア層１０は、配線層２０等を形成するための基体となる平板状の部材である。コア層１０の平面形状は、例えば、２００ｍｍ×２００ｍｍ程度の矩形状とすることができる。コア層１０の厚さは、例えば、７０〜１００μｍ程度とすることができる。但し、コア層１０の平面形状は矩形状には限定されず、例えば、円形状等であってもよい。
コア層１０は、アルミニウム酸化物からなる板状体１１、及び板状体１１を厚さ方向に貫通する複数の線状導体１２を備えている。線状導体１２は、板状体１１の全体に亘って厚さ方向に貫通する多数の貫通孔１１ｘに金属材料を充填して形成した部分である。
なお、板状体１１は、アルミニウム酸化物以外に、シリコン酸化物、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン等から形成してもよい。
線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。線状導体１２は、例えば、４×１０６本／ｍｍ２以上１×１０１０本／ｍｍ２以下の密度で形成することができる。但し、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。線状導体１２を形成する金属材料としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等を用いることができる。
線状導体１２は、上端面が板状体１１の一方の面１１ａから露出しており、下端が板状体１１の他方の面１１ｂから露出している。各線状導体１２は、互いに略平行に略一定間隔で板状体１１の略全面に亘って形成されている。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば５０ｎｍ〜２μｍ程度とすることができる。但し、ここでいう平面視円形は、厳密に円形である場合のみならず、おおよそ円形である場合も含むものとする。
板状体１１の一方の面１１ａの配線層２０が形成されている領域において、線状導体１２の上端面は、一方の面１１ａと面一である。つまり、平面視で配線層２０と重複する位置に配され配線層２０と導通する線状導体１２（以降、第１線状導体と称する場合がある）の一方の面１１ａ側の端面は、一方の面１１ａと面一である。
ここでいう面一とは、一方の面１１ａに対して線状導体１２の上端面をエッチングにより窪ませる等の処理を行っていなく、一方の面１１ａと線状導体１２の上端面とがおおよそ同一平面にあることを指す。従って、後述の図４（ｃ）のＣ部のように、微視的には凹凸が存在していても、それが意識的に作製されたものでなければ、面一に含まれるものとする（他方の面１１ｂと線状導体１２の下端面についても同様）。
一方、板状体１１の一方の面１１ａの配線層２０が形成されていない領域（配線層２０間の領域）において、線状導体１２の上端面は、一方の面１１ａよりも窪んだ位置にある。つまり、平面視で配線層２０と重複しない位置に配された線状導体１２（以降、第２線状導体と称する場合がある）の一方の面１１ａ側の端面は、一方の面１１ａよりも窪んだ位置にある。一方の面１１ａに対する線状導体１２の上端面の窪み量Ｄ１（深さ）は、例えば、数十ｎｍ〜数μｍ程度とすることができる。貫通孔１１ｘの内壁面と線状導体１２の上端面により空孔１１ｙが形成され、空孔１１ｙには絶縁層３０が充填されている。
同様に、板状体１１の他方の面１１ｂの配線層１２０が形成されている領域において、線状導体１２の下端面は、他方の面１１ｂと略面一である。つまり、平面視で配線層１２０と重複する位置に配され配線層１２０と導通する線状導体１２の他方の面１１ｂ側の端面は、他方の面１１ｂと面一である。
一方、板状体１１の他方の面１１ｂの配線層１２０が形成されていない領域（配線層１２０間の領域）において、線状導体１２の下端面は、他方の面１１ｂよりも窪んだ位置にある。つまり、平面視で配線層１２０と重複しない位置に配された線状導体１２の他方の面１１ｂ側の端面は、他方の面１１ｂよりも窪んだ位置にある。他方の面１１ｂに対する線状導体１２の下端面の窪み量Ｄ２（深さ）は、例えば、数十ｎｍ〜数μｍ程度とすることができる。貫通孔１１ｘの内壁面と線状導体１２の下端面により空孔１１ｚが形成され、空孔１１ｚには絶縁層１３０が充填されている。空孔１１ｚは、本発明に係る第２空孔の代表的な一例である。
配線層２０は、板状体１１の一方の面１１ａ（第１面）に選択的に形成されている。配線層２０は、一方の面１１ａ側から金属層２１、金属層２２、及び金属層２３が順次積層された構造とすることができる。平面視において、金属層２１の外縁部が金属層２２及び２３の周囲に露出している。金属層２１は本発明に係る下側金属層の代表的な一例であり、金属層２２及び２３は本発明に係る上側金属層の代表的な一例である。
配線層１２０は、板状体１１の他方の面１１ｂ（第２面）に選択的に形成されている。配線層１２０は、他方の面１１ｂ側から金属層１２１、金属層１２２、及び金属層１２３が順次積層された構造とすることができる。平面視において、金属層１２１の外縁部が金属層１２２及び１２３の周囲に露出している。配線層２０と配線層１２０とは、平面視において略重複する位置に配され、複数の線状導体１２を介して電気的に接続されている。配線層１２０は、本発明に係る第２配線層の代表的な一例である。
金属層２１及び１２１の材料としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等を用いることができる。金属層２１及び１２１の厚さは、例えば、１μｍ以下程度とすることができる。金属層２２及び１２２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。金属層２２及び１２２の厚さは、例えば、１μｍ以下程度とすることができる。金属層２３及び１２３の材料としては、例えば、銅（Ｃｕ）等を用いることができる。金属層２３及び１２３の厚さは、例えば、数μｍ程度とすることができる。
絶縁層３０は、板状体１１の一方の面１１ａに形成され、配線層２０を被覆している。絶縁層３０は開口部３０ｘを有し、開口部３０ｘ内には配線層２０の上面の一部が露出している。絶縁層１３０は、板状体１１の他方の面１１ｂに形成され、配線層１２０を被覆している。絶縁層１３０は開口部１３０ｘを有し、開口部１３０ｘ内には配線層１２０の下面の一部が露出している。絶縁層１３０は、本発明に係る第２絶縁層の代表的な一例である。
絶縁層３０及び１３０の材料としては、例えば、エポキシ系樹脂やフェノール系樹脂を主成分とする絶縁性樹脂等を用いることができる。絶縁層３０及び１３０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。又、絶縁層３０及び１３０は、熱硬化性又は感光性の性質を有していてもよい。絶縁層３０及び１３０の厚さは、例えば３〜３０μｍ程度とすることができる。前述のように、絶縁層３０は空孔１１ｙを充填し、絶縁層１３０は空孔１１ｚを充填している。
開口部３０ｘ内に露出する配線層２０及び開口部１３０ｘ内に露出する配線層１２０は、半導体チップ等と電気的に接続されるパッドとして機能する。必要に応じ、開口部３０ｘ内に露出する配線層２０の上面及び開口部１３０ｘ内に露出する配線層１２０の下面に金属層を形成してもよい。又、ＯＳＰ（Organic Solderability Preservative）処理等の酸化防止処理を施してもよい。なお、ＯＳＰ処理により形成される表面処理層は、アゾール化合物やイミダゾール化合物等からなる有機被膜である。
金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、開口部３０ｘ内に露出する配線層２０の上面や開口部１３０ｘ内に露出する配線層１２０の下面に、はんだボール等の外部接続端子を形成してもよい。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２及び図３は、第１の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図２（ａ）に示す工程では、アルミニウム酸化物からなる板状体１１、及び板状体１１を厚さ方向に貫通する複数の線状導体１２を備えたコア層１０を作製する。具体的には、まず、アルミニウム（Ａｌ）からなる平板を準備し、準備した平板から陽極酸化法により、多数の貫通孔１１ｘが形成されたアルミニウム酸化物からなる板状体１１を形成する。
貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径は例えば５０ｎｍ〜２μｍ程度とすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔が貫通孔１１ｘの直径よりも小さくなる程度に密に形成することが好ましい。但し、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。
陽極酸化法は、アルミニウム（Ａｌ）からなる平板を陽極として電解液（好適には硫酸水溶液）中に浸漬し、これに対向配置される白金（Ｐｔ）等の電極を陰極として通電（パルス電圧を印加）する方法である。これにより、多数の貫通孔１１ｘが形成されたアルミニウム酸化物からなる板状体１１（アルミニウムの陽極酸化膜）を形成できる。
その後、板状体１１に形成された貫通孔１１ｘに金属材料を充填して線状導体１２を形成する。これにより、アルミニウム酸化物からなる板状体１１、及び板状体１１を厚さ方向に貫通する複数の線状導体１２を備えたコア層１０が作製される。線状導体１２は、例えばめっき法や、スクリーン印刷法や、インクジェット法等を用いて、例えば銅（Ｃｕ）や銀（Ａｇ）等の導電性ペーストを貫通孔１１ｘに充填して形成できる。
更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ）等により両面を研磨して平坦化し、線状導体１２の両端面を板状体１１の両面に露出させることができる。このようにして、板状体１１に、板状体１１を厚さ方向に貫通する微小径の線状導体１２が高密度に設けられたコア層１０を作製できる。
次に、図２（ｂ）に示す工程では、例えば、スパッタ法により、板状体１１の一方の面１１ａに金属層２１及び２２を順次積層する。又、例えば、スパッタ法により、板状体１１の他方の面１１ｂに金属層１２１及び１２２を順次積層する。各金属層の材料や厚さは前述の通りである。金属層２１及び２２と金属層１２１及び１２２とは、複数の線状導体を介して電気的に接続される。なお、金属層２１及び１２１は金属層２３及び１２３と線状導体１２とが相互拡散することを防止するバリア層及び金属層２３及び１２３と線状導体１２との接続信頼性を高めるための密着層として機能し、金属層２２及び１２２は金属層２３及び１２３を電解めっき法で形成する際のシード層（給電層）として機能する。
次に、図２（ｃ）に示す工程では、金属層２２上に配線層２０に対応する開口部３００ｘを備えたレジスト層３００を形成する。又、金属層１２２上に配線層１２０に対応する開口部３１０ｘを備えたレジスト層３１０を形成する。レジスト層３００及び３１０は、例えば、感光性のドライフィルムレジスト等を各面にラミネートすることにより形成できる。開口部３００ｘ及び３１０ｘは、例えば、フォトリソグラフィ法により形成できる。
次に、図２（ｄ）に示す工程では、金属層２２を給電層とする電解めっき法により、レジスト層３００の開口部３００ｘ内に銅（Ｃｕ）等からなるめっき層である金属層２３を形成する。又、金属層１２２を給電層とする電解めっき法により、レジスト層３１０の開口部３１０ｘ内に銅（Ｃｕ）等からなるめっき層である金属層１２３を形成する。
次に、図３（ａ）に示す工程では、図２（ｄ）に示すレジスト層３００を除去した後に、金属層２３をマスクにして、金属層２３に被覆されていない金属層２２をエッチングにより除去する。又、図２（ｄ）に示すレジスト層３１０を除去した後に、金属層１２３をマスクにして、金属層１２３に被覆されていない金属層１２２をエッチングにより除去する。
次に、図３（ｂ）に示す工程では、金属層２３をマスクにして、金属層２３に被覆されていない金属層２１をエッチングにより除去する。又、金属層１２３をマスクにして、金属層１２３に被覆されていない金属層１２１をエッチングにより除去する。これにより、板状体１１の一方の面１１ａに、金属層２１、金属層２２、及び金属層２３が順次積層された配線層２０が選択的に形成される。又、板状体１１の他方の面１１ｂに、金属層１２１、金属層１２２、及び金属層１２３が順次積層された配線層１２０が選択的に形成される。
金属層２１及び１２１がチタン（Ｔｉ）を含む層である場合には、例えば、ふっ酸等を用いてウェットエッチングすることで、金属層２１及び１２１を除去できる。
次に、図３（ｃ）に示す工程では、平面視で配線層２０と重複しない位置に配された線状導体１２の上端面を、板状体１１に対して選択的にエッチングして一方の面１１ａより窪ませる。又、平面視で配線層１２０と重複しない位置に配された線状導体１２の下端面を、板状体１１に対して選択的にエッチングして他方の面１１ｂより窪ませる。なお、配線層２０及び１２０がマスクとして機能するため、平面視で配線層２０と重複する位置に配された線状導体１２の上端面及び平面視で配線層１２０と重複する位置に配された線状導体１２の下端面はエッチングされない。
線状導体１２が銅（Ｃｕ）である場合、硫酸と過酸化水素水との混合液（硫酸過水）等を用いることにより、酸化アルミニウムからなる板状体１１に対して線状導体１２の上端面及び下端面を選択的にエッチングできる。線状導体１２の上端面及び下端面の夫々のエッチング量は、例えば、数十ｎｍ〜数μｍ程度とすることができる。これにより、平面視で配線層２０と重複しない領域において、貫通孔１１ｘの内壁面と線状導体１２の上端面により空孔１１ｙが形成される。又、平面視で配線層１２０と重複しない領域において、貫通孔１１ｘの内壁面と線状導体１２の下端面により空孔１１ｚが形成される。
なお、線状導体１２が銅（Ｃｕ）でり、金属層２２及び２３も銅（Ｃｕ）である場合には、金属層２２及び２３の上面及び側面も線状導体１２の上端面と同程度エッチングされるが、金属層２３は十分な幅や厚さを有するため問題とはならない。この場合、金属層２１がチタン（Ｔｉ）や窒化チタン（ＴｉＮ）であれば金属層２１は銅（Ｃｕ）のエッチャントではエッチングされないため、平面視において、金属層２１の外縁部が金属層２２及び２３の周囲に露出する。
同様に、線状導体１２が銅（Ｃｕ）でり、金属層１２２及び１２３も銅（Ｃｕ）である場合には、金属層１２２及び１２３の下面及び側面も線状導体１２の下端面と同程度エッチングされるが、金属層１２３は十分な幅や厚さを有するため問題とはならない。この場合、金属層１２１がチタン（Ｔｉ）や窒化チタン（ＴｉＮ）であれば金属層１２１は銅（Ｃｕ）のエッチャントではエッチングされないため、平面視において、金属層１２１の外縁部が金属層１２２及び１２３の周囲に露出する。
次に、図３（ｄ）に示す工程では、板状体１１の一方の面１１ａに配線層２０を被覆すると共に、空孔１１ｙを充填する絶縁層３０を形成する。絶縁層３０は、例えば、液状又はペースト状の感光性のエポキシ系絶縁性樹脂を、配線層２０を被覆するように板状体１１の一方の面１１ａにスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布し、硬化させることで形成できる。或いは、例えば、フィルム状の感光性のエポキシ系絶縁性樹脂を、配線層２０を被覆するように板状体１１の一方の面１１ａにラミネートし、硬化させることで形成してもよい。
同様にして、板状体１１の他方の面１１ｂに配線層１２０を被覆すると共に、空孔１１ｚを充填する絶縁層１３０を形成する。なお、空孔１１ｙに絶縁層３０が充填され、空孔１１ｚに絶縁層１３０が充填されることで、アンカー効果が得られ、コア層１０と絶縁層３０及び１３０との密着性が向上する。
その後、塗布又はラミネートした絶縁性樹脂を露光及び現像することで絶縁層３０に開口部３０ｘを形成する（フォトリソグラフィ法）。同様に、絶縁層１３０に開口部１３０ｘを形成する（フォトリソグラフィ法）。なお、開口部３０ｘ及び１３０ｘは、レーザ加工法やブラスト処理により形成してもよい。或いは、予め開口部３０ｘ及び１３０ｘが形成された絶縁層３０及び１３０をラミネートしてもよい。以上の工程により、図１に示す配線基板１が完成する。
ここで、比較例を示しながら、配線基板１の奏する特有の効果について説明する。
（絶縁信頼性の向上）
図４は、比較例に係る配線基板の絶縁信頼性について説明する図である。図４（ａ）は、比較例に係る配線基板１Ｘを例示する断面図であり、図４（ｂ）及び図４（ｃ）は図４（ａ）のＢ部を拡大したものである。又、図４（ｄ）はＢ部の平面図である。但し、図４（ｄ）において絶縁層３０は図示されていない。
図４（ａ）及び図４（ｂ）を参照するに、配線基板１Ｘは、配線層２０及び１２０が形成されていない領域に存在する線状導体１２の上端面及び下端面が板状体１１の上端面及び下端面と略面一である点が配線基板１（図１参照）と相違する。すなわち、配線基板１Ｘには、空孔１１ｙ及び空孔１１ｚは存在しない。
一般に、絶縁体（誘電体）を流れる電流には、その経路によって比較的表面を流れる表面電流と絶縁体内を流れる体積電流とがある。複数の線状導体１２が絶縁体である板状体１１の隔壁によって分離された構造を持つ配線基板１Ｘにおいて、配線層２０間の絶縁低下を引き起こす電子の伝導経路としては、図４（ｂ）に示すＲ１、Ｒ２、及びＲ３の３つの経路が考えられる。
図４（ｂ）において、経路Ｒ１は、配線基板１Ｘ上の絶縁層３０内を伝導する経路である。経路Ｒ２は、配線基板１Ｘ内部（線状導体１２と、それを分離する板状体１１の隔壁）を伝導する経路である。経路Ｒ３は、板状体１１と絶縁層３０との界面（板状体１１の表面）を伝導する経路である。なお、（＋）は高電位側、（−）は低電位側を示している。
ここで、経路Ｒ１は絶縁体（絶縁層３０）のみを伝導するが、経路Ｒ２と経路Ｒ３は絶縁体（板状体１１）及び導体（線状導体１２）を伝導する。つまり、経路Ｒ２と経路Ｒ３については、経路上に線状導体１２が存在するため、電子が絶縁体である板状体１１内部又は表面を伝導する距離は、経路Ｒ１において電子が絶縁体である絶縁層３０を伝導する距離に比べて短くなる。
例えば、図４（ｄ）に示すように、配線層２０の間隔Ｌが１０μｍ、線状導体１２のピッチＰが１００ｎｍ、板状体１１の隔壁の厚さＳ（線状導体１２の間隔）が３０ｎｍであると仮定する。この場合、経路Ｒ２又はＲ３上に存在する板状体１１の隔壁の数は最小で１００個であり、実質的な絶縁体の厚みは、厚さＳ（＝３０ｎｍ）×１００＝３μｍとなる。
配線基板１Ｘは線状導体１２と絶縁体である板状体１１という物性の異なる材料の複合体であるがゆえに、均質な表面形状を得ることは難しい。そのため、微視的には、図４（ｃ）のＣ部に示すような線状導体１２の突出や、板状体１１の隔壁の損傷（欠け）、線状導体１２の倒れ等の電子伝導を促進させる欠陥（異常点）が板状体１１の表面に存在する。又、汚れ・微粒子等の異物５００が板状体１１の表面に付着する場合もある。
経路Ｒ２では板状体１１の隔壁の内部を電子が伝導するのに対して、経路Ｒ３では同じ厚さ相当の板状体１１の隔壁の表面（板状体１１と絶縁層３０との界面）を電子が伝導する。表面伝導は表面状態に敏感であり、Ｃ部に示す表面の欠陥や異物５００の付着の影響を受けて電子伝導が起こりやすくなる。このように、板状体１１の表面における欠陥や異物の存在は、経路Ｒ３にて電子伝導を引き起こす起点となり、配線層２０間の絶縁信頼性を低下させる。
つまり、経路Ｒ１及びＲ２に比べて、経路Ｒ３が配線層２０間の絶縁信頼性を低下させる主要因となる。そこで、経路Ｒ３について、絶縁信頼性を抑制する対策を講じることが有効である。なお、以上は、配線層２０について説明したが、配線層１２０についても同様である。
配線基板１では、経路Ｒ３に流れる電流が抑制されている。図５及び図６は、第１の実施の形態に係る配線基板の絶縁信頼性について説明する図である。図５（ａ）は、第１の実施の形態に係る配線基板１を例示する断面図であり、図５（ｂ）及び図５（ｃ）は図５（ａ）のＤ部を拡大したものである。又、図５（ｄ）はＤ部の平面図である。但し、図５（ｄ）において絶縁層３０は図示されていない。又、図６は、図５（ｂ）の斜視図である。
配線基板１は空孔１１ｙ及び１１ｚを有し、夫々には絶縁層３０及び１３０が充填されている。又、空孔１１ｙ及び１１ｚの窪み量（深さ）は数十ｎｍ〜数μｍ程度であり、線状導体１２の半径（２５ｎｍ〜１μｍ程度）以上とされている。そのため、表面伝導の中継点となる線状導体１２の上端面及び下端面は、板状体１１の隔壁の内部（空孔１１ｙ及び１１ｘの底面）に位置することになる。
この構造では、配線基板１Ｘの経路Ｒ３に相当する経路として、図５（ｂ）及び図６に示す経路Ｒ４と経路Ｒ５の２つが考えられる。経路Ｒ４は、空孔１１ｙの内壁面を伝い、線状導体１２の上端面（空孔１１ｙの底面）を介して伝導する経路である。経路Ｒ５は、板状体１１の表面の線状導体１２が存在しない領域を伝導する経路である。
経路Ｒ４は、空孔１１ｙの内壁面を伝わるため、電子が絶縁体である板状体１１の表面を伝導する距離は、配線基板１Ｘの経路Ｒ３に比べて増加する。又、空孔１１ｙの深さを線状導体１２の半径以上とした場合には、経路Ｒ４よりも経路Ｒ５の方が絶縁体である板状体１１上を伝導する経路が短くなる。そのため、電子は経路Ｒ４を伝導せずに経路Ｒ５を伝導する。
経路Ｒ５において、電子が絶縁体である板状体１１の表面を伝導する距離は、最短でも配線層２０間の距離Ｌと等しくなる。前述のように、配線層２０の間隔Ｌが１０μｍ、線状導体１２のピッチＰが１００ｎｍ、板状体１１の隔壁の厚さＳ（線状導体１２の間隔）が３０ｎｍであると仮定する。この場合、経路Ｒ５において電子が伝導する距離は１０μｍとなり、配線基板１Ｘの経路Ｒ３の場合（３μｍ）と比べて３倍以上に増加する。なお、以上は、配線層２０について説明したが、配線層１２０についても同様である。これらにより、経路Ｒ５では経路Ｒ３に比べて電子伝導が発生し難くなる。その結果、配線基板１では配線基板１Ｘと比べて配線層２０間の耐電圧が大幅に改善され、絶縁信頼性が向上する。
又、前述のように、配線基板１Ｘは、図４（ｃ）に示すように、局所的に板状体１１の表面から線状導体１２が突出する等、ショートしやすい部分が存在する不均質な構造となっている。これに対して、配線基板１では、線状導体１２の上端面及び下端面が板状体１１の表面より窪んでいる。そのため、図５（ｃ）のＥ部のように、板状体１１の隔壁の損傷が存在したとしても、板状体１１の表面から突出した線状導体１２は存在せず、均質な構造になっている。
つまり、配線基板１では、配線基板１Ｘのように局所的にショートしやすい部分がなくなる。
（接続信頼性の向上）
図７は、比較例に係る配線基板の接続信頼性について説明する図であり、比較例に係る配線基板１Ｙの製造工程の一部を例示している。
配線基板１Ｙの製造工程では、まず、図７（ａ）に示すように、コア層１０の全領域において、板状体１１の一方の面１１ａに対して線状導体１２の上端面を選択的にエッチングする。又、コア層の全領域において、板状体１１の他方の面１１ｂに対して線状導体１２の下端面を選択的にエッチングする。これにより、コア層１０の全領域において、貫通孔１１ｘの内壁面と線状導体１２の上端面により空孔１１ｙが形成され、貫通孔１１ｘの内壁面と線状導体１２の下端面により空孔１１ｚが形成される。
次に、図７（ｂ）に示すように、例えば、スパッタ法により、板状体１１の一方の面１１ａに金属層２１及び２２を順次積層する。又、例えば、スパッタ法により、板状体１１の他方の面１１ｂに金属層１２１及び１２２を順次積層する。
ここで、空孔１１ｙの直径は５０ｎｍ〜２μｍ程度と大変小さいため、スパッタ法で空孔１１ｙの内部に金属層２１及び２２を被覆性よく形成することは困難である。そのため、空孔１１ｙ内にボイド６００が形成される等の問題が生じる。ボイド６００が形成された部分では、金属層２１及び２２と線状導体１２の上端面とが接触しないため、接続信頼性が低下する。空孔１１ｚについても同様である。
次に、図７（ｃ）に示すように、金属層２２上に配線層２０に対応する開口部３００ｘを備えたレジスト層３００を形成後、金属層２２を給電層とする電解めっき法により、レジスト層３００の開口部３００ｘ内に銅（Ｃｕ）等からなる金属層２３を形成する。又、金属層１２２上に配線層１２０に対応する開口部３１０ｘを備えたレジスト層３１０を形成後、金属層１２２を給電層とする電解めっき法により、レジスト層３１０の開口部３１０ｘ内に銅（Ｃｕ）等からなる金属層１２３を形成する。
次に、図７（ｄ）に示すように、図７（ｃ）に示すレジスト層３００を除去した後に、金属層２３をマスクにして、金属層２３に被覆されていない金属層２１及び２２をエッチングにより除去する。又、図７（ｃ）に示すレジスト層３１０を除去した後に、金属層１２３をマスクにして、金属層１２３に被覆されていない金属層１２１及び１２２をエッチングにより除去する。これにより、板状体１１の一方の面１１ａに、金属層２１、金属層２２、及び金属層２３が順次積層された配線層２０が形成される。又、板状体１１の他方の面１１ｂに、金属層１２１、金属層１２２、及び金属層１２３が順次積層された配線層１２０が形成される。
ところで、前述のように、図７（ｂ）の工程において、ボイド６００の存在により、金属層２１及び２２と線状導体１２の上端面とが接触しない部分が生じる。又、ボイド６００の存在により、金属層１２１及び１２２と線状導体１２の下端面とが接触しない部分が生じる。この部分は、図７（ｃ）の工程で、電解めっき法により金属層２３及び１２３を形成する際に、給電できないため、金属層２３及び１２３も線状導体１２と接触しない。
又、図７（ｂ）の工程で、空孔１１ｙの開口部分に金属層２１及び２２がボイド６００を閉じ込めて蓋のように形成された場合にも、図７（ｃ）の工程で、空孔１１ｙ内に電解めっき液が入らないため、金属層２３は線状導体１２と接触しない。金属層１２３についても同様である。
そのため、図７（ｄ）の工程で、配線層２０は、複数の線状導体１２のうちの一部（ボイド６００が形成されていない部分）としか接触していない状態となり、配線層２０と線状導体１２との接続信頼性が低下する。この問題は、空孔１１ｙ及び１１ｚを深くするほど（アスペクト比を高くするほど）発生し易くなる。つまり、前述の絶縁信頼性の向上のために空孔１１ｙ及び１１ｚを深くするほど、配線層２０及び１２０と線状導体１２との接続信頼性が低下するため、従来の配線基板１Ｙにおいて、絶縁信頼性の向上と接続信頼性の向上とを両立させることは困難であった。配線層１２０についても同様である。
これに対して、配線基板１では、図２（ｂ）に示したように、金属層２１及び２２、１２１及び１２２を形成する時点では、板状体１１の一方の面１１ａ及び他方の面１ｂは平坦面である。そのため、板状体１１の一方の面１１ａにスパッタ法により容易に金属層２１及び２２を形成することができ、板状体１１の他方の面１１ｂにスパッタ法により容易に金属層１２１及び１２２を形成することができる。
つまり、配線基板１では、金属層２１及び２２、１２１及び１２２と線状導体１２との間にボイドが生じることがなく、金属層２１及び２２、１２１及び１２２と線状導体１２とは信頼性の高い状態で接続される。その結果、電解めっき法で金属層２３及び１２３を形成する際も、配線基板１Ｙのような給電の問題は生じず、金属層２１及び２２上に信頼性の高い状態で金属層２３が接続される。又、金属層１２１及び１２２上に信頼性の高い状態で金属層１２３が接続される。つまり、配線層２０及び１２０と線状導体１２との接続信頼性を配線基板１Ｙよりも向上できる。
又、配線基板１Ｙでは、図７（ｃ）の工程で、凹凸のある金属層２２及び１２２上でレジスト層３００及び３１０をパターニングする。これに対し、配線基板１では、図２（ｃ）の工程で、平坦な金属層２２及び１２２上でレジスト層３００及び３１０をパターニングする。そのため、配線基板１は、配線基板１Ｙと比べて微細なパターンも解像でき、現像後のレジスト層３００及び３１０の残渣も低減できる。
又、配線基板１Ｙでは、図７（ｂ）の工程で、空孔１１ｙ内にも金属層２１及び２２が形成され、空孔１１ｚ内にも金属層１２１及び１２２が形成される。そのため、図７（ｄ）の工程で、不要な金属層２１及び２２をエッチングにより除去する際に、空孔１１ｙ内に形成された金属層２１及び２２を除去するのに相当の時間を要する。同様に、不要な金属層１２１及び１２２をエッチングにより除去する際に、空孔１１ｚ内に形成された金属層１２１及び１２２を除去するのに相当の時間を要する。又、空孔１１ｙ及び１１ｚ内の金属残渣を完全に除去することは困難である。これに対し、配線基板１では、図２（ｂ）の工程で、平坦な板状体１１の一方の面１１ａ及び他方の面１１ｂに金属層２１及び２２、１２１及び１２２を形成する。そのため、図３（ａ）及び図３（ｂ）の工程で、不要な金属層２１及び２２、１２１及び１２２を除去する時に、短時間で残渣なく除去できる。
特に、金属層２１及び１２１がチタン（Ｔｉ）を含む層であり、図３（ｂ）の工程でチタン（Ｔｉ）を含む層をふっ酸等を用いてウェットエッチングする場合、チタン（Ｔｉ）と共に板状体１１の母材（アルミニウムの陽極酸化膜）も溶解する。そのため、配線基板１では、チタン（Ｔｉ）を短時間で除去することが可能となり、板状体１１の受けるダメージを低減できる。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態に係る配線基板の両面に更に絶縁層や配線層を積層した配線基板の例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図８は、第１の実施の形態の変形例に係る配線基板を例示する断面図であり、図８（ｂ）は図８（ａ）のＦ部を拡大したものである。図８を参照するに、配線基板２は、配線基板１の板状体１１の一方の面１１ａ側に、更に、配線層４０、絶縁層５０、及び配線層６０が積層され、他方の面１１ｂ側に、更に、配線層１４０、絶縁層１５０、及び配線層１６０が積層された構造である。
配線層４０は、絶縁層３０上に積層されている。配線層４０は、絶縁層３０を貫通し配線層２０の上面を露出する開口部３０ｘ（ビアホール）内に充填されたビア配線、及び絶縁層３０の上面に形成された配線パターンを含んで構成されている。配線層１４０は、絶縁層１３０上に積層されている。配線層１４０は、絶縁層１３０を貫通し配線層１２０の下面を露出する開口部１３０ｘ（ビアホール）内に充填されたビア配線、及び絶縁層１３０の下面に形成された配線パターンを含んで構成されている。配線層４０及び１４０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層４０及び１４０を構成する配線パターンの厚さは、例えば、１〜１０μｍ程度とすることができる。
絶縁層５０は、絶縁層３０上に形成され、配線層４０を被覆している。絶縁層５０は開口部５０ｘを有し、開口部５０ｘ内には配線層４０の上面の一部が露出している。絶縁層１５０は、絶縁層１３０上に形成され、配線層１４０を被覆している。絶縁層１５０は開口部１５０ｘを有し、開口部１５０ｘ内には配線層１４０の下面の一部が露出している。絶縁層５０及び１５０の材料としては、例えば、エポキシ系樹脂やフェノール系樹脂を主成分とする絶縁性樹脂等を用いることができる。絶縁層５０及び１５０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。又、絶縁層５０及び１５０は、熱硬化性又は感光性の性質を有していてもよい。絶縁層５０及び１５０の厚さは、例えば３〜３０μｍ程度とすることができる。
配線層６０は、絶縁層５０上に積層されている。配線層６０は、絶縁層５０を貫通し配線層４０の上面を露出する開口部５０ｘ（ビアホール）内に充填されたビア配線、及び絶縁層５０の上面に形成された配線パターンを含んで構成されている。配線層１６０は、絶縁層１５０上に積層されている。配線層１６０は、絶縁層１５０を貫通し配線層１４０の下面を露出する開口部１５０ｘ（ビアホール）内に充填されたビア配線、及び絶縁層１５０の下面に形成された配線パターンを含んで構成されている。配線層６０及び１６０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層６０及び１６０を構成する配線パターンの厚さは、例えば、１〜１０μｍ程度とすることができる。
配線層６０及び１６０は、半導体チップ等と電気的に接続されるパッドとして機能する。必要に応じ、配線層６０の上面及び配線層１６０の下面に、前述の金属層を形成したり、ＯＳＰ処理等の酸化防止処理を施したりしてもよい。又、配線層６０の上面や配線層１６０の下面に、はんだボール等の外部接続端子を形成してもよい。
なお、配線層４０及び６０、１４０及び１６０は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。又、絶縁層５０及び１５０は、絶縁層３０と同様の方法により形成できる。
このように、板状体１１の一方の面１１ａ及び他方の面１１ｂに、夫々多層配線層を形成してもよい。なお、各面に積層する配線層及び絶縁層の数は、必要に応じて適宜決定することができる。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態の変形例に係る配線基板に半導体チップを搭載した半導体パッケージの例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図９は、第２の実施の形態に係る半導体パッケージを例示する断面図である。図９を参照するに、半導体パッケージ３は、配線基板２と、半導体チップ７０及び１７０と、バンプ８０及び１８０と、アンダーフィル樹脂９０及び１９０と、外部接続端子２００とを有する。
半導体チップ７０は、配線基板２の板状体１１の一方の面１１ａ側に搭載されており、半導体チップ７０の電極パッド（図示せず）は、バンプ８０を介して、配線基板２の配線層６０と電気的に接続されている。半導体チップ７０と配線基板２の絶縁層５０との間にはアンダーフィル樹脂９０が充填されている。
半導体チップ１７０は、配線基板２の板状体１１の他方の面１１ｂ側に搭載されており、半導体チップ１７０の電極パッド（図示せず）は、バンプ１８０を介して、配線基板２の中心側に配された配線層１６０と電気的に接続されている。半導体チップ１７０と配線基板２の絶縁層１５０との間にはアンダーフィル樹脂１９０が充填されている。配線基板２の外周側に配された配線層１６０には、外部接続端子２００が形成されている。
バンプ８０及び１８０、外部接続端子２００としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
このように、配線基板２に半導体チップ７０及び１７０を搭載して半導体パッケージ３を実現できる。なお、半導体チップ７０と１７０とは同一の形状であってもよいし、異なる形状であってもよい。又、半導体チップ７０と１７０とは同一の機能であってもよいし、異なる機能であってもよい。又、配線基板２の一方の側又は他方の側、或いは両方の側に、複数の半導体チップを搭載してもよい。又、配線基板２の一方の側のみに半導体チップを搭載してもよい。又、配線基板２に代えて、配線基板１を用いてもよい。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
１、２ 配線基板
３ 半導体パッケージ
１０ コア層
１１ 板状体
１１ａ 板状体の一方の面
１１ｂ 板状体の他方の面
１１ｘ 貫通孔
１１ｙ、１１ｚ 空孔
１２ 線状導体
２０、４０、６０、１２０、１４０、１６０ 配線層
２１、２２、２３、１２１、１２２、１２３ 金属層
３０、５０、１３０、１５０ 絶縁層
３０ｘ、５０ｘ、１３０ｘ、１５０ｘ、３００ｘ、３１０ｘ 開口部
７０、１７０ 半導体チップ
８０、１８０ バンプ
９０、１９０ アンダーフィル樹脂
２００ 外部接続端子
３００、３１０ レジスト層
５００ 異物
６００ ボイド

Claims (10)

  1. 板状体、及び前記板状体を厚さ方向に貫通する複数の線状導体を備えたコア層と、
    前記板状体の第１面に選択的に形成された配線層と、
    前記第１面に形成され、前記配線層を被覆する絶縁層と、を有し、
    複数の前記線状導体は、夫々の線状導体の直径よりも隣接する線状導体同士の間隔が小さく、
    複数の前記線状導体は、平面視で前記配線層と重複する位置に配され前記配線層と導通する第１線状導体と、平面視で前記配線層と重複しない位置に配された第２線状導体と、を含み、
    前記第１線状導体の前記第１面側の端面は、前記第１面と、面一であり、
    前記第２線状導体の前記第１面側の端面は、前記第１面よりも窪んだ位置にあって、前記第２線状導体の前記第１面側の端面と前記第１面との間には空孔が形成され、
    前記空孔に前記絶縁層が充填されている配線基板。
  2. 前記配線層は、前記コア層側に形成された下側金属層と、前記下側金属層に積層された上側金属層と、を含み、
    平面視において、前記下側金属層の外縁部が前記上側金属層の周囲に露出している請求項１記載の配線基板。
  3. 前記板状体の第２面に形成された第２配線層と、
    前記第２面に形成され、前記第２配線層を被覆する第２絶縁層と、を有し、
    前記第２配線層は、前記第１線状導体を介して前記配線層と接続され、
    前記第１線状導体の前記第２面側の端面は、前記第２面と、面一であり、
    前記第２線状導体の前記第２面側の端面は、前記第２面よりも窪んだ位置にあって、前記第２線状導体の前記第２面側の端面と前記第２面との間には第２空孔が形成され、
    前記第２空孔に前記第２絶縁層が充填されている請求項１又は２記載の配線基板。
  4. 前記絶縁層上に、前記配線層と電気的に接続する他の配線層が形成されている請求項１乃至３の何れか一項記載の配線基板。
  5. 請求項１乃至４の何れか一項記載の配線基板に、前記配線層と電気的に接続する半導体チップを設けた半導体パッケージ。
  6. 板状体、及び前記板状体を厚さ方向に貫通する複数の線状導体を備えたコア層を、複数の前記線状導体が、夫々の線状導体の直径よりも隣接する線状導体同士の間隔が小さくなるように作製する工程と、
    前記板状体の第１面に配線層を選択的に形成する工程と、
    平面視で前記配線層と重複する位置に配され前記配線層と導通する第１線状導体はエッチングせず、平面視で前記配線層と重複しない位置に配された第２線状導体の前記第１面側の端面をエッチングして前記第１面よりも窪ませ、前記第２線状導体の前記第１面側の端面と前記第１面との間に空孔を形成する工程と、
    前記第１面に、前記配線層を被覆し前記空孔を充填する絶縁層を形成する工程と、を有する配線基板の製造方法。
  7. 前記配線層を選択的に形成する工程は、
    前記第１面に下側金属層を形成する工程と、
    前記下側金属層上に、前記下側金属層とは異なる金属からなる上側金属層を選択的に積層する工程と、
    前記上側金属層に被覆されていない前記下側金属層を除去し、前記下側金属層と前記上側金属層とを含む前記配線層を形成する工程と、を有する請求項６記載の配線基板の製造方法。
  8. 前記空孔を形成する工程では、前記上側金属層の表面がエッチングされ、平面視において、前記下側金属層の外縁部が前記上側金属層の周囲に露出する請求項７記載の配線基板の製造方法。
  9. 前記板状体の第２面に、前記第１線状導体を介して前記配線層と接続される第２配線層を形成する工程を有し、
    前記空孔を形成する工程では、前記第２線状導体の前記第１面側の端面をエッチングして前記空孔を形成すると共に、前記第２線状導体の前記第２面側の端面をエッチングして前記第２面よりも窪ませ、前記第２線状導体の前記第２面側の端面と前記第２面との間に第２空孔を形成し、
    前記絶縁層を形成する工程では、前記第１面に、前記配線層を被覆し前記空孔を充填する絶縁層を形成すると共に、前記第２面に、前記第２配線層を被覆し前記第２空孔を充填する第２絶縁層を形成する請求項６乃至８の何れか一項記載の配線基板の製造方法。
  10. 前記絶縁層上に、前記配線層と電気的に接続する他の配線層を形成する工程を有する請求項６乃至９の何れか一項記載の配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
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