DE102006049562A1 - Substrat mit Durchführung und Verfahren zur Herstellung desselben - Google Patents

Substrat mit Durchführung und Verfahren zur Herstellung desselben Download PDF

Info

Publication number
DE102006049562A1
DE102006049562A1 DE102006049562A DE102006049562A DE102006049562A1 DE 102006049562 A1 DE102006049562 A1 DE 102006049562A1 DE 102006049562 A DE102006049562 A DE 102006049562A DE 102006049562 A DE102006049562 A DE 102006049562A DE 102006049562 A1 DE102006049562 A1 DE 102006049562A1
Authority
DE
Germany
Prior art keywords
substrate
channel
electrically conductive
main surface
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102006049562A
Other languages
English (en)
Inventor
Florian Binder
Stephan Dr. Dertinger
Barbara Hasler
Alfred Martin
Grit Dr. Sommer
Holger Torwesten
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Qimonda AG
Original Assignee
Infineon Technologies AG
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Qimonda AG filed Critical Infineon Technologies AG
Priority to DE102006049562A priority Critical patent/DE102006049562A1/de
Priority to US11/875,711 priority patent/US8263491B2/en
Publication of DE102006049562A1 publication Critical patent/DE102006049562A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Substrats mit mindestens einer Durchführung (3), wobei ein Substrat (2) mit mindestens einem Kanal (4) von einer ersten Hauptoberfläche (6) des Substrats zu einer zweiten Hauptoberfläche (8) des Substrats bereitgestellt wird, der mindestens eine Kanal (4) mit einem ersten Material (10) verschlossen wird und der mindestens eine verschlossene Kanal (4) mit einem elektrisch leitenden zweiten Material (12) gefüllt wird.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Substrat mit einer Durchführung, sowie ein Halbleitersubstrat mit Durchführungen, sowie auf ein Verfahren zur Herstellung eines Substrats oder Halbleitersubstrats mit mindestens einer Durchführung.
  • Integrierte Schaltungen, Sensoren oder mikromechanische Apparate, werden gewöhnlich auf einem Substrat aufgebracht oder in ein solches integriert. Die Substrate können z.B. Halbleitersubstrate, Keramiken, Glassubstrate oder Substrate aus anderen Materialien sein. Um integrierte Schaltungen extern anschließen zu können, kann es hilfreich sein, wenn die Substrate über elektrisch leitende Durchführungen von der Substratoberseite zur Substratunterseite verfügen.
  • Vor diesem Hintergrund wird ein Verfahren zur Herstellung einer Durchführung gemäß Anspruch 1 bereitgestellt. Weiterhin wird ein Substrat gemäß den Ansprüchen 20 und 21 sowie ein Halbleitermodul gemäß Anspruch 35 bereitgestellt. Weitere Aspekte des Verfahrens und Substrats sowie Verbesserungen oder Modifikationen sind durch die abhängigen Ansprüche, die Figuren und die Beschreibung offenbart.
  • Insbesondere wird ein Verfahren zur Herstellung einer Durchführung durch ein Substrat bereitgestellt, bei dem ein Substrat mit mindestens einem Kanal von einer ersten Hauptoberfläche des Substrats zu einer zweiten Hauptoberfläche des Substrats bereitgestellt wird, bei dem der mindestens eine Kanal mit einem elektrisch leitenden ersten Material verschlossen wird und bei dem der verschlossene mindestens eine Kanal mit einem elektrisch leitenden zweiten Material gefüllt wird.
  • Weiterhin wird ein Substrat bereitgestellt, das ein Halbleitersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche aufweist, wobei das Halbleitersubstrat (2) mindestens einen Kanal von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche aufweist. Weiterhin weist das Substrat eine erste Isolationsschicht auf, welche die Oberfläche des Substrats in dem mindestens einen Kanal bedeckt, sowie ein in dem mindestens einen Kanal eingebrachtes elektrisch leitendes Material, welches an die erste Isolationsschicht angrenzt.
  • Weiterhin wird ein Halbleitermodul, das ein erfindungsgemäßes Substrat und eine auf dem Substrat (2) aufgebrachte integrierte Schaltung (111) umfasst, bereitgestellt.
  • Im Folgenden werden einige Ausführungsformen beschrieben, deren Merkmale lediglich der Illustration der Erfindung dienen und diese in keiner Weise limitieren sollen.
  • 1a–1d zeigen ein erstes Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat.
  • 2a–2g zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei vor dem Füllen der verschlossenen Kanäle auf die Oberfläche des Substrat eine erste Isolationsschicht aufgebracht wird.
  • 3a–3c zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die zweite Isolationsschicht auf der ersten Hauptoberfläche vor dem Füllen mit dem ersten Material aufgebracht wird.
  • 4a–4c zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die elektrisch leitende erste Schicht durch eine Maske strukturiert wird.
  • 5a–5c zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die elektrisch leitende erste Schicht vor dem Füllen der verschlossenen Kanäle durch eine Maske strukturiert und mit einer isolierenden Schicht abgedeckt wird.
  • 6a–6f zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die Kanäle mit einer Trägerscheibe, die mit einem organischen Material beschichtet ist, verschlossen werden.
  • 7a–7c zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die Kanäle mit einer Kunststofffolie oder einem Kohlenstoffhaltigen Material verschlossen werden.
  • 8a–8c zeigen ein weiteres Verfahren zur Herstellung mehrerer Durchführungen durch ein Substrat, wobei die Kanäle metallisiert werden, bevor sie verschlossen werden.
  • 9 zeigt ein Halbleitermodul mit einem Substrat und einem integrierten Bauelement, wobei die integrierte Schaltung des Bauelements mit einem Bonddraht mit dem Substrat verbunden ist.
  • 10 zeigt ein Halbleitermodul mit einem Substrat und einem integrierten Bauelement, wobei die integrierte Schaltung des Bauelements über Lotkugeln mit dem Substrat verbunden ist.
  • 11 zeigt ein Halbleitermodul mit einem Substrat und einer integrierten Schaltung, wobei die integrierte Schaltung in das Substrat integriert ist.
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Durchführung durch ein Substrat. Die Substrate können als Träger dazu dienen, in Mikro- oder Nanometerskala strukturierte Vorrichtungen, z.B. integrierte elektrische oder elektrooptische Schaltungen, Sensoren oder mikromechanische Apparate, in Position zu halten und/oder in Verbindung mit der Außenwelt zu setzen. Die Substrate sind in diesem Fall oft aus isolierenden Materialien wie z.B. Keramik, insbesondere „Low Temperature Cofired-Ceramic" (LTCC), Glas, Plastik, glas- oder kohlefaserverstärkte Laminate oder ähnliche Materialien.
  • Die Substrate können auch Halbleitersubstrate sein, insbesondere Siliziumsubstrate, Germaniumsubstrate, GaAs-Substrate, SiC-Substrate, etc. In diesem Fall können die Substrate aufgrund ihrer guten Strukturierbarkeit und der Halbleitern innewohnenden elektronischen Eigenschaften sowohl als Träger als auch als Bauelemente mit integrierten aktiven Komponenten, z.B. Transistoren, Dioden, beweglichen Strukturelementen, Sensorelementen etc., dienen. Aufgrund der hoch entwickelten Halbleiterprozesstechnologie können die aktiven Komponenten mit sehr hoher Dichte in ein Halbleitersubstrat integriert werden.
  • Werden die Halbleitersubstrate als Träger verwendet, so können sie ein oder mehrere weitere Halbleitersubstrate („Chips") aufnehmen, die selber sowohl als Träger dienen können und/oder in die aktiven Komponenten integriert sein. Die Chips können auf das Trägersubstrat geklebt oder gelötet werden oder auf ähnliche Weise befestigt sein. Die elektrisch leitenden Kontakte zwischen den Chips oder zwischen Chip und Außenwelt können ggf. durch Bonddrähte, Flip-Chip-Bonden oder zusätzlich aufgebrachte Leiterbahnen hergestellt werden. Auf diese Weise lässt sich ein Halbleitersubstrat als Träger zur Herstellung kompakter, hochintegrierter „System in Package" (SiP) Module verwenden. Diese Module können im Bereich Kommunikationstechnik sowie Automobil-, Industrie- und Konsumerelektronik (z.B. Hochfrequenzmodul für Mobiltelefone, Basisstation oder auch Radarmodule für Automobile) verwendet werden.
  • Für eine hohe Systemintegration ist es hilfreich, wenn das Substrat elektrisch leitende Durchführungen von einer Hauptoberfläche zu der anderen Hauptoberfläche des Substrats aufweist. Damit können Leiterbahnen auf beiden Seiten des Substrats miteinander elektrisch leitend verbunden werden. Auf diese Weise lassen sich kurze elektronische Verbindungen zwischen elektronischen Komponenten und Bauelementen herstellen, die auf gegenüberliegenden Hauptoberflächen des Substrats angeordnet sind. Dadurch kann eine vorgegebene Substratoberfläche ökonomisch genutzt, Packungsgrößen minimiert und der Aufwand zusätzlicher Leiterbahnebenen vermieden werden.
  • Zum Beispiel können direkte Verbindungen zwischen einem auf der einen Hauptoberfläche des Halbleitersubstrats Flip-Chip montierten integrierten Bauelement und auf der anderen Hauptoberfläche des Substrats angeordneten Kontaktelementen hergestellt werden. Sind die Positionen der elektrisch leitenden Durchführungen an den Positionen der Chip-Kontakte ausgerichtet, können die Durchführungen für kurze Verbindungen zu den Kontaktelementen sorgen, um z.B. schnelle Signale, (z.B. HF-Signale) möglichst störungs- und verzögerungsfrei nach außen zu führen.
  • Wenn ein Substrat über eine integrierter Schaltung auf einer Vorderseite verfügt und darüber hinaus elektrisch leitende Durchführungen vorhanden sind, können diese dazu verwendet werden, Signale des integrierten Bauelements direkt auf die Substratrückseite zu führen. Auf diese Weise können mit Hilfe von auf die elektrisch leitenden Durchführungen gelöteten Kontaktelementen besonders kurze elektrische Verbindungen zwischen der integrierten Schaltung und der Außenwelt hergestellt werden. Die rückseitigen Kontaktelemente erlauben zudem einen Stapelaufbau, bei dem integrierte Bauelemente übereinander gestapelt und direkt kontaktiert werden können.
  • Die elektrisch leitenden Durchführungen werden hergestellt, indem ein Substrat mit mindestens einem Kanal von einer ersten Hauptoberfläche des Substrats zu einer zweiten Hauptoberfläche des Substrats bereitgestellt wird. Gewöhnlich sind die erste und die zweite Hauptoberfläche die zwei großen gegenüberliegenden Flächen des Substrats. Bei Halbleitersubstraten sind die Hauptoberflächen gewöhnlich die beiden Oberflächen einer runden monokristallinen Halbleiterscheibe („Wafer") oder deren gesägten Teile („Chip"). Die Flächen einer Halbleiterscheibe sind i.A. standardisiert entsprechend vorgegebener Scheibendurchmesser, z.B. 4-Zoll, 8-Zoll, 10-Zoll, 12-Zoll (300 mm). Die Dicken der Scheiben können variieren in Bereichen von typischerweise 100–1000 Mikrometern, wobei diese Werte bei speziellen Anwendungen auch kleiner oder größer sein können.
  • In einer bevorzugten Ausführung umfasst der mindestens eine Kanal eine erste Öffnung auf der ersten Hauptoberfläche und eine zweite Öffnung auf der zweiten Hauptoberfläche. Liegen die beiden Öffnungen übereinander, so kann der Kanal in einer zur ersten oder zweiten Hauptoberfläche weitgehend senkrechten Richtung die erste Öffnung mit der zweiten Öffnung verbinden. In diesem Fall entspricht die Kanallänge im Wesentlichen der Dicke des Substrats.
  • Je nach Anwendung und Substratmaterial kann die Querschnittsfläche eines Kanals Werte annehmen, die zwischen einigen 100 Quadratnanometern bis hin zu einigen Quadratmillimetern liegen. Größere oder kleinere Werte können jedoch nicht ausgeschlossen werden. Die Querschnittsfläche kann davon abhängen, wie viel Strom durch die elektrisch leitende Durchführung fließen soll, ob die elektrisch leitende Durchführung auch zur thermische Ableitung der Wärme von, z.B., Wärme erzeugenden integrierten Schaltungen dienen soll, ob gewisse Induktions- oder Kapazitätsanforderungen erfüllt werden sollen, etc. Schließlich hängt die Querschnittsfläche auch davon ab, wie viele Durchführungen erzeugt werden und wie groß die Dichte der Durchführungen sein sollen.
  • Die Herstellung des mindesten einen oder der mehrfachen Kanäle kann je nach Substratmaterial auf vielerlei Wegen geschehen. Die Kanäle können z.B. gebohrt, geätzt, gestanzt, gesandstrahlt, ultraschall-gebohrt oder durch einen Laser erzeugt werden. Aufgrund der guten Strukturierbarkeit von Halbleitern und der hoch entwickelten Halbleitertechnologie können die Kanäle in Halbleitersubstraten besonders kleine Querschnittsflächen haben. Dadurch kann eine Kanaldichte auf der Substratoberfläche erzeugt werden, die den Strukturbreiten eines integrierten Halbleiterbauelements entsprechen, z.B. einige 100 Nanometer.
  • Ist das Substrat ein Halbleitersubstrat, so werden die Kanäle bevorzugt durch eine selektive Ätzung erzeugt. Zum Beispiel können die Kanäle in einem dem Fachmann bekannten Verfahren selektiv zu einer Photoresist- oder Hart-Maske geätzt werden, zum Beispiel mittels einer anisotropen Ätzung (Trocken-Ätzung, z.B. Reactive-Ion-Etching (RIE-Ätzung)). Damit können Kanäle mit einem Kanallänge-zu-Kanaldurchmesser Verhältnis (Aspekt-Verhältnis) von bis zu 100 und mehr hergestellt werden. Auf diese Weise können die Kanäle gleichzeitig erzeugt werden, wobei die Querschnittsflächen, Querschnittform der Kanäle sowie Kanaldichte durch die Maskenstruktur vorgegeben sind.
  • Ebenfalls bekannt ist das Verfahren, die Kanäle durch elektrochemisches Ätzen herzustellen. Ist das Halbleitersubstrat ein Siliziumsubstrat, so wird die Vorderseite des Halbleitersubstrats selektiv zu einer Maske mit z.B. 10%-tiger Kalilauge für 10 Minuten angeätzt, bevor die Substratvorderseite mit einem Elektrolyten, z.B. HF-Säure mit einer Konzentration von 2,5% Gewichtsprozent, bedeckt und eine Spannung zwischen der Substratrückseite und dem Elektrolyten angelegt wird. Die Spannung wird so eingestellt, dass eine vorgegebene Stromdichte, z.B. 10 nA pro Sackloch, zwischen Substrat und Elektrolyt fließt. Gleichzeitig wird die Rückseite mit einer Lichtquelle, z.B. mit 800 nm Wellenlänge, bestrahlt. Durch den Strom zwischen der angeätzten Oberfläche des Substrats und dem Elektrolyten bilden sich an den angeätzten Stellen Poren, die in das Halbleitersubstrat hineinwachsen.
  • Das elektrochemische Ätzen kann an p-dotierten oder an n-dotierten Siliziumsubstraten durchgeführt werden, wobei deren Resistivität typischerweise in einem Bereich zwischen 1–2000 Ohm-cm und bevorzugt bei 100–1000 Ohm-cm liegt. Die Form, Durchmesser, Tiefe und Dichte der erzeugten Poren (Sacklöcher) hängen stark von der Stromdichte, der Dotierung, der Säurestärken und der Ätzzeit ab und müssen dementsprechend für jede neue Anwendung neu bestimmt werden. Einige Parameterbeispiele sind in der Europäischen Patentanmeldung EP 0 296 348 A1 beschrieben, die hiermit als Teil der Anmeldung zu betrachten ist.
  • Um aus den Sacklöchern einen vollständigen Kanal von einer ersten Hauptoberfläche zur zweiten Hauptoberfläche zu erhalten, können die Sacklöcher in einem weiteren Ätzverfahren, z.B. trocken- oder naßchemisch, weitergeätzt werden, bis diese die gegenüberliegende Hauptoberfläche des Substrats erreichen. Alternativ können die Sacklöcher durch ein Abschleifen der gegenüberliegenden Hauptoberfläche, z.B. Planarisierung mittels Chemisch-Mechanisches Polieren (CMP), am Boden geöffnet werden.
  • Silizium als Substratträger hat den weiteren Vorteil, dass die meisten integrierten Bauelemente ebenfalls in Silizium integriert sind. In diesem Fall hätte ein Substratträger aus Silizium den gleichen Temperaturausdehnungskoeffizienten (CTE) wie die auf ihn montierten Bauelemente. Das reduziert die destruktiven mechanischen Kräfte, die sich zwischen Träger und Bauelement aufgrund von thermischen Zyklen während des Betriebs bilden können.
  • Das Verfahren zur Herstellung der Durchführung durch ein Substrat umfasst weiter ein Verschließen des mindestens einen Kanals mit einem ersten Material. Bevorzugt geschieht das Verschließen an einer der beiden Hauptoberflächen, so dass aus den Kanälen wieder einseitig verschlossene Sacklöcher werden. Mit Hilfe der Sacklöcher ist es möglich, den oder die Kanäle bei einem relativen Unterdruck mit einem flüssigen elektrisch leitenden zweiten Material zu füllen. Auf diese Weise können das oder die Sacklöcher auch bei großer Kanallänge, kleinen Kanaldurchmessern und selbst bei einer das elektrisch leitende zweite Material abweisenden Kanaloberflächen weitgehend vollständig gefüllt werden.
  • Bevorzugt ist das erste Material, das den mindesten einen Kanal verschließt, ein anderes Material als das des Substrats. Das erste Material kann z.B. so gewählt werden, dass es bei dem anschließenden Füllen des mindestens einen Kanals mit dem elektrisch leitenden zweiten Material durch dieses benetzt wird. Durch die Benetzung kann das elektrisch leitende zweite Material in dem mindestens einen Kanal gehalten werden, selbst wenn die Oberfläche des Substrats so beschaffen ist, dass es eine Benetzung durch das zweite Material kaum oder gar nicht zulässt.
  • In einer Ausführungsform ist das erste Material so gewählt, dass es gut an dem Substrat haftet. Auf diese Weise ist gewährleistet, dass es als Kanalverschluss die Kanäle auch dann dicht hält, wenn später das elektrisch leitende zweite Material in den oder die Kanäle gefüllt wird. Wenn das Substrat beispielsweise ein mit einer Oxidschicht überzogenes Siliziumsubstrat ist, so kann eine gute Haftung dadurch erreicht werden, dass zunächst eine Haftschicht, z.B. Ti, TiN, Ta, TaN, oder Cr, auf die Hauptoberfläche aufgebracht wird, auf die danach das erste Material aufgebracht wird.
  • Das erste Material wird bevorzugt durch einen planaren Prozessschritt aufgebracht. Dadurch können mehrere Kanäle in einem einzigen Prozessschritt verschlossen werden. Das Verschließen kann beispielsweise durch eine elektrochemische Abscheidung von Metallen, z.B. von Cu, Au, Sn, Ag, zur Bildung einer entsprechenden Metallschicht, durch einen Zerstäubungsprozess (Sputter-Prozess) zur Bildung einer Schicht mit Al, AlSiCu, Ti, TiN, etc., oder durch einen Pyrolyseschritt, bei dem sich unter Pyrolyse von z.B. Methan, Ethylen oder Acethylen in Anwesenheit von Wasserstoff eine Graphitschicht bildet, geschehen.
  • Alternativ kann das erste Material auch das Material einer Scheibe, z.B. einer planaren Halbleiterscheibe, oder einer Folie, z.B. einer Kunststofffolie, sein, die auf eine der Hauptoberflächen des Substrats gelegt werden und so den oder die Kanäle verschließen. Um den oder die Kanäle besser abdichten zu können, kann die planare Scheibe oder die Kunststofffolie mit einem Lack, z.B. einem Photolack, versehen werden.
  • Eine gute Haftung des ersten Materials an der Substratoberfläche bewirkt, dass sich während der Abscheidung ein Teil des ersten Materials an der Oberfläche im Inneren der Kanäle abscheidet und in jedem Kanal „Pfropfen" bildet. Ist das erste Material zudem ein elektrisch leitendes Material, so sind auch diese „Pfropfen" elektrisch leitend und können Teil der Durchführungen werden. In diesem Fall kann ein anschließender Planarisierungsschritt, z.B. einen CMP-Schritt, oder trocken- bzw. nasschemisches Ätzen dabei helfen, die elektrisch leitenden „Pfropfen" voneinander zu trennen und somit elektrisch voneinander zu isolieren.
  • Das Füllen des oder der verschlossenen Kanäle mit einem elektrisch leitenden zweiten Material kann dazu dienen, das für eine elektrisch leitende Durchführung erforderliche Material zur Verfügung zu stellen. Das elektrisch leitende zweite Material wird bevorzugt oberhalb seiner Schmelztemperatur in die Kanäle gefüllt, um die Kanäle möglichst vollständig zu füllen und um nach dem Abkühlen fester Bestandteil der Durchführung zu sein. Das zweite Material ist dabei bevorzugt so gewählt, dass es eine Schmelzpunkttemperatur hat, die kleiner ist als die des ersten Materials. Damit kann vermieden werden, dass der durch das erste Material gebildete Kanalverschluss sich während des Einfüllens durch eine zu starke Erhitzung auflöst. Ein Vorteil des Füllens des mindestens einen Kanals kann sein, dass dieser Prozess einen höheren Durchsatz und geringere Prozesskosten als herkömmliche Arten der Metallfüllung aufweisen kann, insbesondere im Vergleich zu aus der Gasphase (CVD) erfolgter Abscheidungen oder elektrochemischem oder chemischem Plating (electroless plating).
  • Das Füllen mit einem elektrisch leitenden zweiten Material kann Kanalweise oder parallel erfolgen. Sind die Kanäle auf der ersten Hauptoberflächenseite verschlossen worden, so werden die Kanäle bevorzugt von der zweiten Hauptoberflächenseite her gefüllt und umgekehrt. Das Füllen kann z.B. durch Gießen in die Kanäle erfolgen. In einem weiteren Ausführungsbeispiel wird das Substrat in die Schmelze des elektrisch leitenden zweiten Materials eingetaucht, so dass die Schmelze im Wesentlichen gleichzeitig in die Kanäle eindringen kann.
  • In einer bevorzugten Ausführungsform wird das elektrisch leitende zweite Material bei einem relativen Unterdruck in das mindestens eine Sackloch eingebracht. Durch die Anwendung eines relativen Unterdrucks ist es möglich, auch schlecht benetzende Materialien in enge Sacklöcher einzubringen. Dabei gilt, dass, je kleiner der Sacklochquerschnitt, je länger das Sackloch und je schlechter die Benetzung, um so größer der für die Füllung des Sacklochs erforderliche relative Unterdruck.
  • Durch den relativen Unterdruck braucht die Oberfläche im mindestens einen Sackloch auch bei schlecht benetzendem elektrisch leitendem zweitem Material nicht mit einer Haftschicht versehen werden. Durch das Weglassen von Haftschichtmaterialien im Sackloch können kostspielige zusätzliche Prozessierungsschritte eingespart werden.
  • Eine Befüllung des mindestens einen Sacklochs mit schlecht benetzendem elektrisch leitenden zweiten Material bei relativem Unterdruck kann bewirken, dass einerseits das elektrisch leitende zweite Material in das Sackloch eindringt und dort nach Erstarrung eine elektrisch leitende Durchführung bildet und andererseits auf den beiden Hauptoberflächen abperlt. Durch das Abperlen kann eine Schichtbildung des durch eine Abkühlung erstarrenden Materials auf den ersten oder zweiten Hauptoberflächen vermieden werden. Die Vermeidung einer solchen Schichtbildung auf den Hauptoberflächen kann verhindern, dass das Substrat beim Abkühlen und Erstarren des flüssigen elektrischen leitenden Materials aufgrund unterschiedlicher Temperaturausdehnungskoeffizienten so großen mechanischen Spannungen ausgesetzt wird, dass es beschädigt würde.
  • Ein relativer Unterdruck kann durch einen Überdruck, der beim Füllen des elektrisch leitenden zweiten Materials von außen auf die Flüssigkeit ausgeübt wird, erzeugt werden. Zum Beispiel kann man einen Überdruck von 1 bar bis 5 bar, 10 bar oder 20 bar, auf das flüssige elektrisch leitende zweite Material ausüben. Auf diese Weise kann auch das Volumen des in den Kanälen beim Eintauchen eingeschlossenen Restgases minimiert und Blasenbildung verhindert werden.
  • Ist auch das erste Material elektrisch leitend, so ist es von Vorteil, wenn das elektrisch leitende erste Material und das elektrisch leitende zweite Material beim Füllen miteinander in Berührung kommen, um eine gemeinsame Durchführung zu bilden. In diesem Fall gilt, dass, je kleiner das in dem Kanal eingeschlossenen Restgasvolumen, desto kleiner die Gefahr, dass eine für eine leitende Durchführung erforderliche Berührung des elektrisch leitenden ersten Materials mit dem elektrisch leitenden zweiten Material durch Blasenbildung nicht stattfindet.
  • Die Herstellung einer Verbindung im Kanal zwischen einem elektrisch leitenden ersten Material und einem flüssigen elektrisch leitenden zweiten Material kann auch dadurch verbessert werden, dass das Substrat unter Vakuum, d.h. bei einem Druck kleiner als z.B. 100 mbar, kleiner als 1 mbar oder, wenn erforderlich, kleiner als 0,001 mbar, in das flüssige elektrisch leitende zweite Material eingetaucht wird. Dadurch kann die Restgasmenge in den Kanälen so weit reduziert werden, dass selbst in sehr dünnen und langen Kanälen das flüssige elektrisch leitende zweite Material bis zum festen ersten Material vorzudringen kann. Auf diese Weise können das elektrisch leitende erste Material und das elektrisch leitende zweite Material, nach dem Abkühlen des elektrisch leitenden zweiten Materials, einen gemeinsamen festen elektrisch leitenden Durchführungskörper bilden. Es sei darauf hingewiesen, dass die für eine vollständige Verbindung der leitenden Materialien erforderlichen minimalen oder maximalen Druckwerte je nach Kanalquerschnitt, Kanallänge und der Oberflächenspannung des elektrisch leitenden zweiten Materials bestimmt werden können. Je kleiner der Kanalquerschnitt, je größer die Sacklochlänge und je größer die Oberflächenspannung des elektrisch leitenden zweiten Materials, desto größer der erforderliche relative Unterdruck.
  • Ist das erste Material elektrisch nicht oder nur schlecht leitend, so ist es von Vorteil, dieses nach der Füllung mit dem elektrisch leitenden zweiten Material wieder zu beseitigen. Dies kann, je nach Art des ersten Materials, auf vielerlei Wegen passieren. Es kann z.B. trocken- oder nasschemisch geätzt oder mechanisch oder chemisch- mechanisch entfernt werden. Ist das erste Material z.B. aus Graphit, so kann dieses bei Anwesenheit von Sauerstoff verbrannt werden.
  • Ist das Substrat ein Halbleitersubstrat oder ein elektrisch leitendes Substrat, so ist es von Vorteil, wenn die Oberflächen der Kanalinnenseiten mit einer ersten Isolationsschicht versehen sind. Auf diese Weise können die Durchführungen benachbarter Kanäle voneinander elektrisch isoliert werden. Ist das Substrat ein Siliziumsubstrat, so kann die erste Isolationsschicht eine Oxid- und/oder eine Nitridschicht, insbesondere eine SiO2 oder eine Si3N4-Schicht, sein. Die Oxidschicht kann z.B. thermisch erzeugt oder, z.B., in einem CVD-Prozess abgeschieden worden sein (TEOS-Oxid).
  • Bevorzugt wird nicht nur die Oberfläche in den Kanälen sondern die gesamte Oberfläche des Substrats, d.h. die in den Kanälen und die auf den beiden Hauptoberflächen des Substrats, mit der ersten isolierenden Schicht versehen. Im Falle von einem Siliziumsubstrat kann dies in einem einzigen Schritt geschehen, z.B. durch eine thermische Oxidation oder eine Nitridisierung des mit Kanälen versehenen Substrats. Ist zudem das Material der ersten isolierenden Schicht von der Art, dass es das flüssige elektrisch leitende zweite Material abweist, so können die Kanäle mit dem flüssigen elektrisch leitenden zweiten Material gefüllt werden. In diesem Fall ist es möglich, dass das flüssige elektrisch leitende zweite Material nur den Verschluss oder „Pfropfen" aus dem elektrisch leitenden ersten Material benetzt.
  • Ist das Substrat ein Halbleitersubstrat, so kann auf dieses eine integrierte Bauelement aufgebracht werden. In diesem Fall ist es möglich, dass nach oder vor Fertigstellung der Durchführungen Prozessschritte durchgeführt werden, durch die Transistoren, Dioden oder sonstige Schaltungselemente, oder Sensorelemente oder mikromechanische Elemente auf dem Halbleitersubstrat integriert werden.
  • Alternativ oder zusätzlich können weitere Substrate mit oder ohne integrierten Schaltungen auf das Substrat aufgebracht werden. Auf diese Weise kann eine hohe Packungsdichte erzielt werden. Wenn zum Beispiel das weitere Substrat so auf das Substrat aufgebracht wird, dass das integrierte Bauelement dem Substrat zugewandt ist, so können die integrierten Schaltungen des ersten Substrats und die des weiteren Substrats direkt miteinander in Flip-Chip Bondtechnik zusammengeschlossen werden, wobei die Rückseite des Substrats aufgrund seiner Durchführungen eine freie Fläche für die Außenkontaktierung bietet.
  • Durch die oben stehenden Verfahren ist es möglich, ein Substrat mit mindestens einer Durchführung von einer ersten Hauptoberfläche zu der jeweils zweiten Hauptoberfläche herzustellen. Diese Durchführungen können sich dadurch auszeichnen, dass sie in einer ersten Schnittebene das elektrisch leitende erste Material und in einer zweiten Schnittebene das elektrisch leitende zweite Material aufweisen. Beide Schnittflächen liegen bevorzugt zwischen der der ersten Hauptoberfläche und der zweiten Hauptoberfläche. Weiterhin liegen die Schnittflächen bevorzugt parallel zueinander und, wenn möglich, parallel zu den beiden Hauptoberflächen. Alternativ kann die erste Schnittebene auch die erste Hauptoberfläche des Halbleitersubstrats sein, und/oder die zweite Schnittebene in der Mitte zwischen der ersten und zweiten Hauptoberfläche verlaufen.
  • Weiterhin weist das elektrisch leitende zweite Material bevorzugt auch eine konvexe Wölbung auf der dem elektrisch leitenden ersten Material abgewandten Seite auf. Die konvexe Wölbung ist Ausdruck der schwachen Benetzung der Oberfläche des Substrats durch das elektrisch leitende zweite Material. Durch die schwache Benetzung können die Kanäle mit dem elektrisch leitenden zweiten Material gefüllt werden, ohne dass sich das Material auf den Hauptoberflächen absetzt. Auf diese Weise ist keine Planarisierung nötig, um das elektrisch leitende zweite Material von den Hauptoberflächen zu entfernen. Zudem kann durch die schwache Benetzung verhindert werden, dass das flüssige zweite Material das Substrat beschädigt, wenn es auf den Hauptoberflächen des Substrats abkühlt, erstarrt und dabei durch die Temperaturveränderung mechanische Spannung auf das Substrat ausübt.
  • Es folgt nun detaillierte Beschreibungen von Ausführungsformen, die in den beiliegenden Figuren schematisch und keineswegs maßstabsgetreu illustriert sind.
  • 1a–1d zeigen eine erste Ausführungsform für die Herstellung eines Substrats 2 mit Durchführungen 3. 1a und 1d zeigen zwei zueinander senkrechte Schnitte a-a' bzw. d-d' durch das Ausgangsmaterial für dieses Verfahrens, nämlich eine kreisrunde Scheibe 2 aus einem Keramikmaterial mit neunzehn Kanälen 4, die von der ersten Hauptoberfläche 6 zu der zweiten Hauptoberfläche 8 reichen und über das Substrat 2 verteilt sind. In diesem Beispiel ist die Keramik 2 etwa zwei Millimeter dick und hat einen Scheibendurchmesser von z.B. 10 Millimetern. Die Kanäle haben jeweils den gleichen Durchmesser von einigen hundert Mikrometern und sind der Dicke der Keramik entsprechend zwei Millimeter lang. In diesem Fall ist das Verhältnis von Kanallänge zu Kanaldurchmesser („Aspektverhältnis") also im Bereich von etwa 3–10. Die Kanäle sind in dem vorliegenden Fall sequentiell gebohrt, so dass sie runde Querschnittsflächen 20 und einen über die Kanallänge hinweg konstanten Durchmesser haben.
  • 1b zeigt einen ersten Verfahrensschritt, bei dem die Kanäle 4 durch eine Schicht aus einem elektrisch leitenden ersten Material 10 verschlossen werden. In diesem Fall ist in einem ersten Schritt erst ein Haftmaterial, z.B. Ti, und dann Kupfer (beides nicht gezeigt in 1b)) auf die erste Hauptoberfläche 6 der Keramik 2 aufgebracht. Dies kann in einer Prozesskammer, z.B. durch Bedampfen, geschehen. Anschließend wird das elektrisch leitende erste Material 10, in diesem Fall aus Kupfer, galvanisch aufgebracht, wobei das Kupfer die Kanäle 4 des Substrats etwa gleichzeitig verschließt. Auf diese Weise wird aus den Kanälen 4 jeweils ein Sackloch 4a erzeugt. Das Kupfer benetzt bei diesem Prozess die Oberfläche der Keramik 4 derart, das es sowohl die erste Hauptoberfläche 6 als auch die Oberflächen im Eingangsbereich der Kanäle 5 bedeckt.
  • 1c zeigt einen weiteren Verfahrensschritt, bei dem die Keramik 2 umgedreht und flüssiges elektrisch leitendes zweites Material 12 in die auf der zweiten Hauptoberfläche 8 befindlichen Öffnungen der Kanäle 4 gefüllt wird. Das flüssige Material ist in diesem Beispiel ein geschmolzenes Hartlot, z.B. AgCu28, das bei einer Temperatur von etwa 800°C in die Kanalöffnungen gegossen wird. Da die nicht mit Haftmittel beschichtete Hauptoberfläche 8 der Keramik 2 das flüssige AgCu28 abweist, wird diese nicht benetzt. Dadurch kann sich beim Abkühlen des AgCu28-Materials keine feste AgCu28-Schicht auf der zweiten Hauptoberfläche 8 ausbilden. Dadurch wird die Keramik 2 vor einer Beschädigung geschützt, die eine auf der zweiten Hauptoberfläche 8 aufliegende heiße abkühlende Metallschicht verursachen könnte. Da sich AgCu28 beim Abkühlen zudem gut mit dem Kupfer 10 auf dem Boden der Sacklöcher 4a verbindet, bilden die beiden Materialien elektrisch leitende Durchführungen 3 von der ersten Hauptoberfläche 6 zur zweiten Hauptoberfläche 8.
  • In dem vorliegenden Ausführungsbeispiel sind die verschiedenen Durchführungen 3 über die galvanisch aufgebrachte Kupferschicht 10 auf der ersten Hauptoberfläche 6 elektrisch leitend miteinander verbunden. Wenn dies nicht gewünscht wird, so können die Durchführungen 3 durch ein Abschleifen der Kupferschicht 10 bis auf die zweite Hauptoberfläche 8 voneinander elektrisch isoliert werden.
  • Die oben beschriebene Ausführung ist ein spezielles Beispiel mehrerer möglicher Variationen zur Herstellung von Durchführungen. Zum Beispiel kann Substrat 2 aus einem anderen Material als Keramik sein. Das Material kann elektrisch leitend oder nicht-leitend sein. Wie schon erwähnt, kann es z.B. ein Glas, z.B. Mikrokanalglas (Firma Schott), Plastikmaterial, ein Glasfaser- oder Kohlenstoffverstärktes Laminat oder ein Halbleitersubstrat sein. Bei der Wahl des elektrisch leitenden zweiten Materials ist in jedem Fall darauf zu achten, dass seine Schmelztemperatur unterhalb der Schmelztemperatur des Substratmaterials ist, damit das Substrat 2 beim Füllen nicht zerstört wird.
  • Auch das elektrisch leitende erste Material 10 zum Verschließen der Kanäle 4 kann je nach Material des Substrats, Art des verwendeten Füllmaterials und je nach Anwendung variieren. Z.B. kann das elektrisch leitende erste Material 10 jedes Metall oder jede Metalllegierung sein, solange es sich zum Verschließen der Kanäle 4 auf einer der Hauptoberflächen des Substrats 2 abscheiden oder wachsen lässt und solange es einen höheren Schmelzpunkt als das später flüssig einzufüllende elektrisch leitende zweite Material 12 hat. Je nach Art des Substrats und des gewählten Verschlussmaterials kann entsprechend auch das elektrisch leitende zweite Material 12, d.h. das Füllmaterial, ausgewählt werden, wobei das zweite Material bevorzugt ebenfalls ein Metall oder eine Metalllegierung ist.
  • Es sei weiterhin gesagt, dass es für die Erfindung nicht wesentlich ist, ob die Oberfläche des Substrats 2 abweisend zu dem elektrisch leitenden zweiten Material 12 ist oder nicht. Ist die Substratoberfläche nicht abweisend, d.h. findet eine weitgehende Benetzung der Substratoberfläche durch das elektrisch leitende zweite Material 12 statt, so würde zwar das elektrisch leitende zweite Material 12 auf der zweiten Oberfläche 8 haften bleiben; es könnte jedoch durch anschließendes Abschleifen auf der zweiten Oberfläche 8 entfernt werden, so dass die Durchführungen 3 wieder voneinander isoliert werden könnten.
  • 2a–2g zeigen schematisch ein weiteres Ausführungsbeispiel zur Herstellung eines Substrats mit Durchführungen. In diesem Fall ist das Substrat 2 eine monokristalline Siliziumscheibe („Wafer") mit einem Durchmesser von z.B. 8-Zoll und einer Dicke von 400 Mikrometern, die später zu einzelnen Substrat-Chips vereinzelt wird. Die Substrat-Chips sollen in diesem Beispiel als Chipträger von integrierten Schaltungen dienen.
  • 2a und 2b zeigen ein Verfahren zur Herstellung eines Substrats 2 mit einer Vielzahl von Kanälen 4. Im vorliegenden Fall werden durch ein elektrochemisches Verfahren zunächst Sacklöcher 4a der gleichen Tiefe, z.B. 300 Mikrometer, und gleichem Durchmesser, z.B. 8 Mikrometer, an der ersten Hauptoberfläche 6 der Siliziumscheibe 2 erzeugt (2a). Anschließend wird an der zweiten Hauptoberfläche 8 mittels Chemisch-Mechanischen Polierens (CMP-Schritt) eine Schichtdicke von etwas mehr als 100 Mikrometer abgetragen, so dass der Boden der Sacklöcher erreicht wird und diese von unten her geöffnet werden. Auf diese Weise sind aus den Sacklöchern 4a mit jeweils nur einer Öffnung Kanäle 4 mit jeweils zwei Öffnungen geworden. Das Aspektverhältnis hat in diesem Beispiel den Betrag von etwa 35.
  • Das elektrochemische Ätzen von Sacklöchern („Poren") in Siliziumsubstraten ist z.B. in der Patentschrift EP 0296 348 A1 oder in V. Lehmann, J. Electrochem. Soc. 140, 1993, Seiten 2836 ff (beide Druckschriften sind vollständig als Teil dieser Anmeldung zu verstehen) beschrieben. Beim elektrochemischen Ätzen wird die zu ätzende erste Hauptoberfläche 6 des Siliziumsubstrats 2 mit einem geeigneten Elektrolyten (z.B. HF-Säure mit einer Konzentration von z.B. 5% bedeckt und anschließend eine Spannung zwischen zweiter Hauptoberfläche 8 und Elektrolyt angelegt. Ist das Siliziumsubstrat n-dotiert, so kann die zweite Hauptoberfläche 8 zusätzlich mit einer Lichtquelle beleuchtet werden, um eine Elektronen-Loch-Paarbildung auf der zweiten Hauptoberfläche in Gang zu setzen. Auf diese Weise wird ein Stromfluss zwischen der zweiten Hauptoberfläche 8 der Siliziumscheibe und dem Elektrolyten erzeugt, durch den an ausgewählten Stellen der ersten Hauptoberfläche 6 Sacklöcher („Poren") geätzt werden. Es sei hier erwähnt, dass die oben genannte Konzentration der HF-Säure je nach Dotierung des Siliziumsubstrats und Porenform auch von 5% abweichen und im Bereich zwischen 1% und 20% liegen kann.
  • Die Positionen auf der ersten Hauptoberfläche 6, an denen der Strom die Sacklöcher ätzt, kann durch vorangegangene selektive Anätzungen vorgegeben werden. Die Positionen der selektiven Anätzungen können z.B. durch eine photolithographisch erzeugte Maske, an der die Anätzung vorgenommen werden, bestimmt werden. Gleichzeitig bestimmt die Stärke der Dotierung den minimalen Abstand benachbarter Poren auf der Hauptoberfläche. Wird z.B. auf einem n-dotierten Siliziumsubstrat ein Porenabstand von maximal 30 Mikrometern gewünscht, so ist das n-dotierte Siliziumsubstrat so dotiert, dass es eine Resitivität von etwa 1000 Ohm-cm hat. Dies entspricht einer n-Dotierung von etwa 4 × 1012 cm–3.
  • Die Länge der elektrochemisch geätzten Sacklöcher ist im Wesentlichen durch die Länge der Ätzzeit gegeben und kann zwischen 25 Mikrometer und 2000 Mikrometer liegen, wenn die Siliziumscheibe ausreichend dick ist. Der Durchmesser der Sacklöcher kann durch die Dotierung des Siliziums und die Stromdichte eingestellt werden und im Bereich von 2 bis 150 Mikrometer liegen und beträgt hier etwa 8 Mikrometer. Im vorliegenden Fall ist die Siliziumscheibe n-dotiertes Material, wobei für die Resistivität der Siliziumscheibe etwa 1000 Ohm-cm gewählt worden sind.
  • Alternativ lassen sich die durchgehenden Kanäle 4 auch durch andere in der Mikromechanik bekannte Ätzverfahren wie reaktives Ionenätzen (RIE), Laserbohren, Sandstrahlen oder Ultraschallbohren herstellen. Die so erzeugten Kanäle reichen durch das Substratmaterial hindurch und können eine Tiefe im Bereich von 25 bis 2000 μm, vorzugsweise zwischen 100 und 250 μm haben. Der Durchmesser der Kanäle liegt im Bereich von 2 bis 150 μm, vorzugsweise zwischen 10 und 30 μm.
  • Als Ausgangsmaterial für ein Substrat kann alternativ auch vollständig oder partiell oxidiertes makroporöses Silizium (siehe auch WO 2003089925 ) oder Mikrokanalglas verwendet werden.
  • 2c zeigt einen weiteren Verfahrensschritt, bei dem auf der Oberfläche 16 des Siliziumsubstrats, d.h. sowohl auf den beiden Hauptoberflächen 6, 8 als auch in den Kanälen 4, ein thermisch erzeugtes Siliziumdioxid (erste Isolationsschicht 18) erzeugt wird. Die thermisch erzeugte erste Isolationsschicht 18 ist in 2c durch die fett-gedruckte Linie der Oberfläche 16 des Substrats 2 veranschaulicht. Durch die erste Isolationsschicht 18 ist die Siliziumscheibe 2 von dem später in die Kanäle 4 einzubringenden elektrisch leitenden zweiten Material 12 isoliert.
  • Optional kann auf die erste Isolationsschicht 18 eine Barrierenschicht (Zwischenschicht 19) aufgebracht werden, die eine Diffusion des später aufzubringenden elektrisch leitenden zweiten Materials 12 in das Halbleitersubstrat 12 verhindert. Die Barrierenschicht 19 kann z.B. TiN oder TaN sein, das durch Bedampfen oder einen CVD-Prozess auf die Kanaloberfläche aufgebracht wird. Die Schichtdicke der Barrierenschicht beträgt z.B. 100 nm. Die Barrierenschicht 19 ist beispielhaft nur in 2c gezeigt und, da optional, in den folgenden Figuren nicht mehr angedeutet.
  • Für die Herstellung der ersten Isolationsschicht 18 können auch andere Verfahren und Isolationsmaterialien verwendet werden, z.B. kann die erste Isolationsschicht mittels eines Chemical-Vapour-Deposition (CVD) Verfahren erzeugtes TEOS (Tetra-Ethyl-Ortho-Silicat), gesputtertes SiO2 oder aus Silan (SiH4) und Ammoniak (NH3) erzeugtes Siliziumnitrid sein. Die erste Isolationsschicht 18 kann auch eine Kombination verschiedener Isolationsschichten sein, z.B. eine ONO-Schicht, die eine Kombination der oben genannten Oxid-Nitrid-Oxid-Schichten ist. Die Dicke der Isolationsschicht 18 liegt je nach Anwendung im Bereich von 5 bis 1000 nm, vorzugsweise zwischen 100 und 200 nm. Die Isolationsschicht 18 bedeckt dabei alle Oberflächen 16 des Substrates, die erste Hauptoberfläche 6 (Vorderseite), die zweite Hauptoberfläche 8 (Rückseite) sowie die Kanalwände der Kanäle 4.
  • Man beachte, dass die erste Isolationsschicht 18 in den Kanälen 4 und auf den Hauptoberflächen 6, 8 gleichzeitig und durch die gleichen Verfahren hergestellt ist. Dies ist eine verfahrensökonomische Weise, um das Substrat 2 sowohl in den Kanälen 4 als auch an den Hauptoberflächen 6, 8 von den später aufzubringenden leitenden Schichten elektrisch zu isolieren. Bevorzugt wird die erste Isolationsschicht 18 so aufgebracht, dass die Schichtdicke der ersten Isolationsschicht (18) in den Kanälen 4 von der Schichtdicke auf der ersten oder Hauptoberfläche 6, 8 um weniger als 50% und bevorzugt um weniger als 20% abweicht.
  • 2d zeigt einen weiteren Verfahrensschritt, bei dem nach dem Erzeugen der ersten Isolationsschicht 18 und nach Aufbringung einer Haftschicht (nicht gezeigt in 2d), z.B. aus Ti, TaN, auf die erste Hauptoberfläche 6 die erste Hauptoberfläche 6 des Substrats mit einer durchgehenden Metallschicht aus einem ersten Material 10 überzogen wird. Dies kann durch elektrochemische Abscheidung (z.B. Kupfer, Sn, Al, etc.), einen CVD-Prozessschritt (z.B. Wolfram) oder durch Sputtern (z.B.: Al, AlSiCu, Ti, TiN, etc) geschehen. Bei diesem Schritt werden die offenen Kanäle 4 durch das elektrisch leitende erste Material 10 wieder verschlossen, so dass aus den Kanälen 4 erneut Sacklöcher 4a gebildet werden.
  • 2e zeigt die Siliziumscheibe 2, nachdem die abgeschiedene Metallschicht 10 durch Chemisch-Mechanisches Polieren (CMP) so weit entfernt worden ist, dass nur der Teil der Metallschicht, der in die Tiefe der Sacklöcher hineinragt, übrig geblieben ist und die Durchgangslöcher pfropfenartig verschließt. Prinzipiell sind für den Verschluss der Kanäle alle Metalle geeignet, die in einem CMP-Prozess abgetragen werden können (z.B.: Cu, W, Al, etc). Man beachte, dass die durch die partielle Entfernung der Metallschicht 10 gebildeten Pfropfen 10 nicht mehr miteinander elektrisch leitend verbunden sind.
  • 2f zeigt die Siliziumscheibe 2, nachdem die Sacklöcher 4a mit einem flüssigen elektrisch leitenden zweiten Material 12, in diesem Fall der Schmelze einer AgCu28 Legierung, unter relativem Unterdruck in den Sacklöchern gefüllt worden sind. Die Füllung von Sacklöchern bei relativem Unterdruck ist auch in V. Lehmann, „Sensors and Actuators" A95, 2002, Seiten 202 ff. beschrieben, dessen Inhalt hiermit als Teil der vorliegenden Anmeldung eingeschlossen sein soll. Zur Befüllung der Sacklöcher 4a wird das Substrat 2 zunächst in eine gasdichte Prozesskammer eingeführt, die die Schmelze des in die Sacklöcher 4a einzubringenden zweiten Materials 12 enthält. Anschließend wird die Kammer evakuiert. Zu diesem Zeitpunkt, befindet sich das Substrat 2 über der Oberfläche der Schmelze 12, die eine Temperatur von etwa 800°C hat. Nachdem in der Prozesskammer ein gewünschter Unterdruck von 0,001 bis 100 mbar, vorzugsweise kleiner als 1 mbar erreicht ist, wird das Substrat 2 in die Schmelze 12 getaucht. Anschließend wird die Prozesskammer mit Überdruck beaufschlagt. Der Überdruck soll danach im Bereich von 1 bis 20 bar, vorzugsweise im Bereich von 5 bis 10 bar, liegen. Der minimal erforderliche Überdruck hängt dabei von der Prozesstemperatur, der Oberflächenspannung des verwendeten Metalls bzw. der verwendeten Legierung 12 und dem Durchmesser der Sacklöcher ab. Durch den nun herrschenden Überdruck in der Prozesskammer und dem noch vor dem Eintauchen erzeugten Unterdruck in den Sacklöchern herrscht ein relativer Unterdruck in den Sacklöchern, der das flüssige AgCu28 in die Sacklöcher 4a hineingedrückt, obwohl die Oberflächenspannung des flüssigen AgCu28 hoch ist (ca. 1 J/m2) und die kapillaren Kräfte in den Sacklöchern 4a aufgrund der abweisenden ersten Isolationsschicht 18 klein ist. Dadurch ist es möglich, flüssiges AgCu28 oder andere flüssige Metalle auch in sehr enge Sacklöcher einzubringen, ohne dass eine benetzende Haftschicht auf die Wände der Kanäle 4 aufgebracht werden muss. Dadurch grenzt das eingebrachte zweite Material 12, im vorliegenden Fall AgCu28, in den Sacklöchern 4a direkt an die erste Isolationsschicht 18 an. Insbesondere wird in den Kanälen 4 zwischen der ersten Isolationsschicht 18 und dem erstarrten zweiten Material 12 keine Haftschicht aus z.B. Ti, TaN, benötigt, was die Herstellung von Durchführungen 3 erheblich erleichtert.
  • Nach dem Eintauchen und Einbringen des flüssigen AgCu28 in die Sacklöcher 4a wird die Siliziumscheibe 2 bei Überdruck aus der Schmelze 12 gezogen, so dass das flüssige AgCu28 in den Sacklöchern abkühlen kann. Erst nach dem Erstarren wird der Druck auf Normaldruck reduziert.
  • Nach dem Herausziehen der Siliziumscheibe 2 aus der Schmelze erhält man die in 2f gezeigte Struktur. Die Sacklöcher 4a sind vollständig bis zum Metallpfropfen 10 mit der erstarrten AgCu28-Legierung gefüllt. Die erstarrte AgCu28-Legierung bildet eine an die Kanalform angepasste säulenförmige Struktur mit einer Querschnittsfläche, die mindestens 50%, im allgemeinen aber mehr als 95% der Kanalquerschnittsfläche einnimmt. Die Benetzbarkeit der Oberfläche der Metallpfropfen 10 mit dem flüssigen AgCu28 12 stellt sicher, dass die Metallfüllung 12 sich mit dem Metallpfropfen verbindet und eine durchgängige Durchführung 3 durch die gesamte Siliziumscheibe bildet.
  • Im Gegensatz zu der guten Benetzbarkeit der Pfropfen 10 durch das elektrisch leitende zweite Material 12, in diesem Fall AgCu28, bleibt aufgrund der schlechten Benetzbarkeit der ersten isolierenden Schicht 18 durch das flüssige AgCu28 auf deren Oberfläche 16 kein AgCu28 zurück. Daher ist auch keine Strukturierung des elektrisch leitenden zweiten Materials 12 mehr erforderlich, um dieses von den beiden Hauptoberflächen 6, 8 der Siliziumscheibe 2 zu entfernen. Dadurch ist gewährleistet, dass die Durchführungen 3 ohne weitere Strukturierungsschritte voneinander elektrisch isoliert sind. Gleichzeitig verhindert die schlechte Benetzung die Bildung von Rückständen des AgCu28 auf den Hauptoberflächen 8, 9, die aufgrund der unterschiedlichen Temperaturausdehnungskoeffizienten das Siliziumsubstrat 2 beim Abkühlen beschädigen könnten.
  • 2g zeigt die Siliziumscheibe 2, nachdem auf beiden Seiten eine zweite Isolationsschicht 22, z.B. eine Oxidschicht, abgeschieden worden ist. Auf dieser Schicht 22 können Leiterbahnen und elektrische Schaltungen aus passiven und aktiven Bauelemente aufgebaut werden. Besonders interessant ist die Realisierung von Umverdrahtungen, Widerständen, Induktivitäten und Kapazitäten auf der Struktur. Kapazitäten lassen sich besonders vorteilhaft in der Form von Trench-Kapazitäten realisieren, bei denen die Durchführungen 3 jeweils eine erste Elektrode, die ersten Isolationsschichten 18 der Sacklochwände jeweils ein Dielektrikum und das Siliziumsubstrat 2 eine gemeinsame zweite Elektrode der Kapazitäten darstellen. Hierfür muss das Siliziumsubstrat 2 lediglich an einer geeigneten Stelle kontaktiert werden, um dessen Potential zu definieren.
  • Auf diese Weise erhält man ein Substrat 2 mit hoher Wärmeleitfähigkeit und mit Durchführungen 3, die die erste Oberfläche 6 elektrisch gut leitend mit der zweiten Oberfläche 8 verbinden, wobei jede Durchführung 3 sowohl gegen jede weitere Durchführungen 3 als auch gegen das Substrat 2 elektrisch isoliert sein kann.
  • Es sei darauf hingewiesen, dass in 2f und 2g das elektrisch leitende zweite Material 12 in den Kanälen 4 auf der den Sacklöchern 4a gegenüber liegenden Seite jeweils eine konvexe Oberflächenwölbung 24 aufweist. Diese Wölbung ist die Folge der geringen Benetzbarkeit der Substratoberfläche 16, in diesem Fall einer Oxid- und/oder Nitridschicht, durch das elektrisch leitende zweite Material 12, in diesem Fall dem AgCu28. Die geringe Benetzbarkeit kann die Vorteile mit sich bringen, dass (a) die Kanäle 4 auch bei hohem Aspektverhältnis, z.B. mehr als 10 oder 100, vollständig und ohne Blasenbildung gefüllt werden können; (b) die Substratoberfläche 16 auch in den Kanälen weder chemisch noch mechanisch durch das elektrisch leitende zweite Material angegriffen werden; (c) sich das heiße elektrisch leitende zweite Material 12 nicht auf den beiden Hauptoberflächen 6, 8 des Substrats 2 abscheidet und damit das Substrat beschädigt; und (d) eine Strukturierung des elektrisch leitenden zweiten Materials 12 auf den beiden Hauptoberflächen 6, 8 selbständig erfolgt und somit weitere Strukturierungsmaßnahmen eingespart werden.
  • 3a–3c zeigen schematisch eine weitere Ausführungsform für das Herstellen eines Substrats 2 mit Durchführungen 3, das in vielerlei Hinsicht dem von 2a–2g gleicht. Wieder ist das Substrat eine Siliziumscheibe 2 und die Substratoberfläche 16 eine Schicht aus SiO2 und/oder Si3N4. Jedoch wird bei der vorliegenden Ausführungsform die zweite Isolationsschicht 22 auf der ersten Hauptoberfläche 6 vor dem Füllen der Sacklöcher 4a und die zweite Isolationsschicht 22 auf der zweiten Hauptoberfläche 8 nach dem Füllen der Sacklöcher 4a aufgebracht. Das Verschließen der Kanäle 4 mit dem ersten Material 10 (z.B. Kupfer) sowie das Füllen der verschlossenen Kanäle (Sacklöcher 4a) mit dem elektrisch leitenden zweiten Material 12 (z.B. AgCu28) erfolgt auf die gleichen Weisen wie sie in den 2a–2g beschrieben sind. Man beachte, dass es verfahrensmäßig besonders günstig ist, wenn die zweite Isolationsschicht 22 ein Photolack ist.
  • 4a–4c zeigen eine weitere Ausführungsform für das Herstellen eines Substrats 2 mit Durchführungen 3, das in vielerlei Hinsicht dem von 2a–2g gleicht. Wieder ist das Substrat eine Siliziumscheibe 2 und die Substratoberfläche 16 eine Schicht aus SiO2 und/oder Si3N4. Jedoch wird, wie in 4a gezeigt, die Schicht aus dem ersten Material 10 auf der ersten Hauptoberfläche 6 nicht durch einen CMP-Schritt sondern durch eine Ätzung selektiv zu einer photolithographisch erzeugten Maske (nicht gezeigt) strukturiert. Dieses Verfahren hat den Vorteil, dass kein CMP-Verfahren für die Herstellung erforderlich ist. Weiterhin können die vorstehenden Strukturelemente 26 des strukturierten ersten Materials 10 als Verbindungselemente, z.B. als Lot-Bumps) für eine externe Kontaktierung verwendet werden.
  • Das Füllen der verschlossenen Kanäle (Sacklöcher 4a) mit dem elektrisch leitenden zweiten Material 12 (z.B. AgCu28) (siehe 4b) sowie das optionale Aufbringen der zweiten Isolationsschicht 22 auf der ersten Hauptoberfläche 6 und der zweiten Hauptoberfläche 8 (siehe 4c) erfolgt auf die gleichen Weisen wie sie in den 2f–2g beschrieben sind. Man beachte, dass aufgrund des wegfallenden CMP-Schritts das elektrisch leitende zweite Material 12 aufgrund seiner guten Benetzung in Bezug auf das elektrisch leitende erste Material 10 nach dem Füllen mittels Bad in der Schmelze auf den vorstehenden Strukturelementen 26 zurückbleibt und dort eine kugelförmige Struktur bildet.
  • 5a–5c zeigen schematisch eine weitere Ausführungsform für das Herstellen eines Substrats 2 mit Durchführungen 3, das in vielerlei Hinsicht dem von 3a–3c gleicht. Wieder ist das Substrat eine Siliziumscheibe 2 und die Substratoberfläche 16 eine Schicht aus SiO2 und/oder Si3N4. Wieder wird bei der vorliegenden Ausführungsform die zweite Isolationsschicht 22 auf der ersten Hauptoberfläche 6 vor dem Füllen der Sacklöcher 4a und die zweite Isolationsschicht 22 auf der zweiten Hauptoberfläche 8 nach dem Füllen der Sacklöcher 4a aufgebracht. Jedoch wird, wie in 4a bereits gezeigt, die Schicht aus dem ersten Material 10 auf der ersten Hauptoberfläche 6 nicht durch einen CMP-Schritt sondern durch eine Ätzung selektiv zu einer photolithographisch erzeugten Maske (nicht gezeigt) strukturiert. Das Verschließen der Kanäle 4 mit dem ersten Material 10 (z.B. Kupfer) sowie das Füllen der verschlossenen Kanäle (Sacklöcher 4a) mit dem elektrisch leitenden zweiten Material 12 (z.B. AgCu28) erfolgt auf die gleichen Weisen wie in den 2a–2g beschrieben sind. Man beachte, dass im Gegensatz zu 4c die vorstehenden Strukturelementen 26 in 5a–5c nicht mit dem elektrisch leitenden zweiten Material 12 bedeckt sind, da das elektrisch leitende erste Material 10 auf der ersten Hauptoberfläche 6 vor dem Füllen mit der zweiten Isolationsschicht 22 abgedeckt worden war.
  • 6a–6f zeigen ein weiteres Ausführungsbeispiel, das in vielerlei Hinsicht wie das von 2a–2g ist. Jedoch ist im Unterschied zu 2a–2g das erste Material 10 in 6a–6g nicht elektrisch leitend.
  • In 6a–6b wird, wie in 2a–2b, die Herstellung der Kanäle 4 in einer Siliziumscheibe 2 gezeigt. Dies geschieht beispielsweise wie in 2a gezeigt über das elektrochemische Ätzen von Silizium in einer HF-Säure auf der ersten Hauptoberfläche 6, möglicherweise unter rückseitiger Beleuchtung mit einer Lichtquelle, bis Sacklöcher 4a („Poren") einer gewünschten Tiefe von der ersten Hauptoberfläche 6 in Richtung der zweiten Hauptoberfläche 8 erzeugt worden sind. Die Siliziumscheibe 2 ist bevorzugt niedrig n- oder p-dotiertes (~1000 Ohm-cm) Silizium. Anschließend wird auf der zweiten Hauptoberfläche durch Si-Grinding, CMP (Chemical-Mechanical-Polishing), Plasmaätzen oder nasschemisches Ätzen das Silizium auf der zweiten Hauptoberfläche 8 so lange abgetragen, bis der Boden der Poren 4a erreicht wird und die Poren 4a geöffnet worden sind (2b).
  • Alternativ lassen sich die durchgehende Kanäle 4 auch durch andere in der Mikromechanik bekannte Ätzverfahren wie reaktives Ionenätzen (RIE), Laserbohren, Sandstrahlen oder Ultraschallbohren herstellen. Die erzeugten Kanäle 4 reichen durch das Substratmaterial 2 hindurch und können, je nach Dicke des Substrats, eine Tiefe im Bereich von 25 bis 2000 Mikrometern, vorzugsweise zwischen 100 und 250 Mikrometern, haben. Der Durchmesser der Poren liegt im Bereich von 2 bis 150 Mikrometern, vorzugsweise zwischen 10 und 30 Mikrometern. Anstatt mit einer Siliziumscheibe zu beginnen, kann auch mit einem Substrat wie in 6b gezeigt begonnen werden, wobei das Substrat 2 vollständig oder partiell oxidiertes makroporöses Silizium (siehe z.B. WO 2003089925 ) oder Glas, z.B. Mikrokanalglas, sein kann.
  • In 6c wird, wie in 2c beschrieben, die Oberfläche 16 der Siliziumscheibe 2 wird mit einer ersten Isolationsschicht 18, im vorliegenden Fall mit einem thermisch erzeugten Siliziumdioxid, versehen. Dies ist in 6c durch die fettgedruckten Linien angezeigt, die sich sowohl entlang der ersten und zweiten Hauptoberflächen 6, 8 als auch entlang der Kanalwände der Kanäle 4 erstrecken.
  • Wie bereits für die Ausführungsbeispiele in 2a–2g gezeigt, können für die erste Isolationsschicht 18 auch andere Verfahren und Isolationsmaterialien (oder Schichtfolgen daraus) verwendet werden, z.B. kann die erste Isolationsschicht 18 mittels eines Chemical-Vapour-Deposition-Verfahrens (CVD) erzeugtes TEOS (Tetra-Ethyl-Ortho-Silicat) oder gesputtertes SiO2 oder aus Silan (SiH4) und Ammoniak (NH3) erzeugtes Siliziumnitrid sein. Die Dicke der ersten Isolationsschicht 18 liegt im Bereich von 5 bis 1000 nm, vorzugsweise zwischen 100 und 200 nm. Die erste Isolationsschicht 18 bedeckt dabei alle Oberflächen des Substrates 2, die erste Hauptoberfläche 6 (Vorderseite), die zweite Hauptoberfläche (Rückseite) sowie die Innenwände der Kanäle 4.
  • In 6d werden die Kanäle 4 in einer ersten Ausführungsform mit einer planen Trägerscheibe 28 („Wafer") auf dessen Oberfläche ein organischer Lack 30 aufgebracht worden ist, verschlossen. Dieser Träger 28 kann selber eine Siliziumscheibe sein, die auf die planare erste Hauptoberfläche 6 aufgelegt wird. Der organische Lack 30 dient dazu, (a) eine dichtende Haftung zwischen dem Substrat 2 und dem Träger 28 herzustellen; und (b) eine leicht entfernbare Opferschicht darstellen. Durch die Trägerscheibe 28 und den organischen Lack 30 werden die Kanäle 4 verschlossen, so dass diese wieder Sacklöcher 4a bilden.
  • In 6e sind die Sacklöcher 4a, wie bereits in 2f beschrieben, in einer Schmelze bei einem in den Sacklöchern 4a herrschendem relativen Unterdruck mit einem flüssigen elektrisch leitenden zweiten Material 12, befüllt worden. Die Schmelze ist im Fall vom Siliziumsubstrat 2 eine Metallschmelze, vorzugsweise Kupfer, Silber oder ein silberbasierten Hartlot (z.B.: AgCu28 Legierung). Die erste Isolationsschicht 18 aus Siliziumdioxid und/oder Siliziumnitrid wird von der flüssigen Schmelze nicht angegriffen; das flüssige Metall benetzt SiO2 und Si3N4 nicht. Dies ist auch an den konvexen Oberflächenwölbungen 24 des elektrisch leitenden zweiten Materials 12 ersichtlich.
  • 6f zeigt die Siliziumscheibe 2, nachdem die Trägerscheibe 28, z.B. durch mechanisches Verschieben, entfernt und der organische Lack 30 in einer sauerstoffreichen Atmosphäre oder in einem O2-Plasma verbrannt worden ist. Zurück bleibt die Siliziumscheibe 2 mit den mit elektrisch leitendem zweiten Material 12 gefüllten Durchführungen 3 von der ersten Hauptoberfläche 6 zu der zweiten Hauptoberfläche 8.
  • 7a–7c zeigen eine weiteres Ausführungsbeispiel, in dem die Kanäle 4 der mit einer Oxid oder Nitridschicht 18 überzogene Siliziumscheibe 2 statt durch eine Trägerscheibe mit einem ersten Material 10, das eine Graphitschicht (Kohlenstoff-Film oder Diamant) oder auch eine Kunststofffolie ist, verschlossen werden, so dass die Sacklöcher 4a gebildet werden (7a). Die Abscheidung von Graphit bzw. einer Kohlenstoff-Schicht erfolgt typischerweise unter Pyrolyse von Methan, Ethylen oder Acetylen in Anwesenheit von Wasserstoff (reduzierende Umgebung) bei Temperaturen von > 700°C und < 10 mbar. Alternativ können die durchgehenden Kanäle 4 der Siliziumscheibe 2 verschlossen werden.
  • 7b zeigt die Siliziumscheibe 2, nachdem die Sacklöcher 4a mit einem elektrisch leitenden zweiten Material 12, z.B. AgCu28, gefüllt worden sind. Die Füllung erfolgt auf die gleiche Weise, wie sie für die 2f oder 6e beschriebenen worden ist. Anschließend wird die Graphitschicht 10 bei erhöhter Temperatur bei Anwesenheit von Sauerstoff verbrannt. Bevorzugt wird ein O2-Plasma zur Entfernung verwendet (7c).
  • 8a–8d zeigen ein weiteres Ausführungsbeispiel, in dem die Kanäle 4 der mit einer Oxid oder Nitridschicht 18 überzogene Siliziumscheibe 2 an der ersten Hauptoberfläche 6 der Siliziumscheibe 2 mit einer Metallschicht 32 versehen werden (8a). Die Metallschicht 32 kann beispielsweise durch Aufdampfen, Aufsputtern oder CVD-Prozesse (und deren Varianten) abgeschieden werden. Hier bieten sich abhängig von der gewählten Metallschmelze beispielsweise Kupfer, Aluminium, Wolfram und Platin an.
  • 8b zeigt das Substrat 2, nachdem die Kanäle 4 wie in 6d bereits beschrieben, mit einer Trägerscheibe 28, die mit einer organischen Lack 30 versehen ist, verschlossen worden sind, so dass die Sacklöcher 4a gebildet werden. Beim Befüllen der Kanäle 4 mit der Metallschmelze 12 werden die metallisierten Bereiche 32 der Sacklöcher 4a mit der Schmelze 12 benetzt oder anlegiert (8c). Damit ist eine definierte Steighöhe der Metallschmelze 12 gewährleistet. Der Prozess ist in 8a–8d beispielhaft in der Variante mit der Trägerscheibe 28 gezeigt. Zum Verschließen der Kanäle könnte jedoch ebenso ein anderes erstes Material 10, beispielsweise eine Graphitschicht, verwendet werden.
  • 9 zeigt schematisch ein Halbleitermodul 100 mit einem Substrat 2, das eine Durchführung 3 von der ersten Hauptoberfläche 6 zur zweiten Hauptoberfläche 8 aufweist. Die Durchführung 3 ist durch eines der oben beschriebenen Verfahren hergestellt worden, zum Beispiel wie in den 2a–2g beschrieben. In diesem Fall ist das Substrat 2 ein Halbleitersubstrat, z.B. ein Silizium-Chip, die auf die erste und zweite Hauptoberflächen 6, 8 des Substrats aufgebrachten zweiten Isolationsschichten 22 ein Oxid (sieh 2g), und die Füllung der Durchführung 3 z.B. AgCu28, das auf einer Seite mit Kupfer bedeckt ist. Die erste Isolationsschicht 18 ist in 9 nicht gezeigt.
  • Auf die Oxidschicht 22 ist die Rückseite eines integrierten Halbleiterbauelements 110, das auf der Vorderseite eine integrierte Schaltung 111 aufweist, mit einem Kleber 112 aufgeklebt. Das Halbleiterbauelement 110 ist mit einem Bonddraht 114, der von einem Bondkontaktstelle 116 des Halbleiterbauelement 110 zu einer Bondkontaktstelle 118 des Substrats 2 führt, mit dem Substrat elektrisch verbunden. Die Bondkontaktstelle 118 des Substrats ist im vorliegenden Fall direkt auf die Durchführung 3 des Substrats aufgebracht. Durch diese ist der Bonddraht direkt mit einem Außenkontakt 120, im vorliegenden Fall einer Lotkugel 120, verbunden.
  • Die Kontaktierung der Bondkontaktstelle 118 mit der Durchführung 3 geschieht auf eine dem Fachmann wohlbekannte Weise: zunächst muss die Oxidschicht 22 auf der ersten Hauptoberfläche 6 an der Stelle der Durchführung geöffnet werden. Dies kann durch eine Ätzung selektiv zu einer photolithographisch erzeugten Maske (nicht gezeigt) geschehen. Anschließend wird eine Metallschicht, z.B. Aluminium, auf die Oxidschicht 22 aufgebracht und photolithographisch so strukturiert, dass ein für eine Drahtverbindung 118 ausreichend großes Schichtelement 118 zurückbleibt.
  • Die Kontaktierung der Lotkugel 120 geschieht analog in einer dem Fachmann bekannten Weise: zunächst muss die Oxidschicht 22 auf der zweiten Hauptoberfläche 8 an der Stelle der Durchführung geöffnet werden. Dies kann durch eine Ätzung selektiv zu einer photolithographisch erzeugten Maske (nicht gezeigt) geschehen. Anschließend wird die zweite Hauptoberfläche 8 mit einer Kupferlotschmelze in Kontakt gebracht, so dass das Kupferlot die Oberfläche der Durchführung 3 benetzt. Nach der Abkühlung bleibt eine kugelförmige Lotkugel 120 zurück.
  • 10 zeigt schematisch ein weiteres Halbleitermodul 100 mit einem Substrat 2, das zwei Durchführungen 3 von der ersten Hauptoberfläche 6 zur zweiten Hauptoberfläche 8 aufweist. Das Halbleitermodul 100 ist wie das von 9 aufgebaut. Jedoch hat das vorliegende Halbleitermodul 100 im Unterschied zu 9 zwei integrierte Bauelemente 110a, 110b die mit ihren Vorderseiten, d.h. mit der Seite mit den integrierten Schaltungen 111a, 111b, auf das Substrat 2 aufgebracht worden sind. Die elektrische Verbindung mit dem Substrat 2 erfolgt in diesem Fall nicht über Bonddrähte sondern über Lotkugelkontakte 113, die die Bondkontaktstellen 116 der integrierten Bauelemente mit auf dem Substrat 2 aufgebrachten Leiterbahnen 115 verbindet. Dieses Bond-Verfahren ist auch unter dem Begriff „Flip-Chip-Bonden" bekannt und soll hier nicht weiter erläutert werden.
  • Wie man 10 entnehmen kann, verlaufen einige Leiterbahnen 115 direkt über Durchführungen 3 und sind mit diesen elektrisch leitend verbunden. Auf diese Weise ist es möglich, Bondkontaktstellen 116 der integrierten Bauelemente über die Durchführungen 3 direkt zu einem der Außenkontakte 120 zu führen. Dies erspart lange Leiterbahnen und verbessert die Signalübertragung, insbesondere bei hohen Frequenzen.
  • Weiterhin kann man 10 entnehmen, das einige Leiterbahnen 115 so verlaufen, dass sie die Bondkontaktstellen 116 des einen integrierten Bauelements 110a mit denen des anderen integrierten Bauelements 110b verbindet. Auf diese Weise können verschiedene integrierte Schaltungen 111a, 111b miteinander verbunden werden, ohne dass diese weitere Außenkontakte 10 erfordern. Damit lassen sich integrierte Schaltungen noch dichter packen.
  • Es sein darauf hingewiesen, dass die Ausführungsformen von 9 und 10 Siliziumscheiben oder Silizium-Chips als Substrat 2 haben. Dies hat den Vorteil, dass der Temperaturausdehnungskoeffizent (CTE) des Substrats 2 der gleiche ist wie der der meist ebenfalls auf Siliziumbasis hergestellten integrierten Schaltungen. Dies hilft, mechanische Spannungen zwischen Substrat 2 und integriertem Bauelement 110 zu reduzieren. Weiterhin hat Silizium, im Vergleich zu z.B. einer Keramik, eine gute Temperaturleitfähigkeit, um die durch die integrierten Schaltungen erzeugte Wärme effektiv abzuführen. Weiterhin lässt sich das Ätzen von Sacklöchern auf elektrochemischen Wege mit Silizium besonders effektiv durchführen. Trotz dieser Vorteile können die in 9 und 10 dargestellten Substrate 2 auch Keramiken, Glas oder andere Materialien sein.
  • 11 zeigt schematisch ein weiteres Halbleitermodul 100 mit einem Substrat 2, das eine Durchführung 3 von der ersten Hauptoberfläche 6 zur zweiten Hauptoberfläche 8 aufweist. Das Halbleitermodul 100 ist wie das von 9 aufgebaut. Jedoch ist im Unterschied zu 9 die integrierte Schaltung 111 in das Substrat 2 selbst integriert. In 11 ist beispielsweise ein Transistor 117 gezeigt. Source S und Drain D des Transistors 117 sind durch Dotierungen des monokristallinen Siliziumsubstrats 2 erzeugt, während das Gate G durch eine thermische Oxidation, die z.B. bei der Herstellung der zweiten Isolationsschicht entstanden ist, erzeugt wird. 11 zeigt weiterhin Leiterbahnen 115, die die Source S mit der Durchführung 3 verbindet und/oder jeweils das Gate G und die Drain D kontaktieren. Die Durchführungen 3 ermöglichen auf diese Weise kurze Anbindungen der aktiven und passiven Bauelemente der integrierten Schaltungen (Widerstände, Transistoren, Dioden, Spulen, Kondensatoren etc.) an die externen Anschlüsse. Dies erspart lange Leitungsbahnen und somit die Notwendigkeit für mehrfache Leiterbahnebenen.
    • 2
    Substrat
    3
    Durchführung
    4
    Kanal
    4a
    Sackloch
    6
    erste Hauptoberfläche
    8
    zweite Hauptoberfläche
    10
    erstes Material
    12
    elektrisch leitendes zweites Material
    16
    Oberfläche des Substrats
    18
    erste Isolationsschicht (erstes Isolationsmaterial)
    20
    Querschnittsfläche des Kanals
    22
    zweite Isolationsschicht (auf der Hauptoberfläche)
    24
    Oberflächenwölbung
    26
    vorstehendes Strukturelement
    28
    Trägerscheibe
    30
    organischer Lack
    32
    Metallschicht
    100
    Halbleitermodul
    110
    integriertes Bauelement
    111
    integrierte Schaltung
    111a
    erste integrierte Schaltung
    111b
    zweite integrierte Schaltung
    112
    Kleber
    113
    Lotkugelkontakt
    114
    Bonddraht (Drahtverbindung)
    115
    Leiterbahn
    116
    Bondkontaktstelle des integrierten Bauelements
    118
    Bondkontaktstelle des Substrats
    120
    Außenkontakt (Kupferlotkugel)

Claims (37)

  1. Ein Verfahren zur Herstellung eines Substrats mit mindestens einer Durchführung umfassend: Bereitstellung eines Substrats (2) mit mindestens einem Kanal (4) von einer ersten Hauptoberfläche (6) des Substrats zu einer zweiten Hauptoberfläche (8) des Substrats; Verschließen des mindestens einen Kanals (4) mit einem ersten Material (10, 28, 30); und Füllen des verschlossenen mindestens einen Kanals (4) mit einem elektrisch leitenden zweiten Material (12).
  2. Das Verfahren nach Anspruch 1, wobei der mindestens eine Kanal (4) durch ein Ätzen auf der ersten Hauptoberfläche (6) des Substrats, bevorzugt einem elektrochemischen Ätzen, erzeugt wird.
  3. Das Verfahren nach Anspruch 1 oder 2, wobei der mindestens eine Kanal (4) durch das Erzeugen eines Sacklochs (4a) auf der einen Hauptoberfläche (6; 8) des Substrats (2) und ein Abtragen von Substratmaterial auf der anderen Hauptoberfläche (6; 8) des Substrats erzeugt wird.
  4. Das Verfahren nach einem der Ansprüche 1–3, wobei die Oberfläche (16) des Substrats mit einer ersten Isolationsschicht (18) versehen wird.
  5. Das Verfahren nach Anspruch 4, wobei die erste Isolationsschicht (18) ein Oxid und/oder ein Nitrid, insbesondere ein Siliziumoxid und/oder ein Siliziumnitrid, und/oder ein organisches Dielektrikum ist.
  6. Das Verfahren nach einem der Ansprüche 1–5, wobei das erste Material (10) durch eine elekrochemische Abscheidung, durch einen chemischen Gasphasenabscheidungsprozess (Chemical-Vapor-Deposition (CVD)) oder durch einen Zersteubungsprozess (Sputter-Prozess) erzeugt wird.
  7. Das Verfahren nach einem der Ansprüche 1–6, wobei das erste Material (10) ein elektrisch leitendes Material, insbesondere ein Metall oder eine Legierung eines Metalls, bevorzugt Kupfer, Wolfram, Aluminium, Gold, AlSiCu, Ti, TiN, Zn, Sn, Pb, Ag, Cd, Ni, ein Hartlot oder ein Weichlot, aufweist.
  8. Das Verfahren nach einem der Ansprüche 1–7, wobei das erste Material (10) durch einen Planarisierungsschritt, bevorzugt durch eine chemisch-mechanische-Polierung (CMP) oder eine Naß- oder Trockenätzung strukturiert wird.
  9. Das Verfahren nach einem der Ansprüche 1–8, wobei das erste Material (10) nach dem Füllen des mindestens einen Kanals wieder entfernt wird.
  10. Das Verfahren nach Anspruch 9, wobei das erste Material (10) Graphit, Diamant, karbonisierte Lacke und/oder Kunststofffolien sind.
  11. Das Verfahren nach einem der Ansprüche 1–10, wobei das elektrisch leitende zweite Material (12) beim Füllen des mindestens einen Kanals (4) flüssig ist.
  12. Das Verfahren nach Anspruch 11, wobei das flüssige elektrisch leitende zweite Material (12) mittels Unterdruck und/oder Überdruck in den mindestens einen Kanal (4) eingebracht wird.
  13. Das Verfahren nach Anspruch 11 oder 12, wobei das flüssige elektrisch leitende zweite Material (12) ein Material ist, das das erste Material (10) selektiv zur Isolationsschicht (18) benetzt.
  14. Das Verfahren nach einem der Ansprüche 1–13, wobei das elektrisch leitende zweite Material (12) ein Metall ist, das einen Schmelzpunkt hat, der niedriger ist als der Schmelzpunkt des elektrisch leitenden ersten Materials (10).
  15. Das Verfahren nach einem der Ansprüche 1–14, wobei das elektrisch leitende zweite Material ein Metall oder eine Legierung eines Metalls, bevorzugt Kupfer, Aluminium, AlSiCu, Ti, Zn, Sn, Pb, Au Ag, Cd, Ni, ein Hartlot oder ein Weichlot aufweist.
  16. Das Verfahren nach einem der Ansprüche 4–15, wobei auf die erste Isolationsschicht (18) eine Zwischenschicht (19) aufgebracht wird, wobei die Zwischenschicht bevorzugt TiN und/oder TaN aufweist.
  17. Das Verfahren nach einem der Ansprüche 1–16, wobei auf das Substrat (2) ein integriertes Bauelement (110) aufgebracht wird.
  18. Das Verfahren nach Anspruch 17, wobei das integrierte Bauelement (110) eine integrierte Schaltung (111) aufweist und so auf das Substrat (2) aufgebracht wird, dass die integrierte Schaltung (111) dem Substrat (2) zugewandt ist.
  19. Das Verfahren nach einem der Ansprüche 1–16, wobei das Substrat (2) eine integrierte Schaltung (111) aufweist.
  20. Ein Substrat umfassend: ein Halbleitersubstrat (2) mit einer ersten Hauptoberfläche (6) und einer zweiten Hauptoberfläche (8), wobei das Halbleitersubstrat (2) mindestens einen Kanal (4) von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche aufweist; eine erste Isolationsschicht (18), welche die erste Hauptoberfläche (6), die zweite Hauptoberfläche (8) und die Oberfläche (16) des Halbleitersubstrats (2) in dem mindestens einen Kanal (4) bedeckt; und ein in den mindestens einen Kanal (4) eingebrachtes elektrisch leitendes Material (12), welches an die erste Isolationsschicht (18) angrenzt.
  21. Ein Substrat umfassend: ein Halbleitersubstrat (2) mit einer ersten Hauptoberfläche (6) und einer zweiten Hauptoberfläche (8), wobei das Halbleitersubstrat (2) mindestens einen Kanal (4) von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche aufweist; eine erste Isolationsschicht (18), welche die erste Hauptoberfläche (6), die zweite Hauptoberfläche (8) und die Oberfläche (16) des Halbleitersubstrats (2) in dem mindestens einen Kanal (4) bedeckt; eine Zwischenschicht (19), welche die erste Isolationsschicht (18) in dem mindestens einen Kanal (4) bedeckt; und ein in dem mindestens einen Kanal (4) eingebrachtes elektrisch leitendes Material (12), welches die Zwischenschicht (19) bedeckt.
  22. Das Substrat gemäß einem der Ansprüche 20–21, wobei die erste Isolationsschicht (18) homogen ist.
  23. Das Substrat gemäß einem der Ansprüche 20–22, wobei die erste Isolationsschicht (18) auf den beiden Hauptoberflächen und in dem Kanal (4) gleichzeitig erzeugt worden ist.
  24. Das Substrat gemäß einem der Ansprüche 20–23, wobei die Schichtdicke der ersten Isolationsschicht (18) in dem mindestens einen Kanal von der Schichtdicke auf der ersten oder zweiten Hauptoberfläche (6; 8) um weniger als 50% und bevorzugt um weniger als 20% abweicht.
  25. Das Substrat gemäß einem der Ansprüche 20–24, wobei die erste Isolationsschicht (18) eine thermische Oxidschicht, eine abgeschiedenes Oxidschicht, eine Nitridschicht oder eine Schichtfolge dieser Schichten ist.
  26. Das Substrat gemäß einem der Ansprüche 20–25, wobei das elektrisch leitende Material (12) in Kanalrichtung eine konvexe Oberflächenwölbung aufweist.
  27. Das Substrat gemäß einem der Ansprüche 20–26, wobei das elektrisch leitende Material (12) in dem mindesten einen Kanal (4) eine säulenähnliche Form aufweist, die eine Querschnittsfläche aufweist, der mindestens 50% und bevorzugt mindestens 95% der Querschnittsfläche des Kanals (4) beträgt.
  28. Das Substrat gemäß einem der Ansprüche 20–27, wobei das Verhältnis von Kanallänge zu Kanaldurchmesser des mindestens einen Kanals größer als 2, bevorzugt größer als 5 und noch mehr bevorzugt größer als 10 ist.
  29. Das Substrat gemäß einem der Ansprüche 20–28, wobei das Verhältnis von Kanallänge zu Kanaldurchmesser des mindestens einen Kanals kleiner als 1000 und bevorzugt kleiner als 100 und noch mehr bevorzugt kleiner als 50 ist.
  30. Das Substrat gemäß einem der Ansprüche 20–29, wobei das elektrisch leitende Material (12) Kupfer, Aluminium, Gold, AlSiCu, Ti, TiZn, Sn, Pb, Ag, Cd, Ni, oder eine Legierung, die eines oder mehrere dieser Materialen aufweist, ist.
  31. Das Substrat gemäß einem der Ansprüche 20–30, wobei ein weiteres leitendes Material (10) in dem mindestens einen Kanal aufgebracht ist, das Kupfer, Wolfram, Aluminium, AlSiCu, Ti, TiN, Zn, Sn, Pb, Ag, Cd, Ni, oder eine Legierung, die eines oder mehrere dieser Materialen aufweist, ist.
  32. Das Substrat gemäß einem der Ansprüche 20–31, wobei das elektrisch leitende Material (12) und/oder das weitere elektrisch leitende Material (10) so angeordnet sind, dass eine elektrisch leitende Verbindung von der ersten Hauptoberfläche zu der zweiten Hauptoberfläche hergestellt ist.
  33. Das Substrat gemäß einem der Ansprüche 21–32, wobei die Zwischenschicht TiN und/oder TaN enthält.
  34. Halbleitermodul umfassend: ein Substrat (2) gemäß einem der Ansprüche 20 bis 33; und eine auf das Substrat (2) aufgebrachte integrierte Schaltung (111).
  35. Das Halbleitermodul gemäß Anspruch 34, wobei die integrierte Schaltung (111) in die Oberfläche des Substrats (2) integriert ist.
  36. Das Halbleitermodul gemäß Anspruch 34, wobei die integrierte Schaltung (111) in ein integriertes Bauelement (110) integriert ist.
  37. Das Halbleitermodul gemäß Anspruch 36, wobei das integrierte Bauelement (110) mit dem Substrat (2) durch mindestens einen Verbindungsdraht (114) und/oder mindestens einen Lotkontakt (113) verbunden ist.
DE102006049562A 2006-10-20 2006-10-20 Substrat mit Durchführung und Verfahren zur Herstellung desselben Ceased DE102006049562A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102006049562A DE102006049562A1 (de) 2006-10-20 2006-10-20 Substrat mit Durchführung und Verfahren zur Herstellung desselben
US11/875,711 US8263491B2 (en) 2006-10-20 2007-10-19 Substrate with feedthrough and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006049562A DE102006049562A1 (de) 2006-10-20 2006-10-20 Substrat mit Durchführung und Verfahren zur Herstellung desselben

Publications (1)

Publication Number Publication Date
DE102006049562A1 true DE102006049562A1 (de) 2008-04-24

Family

ID=39198409

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006049562A Ceased DE102006049562A1 (de) 2006-10-20 2006-10-20 Substrat mit Durchführung und Verfahren zur Herstellung desselben

Country Status (2)

Country Link
US (1) US8263491B2 (de)
DE (1) DE102006049562A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3309829A1 (de) * 2016-10-14 2018-04-18 Iriso Electronics Co., Ltd. Leiterplatte und schaltungsvorrichtung
DE102008026636B4 (de) 2008-06-03 2019-01-24 Polaris Innovations Ltd. Schaltungsträger, Integrierter Schaltkreis mit einem Schaltungsträger und Herstellungsverfahren
WO2020002560A3 (de) * 2018-06-29 2020-02-20 4Jet Microtech Gmbh Vorrichtung mit elektrischer kontaktstruktur

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010041165A1 (en) * 2008-10-10 2010-04-15 Nxp B.V. Method of plating through wafer vias in a wafer for 3d packaging
US8707734B2 (en) * 2009-10-19 2014-04-29 The Regents Of The University Of Michigan Method of embedding material in a glass substrate
US20110139484A1 (en) * 2009-12-15 2011-06-16 Advanced Bionics, Llc Hermetic Electrical Feedthrough
US8552311B2 (en) 2010-07-15 2013-10-08 Advanced Bionics Electrical feedthrough assembly
US8386047B2 (en) 2010-07-15 2013-02-26 Advanced Bionics Implantable hermetic feedthrough
US9064712B2 (en) * 2010-08-12 2015-06-23 Freescale Semiconductor Inc. Monolithic microwave integrated circuit
JP5619542B2 (ja) * 2010-09-08 2014-11-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体基板の処理方法及び半導体装置の製造方法
DE102012208030A1 (de) * 2012-05-14 2013-11-14 Robert Bosch Gmbh Mikromechanischer Inertialsensor und Verfahren zu dessen Herstellung
JP6282425B2 (ja) * 2012-10-29 2018-02-21 新光電気工業株式会社 配線基板の製造方法
CN103391502A (zh) * 2013-06-25 2013-11-13 歌尔声学股份有限公司 麦克风防水薄片的制造方法
TWI560815B (en) * 2014-05-09 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor packages, methods for fabricating the same and carrier structures
CN107623028B (zh) * 2016-07-13 2021-02-19 环球晶圆股份有限公司 半导体基板及其加工方法
JP2019057634A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体装置の製造方法
EP3868183A1 (de) * 2018-10-17 2021-08-25 Lumileds Holding B.V. Schaltungsanordnung
CN114613724B (zh) * 2022-03-02 2023-06-02 业成科技（成都）有限公司 导电结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0296348A1 (de) * 1987-05-27 1988-12-28 Siemens Aktiengesellschaft Ätzverfahren zum Erzeugen von Lochöffnungen oder Gräben in n-dotiertem Silizium
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
WO2003089925A2 (de) * 2002-04-19 2003-10-30 Infineon Technologies Ag Vorrichtung auf basis von partiell oxidiertem porösen silizium und verfahren zu deren herstellung
US6743499B2 (en) * 2001-09-20 2004-06-01 Fujikura Ltd. Metal filling method and member with filled metal sections

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4360142A (en) * 1979-06-29 1982-11-23 International Business Machines Corporation Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate
JPS61198657A (ja) 1985-02-27 1986-09-03 Fujitsu Ltd 半導体パツケ−ジ
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6852627B2 (en) * 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7423219B2 (en) * 2004-06-11 2008-09-09 Ibiden Co., Ltd. Flex-rigid wiring board
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4387269B2 (ja) 2004-08-23 2009-12-16 株式会社テクニスコ ビアが形成されたガラス基板及びビアの形成方法
US7918383B2 (en) * 2004-09-01 2011-04-05 Micron Technology, Inc. Methods for placing substrates in contact with molten solder
KR20060034850A (ko) 2004-10-20 2006-04-26 삼성전자주식회사 배선 장치, 이를 이용한 디바이스 패키지용 보호 캡,그리고 그것들을 제조하기 위한 방법
US7718927B2 (en) 2005-03-15 2010-05-18 Medconx, Inc. Micro solder pot
US7262444B2 (en) * 2005-08-17 2007-08-28 General Electric Company Power semiconductor packaging method and structure
TWI261933B (en) * 2005-11-21 2006-09-11 Mjc Probe Inc Method for batch production process of micro-hole guide plate of vertical probe card

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0296348A1 (de) * 1987-05-27 1988-12-28 Siemens Aktiengesellschaft Ätzverfahren zum Erzeugen von Lochöffnungen oder Gräben in n-dotiertem Silizium
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
US6743499B2 (en) * 2001-09-20 2004-06-01 Fujikura Ltd. Metal filling method and member with filled metal sections
WO2003089925A2 (de) * 2002-04-19 2003-10-30 Infineon Technologies Ag Vorrichtung auf basis von partiell oxidiertem porösen silizium und verfahren zu deren herstellung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008026636B4 (de) 2008-06-03 2019-01-24 Polaris Innovations Ltd. Schaltungsträger, Integrierter Schaltkreis mit einem Schaltungsträger und Herstellungsverfahren
EP3309829A1 (de) * 2016-10-14 2018-04-18 Iriso Electronics Co., Ltd. Leiterplatte und schaltungsvorrichtung
US10624206B2 (en) 2016-10-14 2020-04-14 Iriso Electronics Co., Ltd. Circuit board and circuit device
WO2020002560A3 (de) * 2018-06-29 2020-02-20 4Jet Microtech Gmbh Vorrichtung mit elektrischer kontaktstruktur

Also Published As

Publication number Publication date
US20080217784A1 (en) 2008-09-11
US8263491B2 (en) 2012-09-11

Similar Documents

Publication Publication Date Title
DE102006049562A1 (de) Substrat mit Durchführung und Verfahren zur Herstellung desselben
DE102007019552B4 (de) Verfahren zur Herstellung eines Substrats mit Durchführung sowie Substrat und Halbleitermodul mit Durchführung
DE102008034574B4 (de) Integrierte Schaltung mit einem Halbleitersubstrat mit einer Barrierenschicht und Verfahren zur Herstellung der integrierten Schaltung
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
DE102012104270B4 (de) Halbleiterkomponente, Halbleiterkomponentenanordnung und Verfahren zum Herstellen einer Halbleiterkomponente
DE102005004160B4 (de) CSP-Halbleiterbaustein, Halbleiterschaltungsanordnung und Verfahren zum Herstellen des CSP-Halbleiterbausteins
DE102013104048B4 (de) Verfahren zum Ausbilden von Halbleiterbauelementen
DE102018124826A1 (de) Auf waferebene integriertes mems-bauelement; das mit einer siliziumsäule und einer intelligenten kappe ermöglicht wird
DE112011100907T5 (de) Einheiten auf der Grundlage von Graphenkanälen und Verfahren zu deren Fertigung
DE102010000417B4 (de) Elektronisches Bauelement und Verfahren zu seiner Herstellung
DE102008034693B4 (de) Verfahren zur Herstellung einer integrierten Schaltung mit verbundenem Vorderseitenkontakt und Rückseitenkontakt
DE102010029504B4 (de) Bauelement mit einer Durchkontaktierung und Verfahren zu dessen Herstellung
DE102007038169A1 (de) Verfahren zum Verpacken auf Waferebene unter Verwendung von Waferdurchgangslöchern mit geringem Aspektverhältnis
DE102012210472A1 (de) Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
DE102011051823A1 (de) Verfahren zum Herstellen von Halbleiterbauelementen mit einem Glassubstrat
DE102012210480A1 (de) Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
DE102014106823A1 (de) Halbleiterbauelemente mit einem Glassubstrat und Verfahren zu deren Herstellung
DE102005033254B4 (de) Verfahren zur Herstellung eines Chip-Trägersubstrats aus Silizium mit durchgehenden Kontakten
DE102013110541A1 (de) Integrierte schaltung, chipgehäuse und verfahren zur herstellung einer integrierten schaltung
DE10015962C2 (de) Hochtemperaturfeste Lotverbindung für Halbleiterbauelement
DE102021200073A1 (de) Herstellungsverfahren für ein mikromechanisches Bauelement und entsprechendes mikromechanisches Bauelement
DE102008039939B4 (de) Integriertes Schaltungsbauelement mit einer aus der Gasphase abgeschiedenen Isolationsschicht und Verfahren zu seiner Herstellung
DE102011076272A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102010009452A1 (de) Träger zum elektrischen Verbinden mehrerer Kontakte mindestens eines auf den Träger aufgebrachten Chips und Verfahren zum Herstellen des Trägers
DE102007002156A1 (de) Halbleiteranordnung mit Wärmesenke

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20120124