DE102008034574B4

DE102008034574B4 - Integrierte Schaltung mit einem Halbleitersubstrat mit einer Barrierenschicht und Verfahren zur Herstellung der integrierten Schaltung

Info

Publication number: DE102008034574B4
Application number: DE102008034574.1A
Authority: DE
Inventors: Stephan Dertinger; Alfred Martin; Barbara Hasler; Grit Sommer; Florian Binder
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-07-26
Filing date: 2008-07-24
Publication date: 2017-07-27
Anticipated expiration: 2028-07-25
Also published as: US20110233630A1; US8581405B2; DE102008034574A1; US7977798B2; CN101355076B; CN101355076A; US20090026616A1

Abstract

Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; ein metallisches Element; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht, wobei die kohlenstoffbasierte Barrierenschicht aus polykristallinem Kohlenstoff hergestellt ist.

Description

Allgemeiner Stand der Technik
Die Erfindung betrifft integrierte Schaltungen, Sensoren oder mikromechanische Bauelemente und Substrate, auf denen solche integrierten Schaltungen, Sensoren oder mikromechanischen Bauelemente aufgebracht oder in die sie integriert sind.
Damit integrierte Schaltungen, Sensoren oder mikromechanische Bauelemente extern angeschlossen werden können, kann es nützlich sein, dass die Substrate mit elektrisch leitenden Durchführungen von der Substratoberseite zu der Substratunterseite versehen sind.
Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
Die Druckschrift US 6 291 885 B1 offenbart eine Verdrahtungsschicht, in welcher eine isolierende Schicht zwischen einem Metallelement und einem Halbleiterchip angeordnet ist. Die isolierende Schicht kann aus DLC (Diamond like Carbon) hergestellt sein.
Die Druckschrift US 2002/0 050 647 A1 offenbart eine Halbleiteranordnung mit einem Halbleitersubstrat, einem metallischen Element und einer dazwischen angeordneten Schicht, welche Kohlenstoff enthält.
Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Beschreibung aufgenommen und stellen einen Teil derselben dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 ist eine Draufsicht auf eine integrierte Schaltung mit einer Halbleiteranordnung einschließlich einer Anzahl von Durchführungen.
2 ist eine Querschnittsansicht der Halbleiteranordnung entlang der Schnittlinie A-A' in 1.
3 ist eine Querschnittsansicht einer anderen Halbleiteranordnung.
4 ist eine Querschnittsansicht einer Halbleiteranordnung mit mehreren Durchführungen.
5A bis 5F sind Darstellungen, die eine Halbleiteranordnung mit Durchführungen und ein Verfahren zum Herstellen der Halbleiteranordnung zeigen.
6A bis 6F sind Darstellungen, die eine Halbleiteranordnung mit Durchführungen und ein Verfahren zum Herstellen der Halbleiteranordnung zeigen.
7A bis 7E sind Darstellungen, die eine Halbleiteranordnung mit Durchführungen und ein Verfahren zum Herstellen der Halbleiteranordnung zeigen.
8A bis 8E sind Darstellungen, die eine Halbleiteranordnung mit Durchführungen und ein Verfahren zum Herstellen der Halbleiteranordnung zeigen.
9A bis 9D sind Darstellungen, die eine Halbleiteranordnung mit Durchführungen und ein Verfahren zum Herstellen der Halbleiteranordnung zeigen.
10A bis 10D zeigen Darstellungen eines Prozesses zum Füllen von Sacklöchern in einem Substrat unter Verwendung eines Saugverfahrens für geschmolzenes Metall.
11 ist eine schematische Darstellung eines Halbleitermoduls.
12 ist eine schematische Darstellung eines Halbleitermoduls.
13 ist eine schematische Darstellung eines weiteren Halbleitermoduls.
14 ist eine Querschnittsansicht einer weiteren Halbleiteranordnung.
15 ist eine Querschnittsansicht eines Halbleiterbauelements.
16 ist eine Querschnittsansicht von Detail X in 15.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Nachfolgend erfolgt eine Beschreibung von Substraten und auch Verfahren zum Herstellen der Substrate. Die Substrate können als Träger dienen, damit auf der Mikrometerskala oder Nanometerskala strukturierte Bauelemente, zum Beispiel integrierte elektrische oder elektrooptische Schaltungen, Sensoren oder mikromechanische Bauelemente, in Position gehalten werden und/oder extern angeschlossen werden. Die Substrate können Halbleitersubstrate enthalten, insbesondere Siliziumsubstrate, Germaniumsubstrate, GaAs-Substrate, SiC-Substrate, ganz oder teilweise oxidiertes makroporöses Silizium usw. Wegen der guten Strukturierbarkeit und den elektronischen Eigenschaften, die Halbleitern eigen sind, können die Halbleitersubstrate sowohl als Träger als auch als Komponenten dienen, die integrierte aktive Komponentenelemente enthalten, z. B. Transistoren, Dioden, bewegliche Strukturelemente, optische Detektor- oder Emitterelemente, Sensorelemente usw. Aufgrund der hochentwickelten Halbleiter-Prozesstechnologie können die aktiven Komponentenelemente mit sehr hoher Dichte in ein Halbleitersubstrat integriert werden.
Wenn die Halbleitersubstrate als Träger verwendet werden, können sie ein oder mehrere weitere Halbleitersubstrate (d. h. „Chips”) aufnehmen, die selbst wieder als Träger dienen können und/oder in die aktiven Komponentenelemente integriert sind. Die Chips können adhäsiv auf das Trägersubstrat gebondet oder gelötet werden oder können auf ähnliche Weise fixiert werden. Die elektrisch leitenden Kontakte zwischen den Chips oder zwischen den Chips und externen Verbindungen können gegebenenfalls über Bonddrähte, Flip-Chip-Bonden oder zusätzlich aufgebrachte Interconnects hergestellt werden. Auf diese Weise kann ein Halbleitersubstrat als ein Träger zum Herstellen kompakter, stark integrierter SiP-Module („system in package”) verwendet werden. Diese Module können auf dem Gebiet der Kommunikationstechnologie und auch der automotiven, industriellen und Verbraucherelektronik verwendet werden (z. B. Hochfrequenzmodul für Mobiltelefone, Basisstation oder auch Radarmodule für Automobile).
Der Einsatz von Silizium als Substratträger weist den weiteren Vorteil auf, dass die meisten der integrierten Komponenten gleichermaßen in Silizium integriert sind. In diesem Fall würde ein aus Silizium hergestellter Substratträger den gleichen Wärmeausdehnungskoeffizienten (CTE – coefficient of thermal expansion) wie die darauf montierten Komponenten aufweisen. Dies reduziert die zerstärerischen mechanischen Kräfte, die zwischen Träger und Komponente aufgrund von Wärmezyklen während der Herstellung oder während des Betriebs entstehen können.
Es ist möglich, dass das Substrat nur die Funktion eines Trägers zum Stützen einer oder mehrerer integrierter Schaltungen aufweisen kann oder eine oder mehrere integrierte Schaltungen einbetten kann oder sowohl eine oder mehrere integrierte Schaltungen einbetten kann als auch ein oder mehrere andere Substrate, in die eine integrierte Schaltung eingebettet ist, stützen kann. Die Trägersubstrate werden manchmal in der Technik auch als „Interposer” bezeichnet.
Wie unten ausführlicher erläutert wird, wird ein metallisches Element auf dem Halbleitersubstrat angebracht und ist von der Oberfläche des Halbleitersubstrats durch eine kohlenstoffbasierte Barrierenschicht getrennt. Die kohlenstoffbasierte Barrierenschicht dient als Barriere zum Behindern der Diffusion von Metallatomen in das Substrat. Die Diffusion von Metallatomen in das Substrat (z. B. Siliziumsubstrat) ist unerwünscht, weil sie zu einer Änderung der elektrischen und/oder optischen Eigenschaften des Substrate führt, was schwierig zu kontrollieren ist und möglicherweise die elektrische oder optische Leistung des Substrats herabsetzt. Somit kann die kohlenstoffbasierte Barrierenschicht üblicherweise verwendete Diffusionsbarrierenschichten wie etwa Ta/TaN und Ti/TiN ersetzen. In diesem Zusammenhang wird angemerkt, dass solche herkömmlichen Barrierenschichtsysteme ihre Fähigkeit zur Behinderung der Diffusion von Metallatomen in das darunter liegende Substrat bei Temperaturen von etwa 650°C oder darüber verlieren. Im Gegensatz dazu kann die thermische Stabilität der zwischen dem Halbleitersubstrat und dem metallischen Element angeordneten kohlenstoffbasierten Barrierenschicht bis zu 2700°C betragen (d. h. der Zersetzungstemperatur von Graphit). Folglich kann die kohlenstoffbasierte Barrierenschicht richtig als eine Metallatomdiffusionsbarriere bei Temperaturen wesentlich über zum Beispiel 700, 1000, 1500, 2000 oder sogar 2500°C wirken. Dies gestattet das Integrieren von Hoch temperaturprozessen in den Herstellungsprozess, was sich ansonsten wegen der obenerläuterten Beschränkungen verbieten würde. Zudem gestattet die Verwendung einer kohlenstoffbasierten Barrierenschicht das Aufbringen des metallischen Elements in flüssiger Form unter Verwendung einer großen Vielzahl metallischer Materialien aus einem Schmelzbad mit einer hohen Temperatur wie etwa 650°C oder mehr. Deshalb gestattet die kohlenstoffbasierte Barrierenschicht die Verwendung von metallischen Materialien mit einem Schmelzpunkt über 1000°C wie etwa Cu (Schmelzpunkt 1084°C), oder von Ag (Schmelzpunkt 961°C), Aluminium (Schmelzpunkt 660°C) oder Legierungen auf der Basis der obenerwähnten Materialien, insbesondere auf der Basis von Cu und Ag mit einem Schmelzpunkt über 780°C.
Wenn ein geschmolzenes Metall aufgebracht wird, kann weiterhin die Nutzung einer kohlenstoffbasierten Barrierenschicht die Reduktion von Metalloxiden gestatten (wie etwa z. B. Kupferoxid, wenn Cu als das metallische Material verwendet wird). Die Reduktion von Metalloxiden kann durch die Ausbildung von CO₂ an der kohlenstoffbasierten Barrierenschicht erfolgen. Mit anderen Worten kann die kohlenstoffbasierte Barrierenschicht die unerwünschte Ausbildung von Metalloxiden während des Herstellungsprozesses blockieren.
Es ist weiter anzumerken, dass die kohlenstoffbasierten Barrierenschichten leicht und preiswert aus der Gasphase hergestellt werden können und eine hohe Konformität und ein großes Seitenverhältnis von über z. B. 1:10 aufweisen können. Die kohlenstoffbasierte Barrierenschicht ist mit Herstellungstechniken und Materialien kompatibel, die bei der Technologie der Halbleiterverarbeitung verwendet werden, wie etwa Weichlot, Au, Pb, Zn usw.
Gemäß einer Ausführungsform ist es nützlich, wenn das Halbleitersubstrat elektrisch leitende Durchführungen aufweist, die von einer Hauptoberfläche zu der anderen Hauptoberfläche des Substrats reichen. Solche elektrisch leitenden Durchführungen können in dem Halbleitersubstrat durch Kanäle implementiert werden, die durch das Halbleitersubstrat verlaufen, wobei das metallische Element in dem Kanal angeordnet ist. Die Kanäle in den Halbleitersubstraten können besonders kleine Querschnittsflächen und Teilungen aufweisen. Somit ist es möglich, eine Kanaldichte an der Substratoberfläche zu erzeugen, die den seitlichen Strukturabmessungen einer integrierten Halbleiterkomponente entspricht, z. B. einigen wenigen 100 nm. Interconnects auf beiden Seiten des Substrats können somit elektrisch leitend miteinander verbunden werden. Auf diese Weise ist es möglich, kurze elektronische Verbindungen zwischen elektronischen Komponentenelementen und Komponenten zu erzeugen, die auf gegenüberliegenden Hauptoberflächen des Substrats angeordnet sind. Folglich kann eine vorbestimmte Substratoberfläche wirtschaftlich genutzt werden, die Bausteingröße kann auf ein Minimum reduziert werden und die Ausgaben für zusätzliche Interconnect-Ebenen können vermieden werden. Beispielsweise ist es möglich, direkte Verbindungen zwischen einer integrierten Komponente, die auf einer Hauptoberfläche des Halbleitersubstrats flip-chip-montiert ist, und auf der anderen Hauptoberfläche des Substrats angeordneten Kontaktelementen herzustellen. Wenn die Positionen der elektrisch leitenden Durchführungen auf die Positionen der Chipkontakte orientiert sind, können die Durchführungen kurze Verbindungen zu den Kontaktelementen bereitstellen, damit beispielsweise schnelle Signale (z. B. HF-Signale) soweit wie möglich ohne Störungen und ohne Verzögerungen nach außen weitergegeben werden.
Wenn ein Substrat mit einer integrierten Schaltung auf einer Vorderseite versehen wird und zudem elektrisch leitende Durchführungen vorliegen, können letztere zum direkten Weitergeben von Signalen der integrierten Komponente zu der Rückseite des Substrats verwendet werden. Auf diese Weise können besonders kurze elektrische Verbindungen zwischen der integrierten Schaltung und externen Verbindungen mit Hilfe von Kontaktelementen hergestellt werden, die auf die elektrisch leitenden Durchführungen gelötet sind. Die Kontaktelemente auf der Rückseite gestatten außerdem eine Stapelkonstruktion, bei der integrierte Komponenten übereinander gestapelt und direkt kontaktverbunden werden können.
Die erste und zweite Hauptoberfläche des Halbleitersubstrats, zwischen denen die Kanäle verlaufen, sind üblicherweise die beiden großen gegenüberliegenden Bereiche des Halbleitersubstrats. Insbesondere sind die Hauptoberflächen die beiden Oberflächen eines runden monokristallinen Halbleiter-Wafers oder der gesägten Teile (d. h. „Chips”) davon.
Wie bereits erwähnt kann gemäß einer Ausführungsform die zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht in einer im Wesentlichen senkrechten Richtung zu einer Hauptebene des Halbleitersubstrats orientiert sein (z. B. wenn die kohlenstoffbasierte Barrierenschicht in einer Öffnung oder einem Durchgangsloch des Halbleitersubstrats verwendet wird, die oder das größtenteils senkrecht zu der Hauptebene des Halbleitersubstrats verläuft) oder kann in einer Ebene orientiert sein, die im Wesentlichen parallel zu der Hauptebene des Halbleitersubstrats verläuft (wenn z. B. die kohlenstoffbasierte Barrierenschicht als eine Barrierenschicht zwischen einer Metallverdrahtung des Halbleitersubstrats und dem Halbleitersubstrat verwendet wird). In beiden obenerwähnten Fällen kann eine Isolationsschicht zwischen dem Halbleitersubstrat und der kohlenstoffbasierten Barrierenschicht angeordnet sein, um irgendeine leitende Verbindung oder irgendeinen Kurzschluss zwischen der kohlenstoffbasierten Barrierenschicht und dem Halbleitersubstrat zu blockieren. Gemäß einer anderen Ausführungsform jedoch kann die kohlenstoffbasierte Barrierenschicht auch in Fällen verwendet werden, wo eine leitende Verbindung zwischen einem leitenden (z. B. metallischen) Element und einem leitenden Basismaterial, auf dem die kohlenstoffbasierte Barrierenschicht angeordnet ist, hergestellt werden soll. Beispielsweise kann das leitende Basismaterial ein dotiertes Gebiet des Halbleitersubstrats, eine polykristalline Siliziumstruktur oder ein Metallsilicid sein. Die Kohlenstoffschicht wird auch in diesem Fall das unter der kohlenstoffbasierten Barrierenschicht liegende leitende Basismaterial vor Metallatomdiffusion von dem metallischen Element selbst während Hochtemperaturherstellungsprozessen schützen, in denen sich herkömmliche Barrierenschichtmaterialien wie etwa TiN oder TaN zersetzen würden. Somit gestattet die Vorkehrung der kohlenstoffbasierten Barrierenschicht das Implementieren von Hochtemperaturherstellungsprozessen, die ansonsten aus Mangel an ausreichender thermischer Stabilität herkömmlicher Barrierenschichten nicht genutzt werden könnten. Auch gemäß der zweiten Ausführungsform kann weiterhin die kohlenstoffbasierte Barrierenschicht als eine Sauerstofffalle oder -barriere dienen, die Metalloxide am Übergangsgebiet zwischen dem metallischen Element und der kohlenstoffbasierten Barrierenschicht reduzieren kann.
1 zeigt eine Draufsicht auf eine integrierte Schaltung mit einer Halbleiteranordnung 100. Die Halbleiteranordnung 100 enthält beispielsweise ein kreisförmiges Halbleitersubstrat 1, in das mindestens ein Kanal 2 eingebracht worden ist. Wie aus 2 ersichtlich ist, verläuft der Kanal 2 von einer ersten Hauptoberfläche 3 zu einer zweiten Hauptoberfläche 4 der Halbleitersubstrate. Eine harte Isolationsschicht 5 wie etwa SiO₂ oder Si₃N₄ kann die innere Oberfläche des Kanals 2 bedecken. Die kohlenstoffbasierte Barrierenschicht 6 ist so ausgelegt, dass sie auf der harten Isolationsschicht 5 liegt. Ein aus einem metallischen Material hergestelltes leitendes Element 7 füllt den verbleibenden Kernraum des Kanals 2 und sorgt für eine elektrische Durchführung, die durch das Halbleitersubstrat 1 verläuft. Da die äußere Oberfläche des leitenden Elements 7 vollständig mit der kohlenstoffbasierten Barrierenschicht 6 bedeckt sein kann, wird eine Metallatomdiffusion oder -migration in die harte Isolationsschicht 5 und das Substrat 1 durch die kohlenstoffbasierte Barrierenschicht 6 effektiv verhindert.
3 zeigt eine Halbleiteranordnung 200, die ein Halbleitersubstrat 1, eine auf dem Halbleitersubstrat 1 angeordnete harte Isolationsschicht 5, eine die harte Isolationsschicht 5 bedeckende kohlenstoffbasierte Barrierenschicht 6 und ein aus einem metallischen Element hergestelltes leitendes Element 7, das über der kohlenstoffbasierten Barrierenschicht angeordnet ist, enthält. Durch die Figuren hinweg werden die gleichen Bezugszeichen zur Bezugnahme auf gleiche Teile verwendet.
Bei beiden Halbleiteranordnungen 100 und 200 können das Substrat 1 und die Schichten 5, 6 und 7 so angeordnet sein, dass sie in direktem Kontakt mit den benachbarten Schichten 5, 6, 7 stehen, oder können durch Zwischenschichten wie etwa Grundierungen oder dergleichen voneinander beabstandet sein. Das leitende Element 7 kann beispielsweise aus einem Metall, z. B. Cu, Ag, Au, oder Legierungen davon oder ansonsten Hartloten (z. B. auf der Basis von Silber (z. B. AgCu28)), Weichloten (z. B. auf der Basis von Zinn) usw. bestehen. Das leitende Element 7 kann als eine Durchführung dienen, wie in 1 und 2 dargestellt, in Verbindung mit der Halbleiteranordnung 100, oder kann als ein Kontaktpad oder als eine Metallverdrahtung zum Führen von Signalen in einem Halbleiterbauelement dienen, wie in 3 in Verbindung mit der Halbleiteranordnung 200 dargestellt.
Die kohlenstoffbasierte Barrierenschicht 6 kann aus polykristallinem Kohlenstoff bestehen. Der Ausdruck „polykristalliner Kohlenstoff”, wie er hierin verwendet wird, bezieht sich auf eine Schicht mit Teilbereichen von graphitartiger Struktur. Die Teilbereiche von graphitartiger Struktur weisen eine Größe auf, die der Korngröße der polykristallinen Kohlenstoffschicht entspricht und z. B. im Bereich von 1 nm bis 2 nm liegen kann. An den Korngrenzen ist die hexagonale Graphitstruktur diskontinuierlich und kann durch Grenzübergangsgebiete beabstandet sein, in denen keine regelmäßige hexagonale Graphitstruktur vorliegt. Mit anderen Worten besteht der polykristalline Kohlenstoff aus mehreren kristallinen Teilbereichen, die durch Korngrenzen abgegrenzt sind. Die einzelnen kristallinen Teilbereiche weisen eine Vorzugsrichtung auf, d. h. der polykristalline Kohlenstoff bildet eine schichtartige Struktur. Die Isolationsschicht 5 kann in der Regel eine Dicke im Bereich von 5 bis 1000 nm aufweisen, in vielen Fällen im Bereich von 100 bis 200 nm.
4 zeigt eine Querschnittsansicht einer Halbleiteranordnung 100' ähnlich der in 2 dargestellten Halbleiteranordnung 100. Aus 4 geht hervor, dass die harte Isolationsschicht 5 das Halbleitersubstrat 1 vollständig einschließen kann, was dazu führt, dass die leitenden Elemente 7 an der ersten und zweiten Oberfläche 3 bzw. 4 der Halbleiteranordnung 100' sicher voneinander isoliert sind. Die Querschnittsflächen der Kanäle 2 können beispielsweise im Wesentlichen auf kreisförmige Weise ausgebildet werden, können aber auch andere geometrische Formen annehmen. Die Querschnittsflächen der Kanäle 2 können Werte von zwischen einigen wenigen hundert Quadratnanometern bis zu einigen wenigen Quadratmillimetern aufweisen. Größere oder kleinere Werte können jedoch nicht ausgeschlossen werden. Die Größe der Querschnittsflächen kann davon abhängen, wie viel Strom durch die elektrisch leitende Durchführung fließen soll, ob die elektrisch leitende Durchführung auch für die Wärmeableitung der Wärme beispielsweise von wärmeerzeugenden integrierten Schaltungen dienen soll, ob bestimmte Induktions- oder Kapazitätsanforderungen erfüllt werden sollen, usw. Schließlich kann die Querschnittsfläche auch von der Anzahl der Durchführungen und der Dichte der Durchführungen, die hergestellt werden sollen, abhängen.
Weitere Halbleiteranordnungen 300 bis 700 und die Produktionsverfahren dafür sind unten unter Bezugnahme auf 5 bis 9 beschrieben. Die Halbleiteranordnungen 300 bis 700 stellen Entwicklungen oder Variationen der Halbleiteranordnungen 100, 100' wie in 1, 2 und 4 dargestellt dar. Die untenbeschriebenen Konfigurationen der Halbleiteranordnungen 300 bis 700 und die Produktionsverfahren dafür können auf entsprechende Weise auf die Halbleiteranordnungen 100, 100' angewendet werden und umgekehrt.
Die 5A bis 5F und 6A bis 6F zeigen Prozesse zum Produzieren der Halbleiteranordnungen 300 bzw. 400 gemäß einer ersten Ausführungsform eines Herstellungsverfahrens. In 5A und 6A wird das Halbleitersubstrat 1 bereitgestellt, in dem Sacklöcher 10 an den Stellen hergestellt sind, an denen später die Kanäle 2 durch das Halbleitersubstrat 1 verlaufen sollen. Die Produktion der Sacklöcher 10 kann auf viele verschiedene Weisen bewirkt werden. Beispielsweise stellt elektrochemisches Ätzen eine mögliche Produktionsvariante dar. Um für das elektrochemische Ätzen vorzubereiten, wird die erste Hauptoberfläche 3 des Halbleitersubstrats 1 anfänglich selektiv bezüglich einer Maske geätzt, wobei beispielsweise für 10 Minuten z. B. eine Kaliumhydroxidlösung mit einer Konzentration von 10% verwendet wird. Danach wird die erste Hauptoberfläche 3 mit einem Elektrolyten, z. B. HF-Säure, bedeckt und eine Spannung wird zwischen der zweiten Hauptoberfläche 4 und dem Elektrolyten angelegt. Die zweite Hauptoberfläche 4 wird gleichzeitig über eine Lichtquelle z. B. mit einer Wellenlänge von 800 nm bestrahlt. Die Intensität der Lichtquelle ist so eingestellt, dass eine vorbestimmte Stromdichte, z. B. 10 nA pro Sackloch, zwischen dem Halbleitersubstrat 1 und dem Elektrolyten fließt. Infolge des Stroms zwischen der anfänglich geätzten ersten Hauptoberfläche 3 des Halbleitersubstrats 1 und dem Elektrolyten entstehen Foren an den anfänglich geätzten Stellen und wachsen in das Halbleitersubstrat 1, wodurch die Sacklöcher 10 entstehen.
Das elektromechanische Ätzen kann an p-dotierten oder an n-dotierten Halbleitersubstraten 1 durchgeführt werden, insbesondere Siliziumhalbleitersubstraten 1, deren spezifischer Widerstand daher in der Regel innerhalb eines Bereichs von 1 bis 2000 Ohm-cm liegt und optional innerhalb des Bereichs von 800 bis 1200 Ohm-cm (d. h. mit einer relativ geringen Dotierstoffkonzentration). Die Form, der Durchmesser, die Tiefe und die Dichte der hergestellten Sacklöcher 10 hängen größtenteils von der Stromdichte, der Dotierung, der Säurenstärke und der Ätzzeit ab und müssen dementsprechend möglicherweise für jede neue Anwendung neu bestimmt werden. Wie weiter unten erläutert wird, eröffnet das elektrochemische Ätzen die Möglichkeit, die Querschnittsflächen innerhalb der individuellen Sacklöcher 10 zu variieren, indem Ätzparameter während der Ätzoperation verändert werden.
Um in jedem Fall aus den Sacklöchern 10 einen vollständigen Kanal 2 von der ersten Hauptoberfläche 3 zu der zweiten Hauptoberfläche 4 zu erhalten, können die Sacklöcher 10 in einem weiteren Ätzschritt weiter geätzt werden, z. B. über ein trocken- oder nasschemisches Ätzverfahren, bis sie die zweite Hauptoberfläche 4 des Halbleitersubstrats 1 erreichen. Alternativ können, wie in 5B und 6B dargestellt, die Sacklöcher 10 durch Materialbeseitigung von der zweiten Hauptoberfläche 4 geöffnet werden. Beispielsweise kann die zweite Hauptoberfläche durch Planarisieren über chemisch-mechanisches Polieren (CMP) geöffnet werden.
Anstelle des obenbeschriebenen elektrochemischen Ätzens können auch andere Ätztechniken für die Produktion der Sacklöcher 10 und der Kanäle 2 eingesetzt werden. Im Prinzip können zu diesem Zweck Ätzverfahren, die in der Mikromechanik bekannt sind, wie etwa beispielsweise RIE-Verfahren (reactive ion etching-reaktives Ionenätzen), Laserbohren, Sandstrahlen oder Ultraschallbohren, verwendet werden.
Das Halbleitersubstrat 1 kann eine Dicke im Bereich von 25 bis 2000 μm und optional im Bereich von 100 bis 250 μm aufweisen. Die Kanäle 2 können einen Durchmesser im Bereich von 2 bis 150 μm und optional im Bereich von 10 bis 30 μm aufweisen. Das Verhältnis von Kanallänge zu Kanaldurchmesser (Seitenverhältnis) kann im Bereich von 2 bis 1000 liegen, und optional können relativ große Seitenverhältnisse von z. B. über 5, 10 oder sogar 100 vorliegen.
Unter Bezugnahme auf 5C und 6C können zum elektrischen Isolieren der Durchführungen von benachbarten Kanälen 2 voneinander die Oberflächen der Kanäle 2 mit einer Isolationsschicht 5 versehen sein. Die Isolationsschicht 5 kann eine Oxidschicht und/oder eine Nitridschicht sein. Wenn das Halbleitersubstrat 1 aus Silizium hergestellt ist, kann die Isolationsschicht 5 z. B. eine SiO₂-Schicht sein, beispielsweise aus TEOS (Tetraethylorthosilikat) über einen CVD-Prozess (chemische Abscheidung aus der Dampfphase) hergestellt oder gesputtert, oder eine aus Silan (SiH₄) und Ammoniak (NH₃) hergestellte Si₃N₄-Schicht. Die Isolationsschicht 5 kann auch eine Kombination aus verschiedenen Isolationsschichten sein, z. B. eine ONO-Schicht, die eine Kombination der obenerwähnten Oxid-Nitrid-Oxidschichten ist.
Weiterhin kann die Isolationsschicht 5 eine thermisch hergestellte SiO₂-Schicht sein. Die SiO₂-Schicht wird nicht während der thermischen Oxidation abgeschieden, sondern vielmehr wird das Silizium, das bereits unbedeckt auf der Siliziumoberfläche vorliegt, durch Erhitzen (z. B. etwa 900 bis 1200°C) und Sauerstoffzufuhr in Siliziumdioxid umgewandelt. Im Gegensatz zu dem auf irgendeine andere Weise hergestellten Siliziumdioxid bildet thermisch hergestelltes Siliziumdioxid eine stark defektfreie Grenzfläche mit dem Siliziumgitter. Dies reduziert Leckströme in dem Silizium an der Si-SiO₂-Grenzfläche. Die parasitäre Kapazität zwischen den elektrisch leitenden Materialien, die später in die Kanäle 2 eingeführt werden sollen, und dem Silizium wird weiter minimiert. Eine minimale parasitäre Kapazität ist insbesondere für Hochfrequenzanwendungen wichtig.
Die Dicke der Isolationsschicht 5 liegt je nach der Anwendung innerhalb des Bereichs von 5 bis 1000 nm und optional zwischen 100 und 200 nm.
Wie bereits erwähnt ist optional nicht nur die Oberfläche in den Kanälen 2, sondern die ganze Oberfläche des Halbleitersubstrats 1, d. h. in den Kanälen 2 und auf den zwei Hauptoberflächen 3 und 4 des Halbleitersubstrats 1, mit der Isolationsschicht 5 versehen. Im Falle eines Siliziumsubstrats 1 kann dies in einem einzelnen Schritt bewirkt werden, z. B. über thermische Oxidation oder Nitrierung des mit den Kanälen bereitgestellten Siliziumsubstrats 1. Dies ist eine wirtschaftliche Prozedur, um das Halbleitersubstrat 1 sowohl in den Kanälen 2 als auch an den Hauptoberflächen 3 und 4 elektrisch von den später in die Kanäle 2 einzuführenden leitenden Materialien zu isolieren.
Wenn die Isolationsschicht 5 ein thermisch hergestelltes Siliziumdioxid enthält, kann letzteres auf der ersten und/oder zweiten Hauptoberfläche 3, 4 als Oxid für die Gates von MOS-Transistoren (Metalloxid-Halbleiter) verwendet werden. Auch hier liefert das thermisch hergestellte Siliziumdioxid den Vorteil einer stark defektfreien Si-SiO₂-Grenzfläche, wodurch Leckströme in dem Silizium minimiert werden. Durch den Einsatz eines thermischen Oxids als Isolationsschicht 5 ist der Prozess zum Herstellen der Durchführungen durch das Halbleitersubstrat 1 mit standardmäßigen CMOS-Prozessen kompatibel. Dies ermöglicht, einen Siliziumchip oder -wafer kosteneffektiv mit integrierten Schaltungen und mit einer beliebigen gewünschten Anzahl von Durchführungen auszustatten.
Die kohlenstoffbasierte Barrierenschicht 6 wird auf der Isolationsschicht 5 aufgebracht. Die Barrierenschicht 6 verhindert, dass die später in die Kanäle 2 einzubringenden elektrisch leitenden Materialien in das Halbleitersubstrat 1 diffundieren. Die Barrierenschicht 6 kann aus einer polykristallinen Graphitkohlenstoffstruktur hergestellt sein, wie oben erwähnt, und durch Dampfabscheidung wie etwa z. B. einen CVD-Prozess auf die Oberflächen der Kanäle 2 oder der Isolationsschichten 5, falls sie vorliegen, aufgebracht werden.
Die Abscheidung der kohlenstoffbasierten Barrierenschicht 6 kann über verschiedene Prozeduren bewirkt werden. Ein erster beispielhafter Prozess wird bei einer Temperatur zwischen 900°C und 970°C ausgeführt, insbesondere bei 950°C in einer Reaktorkammer. Bei dieser Temperatur wird eine Wasserstoffatmosphäre mit einem Druck von etwa 1 Hektopascal (hPa) erzeugt. Dann wird ein kohlenstoffhaltiges Gas wie etwa Methan (CH₄), Ethan (C₂H₆), Ethanol (C₂H₅OH), Acetylen (C₂H₄) eingeleitet, bis ein Gesamtdruck von etwa 600 hPa erhalten wird. Unter diesen Bedingungen wird polykristalliner Kohlenstoff auf den Oberflächen des Substrats 1 oder der Isolationsschicht 5 abgeschieden. Das kohlenstoffhaltige Gas wird kontinuierlich während des Abscheidungsprozesses in die Reaktorkammer eingeleitet, damit der Gesamtdruck im Wesentlichen konstant gehalten wird.
Ein zweiter Prozess wird in einer Reaktorkammer bei einer Temperatur von etwa 800°C und einer Wasserstoffatmosphäre von etwa 2,4 bis 4,0 hPa, insbesondere 3,3 hPa, durchgeführt. Die Erhitzung erfolgt durch eine gewöhnliche Heizeinrichtung und zusätzlich eine Photonenheizeinrichtung, d. h. eine Lichtquelle, die zusätzliche Energie über Strahlung liefert. Dadurch kann die Temperatur im Vergleich zu dem oben beschriebenen Prozess gesenkt werden. Dann wird ein kohlenstoffhaltiges Gas in die Reaktorkammer eingeleitet, bis ein Partialdruck von etwa 8,5 bis 11,5 oder insbesondere 10 hPa des kohlenstoffhaltigen Gases erhalten wird. Es können die gleichen kohlenstoffhaltigen Gase wie oben erwähnt verwendet werden. Ebenfalls unter diesen Bedingungen wird eine polykristalline Kohlenstoffschicht auf den exponierten Oberflächen abgeschieden, und die Einleitung des kohlenstoffhaltigen Gases in die Reaktionskammer wird während des Abscheidungsprozesses aufrechterhalten. Bei beiden obenbeschriebenen Prozessen weist die abgeschiedene kohlenstoffbasierte Barrierenschicht 6 einen hohen Konformitätsgrad auf. Im allgemeinen können Prozesse wie oben beschrieben bei Temperaturen zwischen 700°C bis 1000°C und einem Wasserstoffpartialdruck von 1 bis 6 hPa durchgeführt werden.
Die Dicke der kohlenstoffbasierten Barrierenschicht 6 kann in beiden Prozessen durch die Dauer des Abscheidungsprozesses gesteuert werden. Die kohlenstoffbasierte Barrierenschicht 6 kann einen spezifischen Widerstand von etwa 1 μΩcm bis 100 μΩcm aufweisen.
Die Leitfähigkeit der kohlenstoffbasierten Barrierenschicht 6 kann durch Dotierung oder Interkalation verbessert werden. Herkömmliche Dotierstoffe wie B, P oder As können verwendet werden. Interkalation kann durch Verwendung geeigneter Metallhalogenide wie etwa Arsenfluorid oder Antimonfluorid erfolgen. Ein spezifischer elektrischer Widerstand von etwa 1 μΩcm ist sowohl durch Dotierung als auch Interkalation möglich. Nach der Interkalation erfolgt eine thermische Aktivierung, beispielsweise eine selektive thermische Aktivierung durch Einsatz eines Lasers.
Dann werden die Kanäle 2 an der zweiten Hauptoberfläche 4 des Substrats 1 geschlossen. Gemäß 5D kann eine z. B. aus einem Polymermaterial oder einem Kohlenstoffmaterial hergestellte Opferschicht 8 verwendet werden. Andererseits kann wie in 6D gezeigt die Schließung der Kanäle 2 auch durch Plugs 9 erfolgen, die aus Metall hergestellt sein können, z. B. Cu, Sn, Al usw. Die Plugs 9 können hergestellt werden, indem zuerst das Metallmaterial auf der zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 z. B. durch Verwendung eines CVD-Prozesses oder eines PVD-Prozesses (physikalische Abscheidung aus der Dampfphase) wie etwa Sputtern abgeschieden wird. Dann wird die Metallschicht z. B. durch CMP in dem Ausmaß beseitigt, dass nur die in 6D gezeigten Metallplugs 9 innerhalb der Kanäle 2 verbleiben. Es ist anzumerken, dass die Plugs 9 aufgrund des CMP-Prozesses nicht länger elektrisch miteinander verbunden sind. weiterhin kann der CMP-Prozeß derart erfolgen, dass die kohlenstoffbasierte Barrierenschicht an der zweiten Hauptoberfläche 4 so beseitigt wird, dass die Plugs 9 nicht länger elektrisch verbunden sind.
Die 5E und 6E zeigen die Halbleiteranordnungen 300 bzw. 400, nachdem die Kanäle 2 mit dem leitenden Material gefüllt worden sind, um das leitende Element 7 auszubilden. Das Füllen der Kanäle 2 mit dem leitenden Material oder das Element 7 dient dazu, das für eine elektrisch leitende Durchführung erforderliche Material oder zumindest einen Teil des Materials bereitzustellen. Das leitende Material wird optional über seinem Schmelzpunkt in die Kanäle 2 gefüllt. Das leitende Material wird insbesondere so gewählt, dass es eine Schmelzpunkttemperatur aufweist, die niedriger ist als die des Halbleitersubstrats 1. Ein Vorteil des Füllens der Kanäle 2 mit dem leitenden Material im flüssigen Zustand kann darin liegen, dass dieser Prozess möglicherweise einen höheren Durchsatz und geringere Prozesskosten aufweist als herkömmliche Arten der Metallfüllung, insbesondere im Vergleich zu Abscheidungen, die aus der Dampfphase (VD) bewirkt werden, oder elektrochemischer oder chemischer Plattierung (stromlose Plattierung).
Beispielsweise kann Cu (Schmelzpunkt: 1084°C), Ag (Schmelzpunkt: 962°C) oder Au (Schmelzpunkt: 1064°C) als elektrisch leitendes Material zum Ausbilden des leitenden Elements 7 verwendet werden. Diese Materialien weisen sehr gute elektrische Leitfähigkeiten und einen niedrigeren Schmelzpunkt als Silizium (Schmelzpunkt: 1410°C) auf.
Weiterhin sind auch Hartlote, z. B. auf der Basis von Ag (z. B. AgCu28), Weichlote, z. B. auf der Basis von Zinn und weiteren Metallen, wie etwa z. B. Al, Pd, Zn, usw., ebenfalls denkbar. Die Wahl des elektrisch leitenden Materials kann an die gewünschten Anforderungen oder Nutzungsbereiche der Halbleiteranordnungen 300 bzw. 400 angepasst werden.
Das Füllen der Kanäle 2 durch die leitenden Elements 7 kann Kanal für Kanal oder parallel bewirkt werden. Um die Kanäle 2 parallel zu füllen, können die in 5D bzw. 6D dargestellten Strukturen in die Schmelze aus dem elektrisch leitenden Material eingetaucht werden, so dass die Schmelze im Wesentlichen gleichzeitig in die Kanäle 2 eindringen kann. Ein möglicher Prozess in dieser Beziehung wird weiter unten in Verbindung mit 10A bis 10D ausführlicher erläutert.
Bezüglich der Halbleiteranordnung 300 wird bei einem nachfolgenden Schritt die Opferschicht 8 durch einen beliebigen geeigneten Prozess wie etwa Ätzen oder Abbrennen dieser Schicht 8 entfernt. Dann wird, wie in 5F für die Halbleiteran ordnung 300 und in 6F für die Halbleiteranordnung 400 gezeigt, die kohlenstoffbasierte Barrierenschicht 6 an der ersten Hauptoberfläche 3 und der zweiten Hauptoberfläche 4 (falls sie dort immer noch existiert) des Halbleitersubstrats 1 entfernt. Das Entfernen der kohlenstoffbasierten Barrierenschicht 6 kann durch einen plasmaunterstützten Trockenätzprozess in einer Sauerstoff- und/oder Wasserstoffatmosphäre erfolgen. Indem die kohlenstoffbasierte Barrierenschicht 6 als letzte entfernt wird, werden die leitenden Elements 7 elektrisch voneinander entkoppelt.
Die 7A bis 7E und 8A bis 8E zeigen eine zweite Ausführungsform eines Herstellungsverfahrens zum Produzieren von Halbleiteranordnungen 500 bzw. 600. Bei diesen Herstellungsprozessen weisen die Kanäle 2 eine seitliche Abmessung auf, die sich entlang ihrer Erstreckung ändert. Insbesondere können, wie in 7A dargestellt, die Sacklöcher 10 eine größere Querschnittsfläche in einer ersten Sektion 11 der Sacklöcher 10 als in einer zweiten Sektion 12 der Sacklöcher 10 aufweisen. Wenn beispielsweise die Sacklöcher 10 wie oben erläutert durch elektrochemisches Ätzen gebildet werden, wird während des Ätzens der ersten Sektion 11 ein größerer Ätzstrom angelegt als während des Ätzens der zweiten Sektion 12. Insbesondere besteht eine quadratische Abhängigkeit zwischen dem Ätzstrom und der durch das elektrochemische Ätzen erzeugten Querschnittsfläche. Gemäß 8A ist die Änderung bei der Querschnittsfläche entlang der Tiefe des Sacklochs 10 eine Art von kontinuierlicher Änderung, die durch eine kontinuierliche Variation des Ätzstroms während des Ätzprozesses erzielt werden kann. Auf diese Weise können verjüngte Sacklöcher 10 erhalten werden. Weiterhin können die in der Mikromechanik bekannten obenerwähnten anderen Ätzverfahren zum Ausbilden der Sacklöcher 10 von 7A und 8A verwendet werden, solange diese Ätzverfahren das Variieren der Querschnittsfläche der Kanäle 2 abhängig von der Tiefe gestatten.
Gemäß 7B und 8B werden die Sacklöcher 10 an der zweiten Hauptoberfläche 4 des Substrats 1 geöffnet, wie bereits in Verbindung mit 5B und 6B beschrieben wurde.
In 7C und 8C ist das Substrat 1 von der Isolationsschicht 5 und der kohlenstoffbasierten Barrierenschicht 6 bedeckt. Diese Prozesse erfolgen in Übereinstimmung mit der Beschreibung für die 5C und 6C.
Das Füllen der Kanäle 2 durch die leitenden Elemente 7 kann auf die gleiche Weise erfolgen, wie kurz in Verbindung mit 5E und 6E erläutert wurde. Ein derartiges Füllverfahren wird nun unter Bezugnahme auf die 10A bis 10D ausführlicher erläutert, die ein Saugverfahren für geschmolzenes Metall (MMSM – Molten Metal Suction Method) darstellen.
10A zeigt auf schematische Weise ein Bad 50 geschmolzenen Metalls 51. Das geschmolzene Metall 51 ist das Material, aus dem die leitenden Elemente 7 hergestellt werden sollen. Das Bad aus geschmolzenem Metall 51 ist in einer Druckkammer 52 angeordnet, die an einem Einlass/Auslass 53 unter Druck gesetzt oder dekomprimiert werden kann.
Zuerst wird die Druckkammer 52 dekomprimiert, d. h. ein Vakuum wird angelegt. Dann wird, wie in 10B dargestellt, das Halbleitersubstrat 1 wie in 5D, 6D, 7C oder 8C dargestellt, in das Bad 50 aus geschmolzenem Metall eingetaucht. Nach etwa einer Minute des Eintauchens wird dann das Vakuum gebrochen und ein Druckgas wird in die Kammer 52 z. B. bis atmosphärischem oder subatmosphärischem Druck eingeleitet. Gleichzeitig werden die Kanäle 2, wie in 10C dargestellt, durch den Differentialdruck zwischen Vakuumumgebung in den Löchern und unter Druck stehender Umgebung der Kammer 52 mit geschmolzenem Metall 51 gefüllt. Nachdem der Druck für einige Minuten aufrechterhalten wurde, wird das Halbleitersubstrat 1 aus dem Bad 50 aus geschmolzenem Metall herausgenommen und abgekühlt, so dass das Metall innerhalb der Kanäle 2 erstarrt. Dann wird der Druck aufgehoben und das Halbleitersubstrat 1 wird aus der Druckkammer 52 herausgenommen.
Somit ermöglicht das Anlegen eines relativ reduzierten Druckes die Einleitung von selbst schlecht benetzenden Materialien in schmale Kanäle 2. Je schmaler die Querschnittsfläche der Kanäle ist, je länger die Kanäle sind und je schlechter die Benetzung ist, um so größer ist der zum Füllen der Kanäle 2 erforderliche relative reduzierte Druck. Wieder unter Bezugnahme auf die 7D und 8D liegen somit wegen der variierenden Verbreiterung der Kanäle 2 Gebiete mit unterschiedlichen Fülldrücken innerhalb eines Kanals 2 vor. Unter Bezugnahme auf 7A bis 7E ist für das Füllen der zweiten Sektion 12 der Kanäle mit einer Metall- oder Legierungsschmelze wegen ihrer kleineren Querschnittsfläche ein Fülldruck erforderlich, der größer ist als der für die erste Sektion 11 mit der größeren Querschnittsfläche. Wegen der Verengung der Kanäle 2 in 8A bis 8D führt gleichermaßen die Verwendung eines spezifischen Fülldrucks dazu, dass die Kanäle 2 nur hinunter bis zu einer bestimmten Tiefe gefüllt werden, wo die Querschnittsfläche des Kanals 3 dem benutzten spezifischen Fülldruck entspricht. In beiden Fällen ist der Zustand, in dem der ganze Kanal 2 mit der Schmelze des leitenden Materials 51 gefüllt ist, unerwünscht, da der Kanal 2 bei dem Herausnehmen aus dem Schmelzbad 50 geleert würde. Wenn der Fülldruck statt dessen derart eingestellt wird, dass nur eine teilweise Sektion der Kanallänge mit der Schmelze gefüllt wird, fungiert die ungefüllte Sektion als ein Plug, der verhindert, dass der Kanal 2 vollständig mit der Schmelze gefüllt wird, und verhindert, dass der Kanal 2 geleert wird, wenn das Halbleitersubstrat 1 aus dem Schmelzbad 50 herausgenommen wird. Wegen der Einschnürung der Kanäle 2 verhalten sich die Kanäle 2 mit anderen Worten während des Füllens mit dem Material des leitenden Elements 7 genau wie Sacklöcher. Nach dem Einleiten der Schmelze jedoch müssen die Sacklöcher 10 geöffnet werden, um kontinuierliche Kanäle 2 zu bilden, damit schließlich eine elektrisch leitende Durchführung durch das Halbleitersubstrat 1 bereitgestellt wird. Dieser Prozess kann in dem Fall der in 7 und 8 dargestellten Prozedur entfallen.
Der Druck in der luftdichten Druckkammer 52 bei dem Dekompressionsprozess (10A) kann innerhalb des Bereichs von z. B. 0,001 bis 100 mbar liegen und optional kleiner als 1 mbar sein. Der zum teilweisen Füllen der Kanäle 2 erforderliche Druck (10C) liegt im Bereich von z. B. 1 bis 20 bar und optional innerhalb des Bereich von 5 bis 10 bar. Dieser Fülldruck hängt insbesondere von der Prozesstemperatur und der Oberflächenspannung des leitenden Materials 51 ab.
Aufgrund des während des Füllens der Kanäle 2 verwendeten Drucks braucht die Oberfläche in den Kanälen 2 nicht mit einer Haftschicht versehen zu werden, selbst im Fall eines schlecht benetzenden elektrisch leitenden Materials 51. Eine teure zusätzliche Prozessierung kann vermieden werden, wenn Haftschichtmaterialien in dem Kanal 2 entfallen.
Das Füllen der Kanäle 2 mit einem schlecht benetzenden leitenden Material 51 unter Druck kann zudem den Effekt haben, dass das leitende Material 51 dann einerseits in die Kanäle 2 eindringt und dort eine elektrisch leitende Durchführung oder einen Teil davon nach der Erstarrung bildet und andererseits von den beiden Hauptoberflächen 3 und 4 des Halbleitersubstrats 1 wegperlt. Infolge des Wegperlens ist es möglich, eine Schichtbildung aus dem leitenden Material 51 zu vermeiden, das durch Abkühlen auf den beiden Hauptoberflächen 3 und 4 erhärtet. Die Vermeidung einer derartigen Schichtbildung auf den Hauptoberflächen 3 und 4 kann verhindern, dass das Halbleitersubstrat 1 solch hohen mechanischen Beanspruchungen, dass es beschädigt würde, in dem Fall ausgesetzt würde, dass flüssiges elektrisch leitendes Material 51 abkühlt und erhärtet, und zwar aufgrund der verschiedenen Wärmeausdehnungs-Koeffizienten.
Dann wird wie in 7E und 8E dargestellt, die kohlenstoffbasierte Barrierenschicht 6 an der ersten Hauptoberfläche 3 und an der zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 entfernt, wobei z. B. das in Verbindung mit 5F und 6F beschriebene Verfahren verwendet wird. Schließlich wird die ungefüllte schmale Sektion der Kanäle 2 mit einem zweiten elektrisch leitenden Material (in 7E und 8E nicht dargestellt) gefüllt, um die Durchführung über die ganze Länge des Kanals 2 zu erstrecken. Das elektrisch leitende zweite Material kann insbesondere derart gewählt werden, dass es eine Schmelzpunkttemperatur aufweist, die niedriger ist als die des während MMSM aufgebrachten elektrisch leitenden Materials 51. Dies ermöglicht es zu verhindern, dass das leitende Material 51 während des Füllens des elektrisch leitenden zweiten Materials in die ungefüllten Sektionen der Kanäle 2 schmilzt. Prinzipiell sind auch die Metalle, Legierungen, Hart- und Weichlote, die oben für das leitende Material 51 erwähnt wurden, für das leitende zweite Material geeignet.
Eine dritte Ausführungsform eines Herstellungsverfahrens zum Produzieren einer Halbleiteranordnung 700 mit Durchführungen ist in 9A bis 9D dargestellt. Nach dem Produzieren von Sacklöchern 10 in dem Halbleitersubstrat 1 gemäß einem der in Verbindung mit 5A bis 8A beschriebenen, obenerwähnten Verfahren wird die Oberfläche des Halbleitersubstrats 1 mit der Isolationsschicht 5 und der kohlenstoffbasierten Barrierenschicht 5 bedeckt (9B). Das Beschichten der Oberfläche des Halbleitersubstrats 1 mit diesen zwei Schichten kann durch einen der obenerwähnten Prozesse erfolgen. Man beachte, dass der Prozess des Öffnens des Sacklochs 10 an der zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 wie in 5B bis 8B dargestellt übersprungen wird.
Dann wird das Metallelement 7 z. B. durch Verwendung des MMSM-Prozesses wie weiter oben beschrieben, innerhalb der beschichteten Sacklöcher 10 erzeugt. Nach dem Erstarren des das metallische Element 7 bildenden geschmolzenen Metalls 51 werden die Sacklöcher 10 an der zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 geöffnet. Das Öffnen der Sacklöcher 10 kann z. B. durch ein CMP-Verfahren erfolgen. Folglich wird das Halbleitersubstrat 1 wieder mit einer Isolationsschicht 5 an der exponierten zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 bedeckt. Diese neuaufgebrachte Isolationsschicht 5 wird dann an den Stellen der metallischen Elemente 7 geöffnet, um diese metallischen Elemente 7 zu exponieren. Das Öffnen der Isolationsschicht 5 kann durch lithographische Techniken erfolgen. Die verbleibenden Abschnitte der Isolationsschicht 5 an der zweiten Hauptoberfläche 4 des Halbleitersubstrats 1 sind in 9 durch Bezugszeichen 5.1 bezeichnet.
Weiterhin werden, wie bereits in Verbindung mit 5F, 6F, 7E und 8E beschrieben, die exponierten Teile der kohlenstoffbasierten Barrierenschicht 6 beispielsweise unter Einsatz der gleichen Techniken wie oben beschrieben entfernt.
11 zeigt schematisch ein Halbleitermodul 800, das ein Substrat 701 mit einer Durchführung 702 enthält, die von der ersten Hauptoberfläche 703 zu der zweiten Hauptoberfläche 704 verläuft. Die Durchführung 702 wurde durch eines der obenbeschriebenen Verfahren produziert. Das Substrat 701 ist beispielsweise ein Siliziumchip, und die auf der ersten und zweiten Hauptoberfläche 703, 704 des Substrats 701 aufgebrachten Isolationsschichten 705 sind ein Oxid.
Die Rückseite einer integrierten Halbleiterkomponente 706 mit einer integrierten Schaltung 707 auf der Vorderseite wurde über einem Kleber 708 adhäsiv an die Oxidschicht 705 gebondet. Die Halbleiterkomponente 706 ist elektrisch über einen Banddraht 709, der von einer Bondkontaktstelle 710 der Halbleiterkomponente 706 zu einer Bondkontaktstelle 711 des Substrats 701 führt, mit dem Substrat 701 verbunden. Im vorliegenden Fall wurde die Bondkontaktstelle 711 des Substrats 701 direkt an der Durchführung 702 des Substrats 701 angebracht. Dadurch ist der Bonddraht 709 direkt mit einem externen Kontakt 712 verbunden, z. B. einer Lötkugel 712.
Die Kontaktverbindung der Bondkontaktstelle 711 zu der Durchführung 702 wird auf eine dem Durchschnittsfachmann wohlbekannte Weise bewirkt: Zuerst muss die Oxidschicht 705 auf der ersten Hauptoberfläche 703 an der Stelle der Durchführung 702 geöffnet werden. Dies kann über selektives Ätzen bezüglich einer fotolithographisch hergestellten Maske (nicht dargestellt) bewirkt werden. Danach wird eine Metallschicht (z. B. Aluminium) auf der Oxidschicht 705 aufgebracht und derart fotolithographisch strukturiert, dass ein Schichtelement 711, das groß genug für eine Drahtverbindung 711 ist, zurückbleibt.
Die Kontaktverbindung der Lötkugel 712 wird analog auf eine dem Durchschnittsfachmann bekannte Weise bewirkt: Zuerst muss die Oxidsschicht 705 auf der zweiten Hauptoberfläche 704 an der Stelle der Durchführung 702 geöffnet werden. Dies kann über selektives Ätzen bezüglich einer fotolithographisch hergestellten Maske (nicht dargestellt) erfolgen. Danach wird die zweite Hauptoberfläche 704 mit einer Kupferlotschmelze in Kontakt gebracht, so dass Kupferlot die Oberfläche der Durchführung 702 benetzt. Eine kugelartige Lötkugel 712 bleibt nach dem Abkühlen zurück.
12 zeigt schematisch ein weiteres Halbleitermodul 900 mit einem Substrat 701 einschließlich zweier Durchführungen 702 von der ersten Hauptoberfläche 703 zu der zweiten Hauptoberfläche 704. Das Halbleitermodul 900 ist wie das von 11 aufgebaut. Im Gegensatz zu 11 jedoch enthält das vorliegende Halbleitermodul 900 zwei integrierte Komponenten 706A, 706B, die über ihre Vorderseiten, d. h. über die Seite, die die integrierten Schaltungen 707A, 707B enthält, auf dem Substrat 701 aufgebracht worden sind. In diesem Fall wird die elektrische Verbindung zu dem Substrat 701 nicht durch Banddrähte bewirkt, sondern vielmehr über Lötkugelkontakte 703, die die Bandkontaktstellen der integrierten Komponenten 706A, 706B mit auf dem Substrat 701 aufgebrachten Interconnects 714 verbinden. Dieses Bandverfahren ist auch unter dem Ausdruck „Flip-Chip-Bonden” bekannt.
Wie 12 zu entnehmen ist, verlaufen einige Interconnects 714 direkt über Durchführungen 702 und sind elektrisch leitend mit letzteren verbunden. Auf diese Weise ist es möglich, Bondkontaktstellen der integrierten Komponenten 706A, 706B über die Durchführungen 702 direkt zu einem der externen Kontakte 712 zu führen. Dies erspart lange Interconnects und verbessert die Signalübertragung, insbesondere bei hohen Frequenzen.
12 ist zu entnehmen, dass weiterhin einige Interconnects 714 derart verlaufen, dass sie die Bondkontaktstellen einer integrierten Komponente 706A mit jenen der anderen integrierten Komponente 706B verbinden. Auf diese Weise können verschiedene integrierte Schaltungen 706A, 706B miteinander verbunden werden, ohne dass dies weitere externe Kontakte 712 erfordert. Integrierte Schaltungen können somit noch dichter gepackt werden.
Es sei hervorgehoben, dass die Ausführungsformen der 11 und 12 Silizium-Wafer oder Siliziumchips als Substrat 701 aufweisen. Dies hat den Vorteil, dass der Wärmeausdehnungskoeffizient (CTE) des Substrats 702 der gleiche ist wie der der integrierten Schaltungen, die üblicherweise gleichfalls auf einer Siliziumbasis hergestellt werden. Dies hilft mechanische Beanspruchungen zwischen dem Substrat 702 und der integrierten Komponente 706 zu verringern. Weiterhin weist im Vergleich beispielsweise mit einer Keramik Silizium eine gute Wärmeleitfähigkeit auf, um die von den integrierten Schaltungen erzeugte Wärme effektiv abzuleiten. Weiterhin kann das Ätzen von Sacklöchern auf elektrochemische Weise unter Verwendung von Silizium besonders effektiv durchgeführt werden.
13 zeigt schematisch ein weiteres Halbleitermodul 1000 mit einem Substrat 701, das eine Durchführung 702 enthält, die von der ersten Hauptoberfläche 703 zu der zweiten Hauptoberfläche 704 verläuft. Das Halbleitermodul 1000 ist wie das aus 11 aufgebaut. Im Gegensatz zu 11 jedoch ist die integrierte Schaltung 707 in das Substrat 701 integriert. 13 zeigt beispielsweise einen Transistor 715. Die Source-Elektrode S und die Drain-Elektrode D des Transistors 715 werden hergestellt, indem das monokristalline Siliziumsubstrat 701 dotiert wird, während die Gate-Elektrode G durch thermische Oxidation hergestellt wird, zu der es beispielsweise während der Produktion der Isolationsschicht 705 kam. 13 zeigt weiterhin Interconnects 714, die die Source-Elektrode S mit der Durchführung 702 verbinden und/oder jeweils einen Kontakt mit der Gate-Elektrode G und der Drain-Elektrode D herstellen. Auf diese Weise ermöglicht die Durchführung 702 kurze Verbindungsstrecken der aktiven und passiven Komponenten der integrierten Schaltungen (z. B. Widerstände, Transistoren, Dioden, Spulen, Kondensatoren usw.) mit den externen Verbindungen, wodurch lange Zwischenverbindungen und somit die Notwendigkeit für mehrere Interconnect-Ebenen entfallen.
14 zeigt eine Halbleiteranordnung 1100, die eine aus einem Halbleitermaterial hergestellte leitende Struktur 41 und ein metallisches Element 7 enthält, zwischen denen eine kohlenstoffbasierte Barrierenschicht 6 angeordnet ist. Design, Materialien und Verfahren zum Herstellen der kohlenstoffbasierten Barrierenschicht 6 und des metallischen Elements 7 können die gleichen sein wie oben beschrieben. Die leitende Struktur 41 kann aus einem Halbleitermaterial mit relativ hoher elektrischer Leitfähigkeit wie etwa polykristallinem Silizium oder stark dotiertem Silizium hergestellt sein. Die Halbleiteranordnung 1100 stellt eine elektrisch leitende Struktur dar, die in der Halbleitertechnologie verwendet wird, um elektrische Signale über die leitende Struktur 41 zu dem metallischen Element 7 weiterzuleiten oder umgekehrt. Die kohlenstoffbasierte Barrierenschicht 6 wird verwendet, um eine hohe elektrische Leitfähigkeit zu gestatten, und sie dient auch dazu, die Diffusion von Metallatomen durch die kohlenstoffbasierte Barrierenschicht 6 zu blockieren.
Die 15 und 16 zeigen ein Beispiel der in 14 dargestellten Ausführungsform. 15 zeigt eine Schnittansicht durch eine Halbleiteranordnung einer DRAM-Speicherzelle 1200. Die Speicherzelle 1200 enthält ein Halbleitersubstrat 1, auf dem ein MOS-Transistor 20 angeordnet ist. Dazu werden durch entsprechendes Dotieren des Halbleitersubstrats 1 ein Drain-Gebiet 21 und ein Source-Gebiet 23 ausgebildet. Die Gate-Elektrode 22 des MOS-Transistors 20, die die Wortleitung WL der Speicherzelle 1200 darstellt, ist über dem Kanal angeordnet, der das Drain-Gebiet 21 und das Source-Gebiet 23 trennt. Das Source-Gebiet 23 ist über eine vertikale leitende Struktur 45 mit einer Bitleitung BL verbunden.
Der MOS-Transistor 20 ist von einer planarisierten Isolationsschicht 40 bedeckt, die z. B. aus einem Siliziumoxid oder Siliziumnitrid hergestellt ist. Ein Speicherkondensator 30 mit einer unteren Elektrode 32, einer oberen Elektrode 34 und einem zwischen der unteren und oberen Elektrode 32, 34 geschichteten Dielektrikumsmaterial 33 ist auf der Isolationsschicht 40 ausgebildet. Die Dielektrikumsschicht 33 kann z. B. aus einem ferroelektrischen Material hergestellt sein. Der Speicherkondensator 30 ist von einer zweiten Isolationsschicht 46 bedeckt, z. B. Siliziumoxid oder Siliziumnitrid. Diese zweite Isolationsschicht 46 enthält ein Kontaktloch, durch das eine leitende vertikale Struktur 47 die obere Elektrode 34 mit einem externen elektrischen Anschluss P verbindet.
Das Drain-Gebiet 21 des MOS-Transistors 20 ist elektrisch über eine vertikale leitende Struktur 41 mit der unteren Elektrode 32 des Speicherkondensators 30 verbunden. Das Design der vertikalen leitenden Struktur 41 am Übergang zu der unteren Elektrode 32 des MOS-Kondensators 30, z. B. Detail X von 15, ist in 16 dargestellt. Wie in der Technik bekannt ist, ist die vertikale leitende Struktur 41 (in der Technik auch als „Plug” bezeichnet) z. B. aus polykristallinem Silizium 41a hergestellt. Um das Diffundieren von Metallatomen von der unteren Elektrode 32 des Speicherkondensators 30 in das polykristalline Silizium 41a der vertikalen Kontaktstruktur 41 zu verhindern, ist eine kohlenstoffbasierte Diffusionsbarriere 5 angeordnet, um die obere Oberfläche des polykristallinen Siliziums 41a der vertikalen Kontaktstruktur 41 zu bedecken. Die kohlenstoffbasierte Diffusionsbarriere 5 kann über ein beliebiges der obenerwähnten Verfahren produziert werden und kann wie weiter oben beschrieben dotiert und/oder interkaliert sein. Es ist anzumerken, dass der spezifische elektrische Widerstand von dotiertem und/oder interkaliertem Kohlenstoff signifikant niedriger ist als der spezifische elektrische Widerstand von stark dotiertem polykristallinem Silizium, wie für den Teil 41a der vertikalen Kontaktstruktur 41 verwendet. Weiterhin ist die Wärmeleitfähigkeit der kohlenstoffbasierten Barrierenschicht 6 höher als die Wärmeleitfähigkeit des stark dotierten polykristallinen Siliziums in Teil 41a der vertikalen Kontaktstruktur. Somit veranschaulicht die kohlenstoffbasierte Barrierenschicht 6 das hervorragende elektrische und thermische Verhalten und behindert weiterhin das Diffundieren von Metallatomen der unteren Elektrode 32 (die z. B. aus Pt, Al oder Cu hergestellt sein kann) in das polykristalline Siliziummaterial 41a des Plugs.
Wie in 16 gezeigt, kann eine optionale Oxidbarrierenschicht 43 zwischen der unteren Elektrode 32 und der kohlenstoffbasierten Barrierenschicht 6 angeordnet sein. Die Oxidbarrierenschicht 43 kann z. B. aus Ir oder IrO hergestellt sein und soll das Eindringen von Sauerstoff in polykristallines Silizium 41a verhindern. Da die kohlenstoffbasierte Barrierenschicht 6 auch Sauerstoff ohne signifikanten Verlust an elektrischer Leitfähigkeit absorbieren kann, kann die Sauerstoffbarrierenschicht 43 entfallen.
Es sei angemerkt, dass die kohlenstoffbasierte Barrierenschicht 6 prinzipiell in einer beliebigen leitenden Struktur implementiert werden kann, bei der Metallatome von einem leitenden Metallelement daran gehindert werden sollen, in ein anderes leitendes Material wie etwa Silizium, polykristallines Silizium oder Silicid einzudringen, das durch die kohlenstoffbasierte Barrierenschicht 6 getrennt und geschützt wird. Somit ergeben sich für einen Fachmann auf dem Gebiet der Halbleitertechnologie eine Vielzahl von Anwendungen außer den in 15 und 16 exemplifizierten.

Claims

Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; ein metallisches Element; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht, wobei die kohlenstoffbasierte Barrierenschicht aus polykristallinem Kohlenstoff hergestellt ist.
Integrierte Schaltung nach Anspruch 1, weiterhin umfassend: eine zwischen der kohlenstoffbasierten Barrierenschicht und dem Halbleitersubstrat angeordnete Isolationsschicht.
Integrierte Schaltung nach Anspruch 2, wobei die Isolationsschicht eine Dicke im Bereich von 5 bis 1000 nm aufweist.
Integrierte Schaltung nach Anspruch 1, wobei das metallische Element aus einem Material mit einem Schmelzpunkt über 650°C hergestellt ist.
Integrierte Schaltung nach Anspruch 1, wobei das metallische Element aus einem oder mehreren Materialien, ausgewählt unter Cu, Al, Ag, Zn, Pb, Au, Legierungen davon oder einem Lot, hergestellt ist.
Integrierte Schaltung nach Anspruch 1, wobei mindestens ein aktives Halbleiterbauelement in dem Halbleitersubstrat angeordnet ist.
Integrierte Schaltung nach Anspruch 1, weiterhin umfassend: einen Halbleiterchip, wobei das Halbleitersubstrat als ein Träger für den Halbleiterchip dient.
Integrierte Schaltung nach Anspruch 1, weiterhin umfassend: mindestens einen Kanal, der durch das Halbleitersubstrat verläuft, wobei das metallische Element in dem mindestens einen Kanal angeordnet ist; und wobei die kohlenstoffbasierte Barrierenschicht zwischen dem metallischen Element und dem Halbleitersubstrat in dem mindestens einen Kanal angeordnet ist.
Integrierte Schaltung nach Anspruch 8, wobei der mindestens eine Kanal eine an einer ersten Stelle angeordnete erste Querschnittsfläche und eine an einer zweiten Stelle angeordnete zweite Querschnittsfläche aufweist, und die zweite Querschnittsfläche kleiner ist als die erste Querschnittsfläche.
Integrierte Schaltung nach Anspruch 1, wobei das Halbleitersubstrat eine Hauptoberfläche aufweist und das metallische Element sich in einer Ebene erstreckt, die senkrecht zu der Hauptoberfläche orientiert ist.
Integrierte Schaltung nach Anspruch 10, wobei das metallische Element Teil einer Verdrahtungsschicht des Halbleitersubstrats ist.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: eine aus Halbleitermaterial hergestellte leitende Struktur; ein metallisches Element; und eine zwischen der leitenden Struktur und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht.
Integrierte Schaltung nach Anspruch 12, wobei die leitende Struktur aus polykristallinem Silizium oder hoch dotiertem Silizium hergestellt ist.
Integrierte Schaltung nach Anspruch 13, wobei das metallische Element eine Elektrode eines Kondensators ist und die leitende Struktur elektrisch mit einem Gate eines Transistors verbunden ist.
Verfahren zum Herstellen einer integrierten Schaltung mit einer Halbleiteranordnung, umfassend: Ausbilden einer kohlenstoffbasierten Barrierenschicht über einem Halbleitersubstrat; Ausbilden eines metallischen Elements über der kohlenstoffbasierten Barrierenschicht; und Ausbilden einer Isolationsschicht zwischen dem Halbleitersubstrat und der kohlenstoffbasierten Barrierenschicht.
Verfahren nach Anspruch 15, umfassend: Ausbilden mindestens eines Kanals, der durch das Halbleitersubstrat verläuft; Ausbilden einer kohlenstoffbasierten Barrierenschicht über der Oberfläche des Kanals; und Anordnen des metallischen Elements in dem mindestens einen Kanal.
Verfahren nach Anspruch 16, weiterhin umfassend: Produzieren einer Isolationsschicht auf der Oberfläche des mindestens einen Kanals vor dem Bedecken der Oberfläche des Kanals mit der kohlenstoffbasierten Barrierenschicht.
Verfahren nach Anspruch 15, wobei das Ausbilden des metallischen Elements durch Aufbringen des Metallmaterials des metallischen Elements in einem flüssigen Zustand erfolgt.
Verfahren nach Anspruch 18, umfassend das Aufbringen des Metallmaterials durch Eintauchen des Halbleitersubstrats in ein Bad aus flüssigem Metall.
Verfahren nach Anspruch 16, umfassend das Ausbilden des mindestens einen Kanals durch elektrochemisches Ätzen des Halbleitersubstrats.
Verfahren nach Anspruch 20, wobei das Ausbilden des mindestens einen Kanals umfasst: Produzieren eines Sacklochs in einer ersten Hauptoberfläche des Halbleitersubstrats; und Entfernen von Halbleitersubstratmaterial an einer zweiten Hauptoberfläche des Halbleitersubstrats.
Verfahren nach Anspruch 15, wobei das Ausbilden der kohlenstoffbasierten Barrierenschicht durch chemische Abscheidung aus der Dampfphase erfolgt.
Verfahren zum Herstellen einer integrierten Schaltung mit einer Halbleiteranordnung, umfassend: Ausbilden einer kohlenstoffbasierten Barrierenschicht über einer aus einem Halbleitermaterial hergestellten leitenden Struktur; und Ausbilden eines metallischen Elements über der kohlenstoffbasierten Barrierenschicht.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; ein metallisches Element, wobei das metallische Element aus einem Material mit einem Schmelzpunkt über 650°C hergestellt ist; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat, wobei mindestens ein aktives Halbleiterbauelement in dem Halbleitersubstrat angeordnet ist; ein metallisches Element; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; einen Halbleiterchip, wobei das Halbleitersubstrat als ein Träger für den Halbleiterchip dient; ein metallisches Element; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; ein metallisches Element; mindestens einen Kanal, der durch das Halbleitersubstrat verläuft, wobei das metallische Element in dem mindestens einen Kanal angeordnet ist; eine zwischen dem Halbleitersubstrat und dem metallischen Element in dem mindestens einen Kanal angeordnete kohlenstoffbasierte Barrierenschicht.
Integrierte Schaltung mit einer Halbleiteranordnung, umfassend: ein Halbleitersubstrat; ein metallisches Element; und eine zwischen dem Halbleitersubstrat und dem metallischen Element angeordnete kohlenstoffbasierte Barrierenschicht, wobei das Halbleitersubstrat eine Hauptoberfläche aufweist und das metallische Element sich in einer Ebene erstreckt, die senkrecht zu der Hauptoberfläche orientiert ist und wobei das metallische Element Teil einer Verdrahtungsschicht des Halbleitersubstrats ist.
Verfahren zum Herstellen einer integrierten Schaltung mit einer Halbleiteranordnung, umfassend: Ausbilden einer kohlenstoffbasierten Barrierenschicht über einem Halbleitersubstrat; Ausbilden eines metallischen Elements über der kohlenstoffbasierten Barrierenschicht; Ausbilden mindestens eines Kanals, der durch das Halbleitersubstrat verläuft; Ausbilden einer kohlenstoffbasierten Barrierenschicht über der Oberfläche des Kanals; und Anordnen des metallischen Elements in dem mindestens einen Kanal.
Verfahren zum Herstellen einer integrierten Schaltung mit einer Halbleiteranordnung, umfassend: Ausbilden einer kohlenstoffbasierten Barrierenschicht über einem Halbleitersubstrat; und Ausbilden eines metallischen Elements über der kohlenstoffbasierten Barrierenschicht, wobei das Ausbilden des metallischen Elements durch Aufbringen des Metallmaterials des metallischen Elements in einem flüssigen Zustand erfolgt.
Verfahren zum Herstellen einer integrierten Schaltung mit einer Halbleiteranordnung, umfassend: Ausbilden einer kohlenstoffbasierten Barrierenschicht über einem Halbleitersubstrat, wobei das Ausbilden der kohlenstoffbasierten Barrierenschicht durch chemische Abscheidung aus der Dampfphase erfolgt; und Ausbilden eines metallischen Elements über der kohlenstoffbasierten Barrierenschicht.