DE102021110533A1 - Oxidhalbleiter-Transistorstruktur in 3D-Vorrichtung und Verfahren zu deren Bildung - Google Patents

Oxidhalbleiter-Transistorstruktur in 3D-Vorrichtung und Verfahren zu deren Bildung Download PDF

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Hung-Chang Sun
TsuChing Yang
Sheng-Chih Lai
Yu-Wei Jiang
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Abstract

Ein Transistor enthält eine Kanalschicht, die ein Oxidhalbleitermaterial enthält, und Verfahren zur Herstellung desselben. Der Transistor enthält eine Kanalschicht mit einer ersten Oxidhalbleiterschicht mit einer ersten Sauerstoffkonzentration, eine zweite Oxidhalbleiterschicht mit einer zweiten Sauerstoffkonzentration und eine dritte Oxidhalbleiterschicht mit einer dritten Sauerstoffkonzentration. Die zweite Oxidhalbleiterschicht befindet sich zwischen der ersten Oxidhalbleiterschicht und der dritten Oxidhalbleiterschicht. Die zweite Sauerstoffkonzentration ist geringer als die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht Priorität der am 29. Juni 2020 eingereichten vorläufigen US-Patentanmeldung Nr. 63/045,370 mit dem Titel „Oxide Semiconductor Device And Manufacturing Method Of Oxide Semiconductor Transistor Structure In 3-D Device“, deren gesamter Inhalt hierdurch durch Bezugnahme für alle Zwecke mit aufgenommen wird.
  • HINTERGRUND
  • In der Halbleiterindustrie besteht der ständige Wunsch, die Flächendichte integrierter Schaltungen zu erhöhen. Dazu sind individuelle Transistoren immer kleiner geworden. Zur Verbesserung der Bauteildichte gewinnen kleinere Transistoren, wie etwa Dünnschichttransistoren (Thin-Film-Transistors; TFTs) zunehmend an Attraktivität.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten aus der nachfolgenden ausführlichen Beschreibung verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass, in Übereinstimmung mit den Standardpraktiken in der Branche, diverse Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer beispielhaften Struktur nach Bildung komplementärer Metalloxidhalbleitertransistoren (CMOS-Transistoren), von Metallverbindungsstrukturen, die in dielektrischen Materialschichten eingebettet sind, und einer dielektrischen Materialschicht auf Verbindungsdurchkontaktierungsebene gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während Bildung des Arrays von Finnen-Back-Gate-Feldeffekttransistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach Bildung von Metallverbindungsstrukturen auf oberer Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine Draufsicht auf eine Zwischenstruktur eines Transistors nach der Abscheidung eines Stapels alternierender leitfähiger und dielektrischer Schichten über einem Substrat gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine vertikale Querschnittsansicht entlang der Linie A-A' in 2A gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2C ist eine perspektivische Ansicht der in 2A und 2B veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist eine perspektivische Ansicht der Zwischenstruktur in 2C mit einer darauf ausgebildeten Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4 ist eine perspektivische Ansicht der Zwischenstruktur in 3, wobei die Photoresistschicht strukturiert ist, um einen Abschnitt der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freizulegen, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 5 ist eine perspektivische Ansicht der Zwischenstruktur in 4 mit einer ersten leitfähigen Schicht und einer ersten dielektrischen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten, die unter Verwendung der Photoresistschicht als eine Maske strukturiert wurden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6 ist eine perspektivische Ansicht der Zwischenstruktur in 5, wobei die Photoresistschicht strukturiert ist, um einen zweiten Abschnitt der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freizulegen, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 7 ist eine perspektivische Ansicht einer Zwischenstruktur nach mehreren Strukturierungs- und Ätzschritten zum Bilden einer Treppenstruktur in einem Abschnitt des Stapels alternierender leitfähiger und dielektrischer Schichten gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist eine perspektivische Ansicht der Zwischenstruktur in 7 mit einer intermetallischen dielektrischen Schicht (IMD-Schicht), die über der Zwischenstruktur abgeschieden wird, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 9 ist eine perspektivische Ansicht der Zwischenstruktur in 8 nach einem Planarisierungsprozess, der eine obere Fläche der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freilegt, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 10A ist eine perspektivische Ansicht der Zwischenstruktur in 9 nach Abscheidung einer Hartmaskenschicht und einer Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 10B ist eine vertikale Querschnittsansicht durch die Ebene AA' der in 10A veranschaulichten Zwischenstruktur unter Hinzufügung einer Hartmaskenschicht und einer Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 11 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 10, wobei die Hartmaskenschicht strukturiert ist und die Photoresistschicht entfernt wurde, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 12 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 11 nach Ätzen des Stapels alternierender leitfähiger und dielektrischer Schichten unter Verwendung der strukturierten Hartmaske gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 13 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 12 nach konformem Abscheiden einer dielektrischen Schicht über der Fläche der in 12 veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 14 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 13 nach konformem Abscheiden einer Kanalschicht über der in 13 veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 15 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 14 nach konformem Abscheiden einer dielektrischen Schicht über der Kanalschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 16 ist eine vertikale Querschnittsansicht der in 15 veranschaulichten Zwischenstruktur nach Tiefgrabenätzen zum Separieren der Kanalschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17 ist eine vertikale Querschnittsansicht der in 16 veranschaulichten Zwischenstruktur nach Füllen der Gräben mit dielektrischem Material gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 18A ist eine vertikale Querschnittsansicht der in 17 veranschaulichten Zwischenstruktur nach Durchführen eines Planarisierungsschritts gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 18B ist eine Draufsicht auf die in 18A veranschaulichte Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 19 ist eine Draufsicht auf die in 18B veranschaulichte Zwischenstruktur nach Bilden von Isolationsgräben gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20 ist eine Draufsicht auf die in 19 veranschaulichte Zwischenstruktur nach Bilden von Isolationsstrukturen in den Isolationsgräben gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 21 ist eine Draufsicht auf 20, die die Bildung von Source-Leitungs-/Bit-Leitungs-Gräben veranschaulicht, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 22 ist eine Draufsicht auf 21, die eine Transistorvorrichtung nach Bildung der Source-Leitungen und Bit-Leitungen in den Source-Leitungs-/Bit-Leitungs-Gräben veranschaulicht, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 23A ist eine perspektivische Ansicht der in 22 veranschaulichten Transistorvorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 23B ist eine vertikale Querschnittsansicht durch die Ebene AA' in 23A.
    • 23C ist eine vertikale Querschnittsansicht durch die Linie BB' in 23A.
    • 24A ist eine Draufsicht auf eine Transistorvorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung.
    • 24B ist eine vertikale Querschnittsansicht entlang der Linie A-A' in 24A gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung.
    • 25A ist eine vertikale Querschnittsansicht einer alternativen Konfiguration einer beispielhaften Zwischenstruktur zum Bilden einer Transistorvorrichtung, die eine erste Kanalschicht enthält, die über einer dielektrischen Schicht ausgebildet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 25B ist eine vertikale Querschnittsansicht einer alternativen Konfiguration der beispielhaften Zwischenstruktur, die eine zweite Kanalschicht enthält, die konform über der ersten Kanalschicht abgeschieden wurde, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 25C ist ein Diagramm, das die Trägerkonzentration durch eine Dicke einer Kanalschicht zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 26 ist eine vertikale Querschnittsansicht einer anderen beispielhaften Struktur einer Transistorvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 27 ist ein Flussdiagramm, das ein Ausführungsformverfahren des Bildens eines Ausführungsformoxidhalbleitertransistors veranschaulicht.
    • 28 ist ein Flussdiagramm, das ein alternatives Ausführungsformverfahren des Bildens eines Ausführungsformoxidhalbleitertransistors veranschaulicht.
    • 29 ist ein Flussdiagramm, das eine weitere alternative Ausführungsform des Bilden einer Ausführungsformtransistorvorrichtung veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Beispiele für die Implementierung unterschiedlicher Merkmale des vorgestellten Gegenstandes bereit. Nachfolgend werden konkrete Beispiele der Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele und sie sind nicht als einschränkend beabsichtigt. Die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen beinhalten, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin räumlich relative Begriffe, wie etwa „darunter“, „unter“, „tieferer“, „über“, „oberer“ und dergleichen, zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Es ist vorgesehen, dass die räumlich relativen Begriffe unterschiedliche Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren gezeigten Orientierung mit einschließen. Die Vorrichtung kann auch anderweitig orientiert sein (um 90 Grad gedreht oder andere Orientierungen) und die hierin verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden. Sofern nicht ausdrücklich anders angegeben, wird davon ausgegangen, dass jedes Element, das die gleiche Referenzzahl hat, die gleiche Materialkomposition aufweist und eine Dicke innerhalb eines gleichen Dickebereichs.
  • Die vorliegende Offenbarung richtet sich an Halbleitervorrichtungen und Ausführungsformen der vorliegenden Offenbarung beziehen sich insbesondere auf Feldeffekttransistoren mit Oxidhalbleiterkanalschichten. Ausführungsformen beziehen sich konkret auf Feldeffekttransistoren mit mehrlagigen Oxidhalbleiterkanalschichten. In verschiedenen Ausführungsformen umfasst die mehrlagige Oxidhalbleiterkanalschicht eine erste Oxidhalbleiterschicht mit einer ersten Sauerstoffkonzentration, eine zweite Oxidhalbleiterschicht mit einer zweiten Sauerstoffkonzentration und eine dritte Oxidhalbleiterschicht mit einer dritten Sauerstoffkonzentration. In verschiedenen Ausführungsformen befindet sich die zweite Oxidhalbleiterschicht zwischen der ersten Oxidschicht und der dritten Oxidschicht und die zweite Sauerstoffkonzentration ist niedriger als die erste Sauerstoffkonzentration oder die dritte Sauerstoffkonzentration. In verschiedenen Ausführungsformen können die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration gleich sein.
  • Oxidhalbleiter (OS) sind dafür bekannt, eine hohe Abstimmungsfähigkeit der Trägerkonzentrationen unter Kontrolle elektrischer Felder aufzuweisen. Darüber hinaus können Oxidhalbleitermaterialien eine hohe Mobilität für Hochgeschwindigkeiten aufweisen und unter der Kontrolle eines elektrischen Feldes einen geringen Strom für niedrigen Stromverbrauch nutzen. Angesichts dieser Eigenschaft können in Transistorvorrichtungen Metalloxidhalbleitermaterialien (OS-Materialien) eingesetzt werden und sie können als ein Kanalmaterial in einer Transistorvorrichtung verwendet werden. Dünnschichttransistoren (TFTs) können ein Beispiel für eine Transistorvorrichtung sein, die OS-Materialien, wie etwa Indium-Gallium-Zink-Oxid (IGZO), verwendet. Solche Transistoren können höhere Wiederholungsraten und eine geringere Leistungsaufnahme bereitstellen. An den Grenzflächen zwischen der Oxidhalbleiterkanalschicht und benachbarten dielektrischen Oxidschichten können jedoch aufgrund der Bildung physischer Defekte in der Oxidhalbleiterkanalschicht und/oder den benachbarten Oxidschichten Trägerfallen entstehen. Die Trägerfallen, die sich an der Grenzfläche der Oxidhalbleiterkanalschicht und benachbarten dielektrischen Oxidschichten bilden, können den Unterschwellenhub (engl. Subtreshold Swing; SS) und die hohe Hysterese-Charakteristik der gebildeten Transistorvorrichtung verschlechtern. Als eine Folge des Ladungseinfangens (Charge Trapping) kann es zu einem Anstieg des Widerstands und der Schwellenspannung (die Spannung, die der Transistor für das Leiten benötigt) und einem Absinken eines Drain-Stroms in einem Transistor kommen. Der Anstieg des Widerstands und der Schwellenspannung verschlechtert die Transistorleistung über Zeit bis die Schwellen letztlich kollabieren. Es wäre daher vorteilhaft, über einen Oxidhalbleitertransistor mit weniger Trägerfallen an den Grenzflächen zwischen der Oxidhalbleiterkanalschicht und benachbarten dielektrischen Oxidschichten zu verfügen.
  • Dementsprechend stellen diverse hierin offenbarte Ausführungsformen eine mehrlagige Kanalschicht mit unterschiedlichen Sauerstoffgehalten bereit, was Grenzflächen-Trägerfallen durch Unterdrücken der Interaktion zwischen der Oxidhalbleiterkanalschicht und benachbarten dielektrischen Oxidschichten reduziert. Die mehrlagige Kanalstruktur kann aufgrund der Unterdrückung der Interaktion zwischen der OS-Struktur und der benachbarten Oxidschicht weniger Trägerfallen aufweisen. Darüber hinaus kann die mehrlagige Kanalschicht aufgrund der Gate-Schwingungsvorspannung zu niedrigeren Hysterese-Eigenschaften der Vorrichtung, wie etwa der Kleinsignal-RF-Charakteristiken, verbessert werden. Durch Variieren der Sauerstoffmenge in jeder Schicht kann die Trägerkonzentration auf ähnliche Weise variiert werden. Durch Verringerung der Sauerstoffkonzentration in einer Schicht der mehrlagigen Kanalstruktur kann die Trägerkonzentration erhöht werden. Trägerkonzentrationssteuerung kann ein wichtiger zu Mobilität und Geschwindigkeit der Oxidhalbleitervorrichtung beitragender Faktor sein. Bei abnehmender Größe einer Vorrichtung und der Reduzierung der Größe insgesamt wird jedoch die Kanallänge reduziert, wodurch der Kurzkanaleffekt ausgeprägter werden kann. Die variierende Sauerstoffkonzentration der mehrlagigen Kanalvorrichtungen der Ausführungsform kann durch sekundäre Ionenmassenspektroskopie (SIMS) erfasst und bestätigt werden.
  • Weitere Ausführungsformen enthalten einen Oxidhalbleiterkanal mit einer Trägerkonzentration, die in Übereinstimmung mit einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche des Kanals aus zunimmt. Die Steuerung der Trägerkonzentration eines Oxidhalbleiterkanals ist ein wichtiger Faktor für Mobilität und Geschwindigkeit einer Transistorvorrichtung. Mit zunehmender Reduzierung der Kanallängen wird der Kurzkanaleffekt jedoch ausgeprägter. Bestehende Oxidhalbleitertransistorvorrichtungen sind nicht dazu in der Lage, die Zunahme der hohen Trägerkonzentration für ultraschnelle Geschwindigkeiten vollständig auszunutzen, weil aus der Erzeugung von Sauerstoffleerzellen eine hohe Trägerkonzentration (z.B. über 1018 cm-3) resultieren kann, was in der Erzeugung ungewollter Leitwege in der Kurzkanallänge zwischen den Source- und Drain-Elektroden resultieren kann. Ein oder mehrere Materialien des Oxidhalbleitermaterials, wie etwa Indium, kann bzw. können sich auch auf der Fläche der Kanalschicht absondern, was zu übermäßiger Erzeugung von Sauerstoffleerstellen in der Nähe der Kanalfläche beitragen kann. Dies kann die Vorrichtungszuverlässigkeit beeinträchtigen. Bei niedrigeren Trägerkonzentrationen (z.B. weniger als 1013 cm-3) besteht jedoch eine größere positive Schwellenspannungverschiebung und ein niedrigerer Ion-Strom, was die Leistung der Transistorvorrichtung ebenfalls beeinträchtigen kann.
  • Dementsprechend stellen verschiedene, hierin offenbarte Ausführungsformen eine Kanalschicht mit einer Trägerkonzentration bereit, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche der Kanalschicht zunimmt. In Ausführungsformen kann die Fläche der Kanalschicht in elektrischem Kontakt mit jeweiligen Source- und Drain-Elektroden (z.B. einer Source-Leitung und einer Bit-Leitung) einer Transistorvorrichtung stehen. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der Kanalschicht in einem Bereich zwischen 1 × 1011 cm-3 und 1 × 1021 cm-3 schwanken. In verschiedenen Ausführungsformen kann eine Kanalschicht eine Sauerstoffleerstellenkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der Fläche der Kanalschicht zunimmt. Durch Bereitstellen einer Kanalschicht für eine Transistorvorrichtung mit einer Trägerkonzentration, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche der Kanalschicht zunimmt, kann die Transistorvorrichtung eine geringe positive Schwellenspannungsverschiebung und einen hohen Ion-Strom aufweisen, und sie kann ultraschnelles Treiben ermöglichen, während gleichzeitig die Bildung ungewollter Leitwege durch den Kanal aufgrund des Kurzkanaleffekts vermieden wird. In manchen Anwendungen können Transistoren in einer BEOL-Position gefertigt werden. Durch Fertigung der Transistoren in der BEOL-Position kann bei der BEOL Funktionalität hinzugefügt werden, während wertvoller Chipraum in der FEOL verfügbar gemacht werden kann. Darüber hinaus können Transistoren, die Metalloxidhalbleiter nutzen, eine attraktive Option für BEOL-Integration darstellen, da solche Transistoren bei niedrigen Temperaturen bearbeitet werden können und somit zuvor gefertigte Vorrichtungen nicht beschädigt werden. Während Fertigung von Transistoren in der BEOL die Transistoren vor einer Reihe harscher Bedingungen schützt, können BEOL-Transistoren in der Umgebung während der Bildung anderer BEOL-Vorrichtungen immer noch Gasen ausgesetzt sein. Der BEOL-Transistor kann in der Umgebung beispielsweise Plasma und Luft ausgesetzt sein.
  • 1 ist eine vertikale Querschnittsansicht einer beispielhaften Vorrichtungsstruktur unterer Ebene 100 nach Bildung komplementärer Metaloxidhalbleitertransistoren (CMOS-Transistoren) und Metallverbindungsstrukturen, die in dielektrischen Schichten gebildet sind, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1A ist eine erste beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung vor Bildung eines Array von Speicherstrukturen, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung, veranschaulicht. Die erste beispielhafte Vorrichtungsstruktur unterer Ebene 100 enthält ein Substrat 8, das eine Halbleitermaterialschicht 10 enthält. Das Substrat 8 kann ein Massenhalbleitersubstrat enthalten, wie etwa ein Siliziumsubstrat, in dem sich die Halbleitermaterialschicht durchgängig von einer oberen Fläche des Substrats 8 zu einer Bodenfläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht, die die Halbleitermaterialschicht 10 als eine obere Halbleiterschicht, die über einer vergrabenen Isolatorschicht (wie etwa eine Siliziumoxidschicht) liegt, enthält. Die beispielhafte Struktur kann verschiedene Vorrichtungsbereiche enthalten, die einen Speicher-Array-Bereich 50 umfassen können, in dem anschließend mindestens ein Array von nichtflüchtigen Speicherzellen gebildet werden kann.
  • Das mindesten eine Array nichtflüchtiger Speicherzellen kann beispielsweise dreidimensionale (3D) Speicherstrukturen enthalten, wie jene die unten ausführlicher beschrieben sind. Das mindestens eine Array nichtflüchtiger Speicherzellen kann resistive Direktzugriffsspeicher- (RRAM oder ReRAM), magnetische/magnetoresistive Direktzugriffsspeicher- (MRAM), ferroelektrische Direktzugriffsspeicher- (FeRAM) und Phasenwechselspeicher- (PCM) Vorrichtungen enthalten. Die beispielhafte Struktur kann auch einen peripheren Logikbereich 52 umfassen, in dem anschließend elektrische Verbindungen zwischen jedem Array nichtflüchtiger Speicherzellen und einer peripheren Schaltung, die Feldeffekttransistoren enthält, gebildet werden können. Bereiche des Speicher-Array-Bereichs 50 und des Logikbereichs 52 können zum Bilden diverser Elemente der peripheren Schaltung verwendet werden.
  • Halbleitervorrichtungen, wie etwa Feldeffekttransistoren (FETs), können auf und/oder in der Halbleitermaterialschicht 10 während eines FEOL-Vorgangs gebildet werden. Es können beispielsweise Flachgrabenisolationsstrukturen 12 in einem oberen Abschnitt der Halbleitermaterialschicht 10 durch Bildung von Flachgräben und anschließendem Füllen der Flachgräben mit einem dielektrischen Material, wie etwa Siliziumoxid, gebildet werden. Andere geeignete dielektrische Materialien liegen in dem angedachten Umfang der Offenbarung. Es können verschiedene dotierte Wannen (nicht ausdrücklich gezeigt) in verschiedenen Bereichen des oberen Abschnitts der Halbleitermaterialschicht 10 durch Durchführung maskierter Ionenimplantationsprozesse gebildet werden.
  • Über der oberen Fläche des Substrats 8 können durch Abscheiden und Strukturieren einer dielektrischen Gate-Schicht, einer Gate-Elektrodenschicht und einer dielektrischen Gate-Deckschicht Gate-Strukturen 20 gebildet werden. Jede Gate-Struktur 20 kann einen vertikalen Stapel eines Gate-Dielektrikums 22, eine Gate-Elektrode 24 und ein Gate-Deck-Dielektrikum 28 enthalten, was hierin als ein Gate-Stapel (22, 24, 28) bezeichnet wird. Zum Bilden von Erweiterungsimplantationsbereichen, die Source-Erweiterungsbereiche und Drain-Erweiterungsbereiche umfassen können, können Ionenimplantationsprozesse durchgeführt werden. Um die Gate-Stapel (22, 24, 28) können dielektrische Gate-Abstandshalter 26 gebildet werden. Jede Baugruppe aus einem Gate-Stapel (22, 24, 28) und einem dielektrischen Gate-Abstandshalter 26 konstituiert eine Gate-Struktur 20. Es können zusätzliche Ionenimplantationsprozesse durchgeführt werden, die die Gate-Strukturen 20 als selbstausgerichtete Implantationsmasken zum Bilden tiefer aktiver Bereiche verwenden. Solche tiefen aktiven Bereiche können tiefe Source-Bereiche und tiefe Drain-Bereiche enthalten. Obere Abschnitte der tiefen aktiven Bereiche können mit Abschnitten der Erweiterungsimplantationsbereiche überlappen. Jede Kombination aus einem Erweiterungsimplantationsbereich und einem tiefen aktiven Bereich kann einen aktiven Bereich 14 konstituieren, der in Abhängigkeit von der elektrischen Vorspannung ein Source-Bereich oder ein Drain-Bereich sein kann. Unter jedem Gate-Stapel (22, 24, 28) kann zwischen einem benachbarten Paar aktiver Bereiche 14 ein Halbleiterkanal 15 gebildet werden. Auf der oberen Fläche jedes aktiven Bereichs 14 können Metallhalbleiterlegierungsbereiche 18 gebildet werden. Auf der Halbleitermaterialschicht 10 können Feldeffekttransistoren gebildet werden. Jeder Feldeffekttransistor kann eine Gate-Struktur 20, einen Halbleiterkanal 15, ein Paar aktiver Bereiche 14 (wobei einer als ein Source-Bereich arbeitet und ein anderer als ein Drain-Bereich arbeitet) und optionale Metallhalbleiterlegierungsbereiche 18 enthalten. Auf der Halbleitermaterialschicht 10 können komplementäre Metalloxidhalbleiterschaltungen (CMOS-Schaltungen) 75 bereitgestellt werden, die eine Peripherieschaltung für das bzw. die Array(s) von Transistoren, wie etwa Dünnschichttransistoren, die später zu bilden sind, enthalten können.
  • Anschließend können diverse Strukturen der Verbindungsebene gebildet werden, die vor Bildung eines Array von Feldeffekttransistoren gebildet werden und hierin als untere Strukturen der Verbindungsebene (L0, L1, L2) bezeichnet werden. Falls anschließend ein zweidimensionales Array von Transistoren über zwei Ebenen der Metallleitungen der Verbindungsebene gebildet werden soll, können die unteren Strukturen der Verbindungsebene (L0, L1, L3) eine Struktur der Kontaktebene L0, eine erste Struktur der Verbindungsebene L1 und eine zweite Struktur der Verbindungsebene L2 enthalten. Die Struktur der Kontaktebene L0 kann eine dielektrische Planarisierungsschicht 31A enthalten, die ein planarisierbares dielektrisches Material enthält, wie etwa Siliziumoxid, und verschiedene Kontaktdurchkontaktierungsstrukturen 41V, die einen jeweiligen einen der aktiven Bereiche 14 oder die Gate-Elektroden 24 kontaktieren und innerhalb der dielektrischen Planarisierungsschicht 31A ausgebildet sind. Die erste Struktur der Verbindungsebene L1 enthält eine erste dielektrische Schicht der Verbindungsebene 31B und erste Metallleitungen 41L, die innerhalb der ersten dielektrischen Schicht der Verbindungsebene 31B ausgebildet sind. Die erste dielektrische Schicht der Verbindungsebene 31B wird auch als eine erste dielektrische Schicht der Leitungsebene bezeichnet. Die ersten Metallleitungen 41L können eine jeweilige eine der Kontaktdurchkontaktierungsstrukturen 41V kontaktieren. Die zweite Struktur der Verbindungsebene L2 enthält eine zweite dielektrische Schicht der Verbindungsebene 32, die einen Stapel aus einer ersten dielektrischen Materialschicht der Durchkontaktierungsebene und eine zweite dielektrische Materialschicht der Leitungsebene oder eine dielektrische Materialschicht der Leitungs-und-Durchkontaktierungsebene enthält. In der zweiten dielektrischen Schicht der Verbindungsebene 32 können zweite Metallverbindungsstrukturen der Verbindungsebene (42V, 42L) ausgebildet sein, die erste Metalldurchkontaktierungsstrukturen 42V und zweite Metallleitungen 42L enthalten. Obere Flächen der zweiten Metallleitungen 42L können koplanar mit der oberen Fläche der zweiten dielektrischen Schicht der Verbindungsebene 32 sein.
  • Unter Bezugnahme auf 1B kann in dem Speicher-Array-Bereich 50 über der zweiten Struktur der Verbindungsebene L2 ein Array 95 nichtflüchtiger Zellen und von Selektorvorrichtungen gebildet werden. Die Einzelheiten zu der Struktur und den Verarbeitungsschritten für das Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen werden unten noch ausführlich beschrieben. Während Bildung des Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen kann eine dritte dielektrische Schicht 33 der Verbindungsebene gebildet werden. Die Menge aller Strukturen, die auf Ebene des Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungstransistoren gebildet wird, wird hierin als eine dritte Struktur der Verbindungsebene L3 bezeichnet.
  • Unter Bezugnahme auf 1C können in der dritten dielektrischen Schicht der Verbindungsebene 33 dritte Metallverbindungsstrukturen der Verbindungsebene (43V, 43L) gebildet werden. Die dritten Metallverbindungsstrukturen der Verbindungsebene (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L enthalten. Anschließend können zusätzliche Strukturen der Verbindungsebene gebildet werden, die hierin als obere Strukturen der Verbindungsebene (L4, L5, L6, L7) bezeichnet werden. Die oberen Strukturen der Verbindungsebene (L4, L5, L6, L7) können beispielsweise eine vierte Struktur der Verbindungsebene L4, eine fünfte Struktur der Verbindungsebene L5, eine sechste Struktur der Verbindungsebene L6 und eine siebte Struktur der Verbindungsebene L7 enthalten. Die vierte Struktur der Verbindungsebene L4 kann eine vierte dielektrische Schicht der Verbindungsebene 34 enthalten, in der vierte Metallverbindungsstrukturen (44V, 44L) der Verbindungsebene ausgebildet sind, die dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L enthalten können. Die fünfte Struktur der Verbindungsebene L5 kann eine fünfte dielektrische Schicht der Verbindungsebene 35 enthalten, in der fünfte Metallverbindungsstrukturen der Verbindungsebene (45V, 45L) ausgebildet sind, die vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L enthalten können. Die sechste Struktur der Verbindungsebene L6 kann eine sechste dielektrische Schicht der Verbindungsebene 36 enthalten, in der sechste Metallverbindungsstrukturen der Verbindungsebene (46V, 46L) gebildet sind, die fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L enthalten können. Die siebte Struktur auf Verbindungsebene L7 kann eine siebte dielektrische Schicht der Verbindungsebene 37 enthalten, in der sechste Metalldurchkontaktierungsstrukturen 47V (welche siebte Metallverbindungsstrukturen der Verbindungsebene sind) und Metallbondungspads 47B gebildet sind. Die Metallbondungspads 47B können für Lötbondung (welches C4-Kugelbondung oder Drahtbondung einsetzen kann) ausgelegt sein oder sie können für Metall-zu-Metall-Bondung (wie etwa Kupfer-zu-Kupfer-Bondung) ausgelegt sein.
  • Jede dielektrische Schicht der Verbindungsebene lässt sich als eine dielektrische Schicht (ILD-Schicht) der Verbindungsebene 30 bezeichnen. Jede der Metallverbindungsstrukturen der Verbindungsebene lässt sich als eine Metallverbindungsstruktur 40 bezeichnen. Jede zusammenhängende Kombination aus einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die sich innerhalb derselben Struktur der Verbindungsebene (L2 - L7) befindet, kann sequenziell als zwei verschiedene Strukturen durch Einsatz zwei einzelner Damaszenerprozesse gebildet werden oder sie kann gleichzeitig als eine einheitliche Struktur unter Einsatz eines Doppeldamaszenerprozesses gebildet werden. Jede der Metallverbindungsstrukturen 40 kann eine jeweilige metallische Auskleidung (wie etwa eine Schicht aus TiN, TaN oder WN mit einer Dicke in einem Bereich von 2 nm bis 20 nm) und ein jeweiliges metallisches Füllmaterial (wie etwa W, Cu, Co, Mo, Ru, andere elementare Metalle oder eine Legierung oder eine Kombination davon) enthalten. Andere geeignete Materialien zur Verwendung als eine metallische Auskleidung und als metallisches Füllmaterial liegen in dem angedachten Umfang der Offenbarung. Zwischen vertikal benachbarten Paaren von ILD-Schicht 30 können verschiedene dielektrische Ätzstoppschichten und dielektrische Deckschichten eingefügt werden oder sie können in eine oder mehrere der ILD-Schichten 30 integriert werden.
  • Während die vorliegende Offenbarung unter Heranziehung einer Ausführungsform beschrieben ist, bei der das Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen als eine Komponente einer dritten Struktur der Verbindungsebene L3 gebildet werden kann, werden hierin ausdrücklich auch Ausführungsformen in Erwägung gezogen, bei denen das Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen als Komponenten einer beliebigen anderen Struktur der Verbindungsebene (z.B. L1 - L7) gebildet werden kann. Ferner werden hierin, während die vorliegende Offenbarung unter Heranziehung einer Ausführungsform beschrieben ist, bei der ein Satz von acht Strukturen der Verbindungsebene gebildet wird, auch ausdrücklich Ausführungsformen in Erwägung gezogen, bei denen eine andere Anzahl von Strukturen auf Verbindungsebene verwendet wird. Darüber hinaus werden hierin ausdrücklich Ausführungsformen in Erwägung gezogen, bei denen zwei oder mehr Arrays 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen in mehreren Strukturen der Verbindungsebene in dem Speicher-Array-Bereich 50 bereitgestellt werden können. Während die vorliegende Offenbarung unter Heranziehung einer Ausführungsform beschrieben ist, bei der ein Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen in einer einzelnen Struktur der Verbindungsebene gebildet werden kann, werden hierin auch ausdrücklich Ausführungsformen in Erwägung gezogen, bei denen ein Array 95 nichtflüchtiger Speicherzellen und Selektorvorrichtungen über zwei vertikal angrenzenden Strukturen der Verbindungsebene gebildet werden kann.
  • [0001] Die in 1A veranschaulichte Vorrichtungsstruktur der unteren Ebene 100 kann als eine Grundlage dienen, auf der mindestens ein Dünnschichttransistor der vorliegenden Offenbarung gebildet werden kann. In anderen Ausführungsformen kann anstatt der Vorrichtungsstruktur der unteren Ebene 100 ein eigenständiges Substrat verwendet werden. Während die vorliegende Offenbarung unter Heranziehung einer Ausführungsform beschrieben ist, bei der die Vorrichtungsstruktur der unteren Ebene 100, die vier Metallleitungsebenen enthält, zum Bilden mindestens eines Ausführungsformtransistors darauf verwendet wird, werden hierin auch ausdrücklich Ausführungsformen in Erwägung gezogen, bei denen ein Substrat 100 eine andere Anzahl von Metallleitungsebenen enthält, die in zusätzlichen dielektrischen Schichten gebildet werden können. Die verschiedenen Metallleitungen und Durchkontaktierungen können dazu verwendet werden, um die Ausführungsformtransistoren mit Vorrichtungen zu verbinden, die in der FEOL der Vorrichtungsstruktur der unteren Ebene 100 ausgebildet sind.
  • 2A ist eine Draufsicht auf eine Zwischenstruktur eines Transistors nach dem Abscheiden eines Stapels 101 alternierender leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 104A über einem Substrat 100 (bzw. Vorrichtungsstruktur der unteren Ebene 100), während 2B eine vertikale Querschnittsansicht entlang der Linie A-A' in 2A ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 2C ist eine perspektivische Ansicht der Zwischenstruktur. Wie in 2A veranschaulicht, kann zusätzlich zu der vertikalen Stapelrichtung eine erste horizontale Richtung hd1 und eine zweite horizontale Richtung hd1 definiert werden, um die Beschreibung der folgenden Prozessschritte zu erleichtern. In Ausführungsformen, bei denen der Transistorstapel über einem Substrat 100 abgeschieden wird, kann das Substrat 100 aus einem geeigneten Material hergestellt werden, wie etwa Silizium, einem Komposithalbleiter, Glas oder einem anderen geeigneten Material. Die leitfähigen Schichten 104A - 104D des Stapels 101 können ein metallisches Material enthalten, wie etwa ein leitfähiges metallisches Nitrid (wie etwa TiN, TaN oder WN) oder eine Kombination aus einem leitfähigem metallischen Nitrid und einem elementaren Metall, wie etwa W, Cu, Co, Mo oder Ru. Die leitfähigen Schichten 104A - 104D können durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD) oder einem anderen geeigneten Verfahren gebildet werden.
  • Die dielektrischen Schichten 102A - 102D können Siliziumoxid, Siliziumoxynitrid und/oder ein dielektrisches Material mit niedrigem k-Wert, wie etwa Organosilikatglas, oder ein anderes geeignetes dielektrisches Material enthalten. Die dielektrischen Schichten 102A - 102D können durch CVD, PVD, PECVD, ALD oder ein anderes geeignetes Verfahren gebildet werden.
  • 3 ist eine perspektivische Ansicht der Zwischenstruktur in 1C mit einer darauf ausgebildeten Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 3, kann über der in 2A - 2C veranschaulichten Zwischenstruktur eine Photoresistschicht 106 abgeschieden werden. Die Photoresistschicht 106 kann entweder ein positives oder ein negatives Photoresistmaterial sein. Ein positives Photoresistmaterial ist eine Art von Photoresistmaterial, bei dem der Abschnitt der Photoresistschicht 106, der belichtet wird, in einem Photoresistentwickler löslich wird. Der nicht belichtete Abschnitt der Photoresistschicht 106 bleibt für den Photoresistentwickler unlöslich. Ein negatives Photoresistmaterial ist eine Art von Photoresistmaterial, bei dem der Abschnitt der Photoresistschicht 106, der belichtet wird, für den Photoresistentwickler unlöslich wird. Zum Übertragen der Struktur auf die Photoresistschicht 106 kann der unbelichtete Abschnitt der Photoresistschicht 106 durch den Photoresistentwickler aufgelöst werden.
  • 4 ist eine perspektivische Ansicht der Zwischenstruktur in 2, wobei die Photoresistschicht strukturiert ist, um einen Abschnitt der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freizulegen, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 4 kann die Photoresistschicht 106 strukturiert werden, um einen Abschnitt 105A einer oberen Fläche einer ersten leitfähigen Schicht 104A des Stapels 101 leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 102D freizulegen. In verschiedenen Ausführungsformen weist der freigelegte Abschnitt 105A der oberen Fläche der ersten leitfähigen Schicht 104A eine Streifenform auf, die in der ersten horizontalen Richtung hd2 ausgerichtet ist, wie in 4 veranschaulicht.
  • 5 ist eine perspektivische Ansicht der Zwischenstruktur in 4 mit einer ersten leitfähigen Schicht und einer ersten dielektrischen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten, die unter Verwendung der Photoresistschicht als eine Maske strukturiert wurden, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 5, können die erste leitfähige Schicht 104A und die erste dielektrische Schicht 102A unter der ersten leitfähigen Schicht 104A geätzt werden, um eine Stufe in dem Stapel 101 des Stapels alternierender leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 102D zu bilden. Das Ätzen kann in zwei Schritten durchgeführt werden. In einem ersten Ätzschritt kann die erste leitfähige Schicht 104A selektiv derart geätzt werden, dass das Ätzen an der oberen Fläche der ersten dielektrischen Schicht 102A stoppt. Als nächstes kann die erste dielektrische Schicht 102A selektiv derart geätzt werden, dass das Ätzen an der oberen Fläche der zweiten leitfähigen Schicht 104B in dem Stapel 101 der alternierenden leitfähigen Schichten 104A - 104D und dielektrischen Schichten 102A - 102D stoppt. Wie in 4 veranschaulicht, resultiert Ätzen der freigelegten Abschnitte der ersten dielektrischen Schicht 102A in der Bildung eines freigelegten Abschnitts 105B auf der oberen Fläche der zweiten leitfähigen Schicht 104B. Auf diese Weise kann in dem Stapel 101 der alternierenden leitfähigen Schichten 104A - 104D und dielektrischen Schichten 102A - 1092D eine Stufe gebildet werden, bei der der freigelegte Abschnitt 105B auf der oberen Fläche der zweiten leitfähigen Schicht 104B eine Streifenform aufweist, die in der ersten horizontalen Richtung hd2 ausgerichtet ist, wie in 5 veranschaulicht.
  • 6 ist eine perspektivische Ansicht der Zwischenstruktur in 5, wobei die Photoresistschicht strukturiert ist, um einen zweiten Abschnitt der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freizulegen, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 6, kann die Photoresistschicht 106 erneut strukturiert werden, um einen freigelegten Abschnitt 105A der oberen Fläche der ersten leitfähigen Schicht 104A des Stapels 101 zusätzlich zu dem freigelegten Abschnitt 105B der oberen Fläche der leitfähigen Schicht 104B des Stapels 101 zu bilden. Die in 6 veranschaulichten freigelegten Abschnitte 105A und 105B können jeweils eine Streifenform aufweisen, die in die erste horizontale Richtung hd2 ausgerichtet ist, wie in 6 veranschaulicht.
  • 7 ist eine perspektivische Ansicht einer Zwischenstruktur nach mehreren Strukturierungs- und Ätzschritten zum Bilden einer Treppenstruktur in einem Abschnitt des Stapels alternierender leitfähiger und dielektrischer Schichten gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 7, können die Strukturierungs- und selektiven Ätzprozesse in 4-6 wiederholt werden, bis ein freigelegter Abschnitt 105D der untersten leitfähigen Schicht 104 (z.B. 104D) in dem Stapel 101 leitfähiger Schichten 104 und dielektrischer Schichten 102 freigelegt ist. Da die Photoresistschicht 106 in jedem nachfolgendem Schritt vertieft wird, können alle der freigelegten Schichten gleichzeitig selektiv geätzt werden. Nach Aussparen der Photoresistschicht 106, wie in 6 veranschaulicht, würden die nächsten selektiven Ätzschritte (nicht veranschaulicht) in Entfernung des freigelegten Abschnitts 105A der oberen Fläche der ersten leitfähigen Schicht 104A sowie des freigelegten Abschnitts 105B der oberen Fläche der zweiten leitfähigen Schicht 104B resultieren, wodurch obere Flächen der darunter liegenden dritten dielektrischen Schicht 102C freigelegt würden. Der Prozess kann dann beliebig oft wiederholt werden. Auf diese Weise kann in dem Stapel 101 leitfähiger Schichten 104 und dielektrischer Schichten 102 eine Treppenstruktur 103 gebildet werden. Jede Stufe umfasst einen freigelegten Abschnitt 105A - 105D der oberen Fläche einer leitfähigen Schicht 104A - 104D sowie eine darunter liegende dielektrische Schicht 102A - 102D, die benachbarte leitfähige Schichten 104A - 104D voneinander isoliert. Wie in 7 veranschaulicht, enthält der Stapel 101 alternierender leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 102D vier leitfähige Schichten 104A - 104D und vier dielektrische Schichten 102A - 102D. Dies dient jedoch lediglich der Veranschaulichung. Der Stapel 101 alternierender leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 102D kann weniger Schichten oder mehr Schichten aufweisen, wie etwa 2-64 leitfähige Schichten 104A - 104D und 2-64 dielektrische Schichten 102A - 102D, wie etwa 4 - 32 leitfähige Schichten 104A - 104D und 4 - 32 leitfähige Schichten 102A - 102D.
  • 8 ist eine perspektivische Ansicht der Zwischenstruktur in 7 mit einer intermetallischen dielektrischen Schicht (IMD-Schicht), die über der Zwischenstruktur abgeschieden wird, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 8, kann die verbleibende Photoresistschicht 106 entfernet werden, nachdem die unterste leitfähige Schicht 104 (z.B. 104D) in dem Stapel 101 leitfähiger Schichten 104 und dielektrischer Schichten 102 freigelegt wurde. Entfernung der Photoresistschicht 106 kann durch Veraschen oder Auflösen der Photoresistschicht 106 mit einem Lösungsmittel erreicht werden. Nach Entfernung der Photoresistschicht106 umfasst die obere leitfähige Schicht 104A des Stapels 101 leitfähiger Schichten 104 und dielektrischer Schichten 102 einen verbleibenden Abschnitt 105R, in dem vertikale Transistorsäulen gefertigt werden können, wie unten ausführlicher erläutert. Als nächstes kann die Zwischenstruktur mit einer intermetallischen dielektrischen Schicht (IMD-Schicht) 107 bedeckt werden. Die IMD kann aus Siliziumoxid, Siliziumoxynitrid und/oder einem dielektrischen Material mit niedrigem k-Wert, wie etwa Organosilikatglas, oder einem anderen geeigneten dielektrischen Material hergestellt werden. Die IMD-Schicht 107 kann durch CVD, PVD, PECVD, ALD oder einen anderen geeigneten Prozess abgeschieden werden.
  • 9 ist eine perspektivische Ansicht der Zwischenstruktur in 8 nach einem Planarisierungsprozess, der eine obere Fläche der oberen leitfähigen Schicht des Stapels alternierender leitfähiger und dielektrischer Schichten freilegt, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 9, kann die in 8 gezeigte Zwischenstruktur derart planarisiert werden, dass die IMD-Schicht 107 von dem verbleibenden Abschnitt 105R der Fläche der oberen leitfähigen Schicht 104 entfernt werden kann. Wie in 9 veranschaulicht, verbleibt ein Abschnitt der IMD-Schicht 107 über der Treppenstruktur 103 des Stapels 101 leitfähiger Schichten und dielektrischer Schichten 102. Planarisierung lässt sich durch chemisch-mechanisches Polieren erreichen. Eine obere Fläche der IMD-Schicht 107 kann koplanar mit einer oberen Fläche 105A der obersten leitfähigen Schicht 104 (z.B. 104A) in dem Stapel 101 sein.
  • 10A ist eine perspektivische Ansicht der Zwischenstruktur in 9 nach Abscheidung einer Hartmaskenschicht und einer Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 10B ist eine vertikale Querschnittsansicht durch die Ebene AA' der in 10A veranschaulichten Zwischenstruktur unter Hinzufügung einer Hartmaskenschicht und einer Photoresistschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 9A und 9B, kann eine Hartmaskenschicht 108 über der Fläche der in 9 veranschaulichten Zwischenstruktur abgeschieden werden. Als nächstes kann eine Photoresistschicht 106 über der Hartmaskenschicht 108 abgeschieden werden. Die Hartmaskenschicht 108 kann amorphen Kohlenstoff, Materialien auf Organosiloxanbasis, SiN, SiON oder Kombinationen davon enthalten. Die Hartmaskenschicht 108 kann durch CVD, PECVD, ALD oder jedwedes andere geeignete Verfahren abgeschieden werden. Als nächstes kann eine Photoresistschicht 106 über der Hartmaskenschicht 108 abgeschieden werden.
  • 11 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 10B, wobei die Hartmaskenschicht strukturiert ist und die Photoresistschicht entfernt wurde, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 11 kann die Photoresistschicht 106 strukturiert und verwendet werden, um die Hartmaskenschicht 108 zu strukturieren, Nach Strukturieren der Hartmaskenschicht 108, kann die Photoresistschicht 106 entfernt werden. Wie in 11 veranschaulicht, resultiert Strukturieren der Hartmaskenschicht 108 in freigelegten Abschnitten 108T des verbleibenden Abschnitts 105A der Fläche der oberen leitfähigen Schicht 104. Die freigelegten Abschnitte 108T können allgemein streifenförmig in die erste horizontale Richtung hd1 ausgerichtet sein.
  • 12 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 11 nach Ätzen des Stapels alternierender leitfähiger und dielektrischer Schichten unter Verwendung der strukturierten Hartmaske gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 12, kann der Stapel 101 alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 geätzt werden, bis eine obere Fläche des Substrats 100 freigelegt ist. Ätzen kann in einem einzelnen anisotropen Ätzschritt oder in einer Serie anisotroper Ätzschritte durchgeführt werden. Auf diese Weise können Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102, die durch Gräben 109 getrennt sind, gebildet werden. Wie vorstehend diskutiert, können die alternierenden leitfähigen Schichten 104 und dielektrischen Schichten 102 in einer Serie selektiver Ätzschritte geätzt werden.
  • 13 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 12 nach konformem Abscheiden einer dielektrischen Schicht über der Fläche der in 12 veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 13, kann die Hartmaskenschicht 108 nach Bilden der Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 entfernt werden. Die Hartmaskenschicht 108 kann durch Nassätzen oder Trockenätzen entfernt werden. Als nächstes kann eine dielektrische Schicht 110 konform über der Fläche der in 12 veranschaulichten Zwischenstruktur abgeschieden werden. Das heißt, die dielektrische Schicht 110 kann über den freigelegten oberen Flächen der leitfähigen Schicht 104 in jeder Schiene 101R alternierender leitfähiger Schichten 104 (104A,104B, 104C...) und dielektrischer Schichten 102 (102A, 102B, 102C...), den freigelegten Seitenwandflächen der leitfähigen Schichten 104 und den dielektrischen Schichten 102 in den Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 und der freigelegten oberen Fläche des Substrats 100 abgeschieden werden. Die dielektrische Schicht 110 kann ein dielektrisches Material enthalten. In verschiedenen Ausführungsformen kann die dielektrische Schicht 110 ein dielektrisches Material mit einem hohen k-Wert mit einer dielektrischen Konstante höher als Siliziumoxid (Si02), welches eine dielektrische Konstante k von 3,9 aufweist, enthalten. Beispielhafte dielektrische Materialien mit hohem k-Wert umfassen, sind aber nicht beschränkt auf Hafniumoxid (HfO2), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO), Zirkoniumoxid (Zr02), Titanoxid (TiO2), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) und Tantaloxid (Ta2O5). In manchen Ausführungsformen kann die dielektrische Schicht 110 Siliziumoxid enthalten, wie etwa SiOx/SiNy/SiOx (ONO). In manchen Ausführungsformen kann die dielektrische Schicht 110 ein ferroelektrisches Material enthalten. Andere geeignete Materialien liegen in dem angedachten Umfang der Offenbarung. Die dielektrische Schicht 110 kann aus einer Einzelschicht dielektrischen Materials oder mehreren Schichten dielektrischen Materials, wobei unterschiedliche Schichten unterschiedliche Zusammensetzungen aufweisen, hergestellt werden. Die dielektrische Schicht 110 kann durch CVD, PECVD, ALD, PVD oder ein anderes geeignetes Verfahren hergestellt werden.
  • 14 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 13 nach konformem Abscheiden einer Kanalschicht über der in 13 veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 14 kann über der dielektrischen Schicht 110 eine Kanalschicht 112 konform abgeschieden werden. Wie in 14 veranschaulicht, kann die Kanalschicht 112 in verschiedenen Ausführungsformen eine erste Oxidhalbleiterschicht 112A, eine zweite Oxidhalbleiterschicht 112B und eine dritte Oxidhalbleiterschicht 112C umfassen. In verschiedenen Ausführungsformen kann die erste Oxidhalbleiterschicht 112A eine erste Sauerstoffkonzentration aufweisen, die zweite Oxidhalbleiterschicht 112B kann eine zweite Sauerstoffkonzentration aufweisen und die dritte Oxidhalbleiterschicht 112C kann eine dritte Sauerstoffkonzentration aufweisen. In verschiedenen Ausführungsformen kann die zweite Sauerstoffkonzentration niedriger sein als die erste Sauerstoffkonzentration oder die dritte Sauerstoffkonzentration. In verschiedenen Ausführungsformen können die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration gleich sein.
  • In verschiedenen Ausführungsformen können die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C jeweils InxGayZnzMwO umfassen. M kann ein Metall sein, das aus einer Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht. In verschiedenen Ausführungsformen gilt 0 <(x, y, z) <1. In verschiedenen Ausführungsformen kann das Verhältnis von In:Ga:Zn:M in allen drei Oxidhalbleiterschichten 112A, 112B, 112C gleich sein. Somit können die verschiedenen Schichten von Oxidhalbleitern 112A, 112B, 112C in manchen Ausführungsformen aus dem gleichen Material gebildet werden. In alternativen Ausführungsformen können die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C unterschiedliche Verhältnisse von In:Ga.Zn:M zueinander aufweisen. Ferner kann die dielektrische Schicht, wie in 14 veranschaulicht, neben der ersten Oxidhalbleiterschicht 112A gegenüber der zweiten Oxidhalbleiterschicht 112B angeordnet sein. In manchen Ausführungsformen kann die erste Oxidhalbleiterschicht 112A, obwohl die erste Oxidhalbleiterschicht 112A eine andere Materialzusammensetzung aufweisen kann als die zweite Oxidhalbleiterschicht 112B, die gleiche Zusammensetzung aufweisen wie die dritte Oxidhalbleiterschicht 112C. Durch Variieren der Zusammensetzung der Oxidhalbleiterschichten 112A, 112B und 112C kann die Sauerstoffkonzentration jeder Oxidhalbleiterschicht relativ zueinander verändert werden.
  • In einer Ausführungsform können die Oxidhalbleiterschichten 112A, 112B und 112C unter Verwendung von PVD oder ALD gebildet werden. Während des PVD-Prozesses kann Sauerstoff (02) und Argongas (Ar) in die Abscheidungskammer eingeleitet werden. Durch Steuern der Menge von 02-Gas in der Atmosphäre kann die Trägerkonzentration der Oxidhalbleiterschicht manipuliert werden. Die erste Oxidhalbleiterschicht 112A kann beispielsweise unter Verwendung eines hohen Flussratenverhältnisses von O2 zu der Gesamtflussmenge von Ar und O2 (d.h. O2/Ar + 02) während der Oxidhalbleiterfilmabscheidung abgeschieden werden. Das höhere Verhältnis von Sauerstoff zu Argon gewährleistet einen gewünschten prozentualen Anteil von Sauerstoff in der Umgebung während des Abscheidungsprozesses zum Bilden eines Oxidhalbleiters mit einer niedrigeren Trägerkonzentration. Zum Bilden der ersten Oxidhalbleiterschicht 112A stellt ein Flussratenverhältnis „X“ von O2/(Ar + 02), wobei 0,05< X <1, einen gewünschten prozentualen Anteil von O2 während des Abscheidungsprozesses bereit. Somit kann das Verhältnis, wenn die Flussrate von O2 1 sccm und die Flussrate von Ar 19 sccm ist, beispielsweise 1/(19 + 1) oder 0,05 betragen. In anderen Ausführungsformen kann das Verhältnis, wenn die Atmosphäre überwiegend oder ausschließlich O2 enthält, 1/(0 + 1) oder 1 betragen.
  • Die zweite Oxidhalbleiterschicht 112B kann mit einer höheren Trägerkonzentration gebildet werden als die der ersten Halbleiterschicht 112A. Der Sauerstoffgehalt der zweiten Oxidhalbleiterschicht 112B kann niedriger sein als der der ersten Halbleiterschicht 112A. Das geringere Flussratenverhältnis von O2 zu der Gesamtflussmenge von Ar und O2 (d.h. O2:Ar + O2) gewährleistet einen gewünschten prozentualen Anteil von Sauerstoff in der Umgebung während des Abscheidungsprozesses zum Bilden eines Oxidhalbleiters mit einer höheren Trägerkonzentration. Zum Bilden der zweiten Oxidhalbleiterschicht 112B stellt ein Flussratenverhältnis „Y“ von O2/(Ar + O2), wobei 0< Y<0,05, einen gewünschten prozentualen Anteil von O2 während des Abscheidungsprozesses bereit. Somit kann das Verhältnis der Flussraten, wenn kein O2 in die Abscheidungskammer eingeströmt wird, beispielsweise 0 sein (d.h. 0/Ar + 0 = 0). In anderen Ausführungsformen kann das Verhältnis, wenn die Flussrate von O2 1 sccm ist und die Flussrate von Ar 19 sccm ist, 1/(19 + 1) oder 0,05 betragen. Auf diese Weise kann der Sauerstoffgehalt der zweiten Oxidhalbleiterschicht 112B geringer sein als der Sauerstoffgehalt der ersten Oxidhalbleiterschicht 112A.
  • Die dritte Oxidhalbleiterschicht 112C kann auf eine ähnliche Weise (d.h. unter Verwendung von Flussratenverhältnissen, die zum Bilden verwendet wurde) gebildet werden, wie die erste Oxidhalbleiterschicht 112A. Somit stellt Bilden der dritten Oxidhalbleiterschicht 112C mit einem hohen Verhältnis von Flussraten „X“ von O2/(Ar + O2), wobei 0.05< X<1, einen gewünschten prozentualen Anteil von O2 während des Abscheidungsprozesses bereit. Auf diese Weise können sowohl die erste Oxidhalbleiterschicht 112A als auch die dritte Oxidhalbleiterschicht 112C einen höheren Sauerstoffgehalt aufweisen als die zweite Oxidhalbleiterschicht 112B.
  • Darüber hinaus können die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C in manchen Ausführungsformen eine Zusammensetzung von InxGayZnzMwO aufweisen, wobei das Verhältnis von In:Ga:Zn:M in allen drei Oxidhalbleiterschichten 112A, 112B, 112C das gleiche sein kann.
  • In verschiedenen Ausführungsformen kann die Dicke der zweiten Halbleiterschicht 112B (tb) größer sein als eine kombinierte Dicke der ersten Oxidhalbleiterschicht 112A (ta) und der dritten Oxidhalbleiterschicht 112C ((tc) (z.B. tb ≥ ta + tc). Die Dicke der ersten Oxidhalbleiterschicht 112A (d.h. ta) und der dritten Oxidhalbleiterschicht 112C (d.h. tc) kann in dem Bereich von 1 -10 nm liegen, obwohl auch dickere oder dünnere Dicken für die erste Halbleiterschicht 112A und die dritte Oxidhalbleiterschicht 112C verwendet werden können. Die Dicke der zweiten Oxidhalbleiterschicht 112B (tb) kann in dem Bereich 10 -100 nm liegen, obwohl auch eine dickere oder dünnere zweite Oxidhalbleiterschicht 112B verwendet werden kann. Somit kann das Verhältnis der Dicke der zweiten Oxidhalbleiterschicht 112B (tb) zu entweder der ersten Oxidhalbleiterschicht (ta) oder der dritten Oxidhalbleiterschicht (tc) in einem Bereich von 1:10 bis 1:100 liegen.
  • In verschiedenen Ausführungsformen kann die Trägerkonzentration in der zweiten Oxidhalbleiterschicht 112B größer sein als die der ersten Oxidhalbleiterschicht 112A oder der dritten Oxidhalbleiterschicht 112C. In verschiedenen Ausführungsformen kann die Trägerkonzentration der zweiten Oxidhalbleiterschicht 112B größer sein als eine kombinierte Trägerkonzentration der ersten Oxidhalbleiterschicht 112A und der dritten Oxidhalbleiterschicht 112C. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der ersten Oxidhalbleiterschicht 112A und der dritten Oxidhalbleiterschicht 112C in dem Bereich 1 × 1011 bis 1 × 1014 liegen. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der zweiten Oxidhalbleiterschicht 112B in dem Bereich 1 × 1014 bis 1 × 1020 liegen. Somit kann das Verhältnis der Trägerkonzentration in der zweiten Oxidhalbleiterschicht 112B zu der ersten Oxidhalbleiterschicht und/oder der dritten Oxidhalbleiterschicht in einem Bereich von 1:1 bis 1:109 liegen.
  • In verschiedenen Ausführungsformen können die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C durch PVD oder ALD oder ein anderes geeignetes Verfahren gebildet werden. In verschiedenen Ausführungsformen kann die Kanalschicht 112 derart gebildet werden, dass die erste Oxidhalbleiterschicht 112A und die dritte Oxidhalbleiterschicht 112C unter Verwendung eines höheren O2/Ar + O2 Verhältnisses gebildet werden können als die zweite Oxidhalbleiterschicht 112B. In verschiedenen Ausführungsformen kann die in 14 veranschaulichte Zwischenstruktur getempert werden. Tempern kann bei einer geeigneten Temperatur und mit einer geeigneten Zeit durchgeführt werden, wie etwa in dem Bereich von 800 -1200 °C für Zeiten im Bereich von 0,5 - 4 Std.
  • 15 ist eine vertikale Querschnittsansicht der Zwischenstruktur in 14 nach konformem Abscheiden einer dielektrischen Schicht über der Kanalschicht gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 15 kann über der Kanalschicht 112 eine dielektrische Schicht 114 konform abgeschieden werden. Die dielektrische Schicht 114 kann aus Siliziumoxid, Siliziumoxynitrid und/oder einem dielektrischen Material mit niedrigem k-Wert, wie etwa Organosilikatglas, oder einem anderen geeigneten dielektrischen Material hergestellt werden. Die dielektrische Schicht 114 kann durch CVD, PECVD, PVD, ALD oder einem anderen geeignetem Verfahren gebildet werden. Wie vorstehend diskutiert, können Metalloxidhalbleitermaterialien, die in Transistoren verwendet werden, unter Trägerfallen leiden, die an den Grenzflächen zwischen der Oxidhalbleiterkanalschicht 112 und benachbarten dielektrischen Oxidschichten 110 erzeugt werden. Die Trägerfallen können aufgrund physischer Defekte in der Oxidhalbleiterkanalschicht 112 und/oder den benachbarten Oxidschichten (110, 114) an den Grenzflächen zwischen der Oxidhalbleiterkanalschicht 112 und benachbarten dielektrischen Oxidschichten erzeugt werden, d.h. der dielektrischen Schicht mit hohem k-Wert 110 und der dielektrischen Schicht 114. Als eine Folge der Trägerfallen kann es zu einem Anstieg des Widerstands und der Schwellenspannung (die Spannung, die der Transistor für ein Leiten benötigt) in dem Kanal und einem Absinken eines Drain-Stroms in einem Transistor kommen. Der Anstieg des Widerstands und der Schwellenspannung verschlechtert die Chipleistung über Zeit bis die Schwellen letztlich kollabieren. Ferner können Trägerfallen nützlichere Dotierungsarten durch Kompensation des dominanten Ladungsträgertyps stören, entweder freie Elektronen oder Elektronenlöcher aufheben, je nachdem welche vorherrschend ist. Darüber hinaus können Fallen auf tiefer Ebene (Deep-Level-Traps) die nicht radiative Lebensdauer von Ladungsträgern verkürzen und Rekombination von Minoritätsträgern durch den Shockley-Read-Hall-Prozess (SRH-Prozess) ermöglichen. Verkürzen der nicht radiativen Lebensdauer von Ladungsträgern und Ermöglichung der Rekombination von Minoritätsträgern kann auch nachteilige Auswirkungen auf die Leistung der Halbleitervorrichtung haben.
  • Verschiedene Ausführungsformen der vorliegenden Erfindung stellen eine Kanalschicht 112 bereit, die mit mehreren Subschichten gebildet wird, wobei die zweite Oxidhalbleiterschicht 112B eine niedrigere Sauerstoffkonzentration aufweist als die erste Oxidhalbleiterschicht 112A. Die zweite Oxidhalbleiterschicht 112B kann ferner eine geringere Sauerstoffkonzentration aufweisen als die dritte Oxidhalbleiterschicht 112C. Die variierenden Sauerstoffkonzentrationen der verschiedenen Subschichten sorgen für eine Unterdrückung der Interaktion zwischen der ersten und der dritten Oxidhalbleiterschicht 112A, 112C und der benachbarten Oxidschichten, d.h. der dielektrischen Schicht mit hohem k-Wert 110 und der dielektrischen Schicht 114. Somit werden möglicherweise weniger Ladungsfallen an den Grenzflächen zwischen der Kanalschicht 112 und der dielektrischen Schicht mit hohem k-Wert 110 und der dielektrischen Schicht 114 gebildet, was in einer geringeren Rekombination und in verbesserter Vorrichtungsleistung resultiert.
  • 16 ist eine vertikale Querschnittsansicht der in 15 veranschaulichten Zwischenstruktur nach Tiefgrabenätzen zum Separieren der Kanalschicht gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 16, können die dielektrische Schicht 114 und die Kanalschicht 112 selektiv derart geätzt werden, dass Abschnitte der dielektrischen Schicht 114 und der Kanalschicht 112 in den Boden der Gräben 109 geätzt werden. Selektives Ätzen kann durch Trockenätzen durchgeführt werden, wie etwa durch reaktives Ionenätzen. Auf diese Weise kann die Kanalschicht 112 in eine separate Kanalschicht 112 separiert werden, so dass jede Schiene 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 ihre eigene Kanalschicht 112 separat von einer Kanalschicht 112 einer benachbarten Schiene 101R aufweist. Auf diese Weise können vertikale Transistorsäulen gefertigt werden, wie unten ausführlicher diskutiert.
  • 17 ist eine vertikale Querschnittsansicht der in 16 veranschaulichten Zwischenstruktur nach Füllen der Gräben mit dielektrischem Material gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 17 kann der verbleibende Raum in den Gräben 109, einschließlich der geätzten Abschnitte der dielektrischen Schicht 114 und der Kanalschicht 112, mit zusätzlichem Material für die dielektrische Schicht 114 gefüllt werden.
  • 18A ist eine vertikale Querschnittsansicht der in 17 veranschaulichten Zwischenstruktur nach Durchführen eines Planarisierungsschritts gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 18B ist eine Draufsicht auf die in 18A veranschaulichte Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Planarisierung lässt sich durch chemisch-mechanisches Polieren durchführen. Wie in 18A und 18B veranschaulicht, kann Planarisierung durchgeführt werden bis die oberen Flächen der leitfähigen Schichten 104, der dielektrischen Schicht 110 und der Kanalschicht 112 freigelegt sind und jeweils koplanar mit einer oberen Fläche der dielektrischen Schicht 114 sind. Die leitfähigen Schichten 104 der Schienen 101R bilden Wortleitungen individueller Transistoren, wie unten ausführlicher diskutiert. Zwischen den benachbarten Schienen 101R alternierender leitfähiger Schichten 104A - 104D und dielektrischer Schichten 102A - 102D befinden sich Vorrichtungsschienen 113R, in denen vertikale Transistorsäulen gebildet werden können, wie unten ausführlicher diskutiert.
  • 19 ist eine erweiterte Draufsicht auf die in 18B gezeigte Zwischenvorrichtungsstruktur. Unter Bezugnahme auf 19 können Isolationsgräben 115 zwischen benachbarten vertikalen Vorrichtungssäulen 117 gebildet werden (siehe 23B, 23C). Die Isolationsgräben 115 können durch Bedecken der Fläche der in 18A und 18B veranschaulichten Zwischenstruktur mit einer Photoresistschicht (nicht gezeigt) und Strukturieren der Photoresistschicht zum Freilegen von Flächenabschnitten der Kanalschicht 112 und der dielektrischen Schicht 114 gebildet werden. Als nächstes können die freigelegten Abschnitte der Kanalschicht 112 der dielektrischen Schicht 114 anisotrop zu der Fläche des Substrats 100 herunter geätzt werden. Die Isolationsgräben 115 erstrecken sich zwischen benachbarten dielektrischen Schichten 110. Die Isolationsgräben 115 resultieren in der Bildung vertikaler Säulen von Kanalmaterial, während sie auch zum Bilden einer vertikalen Vorrichtungssäule 117 von Transistoren verwendet werden kann, wie unten ausführlicher diskutiert.
  • 20 ist eine Draufsicht auf die in 19 veranschaulichte Zwischenstruktur nach Bilden von Isolationsstrukturen in den Isolationsgräben gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 20 können die Isolationsgräben 115 mit einem dielektrischen Material zum Bilden von Isolationsstrukturen 116 gefüllt werden. Die Isolationsstrukturen 116 können aus jedwedem geeignetem dielektrischen Material hergestellt werden, wie etwa, aber nicht beschränkt auf Siliziumoxid, Siliziumoxynitrid und/oder einem dielektrischen Material mit niedrigem k-Wert, wie etwa Organosilikatglas, oder Materialien mit hohem k-Wert, wie etwa Hafniumoxid (HfO2), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO), Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafnium-Aluminium-Oxid (HfO2-Al2O3). Die Isolationsstrukturen können durch jedwede geeigneten Verfahren hergestellt werden, wie etwa CVD, PECVD oder ALD.
  • 21 ist eine Draufsicht der 20, die die Bildung der Source-Leitungs-/Bit-Leitungs-Gräben veranschaulicht, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 21, können auf alternierenden Seiten der Isolationsstrukturen 116 Source-Leitungs-/Bit-Leitungs-Gräben 118 gebildet werden. Die Source-Leitungs-/Bit-Leitungs-Gräben 118 erstrecken sich zwischen benachbarten dielektrischen Schichten 110 und vertikal zu der Fläche des Substrats 100. Die Source-Leitungs-/Bit-Leitungs-Gräben 118 können durch Abscheiden und Strukturieren einer Photoresistschicht (nicht gezeigt) über der in 20 veranschaulichten Zwischenstruktur gebildet werden. Die strukturierte Photoresistschicht kann dann als eine Maske für den Ätzschritt verwendet werden. Ätzen kann durch Nassätzen oder Trockenätzen durchgeführt werden.
  • 22 ist eine Draufsicht der 21, die eine Transistorvorrichtung nach Bildung der Source-Leitungen und Bit-Leitungen in den Source-Leitungs-/Bit-Leitungs-Gräben veranschaulicht, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 22 kann leitfähiges Material in den Source-Leitungs-/Bit-Leitungs-Gräben 118 zum Bilden von Source-/Drain-Bereichen 120 abgeschieden werden. Die Source-/Drain-Bereiche 120 können aus einem metallischen Material hergestellt werden, wie etwa einem leitfähigem metallischen Nitrid (wie etwa TiN, TaN oder WN) oder einer Kombination aus einem leitfähigem metallischen Nitrid und einem elementaren Metall, wie etwa W, Cu, Co, Mo oder Ru. Die Source-Leitungen/Bit-Leitungen 120 können durch CVD, PECVD, PVD, ALD oder jedwedem anderen geeignetem Verfahren hergestellt werden. Auf diese Weise kann eine Vielzahl von Transistoren 122 gefertigt werden. Jeder Transistor kann eine Wortleitung 104 umfassen, die als eine Gate-Elektrode dient, eine dielektrische Schicht 110, einen Kanal 112 und Source-/Drain-Bereiche 120. Jeder Kanal 112 kann mehrere Subschichten umfassen, beispielsweise eine erste Oxidhalbleiterschicht 112A, eine zweite Oxidhalbleiterschicht 112B und eine dritte Oxidhalbleiterschicht 112C. Jede Schiene 101R kann Transistoren 122 umfassen, die auf gegenüberliegenden Seiten der Schiene 101R ausgebildet sind, wobei jeder benachbarte Transistor 122 von einem anderen in einer ersten horizontalen Richtung hd1 beabstandet und voneinander durch Isolationsstruktur 116 isoliert sein kann. Darüber hinaus kann jede Schiene 101R zusätzliche Transistoren 122 umfassen, die voneinander in einer vertikalen Richtung beabstandet sind, wobei jeder Transistor 122 von anderen durch jede dielektrische Schicht 102, die zwischen leitfähigen Wortleitungsschichten 104 ausgebildet ist, isoliert sein kann. Somit kann jede Schicht leitfähiger Schichten 104 eine Vielzahl von Transistoren 122 umfassen, die auf Schiene 101R ausgebildet sind.
  • 23A ist eine perspektivische Ansicht der in 22 veranschaulichten integrierten Halbleitervorrichtung 200, wobei die IMD-Schicht 107 (10A) entfernt ist, um die darunter liegenden Einzelheiten zu veranschaulichen. 23B ist eine vertikale Querschnittsansicht durch Linie AA' in 23A. 23C ist eine vertikale Querschnittsansicht durch Linie BB' in 23A. Wie sich in 23A erkennen lässt, können die Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 eine Treppenstruktur 103 aufweisen. Diese Konfiguration ermöglicht einfachen Zugriff auf individuelle Wortleitungen mittels Kontaktdurchkontaktierungsstrukturen (nicht gezeigt), die mit jeder Ebene der Wortleitungen der leitfähigen Schicht 104A - 104D gekoppelt ist. Das heißt, es kann anschließend eine individuelle Kontaktdurchkontaktierungsstruktur gebildet werden, um mit einer individuellen Wortleitung (Stufe) in der Treppe zu verbinden. Zwischen den Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 können sich Schienen 113R befinden, die vertikale Säulen 117 von Oxidhalbleitertransistoren 122 enthalten, wie in Bezug auf 23B und 23C ausführlicher erläutert.
  • Unter Bezugnahme auf 23B und 23C können Transistoren 122A - 122D auf vertikalen Vorrichtungsebenen angeordnet sein, die durch dielektrische Schichten 102A - 102D getrennt sind, wodurch eine vertikale Säule von Oxidhalbleitertransistoren 122A - 122D gebildet wird. Wie in 23B veranschaulicht, erstreckt sich die Kanalschicht 112 in eine vertikale Richtung durch jede Vorrichtungsebene 102A - 102D und kann von den Wortleitungen, d.h. leitfähige Schichten 104A - 104D, durch die dielektrische Schicht mit hohem k-Wert 114 getrennt sein. Somit kann die Kanalschicht 112 als ein gemeinsamer Kanal für alle der Transistoren 122 in der vertikalen Säule von Oxidhalbleitertransistoren 122A - 122D dienen. Wie vorstehend erläutert, können die benachbarten Wortleitungen, d.h. leitfähige Schichten 104A - 104D, voneinander durch dazwischenliegende dielektrische Schichten 102A - 102D getrennt sein.
  • Wie in 23C veranschaulicht, können sich die Source-/Drain-Bereiche 120 in eine vertikale Richtung durch jede Vorrichtungsebene erstrecken. Somit können sich alle Transistoren 122A - 122D in einer vertikalen Säule 117 von Transistoren 122A - 122D eine gemeinsame Drain-Leitung 120 und eine gemeinsame Source-Leitung 120 teilen. Benachbarte vertikale Säulen 117 von Transistoren 122A - 122D können voneinander durch die Isolationsstrukturen 116 getrennt sein.
  • 24A und 24B veranschaulichen eine alternative integrierte Halbleitervorrichtung 300 gemäß verschiedenen Ausführungsformen. 24A ist eine Draufsicht auf die alternative integrierte Halbleitervorrichtung 300, während 24B ein vertikaler Querschnitt durch AA' in 24A ist. Wie in 24B veranschaulicht, weist die alternative integrierte Halbleitervorrichtung 300 zwei Treppenstrukturen 103A und 103B auf. Die vertikalen Säulen von Oxidhalbleitertransistoren 122 befinden sich zwischen den beiden Treppenstrukturen 103. Diese Konfiguration ermöglicht es zusätzlichen Kontaktdurchkontaktierungsstrukturen (nicht gezeigt) die Wortleitungen 104A - 104D zu kontaktieren.
  • 25A ist eine vertikale Querschnittsansicht einer alternativen Konfiguration einer beispielhaften Zwischenstruktur zum Bilden einer Transistorvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 25A kann die alternative Konfiguration der beispielhaften Zwischenstruktur durch konformes Abscheiden einer ersten Kanalschicht 111A über der dielektrischen Schicht 110 in der in 13 veranschaulichten Zwischenstruktur gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung erreicht werden. In verschiedenen Ausführungsformen kann die erste Kanalschicht 111A aus einem Halbleiteroxidmaterial hergestellt sein. In Ausführungsformen kann die erste Kanalschicht 111A aus einem Halbleiteroxidmaterial mit der Formel InxGayZnzMO hergestellt sein, wobei M ein Metall ist, das aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, W, Ce und Sn sowie Kombinationen davon besteht. In verschiedenen Ausführungsformen gilt 0 < x < 1, 0 ≤ y ≤ 1 und 0 ≤ z ≤ 1. Andere Halbleiteroxidmaterialien liegen in dem angedachten Umfang der Offenbarung. Die erste Kanalschicht 111A kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden, einschließlich physikalischer Gasphasenabscheidung (PVD), gepulster Laserabscheidung (PLD), chemische Gasphasenabscheidung (CVD) und Atomlagenabscheidung (ALD). Die erste Kanalschicht 111A kann eine Dicke zwischen 0,1 nm und 50 nm aufweisen, wie etwa zwischen 5 nm und 35 nm.
  • Wiederum unter Bezugnahme auf 25A kann die beispielhafte Zwischenstruktur, die die erste Kanalschicht 111A enthält, nach dem Abscheiden der ersten Kanalschicht 111A einer thermischen Behandlung bei einer erhöhten Temperatur unterzogen werden. In verschiedenen Ausführungsformen kann die thermische Behandlung in einem Vakuum oder in einer Niederdruckumgebung erfolgen. Wie hierin verwendet, bedeutet ein „Vakuum oder eine Niederdruckumgebung“, dass der Gesamtgasdruck in dem Behältnis oder anderweitigem Behälter, das bzw. der die beispielhafte Zwischenstruktur während des thermischen Behandlungsprozesses enthält, gesteuert wird, niedriger als der Umgebungsluftdruck außerhalb des Behältnisses bzw. Behälters zu sein. In verschiedenen Ausführungsformen kann der Druck während der thermischen Behandlung zwischen 10-17 Torr und 760 Torr liegen, wie etwa zwischen 10-9 Torr und 100 Torr. In verschiedenen Ausführungsformen kann der Druck während der thermischen Behandlung zwischen 10-3 Torr und 760 Torr liegen. In Ausführungsformen kann die Temperatur während der thermischen Behandlung höher als Raumtemperatur sein (z.B. > 25 °C, wie etwa ≥ 30 °C) und kann bis zu ~450 °C betragen. In Ausführungsformen kann die thermische Behandlung als ein Tauchtempern oder eine Plasmabehandlung durchgeführt werden. Die thermische Behandlung in einem Vakuum oder einer Niederdruckumgebung kann Trägererzeugung in der ersten Kanalschicht 111A fördern.
  • In verschiedenen Ausführungsformen kann die beispielhafte Zwischenstruktur, die die erste Kanalschicht 111A enthält, thermischer Behandlung bei einer erhöhten Temperatur bei Vorhandensein eines Prozessgases, einschließlich CO, H2, CH4, HBr und Kombinationen davon, unterzogen werden. Andere Gasspezien liegen in dem angedachten Umfang der Offenbarung. Das Prozessgas kann ein Reduktionsgas umfassen, wie etwa CO, um Sauerstoffdesorption aus der ersten Kanalschicht 111A zu fördern. Insbesondere in Ausführungsformen, bei denen CO in dem Prozessgas enthalten ist, kann das CO mit dem Halbleiteroxidmaterial der ersten Kanalschicht 111A gemäß der Formel MO + CO → MO1-x + CO1+x + V0 + e- reagieren, wobei MO Metallsauerstoff und V0 eine Sauerstoffleerstelle ist. Somit kann die Reaktion Desorption von Sauerstoff aus der ersten Kanalschicht 111A sowie einen Anstieg von Sauerstoffleerstellen und Trägerkonzentration der ersten Kanalschicht 111A fördern. Alternativ oder zusätzlich kann das Prozessgas ein Gas auf Wasserstoffbasis enthalten, wie etwa H2, CH4, HBr usw. Die thermische Behandlung bei Vorhandensein eines Gases auf Wasserstoffbasis kann Wasserstoffdotierung des Halbleiteroxidmaterials und einen Anstieg freier Träger in der ersten Kanalschicht 111A fördern.
  • Das Prozessgas kann in das Behältnis oder den anderweitigen Behälter, der die beispielhafte Zwischenstruktur während des thermischen Behandlungsprozesses enthält, eingeleitet werden. In verschiedenen Ausführungsformen kann die thermische Behandlung der beispielhaften Zwischenstruktur, die die erste Kanalschicht 111A enthält, in einer Umgebung durchgeführt werden, die grundsätzlich oder im Wesentlichen frei von Sauerstoffgas (02) ist.
  • 25B ist eine vertikale Querschnittsansicht einer alternativen Konfiguration der beispielhaften Zwischenstruktur, die eine zweite Kanalschicht 111B enthält, die konform über der ersten Kanalschicht 111A abgeschieden wurde, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 25B kann die zweite Kanalschicht 111B aus einem Halbleiteroxidmaterial hergestellt sein. In Ausführungsformen kann die zweite Kanalschicht 111B aus einem Halbleiteroxidmaterial mit der Formel InxGayZnzMO hergestellt sein, wobei M ein Metall ist, das aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, W, Ce und Sn sowie Kombinationen davon besteht. In verschiedenen Ausführungsformen gilt 0 < x < 1, 0 ≤ y ≤ 1 und 0 ≤ z ≤ 1. Andere Halbleiteroxidmaterialien liegen in dem angedachten Umfang der Offenbarung. In verschiedenen Ausführungsformen kann das Verhältnis von In:Ga:Zn:M sowohl in der ersten Kanalschicht 111A als auch der zweiten Kanalschicht 111B gleich sein. Somit können in manchen Ausführungsformen die erste Kanalschicht 111A und die zweite Kanalschicht 111B aus dem gleichen Material gebildet werden. In alternativen Ausführungsformen kann die zweite Kanalschicht 111B aus einem anderen Material gebildet werden als dem Material der ersten Kanalschicht 111A. In verschiedenen Ausführungsformen kann die zweite Kanalschicht 111B aus einem InxGayZnzMO Material gebildet werden, wobei sich die Verhältnisse von In:Ga:Zn.M von den Verhältnissen dieser Elemente in der ersten Kanalschicht 111A unterscheiden.
  • Die zweite Kanalschicht 111B kann unter Verwendung eines geeigneten Abscheidungsprozesses abgeschieden werden, einschließlich physikalischer Gasphasenabscheidung (PVD), gepulster Laserabscheidung (PLD), chemische Gasphasenabscheidung (CVD) und Atomlagenabscheidung (ALD). In manchen Ausführungsformen kann die Menge des O2 Gases in der Atmosphäre derart gesteuert werden, dass sie während der Abscheidung der zweiten Kanalschicht 111B ein höheres Flussratenverhältnis von O2 aufweist als während der Abscheidung der ersten Kanalschicht 111A verwendet wurde. Die zweite Kanalschicht 111B kann eine Dicke zwischen 0,1 nm und 50 nm aufweisen, wie etwa zwischen 5 nm und 35 nm. Die Dicke der zweiten Kanalschicht 111B kann der Dicke der ersten Kanalschicht 111A gleich oder größer als diese sein. In verschiedenen Ausführungsformen können die kombinierten Dicken der ersten Kanalschicht 111A und der zweiten Kanalschicht 111B 50nm oder weniger betragen.
  • In verschiedenen Ausführungsformen kann die beispielhafte Zwischenstruktur, die die in 25B veranschaulichte zweite Kanalschicht 111B enthält, einer thermischen Behandlung bei einer erhöhten Temperatur bei Vorhandensein eines sauerstoffhaltigen Prozessgases unterzogen werden. In verschiedenen Ausführungsformen kann der Druck während der thermischen Behandlung zwischen 10-3 Torr und 760 Torr liegen. In Ausführungsformen kann die Temperatur während der thermischen Behandlung höher als Raumtemperatur sein (z.B. > 25 °C, wie etwa ≥30 °C) und kann bis zu ~450 °C betragen. In Ausführungsformen kann die thermische Behandlung als ein Tauchtempern oder eine Plasmabehandlung durchgeführt werden. Die thermische Behandlung in einer sauerstoffhaltigen Gasumgebung kann eine Verringerung der Trägerkonzentration der zweiten Kanalschicht 111B fördern.
  • Die beispielhafte Zwischenstruktur, die die zweite Kanalschicht 111B enthält, kann einer thermischen Behandlung bei Vorhandensein eines oxidierenden Prozessgases unterzogen werden, das beispielsweise CO2, O2, O3, N2O-basierte Gase und Kombinationen davon umfassen kann. Andere oxidierende Gase liegen in dem angedachten Umfang der Offenbarung. Das oxidierende Gas kann insbesondere mit dem Halbleiteroxidmaterial der zweiten Kanalschicht 111B gemäß der Formel MOy-1, + Vo + e- + O → MOy reagieren, wobei MO ein Metallsauerstoff, O ein Sauerstoffatom aus dem Oxidierungsprozessgas und Vo eine Sauerstoffleerstelle ist. Somit kann die Reaktion eine Reduzierung von Sauerstoffleerstellen in der zweiten Kanalschicht 111B und einen Rückgang der Trägerkonzentration der zweiten Kanalschicht 111B fördern.
  • In verschiedenen Ausführungsformen kann die beispielhafte Zwischenstruktur, die die in 25B veranschaulichte zweite Kanalschicht 111B enthält, ebenfalls getempert werden. Tempern kann bei einer geeigneten Temperatur und mit einer geeigneten Zeitdauer durchgeführt werden, wie etwa in dem Bereich von 800 - 1200 °C für Zeiträume im Bereich von 0,5 - 4 Stunden. In verschiedenen Ausführungsformen kann das Tempern bei Vorhandensein eines sauerstoffhaltigen Gases durchgeführt werden. Dies kann weitere Oxidation des Halbleiteroxidmaterials der zweiten Kanalschicht 111B und eine Verringerung von Sauerstoffleerstellen in der zweiten Kanalschicht 111B fördern.
  • Wiederum unter Bezugnahme auf 25B veranschaulicht der vergrößerte Abschnitt in 25B die erste Kanalschicht 111A und die zweite Kanalschicht 111B über der ersten Kanalschicht 111A, die in Kombination eine Kanalschicht 111 bilden können. Die Kanalschicht 111 kann eine erste Fläche 119 enthalten, die der dielektrischen Schicht 110 zugewandt ist, und eine zweite Fläche 121, die der ersten Fläche 119 gegenüberliegt. Die zweite Fläche 121 der Kanalschicht 111 kann in elektrischem Kontakt mit Source- und Drain-Elektroden (z.B. Source-Leitungen und Bit-Leitungen 120) in der vollständig montierten Transistorvorrichtung stehen. Die Source- und Drain-Elektroden können anschließend gebildet werden, wie vorstehend unter Bezugnahme auf 22 - 24A beschrieben. Die Kanalschicht kann eine Gesamtdicke ttot zwischen der ersten Fläche 119 und der zweiten Fläche 121 aufweisen. Abschnitte der Kanalschicht 111, die näher an der ersten Fläche 119 liegen als an der zweiten Fläche 121, können im Vergleich zu Abschnitten der Kanalschicht 111, die näher an der zweiten Fläche 121 als an der ersten Fläche 119 liegen, relativ sauerstoffarm sein. Dies kann Ergebnis der Prozessbedingungen sein, die zum Bilden der ersten Kanalschicht 111A und der zweiten Kanalschicht 111B verwendet wurden, die die Desorption von Sauerstoff aus dem Material der ersten Kanalschicht 111A und das Diffundieren des Sauerstoffs in das Material der zweiten Kanalschicht 111B fördern können. Dies kann auch die Konzentration von Sauerstoffleerstellen in der ersten Kanalschicht 111A im Vergleich zu der Konzentration von Sauerstoffleerstellen in der zweiten Kanalschicht 111B erhöhen. Durch Steuern der Prozessbedingungen, die beim Bilden der ersten Kanalschicht 111A und der zweiten Kanalschicht 111B verwendet werden, können der Sauerstoffgehalt und die Trägerkonzentration über die gesamte Dicke t der Kanalschicht 111 steuerbar variiert werden.
  • 25C ist ein Diagramm, dass die Trägerkonzentration durch eine Dicke einer Kanalschicht 111 zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 25C, wird die Trägerkonzentration pro Kubikzentimeter für drei unterschiedliche Dicken t1, t2 und tn der in 25B veranschaulichten Kanalschicht 111 abgebildet. Die gestrichelte Linie repräsentiert eine Extrapolation der Trägerkonzentration innerhalb der Kanalschicht 111 zwischen Dicken t1, t2 und tn. Wie in 25C gezeigt, weist die Trägerkonzentration ein Gradientenprofil auf, wobei die höchsten Trägerkonzentrationen am nächsten an der ersten Fläche 119 der Kanalschicht 111 liegen, mit einer schrittweise abnehmenden Trägerkonzentration durch die Dicke der Kanalschicht 111 zwischen der ersten Fläche 119 und der zweiten Fläche 121 der Kanalschicht 111. Anders ausgedrückt, die Trägerkonzentration der Kanalschicht 111 kann in Übereinstimmung mit einem Gradientenprofil als eine Funktion zunehmender Tiefe von der zweiten Fläche 121 der Kanalschicht 111 zunehmen. In Ausführungsformen kann die zweite Fläche 121 der Kanalschicht 111 in elektrischem Kontakt mit jeweiligen Source- und Drain-Elektroden (z.B. einer Source-Leitung und einer Bit-Leitung) einer Transistorvorrichtung stehen. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der Kanalschicht 111 in einem Bereich zwischen 1 × 1011 cm-3 und 1 × 1021 cm-3 schwanken. In Ausführungsformen kann die Trägerkonzentration der Kanalschicht 111 an der zweiten Fläche 121 kleiner als 1 × 1018 cm-3 sein, wie etwa zwischen 1 × 1011 cm-3 und 1 × 1015 cm-3, einschließlich zwischen 1 × 1011 cm-3 und 1 × 1013 cm-3.
  • Darüber hinaus bestätigt Röntgenphotoelektronenspektroskopie (XPS) Tiefenprofilanalyse der Kanalschichten 111 der Ausführungsform, dass das Peak-Verhältnis von Sauerstoffleerstellen in der Kanalschicht 111 durch die Dicke der Kanalschicht 111 zwischen der ersten Fläche 119 und der zweiten Fläche 121 der Kanalschicht 111 schrittweise abnimmt. Somit kann die Sauerstoffleerstellenkonzentration der Kanalschicht 111 gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der zweiten Fläche 121 der Kanalschicht 111 zunehmen.
  • Verschiedene Ausführungsformen der vorliegenden Erfindung stellen eine Kanalschicht mit einer Trägerkonzentration bereit, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche 121 der Kanalschicht 111 zunimmt. In Ausführungsformen kann die Fläche 121 der Kanalschicht 111 in elektrischem Kontakt mit jeweiligen Source- und Drain-Elektroden (z.B. einer Source-Leitung und einer Bit-Leitung) einer Transistorvorrichtung stehen. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der Kanalschicht 111 in einem Bereich zwischen 1 × 1011 cm-3 und 1 × 1021 cm-3 schwanken. In verschiedenen Ausführungsformen kann eine Kanalschicht 111 eine Sauerstoffleerstellenkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der Fläche 121 der Kanalschicht 111 aus zunimmt. Durch Bereitstellen einer Kanalschicht 111 für eine Transistorvorrichtung mit einer Trägerkonzentration, die gemäß einem Gradientenprofil als eine Funktion der zunehmenden Tiefe von einer Fläche 121 der Kanalschicht 111 zunimmt, kann die Transistorvorrichtung eine kleine positive Schwellenspannungsverschiebung und einen hohen Ion-Strom aufweisen, und sie kann ultraschnelles Treiben ermöglichen, während gleichzeitig die Bildung ungewollter Leitwege durch den Kanal aufgrund des Kurzkanaleffekts vermieden wird.
  • Im Anschluss an die Bildung der Kanalschicht 111 können die Verarbeitungsschritte der 15 - 23 zum Bilden einer dielektrischen Schicht 114 über der Kanalschicht 111, des selektiven Ätzens der dielektrischen Schicht 114 und der Kanalschicht 111 zum Trennen der Kanalschicht 111 derart, dass jede Schiene 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102 ihre eigene Kanalschicht 111 separat von einer Kanalschicht 111 einer benachbarten Schiene 101R aufweist, des Füllens der Gräben mit dielektrischem Material 114 und Planarisierens des dielektrischen Materials 114 zum Bilden von Vorrichtungsschienen 113R zwischen benachbarten Schienen 101R alternierender leitfähiger Schichten 104 und dielektrischer Schichten 102, des selektiven Ätzens von Abschnitten der Kanalschicht 111 und des dielektrischen Materials 114 zum Bilden von Isolationsgräben 115 zwischen benachbarten vertikalen Vorrichtungssäulen 117, des Füllens der Isolationsgräben mit dielektrischem Material zum Bilden von Isolationsstrukturen 116, des Bildens von Source-Leitungs- und Bit-Leitungs-Gräben 118 auf alternierenden Seiten der Isolationsstrukturen 116 und des Abscheidens leitfähigen Materials in den Source-Leitungs- und Bit-Leitungs-Gräben 118 zum Bilden von Source-Leitungen 120 und Bit-Leitungen 120, die die zweite Fläche 121 der Kanalschichten 111 zum Bilden von Transistorvorrichtungen 122 kontaktieren, durchgeführt werden.
  • Jede Transistorvorrichtung 122 kann eine Wortleitung 104 enthalten, die als eine Gate-Elektrode dient, eine dielektrische Schicht 110, einen Kanal 111 und Source-/Drain-Elektroden, die eine Fläche 121 des Kanals 111 kontaktieren. Jeder Kanal 111 kann eine Trägerkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der Fläche 121 des Kanals 111 zunimmt.
  • Jede Schiene 101R kann eine Vielzahl von Transistorvorrichtungen 122 enthalten, die auf gegenüberliegenden Seiten der Schiene 101R ausgebildet sind, wobei jede benachbarte Transistorvorrichtung 122 von einer anderen in einer ersten horizontalen Richtung hd1 beabstandet und voneinander durch eine Isolationsstruktur 116 isoliert sein kann. Darüber hinaus kann jede Transistorvorrichtung 122 von einer anderen beabstandet und in einer vertikalen Richtung durch die dielektrischen Schichten 102, die zwischen jeder leitfähigen Wortleitungsschicht 104 ausgebildet sind, isoliert sein. In den alternierenden leitfähigen Schichten 104 und dielektrischen Schichten 102 kann bzw. können eine oder mehrere Treppenstruktur(en) 103, 103A, 103B bereitgestellt werden, um die Bildung elektrischer Kontakte mit jeder der leitfähigen Wortleitungsschichten 104 zu ermöglichen.
  • In manchen Ausführungsformen kann ein Kanal einer Transistorvorrichtung 122 eine Kombination aus einer Kanalschicht 112, die mit mehreren Subschichten gebildet wird, wie vorstehend unter Bezugnahme auf 14 beschrieben, und einer Kanalschicht 111 mit einem gradienten Trägerkonzentrationsprofil, wie vorstehend unter Bezugnahme auf 25A - 25C beschrieben, enthalten. In einer beispielhaften Ausführungsform kann eine erste Oxidhalbleiterschicht 112A beispielsweise unter Verwendung eines hohen Flussratenverhältnisses von O2 zu der Gesamtflussmenge von Ar und O2 (d.h. O2/Ar + O2) während der Oxidhalbleiterfilmabscheidung abgeschieden werden. Das höhere Verhältnis von Sauerstoff zu Argon gewährleistet einen gewünschten prozentualen Anteil von Sauerstoff in der Umgebung während des Abscheidungsprozesses zum Bilden eines Oxidhalbleiters mit einer niedrigeren Trägerkonzentration. Zum Bilden der ersten Oxidhalbleiterschicht 112A stellt ein Flussratenverhältnis „X“ von 02/(Ar + 02), wobei 0,05 < X <1, einen gewünschten prozentualen Anteil von O2 während des Abscheidungsprozesses bereit. Somit kann das Verhältnis, wenn die Flussrate von O2 1 sccm und die Flussrate von Ar 19 sccm ist, beispielsweise 1/(19 + 1) oder 0,05 betragen. In anderen Ausführungsformen kann das Verhältnis, wenn die Atmosphäre überwiegend oder ausschließlich O2 enthält, 1/(0 + 1) oder 1 betragen.
  • Über der ersten Oxidhalbleiterschicht 112A kann eine zweite Oxidhalbleiterschicht 112B gebildet werden. Die zweite Oxidhalbleiterschicht kann eine höhere Trägerkonzentration aufweisen als die erste Oxidhalbleiterschicht 112A. Der Sauerstoffgehalt der zweiten Oxidhalbleiterschicht 112B kann niedriger sein als der der ersten Halbleiterschicht 112A. In Ausführungsformen gewährleistet ein geringeres Flussratenverhältnis von O2 zu der Gesamtflussmenge von Ar und O2 (d.h. 02:Ar + 02) einen gewünschten prozentualen Anteil von Sauerstoff in der Umgebung während des Abscheidungsprozesses zum Bilden eines Oxidhalbleiters mit einer höheren Trägerkonzentration. Zum Bilden der zweiten Oxidhalbleiterschicht 112B kann ein Flussratenverhältnis „Y“ von O2(Ar + 02), wobei 0< Y < 0,05, verwendet werden, um einen gewünschten prozentualen Anteil von O2 während des Abscheidungsprozesses bereitzustellen. Somit kann das Verhältnis der Flussraten, wenn kein O2 in die Abscheidungskammer eingeströmt wird, beispielsweise 0 sein (d.h. 0/Ar + 0 = 0). In anderen Ausführungsformen kann das Verhältnis, wenn die Flussrate von O2 1 sccm ist und die Flussrate von Ar 19 sccm ist, 1/(19 + 1) oder 0,05 betragen. Auf diese Weise kann der Sauerstoffgehalt der zweiten Oxidhalbleiterschicht 112B geringer sein als der Sauerstoffgehalt der ersten Oxidhalbleiterschicht 112A.
  • Die zweite Oxidhalbleiterschicht 112B kann dann einer thermischen Behandlung bei einer erhöhten Temperatur unterzogen werden, um die Desorption von Sauerstoff aus der zweiten Oxidhalbleiterschicht 112B zu fördern, wie vorstehend unter Bezugnahme auf 25A beschrieben. In verschiedenen Ausführungsformen kann die thermische Behandlung in einem Vakuum oder einer Niederdruckumgebung erfolgen und sie kann optional bei Vorhandensein eines Prozessgases, wie etwa CO, H2, CH4, HBr und Kombinationen davon, durchgeführt werden, um die Desorption von Sauerstoff aus der zweiten Oxidhalbleiterschicht 112B und die Erzeugung von Sauerstoffleerstellen in der zweiten Oxidhalbleiterschicht 112B weiter zu fördern. Die thermische Behandlung kann in einer Umgebung durchgeführt werden, die grundsätzlich oder im Wesentlichen frei von Sauerstoffgas (O2) ist.
  • Über der zweiten Oxidhalbleiterschicht 112B kann eine dritte Oxidhalbleiterschicht 112C gebildet werden. In manchen Ausführungsformen kann die Menge von O2-Gas in der Atmosphäre derart gesteuert werden, dass sie während der Abscheidung der dritten Oxidhalbleiterschicht 112C ein höheres Flussratenverhältnis von O2 aufweist als während der Abscheidung der zweiten Oxidhalbleiterschicht 112B verwendet wurde. In Ausführungsformen kann die dritte Oxidhalbleiterschicht 112C auf eine ähnliche Weise (d.h. unter Verwendung von Flussratenverhältnissen, die zum Bilden verwendet wurden) gebildet werden, wie die erste Oxidhalbleiterschicht 112A. Alternativ kann die dritte Oxidhalbleiterschicht 112C unter Verwendung von Flussratenverhältnissen gebildet werden, die jenen ähnlich sind, die zum Bilden der zweiten Oxidhalbleiterschicht 112B verwendet wurden. In manchen Ausführungsformen kann das Flussratenverhältnis, das zum Bilden der dritten Oxidhalbleiterschicht 112C verwendet wird, den Flussratenverhältnissen, die zum Bilden der ersten Oxidhalbleiterschicht 112A und der zweiten Oxidhalbleiterschicht 112B verwendet wurden, unähnlich sein.
  • Nach der Abscheidung der dritten Oxidhalbleiterschicht 112C kann die Zwischenstruktur getempert werden, optional bei Vorhandensein eines sauerstoffhaltigen Gases, was die dritte Oxidhalbleiterschicht 112C weiter oxidieren kann. Die Prozessbedingungen, die zum Bilden der zweiten Oxidhalbleiterschicht 112B und der dritten Oxidhalbleiterschicht 112C verwendet werden, können die Desorption von Sauerstoff aus der zweiten Oxidhalbleiterschicht 112B und das Diffundieren des Sauerstoffs in die dritte Oxidhalbleiterschicht 112C (und optional auch in die erste Oxidhalbleiterschicht 112C) fördern und außerdem die Konzentration von Sauerstoffleerstellen in der zweiten Oxidhalbleiterschicht 112B im Vergleich zu der Konzentration von Sauerstoffleerstellen in der ersten und der dritten Oxidhalbleiterschicht 112A und 112C erhöhen.
  • Eine Kanalschicht 112, die mit mehreren Subschichten 112A, 112B und 112C gebildet wurde, wie vorstehend beschrieben, kann eine Trägerkonzentration aufweisen, die anfänglich gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer ersten Fläche der Kanalschicht 112 (die einer oberen Fläche der dritten Oxidhalbleiterschicht 112C entspricht) zunimmt, gefolgt von einem Rückgang der Trägerkonzentration in Nähe einer zweiten Fläche der Kanalschicht 112 (die der unteren Fläche der ersten Oxidhalbleiterschicht 112A entspricht). Auf ähnliche Weise kann die Sauerstoffleerstellenkonzentration der Kanalschicht 112 gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der ersten Fläche zunehmen und die Sauerstoffleerstellenkonzentration kann dann in Nähe der zweiten Fläche abnehmen. Dementsprechend kann die Kanalschicht 112 verhindern, dass sich ungewollte Leitwege aufgrund des Kurzkanaleffekts zwischen den Source- und Drain-Elektroden bilden, während zusätzlich weniger Ladungsfallen an der Grenzfläche zwischen der Kanalschicht 112 und der dielektrischen Schicht mit hohem k-Wert 110 gebildet werden können, was in geringerer Rekombination und verbesserter Vorrichtungsleistung resultiert.
  • 26 ist eine vertikale Querschnittsansicht einer anderen beispielhaften Struktur einer Transistorvorrichtung 222 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Transistorvorrichtung 222 kann über einer Trägerstruktur gebildet werden, die ein Substrat oder eine Vorrichtungsstruktur unterer Ebene 100 sein kann, wie in 1A - 1C gezeigt. Unter Bezugnahme auf 26 kann die Transistorvorrichtung 222 eine Wortleitung 204 enthalten, die aus einem leitfähigem Material hergestellt ist, wie etwa einem Metall (z.B. W, Cu, Co, Mo, Ru usw.), einem leitfähigem metallischen Nitrid (z.B. TiN, TaN oder WN) oder verschiedenen Kombinationen leitfähiger Materialien. Die Wortleitung 204 kann als eine Gate-Elektrode für die Transistorvorrichtung 222 arbeiten.
  • Über der Wortleitung 204 kann eine dielektrische Schicht 210 angeordnet werden. Die dielektrische Schicht 210 kann beispielsweise Hafniumoxid (HfO2), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO), Zirkoniumoxid (Zr02), Titanoxid (Ti02), Hafnium-Lanthan-Oxid (HfLaO), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) und Tantaloxid (Ta2O5) oder Kombinationen davon umfassen. In manchen Ausführungsformen kann die dielektrische Schicht 210 SiOx/SiNy/SiOx (ONO), Ferroelektrika oder eine andere Speicherschicht umfassen.
  • Wiederum unter Bezugnahme auf 26 kann über der dielektrischen Schicht 210 eine Kanalschicht 212 angeordnet werden. Die Kanalschicht 212 kann ein Oxidhalbleitermaterial, wie etwa InxGayZnzMO umfassen, wobei M ein Metall ist, das aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, W, Ce und Sn sowie Kombinationen davon besteht. In verschiedenen Ausführungsformen gilt 0 < x < 1, 0 ≤ y ≤ 1 und 0 ≤ z ≤ 1.
  • Die Kanalschicht 212 kann eine Kanalschicht enthalten, die mit mehreren Subschichten gebildet ist, wie etwa Kanalschicht 112, die vorstehend unter Bezugnahme auf 14 beschrieben wurde. Die Kanalschicht 212 kann insbesondere eine erste Oxidhalbleiterschicht 112A über der Schicht mit hohem k-Wert 210 mit einer ersten Sauerstoffkonzentration enthalten, eine zweite Oxidhalbleiterschicht 112B über der ersten Oxidhalbleiterschicht 112A mit einer zweiten Sauerstoffkonzentration und eine dritte Oxidhalbleiterschicht 112C über der zweiten Oxidhalbleiterschicht 112B mit einer dritten Sauerstoffkonzentration, wobei die Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht 112B geringer ist als die Sauerstoffkonzentration der ersten Oxidhalbleiterschicht 112A und der dritten Oxidhalbleiterschicht 112C. Die zweite Oxidhalbleiterschicht 112B kann eine höhere Trägerkonzentration aufweisen als die erste Oxidhalbleiterschicht 112A und die dritte Oxidhalbleiterschicht 112C. Somit kann die Kanalschicht 212 in verschiedenen Ausführungsformen eine niedrigere Trägerkonzentration in Nähe einer unteren Fläche 224 der Kanalschicht 212 (d.h. an einer Grenzfläche zwischen der Kanalschicht 212 und der dielektrischen Schicht 210) aufweisen und eine niedrigere Trägerkonzentration in Nähe einer oberen Fläche 226 der Kanalschicht 212 (d.h. an einer Grenzfläche zwischen der Kanalschicht 212, einer Deckschicht 207 und der Source- und Drain-Elektroden 220, 221) als die Trägerkonzentration in einem mittleren Abschnitt 228 der Kanalschicht 212 zwischen der unteren Fläche 224 und der oberen Fläche 226.
  • Alternativ oder zusätzlich kann die Kanalschicht 212 eine Kanalschicht mit einem Gradiententrägerkonzentrationsprofil enthalten, wie etwa Kanalschicht 111, die vorstehend unter Bezugnahme auf 25A - 25C beschrieben wurde. Die Kanalschicht 212 kann insbesondere eine Trägerkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der oberen Fläche 226 der Kanalschicht 212 zunimmt. Die Kanalschicht 112 kann auch eine Sauerstoffleerstellenkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der oberen Fläche 226 der Kanalschicht 212 abnimmt. Somit kann die Kanalschicht 212 in verschiedenen Ausführungsformen eine niedrigere Trägerkonzentration in Nähe einer oberen Fläche 226 der Kanalschicht 212 (d.h. an einer Grenzfläche zwischen der Kanalschicht 212, der Deckschicht 207 und den Source- und Drain-Elektroden 220, 221) aufweisen als die Trägerkonzentration in dem mittleren Abschnitt 228 der Kanalschicht 212.
  • Wiederum unter Bezugnahme auf 26 kann eine Deckschicht 207 über der oberen Fläche 226 der Kanalschicht 212 angeordnet sein. Die Deckschicht 207 kann ein geeignetes dielektrisches Material enthalten, wie etwa Siliziumoxid (SiO), Siliziumnitrid (SiN) oder ein Material mit hohem k-Wert, wie etwa Aluminiumoxid (Al2O3). Andere geeignete dielektrische Materialien liegen in dem angedachten Umfang der Offenbarung.
  • Die Transistorvorrichtung 222 kann auch eine Source-Leitung 220 und eine Bit-Leitung 221 enthalten, die sich durch Öffnungen in der Deckschicht 207 erstrecken und die obere Fläche 226 der Kanalschicht 212 kontaktieren. Die Source-Leitung 220 und die Bit-Leitung 221 können aus einem leitfähigen Material hergestellt sein, wie etwa einem Metall (z.B. W, Cu, Co, Mo, Ru usw.), einem leitfähigem metallischen Nitrid (z.B. TiN, TaN oder WN) oder verschiedenen Kombinationen leitfähiger Materialien. Die Source-Leitung 220 kann als eine Source-Elektrode für die Transistorvorrichtung 222 dienen und die Bit-Leitung 221 kann als eine Drain-Elektrode für die Transistorvorrichtung 222 dienen. Die Source-Leitung 220 und die Bit-Leitung 221 können seitlich voneinander beabstandet sein und die Deckschicht 207 kann sich über die obere Fläche 226 der Kanalschicht 212 zwischen der Source-Leitung 220 und der Bit-Leitung 221 erstrecken. Der Abstand zwischen der Source-Leitung 220 und der Bit-Leitung 221 definiert die effektive Kanallänge L der Transistorvorrichtung 222. In verschiedenen Ausführungsformen kann die effektive Kanallänge L der Transistorvorrichtung 222 in einem Bereich von 5 nm bis 500 nm liegen. In Ausführungsformen kann die relativ niedrige Trägerkonzentration der Kanalschicht 212 in Nähe der oberen Fläche 226 der Kanalschicht 212 verhindern, dass sich Leitwege durch die Kanalschicht 212 zwischen der Source-Leitung 220 und der Bit-Leitung 221 aufgrund des Kurzkanaleffekts bilden, und sie kann auch die Bildung von Ladungsfallen an der Grenzfläche zwischen der Kanalschicht 112 und der Deckschicht 207 einschränken.
  • Ein dielektrisches Material 214, das ein dielektrisches Zwischenschichtmaterial (ILD-Material) sein kann, wie etwa Siliziumoxid, Siliziumoxynitrid und/oder ein dielektrisches Material mit niedrigem k-Wert, wie etwa Organosilikatglas, oder ein anderes geeignetes dielektrisches Material kann über der oberen Fläche der Deckschicht 207, über den lateralen Seitenflächen der Deckschicht 207 und der Kanalschicht 212 und über der freigelegten oberen Fläche der dielektrischen Schicht 210 angeordnet sein. Das dielektrische Material 214 kann Abschnitte der Source-Leitung 220 und Bit-Leitung 221 lateral umgeben.
  • In verschiedenen Ausführungsformen kann eine Transistorvorrichtung 222, wie in 26 gezeigt, durch Abscheiden einer durchgängigen Kanalschicht und einer durchgängigen Deckschicht über der dielektrischen Schicht 201, Bilden einer strukturierten Maske über mindestens einem Bereich der durchgängigen Deckschicht unter Verwendung von Lithographieprozessen und Ätzen der verbleibenden unmaskierten Abschnitte der durchgängigen Deckschicht und der durchgängigen Kanalschicht zum Bereitstellen einer strukturierten Kanalschicht 212 und einer strukturierten Deckschicht 207 über der dielektrischen Schicht 201 gefertigt werden. Dann kann das dielektrische Material 214 über der oberen Fläche der strukturierten Deckschicht 207, über den lateralen Seitenflächen der strukturierten Deckschicht 207 und der strukturierten Kanalschicht 212 und über der freigelegten oberen Fläche der dielektrischen Schicht 210 unter Verwendung eines geeigneten Abscheidungsverfahrens, wie etwa durch CVD, PVD, PECVD, ALD usw. abgeschieden werden. Über dem dielektrischen Material 214 kann eine strukturierte Maske unter Verwendung eines lithographischen Prozesses gebildet werden und die unmaskierten Abschnitte des dielektrischen Materials 214 können geätzt werden, um Öffnungen durch das dielektrische Material 214 und die Deckschicht 207 zu bilden, wobei Abschnitte der oberen Fläche 226 der Kanalschicht 212 in den Bodenflächen der Öffnungen freigelegt werden können. Dann kann ein leitfähiges Material in den Öffnungen abgeschieden und optional planarisiert werden, um jeweils eine Source-Leitung 220 und eine Bit-Bitleitung 221 zu bilden, die die obere Fläche 226 der Kanalschicht 212 elektrisch kontaktieren.
  • Obwohl die in 26 gezeigte Transistorvorrichtung 222 ein Bottom-Gate- bzw. ein Back-Gate-Transistor ist, bei dem die Gate-Elektrode (d.h. Wortleitung 204) unter einer unteren Fläche 224 der Kanalschicht 212 angeordnet ist, kann die Transistorvorrichtung 222 in alternativen Ausführungsformen ein Top-Gate-Transistor sein, bei dem eine strukturierte dielektrische Schicht 210 und eine strukturierte Gate-Elektrode (d.h. Wortleitung 205) über der oberen Fläche 226 der Kanalschicht 212 zwischen der Source-Leitung 220 und der Bit-Leitung 221 angeordnet sein können.
  • 27 veranschaulicht ein Ausführungsformverfahren 400 zum Bilden eines Ausführungsform-Oxidhalbleitertransistors (122, 222). Unter Bezugnahme auf 27 umfasst das Verfahren 400 einen Schritt 402 des Abscheidens einer Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 404 umfasst das Verfahren Abscheiden einer dielektrischen Schicht (110, 210) in Kontakt mit der Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 406 umfasst das Verfahren Abscheiden einer Kanalschicht (112, 212) in Kontakt mit der dielektrischen Schicht 110, wobei Abscheiden der Kanalschicht (112, 212) den Schritt des Abscheidens einer ersten Oxidhalbleiterschicht 112A umfasst, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht; und 0 <(x, y, z) <1. Unter Bezugnahme auf Schritt 408 umfasst der Schritt des Abscheidens einer Kanalschicht (112, 212) ferner Abscheiden einer zweiten Oxidhalbleiterschicht 112B, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, wobei sich eine Zusammensetzung der zweiten Oxidhalbleiterschicht 112B von einer Zusammensetzung der ersten Oxidhalbleiterschicht 112A unterscheidet. Unter Bezugnahme auf Schritt 410 umfasst der Schritt des Abscheidens einer Kanalschicht (112, 212) ferner Abscheiden einer dritten Oxidhalbleiterschicht 112C, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, wobei sich eine Zusammensetzung der dritten Oxidhalbleiterschicht 112C von der Zusammensetzung der zweiten Oxidhalbleiterschicht 112B unterscheidet. Unter Bezugnahme auf Schritt 412 umfasst das Verfahren ferner den Schritt des Bildens von Source-/Drain-Leitungen (120, 220, 221) in Kontakt mit der Kanalschicht (112, 212). In einem Ausführungsformverfahren 400 resultieren die Zusammensetzungen der ersten Oxidhalbleiterschicht 112A und der zweiten Oxidhalbleiterschicht 112B darin, dass eine zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht geringer ist als eine erste Sauerstoffkonzentration der ersten Oxidhalbleiterschicht.
  • 28 veranschaulicht ein alternatives Ausführungsformverfahren 500 zum Bilden eines Ausführungsform-Oxidhalbleitertransistors (122, 222). Unter Bezugnahme auf 28 umfasst das Verfahren den Schritt 502 des Abscheidens einer Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 504 umfasst das Verfahren Abscheiden einer dielektrischen Schicht (110, 210) in Kontakt mit der Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 506 umfasst das Verfahren Abscheiden einer Kanalschicht (112, 212) in Kontakt mit der dielektrischen Schicht (110, 210), wobei Abscheiden der Kanalschicht (112, 212) den Schritt des Abscheidens einer ersten Oxidhalbleiterschicht 112A in einer Umgebung mit hohem Flussratenverhältnis von O2 zu Ar + O2 umfasst. Unter Bezugnahme auf Schritt 508 umfasst der Schritt des Abscheidens einer Kanalschicht (112, 212) ferner Abscheiden einer zweiten Oxidhalbleiterschicht 112B in einer Umgebung mit einem niedrigem Verhältnis O2/Ar + O2 Unter Bezugnahme auf Schritt 510 umfasst der Schritt des Abscheidens einer Kanalschicht (112, 212) ferner Abscheiden einer dritten Oxidhalbleiterschicht 112C in einer Umgebung mit hohem O2/Ar + O2 Verhältnis. Unter Bezugnahme auf Schritt 512 umfasst das Verfahren ferner den Schritt des Bildens von Source-/Drain-Leitungen (120, 220, 221) in Kontakt mit der Kanalschicht (112, 212). In einem Ausführungsformverfahren 500 ist eine resultierende erste Sauerstoffkonzentration der ersten Oxidhalbleiterschicht 112A höher als eine zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht 112B.
  • 29 veranschaulicht ein alternatives Ausführungsformverfahren 600 zum Bilden eines Ausführungsform-Oxidhalbleitertransistors (122, 222). Unter Bezugnahme auf 29 umfasst das Verfahren den Schritt 602 des Abscheidens einer Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 604 umfasst das Verfahren Abscheiden einer dielektrischen Schicht (110, 210) in Kontakt mit der Gate-Elektrode (104, 204). Unter Bezugnahme auf Schritt 606 umfasst das Verfahren Abscheiden einer ersten Schicht eines Oxidhalbleitermaterials 111A. Unter Bezugnahme auf Schritt 608 umfasst das Verfahren ferner Durchführen einer thermischen Behandlung der ersten Schichte eines Oxidhalbleitermaterials 111A in einem Vakuum oder einer Niederdruckumgebung. Unter Bezugnahme auf Schritt 610 umfasst das Verfahren ferner Abscheiden einer zweiten Schicht eines Oxidhalbleitermaterials 111B über der ersten Schicht 111A zum Bereitstellen einer Kanalschicht (111, 212) mit einer Trägerkonzentration, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche (121, 226) der Kanalschicht (111, 212) zunimmt. Unter Bezugnahme auf Schritt 612 umfasst das Verfahren ferner den Schritt des Bildens von Source-/Drain-Leitungen (120, 220, 221) über der Fläche (121, 226) der Kanalschicht (111, 212).
  • In manchen Anwendungen stellen die diversen hierin offenbarten Ausführungsformen eine mehrlagige Kanalschicht mit unterschiedlichen Sauerstoffgehalten bereit, was Grenzflächen-Trägerfallen durch Unterdrücken der Interaktion zwischen der Oxidhalbleiterkanalschicht und benachbarten dielektrischen Oxidschichten reduziert. Darüber hinaus kann die mehrlagige Kanalschicht aufgrund der Gate-Schwingungsvorspannung zu niedrigeren Hysterese-Eigenschaften der Vorrichtung, wie etwa die Kleinsignal-RF-Charakteristiken, verbessert werden. Ein weiterer Vorteil der mehrlagigen Kanalschicht mit unterschiedlichen Sauerstoffgehalten ist, dass die Sauerstoffkonzentration durch Sekundärionenmassenspektroskopie (SIMS) erfasst und bestätigt werden kann.
  • In manchen Anwendungen stellen die verschiedenen, hierin offenbarten Ausführungsformen eine Kanalschicht mit einer Trägerkonzentration bereit, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche der Kanalschicht aus zunimmt. In Ausführungsformen kann die Fläche der Kanalschicht in elektrischem Kontakt mit jeweiligen Source- und Drain-Elektroden (z.B. einer Source-Leitung und einer Bit-Leitung) einer Transistorvorrichtung stehen. In verschiedenen Ausführungsformen kann die Trägerkonzentration in der Kanalschicht in einem Bereich zwischen 1 × 1011 cm-3 und 1 × 1021 cm-3 schwanken. In verschiedenen Ausführungsformen kann die Kanalschicht eine Sauerstoffleerstellenkonzentration aufweisen, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von der Fläche der Kanalschicht zunimmt. Durch Bereitstellen einer Kanalschicht für eine Transistorvorrichtung mit einer Trägerkonzentration, die gemäß einem Gradientenprofil als eine Funktion zunehmender Tiefe von einer Fläche der Kanalschicht zunimmt, kann die Transistorvorrichtung eine hohe Leistung bereitstellen, während gleichzeitig die Bildung ungewollter Leitwege durch den Kanal aufgrund des Kurzkanaleffekts vermieden wird.
  • Unter Bezugnahme auf alle Zeichnungen und gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung wird ein Transistor (122, 222) bereitgestellt, wobei der Transistor (122, 222) eine Gate-Elektrode (104, 204), eine dielektrische Schicht (110, 210), Source- und Drain-Elektroden (120, 220, 221) und eine Kanalschicht (112, 111, 226) mit einer oberen Fläche (121, 226), einer unteren Fläche (119, 224) und einem mittleren Abschnitt (112B, 228) zwischen der oberen Fläche (121, 226) und der unteren Fläche (119, 224) enthält, wobei die Source- und Drain-Elektroden (120, 220, 221) die obere Fläche (121, 226) der Kanalschicht (112, 111, 226) elektrische kontaktierten und die Kanalschicht (112, 111, 226) eine erste Trägerkonzentration in Nähe der oberen Fläche der Kanalschicht (112, 111, 226) aufweist und eine zweite Trägerkonzentration in dem mittleren Abschnitt (112B, 228) der Kanalschicht (112, 111, 226) und die erste Trägerkonzentration geringer ist als die zweite Trägerkonzentration.
  • In einer Ausführungsform weist die Kanalschicht (112, 226) eine dritte Trägerkonzentration in Nähe der unteren Fläche (119, 224) der Kanalschicht (112, 111, 226) auf und die dritte Trägerkonzentration ist geringer als die zweite Trägerkonzentration.
  • In einer anderen Ausführungsform umfasst die Kanalschicht (112, 226) eine erste Oxidhalbleiterschicht 112A mit einer ersten Sauerstoffkonzentration, eine zweite Oxidhalbleiterschicht 112B mit einer zweiten Sauerstoffkonzentration und eine dritte Oxidhalbleiterschicht 112C mit einer dritten Sauerstoffkonzentration. In einem Ausführungsformtransistor befindet sich die zweite Oxidhalbleiterschicht 112B zwischen der ersten Oxidhalbleiterschicht 112A und der dritten Oxidhalbleiterschicht 112C. Darüber hinaus ist die zweite Sauerstoffkonzentration dabei geringer als die erste Sauerstoffkonzentration oder die dritte Sauerstoffkonzentration.
  • In einer anderen Ausführungsform sind die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration gleich. In einer anderen Ausführungsform befindet sich die dielektrische Schicht (110, 210) neben der ersten Oxidhalbleiterschicht 112A gegenüber der zweiten Oxidhalbleiterschicht 112B. In einer anderen Ausführungsform befindet sich die Gate-Elektrode (104, 204) neben der dielektrischen Schicht (110, 210) gegenüber der ersten Oxidhalbleiterschicht 112A. In einer anderen Ausführungsform kann die dielektrische Schicht (110, 210) aus einer Gruppe ausgewählt werden, die aus Hafniumoxid (HfO2), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO), Zirkoniumoxid (ZrO2), Titanoxid (TiO2), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Tantaloxid (Ta2O5), SiOx/SiNy/SiOx oder Ferroelektrika besteht. In einer anderen Ausführungsform umfassen die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C InxGayZnzMO, wobei M aus der Gruppe gewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht; und 0 <(x, y, z) <1. In einer anderen Ausführungsform umfassen die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112C unterschiedliche Zusammensetzungen von InxGayZnzMw. In einer anderen Ausführungsform ist eine Dicke der zweiten Oxidhalbleiterschicht 112B größer als eine kombinierte Dicke der ersten Oxidhalbleiterschicht 112A und der dritten Oxidhalbleiterschicht 112C. In einer anderen Ausführungsform liegt ein Verhältnis einer Trägerkonzentration in der zweiten Oxidhalbleiterschicht 112B zu der ersten Oxidhalbleiterschicht 112A in einem Bereich von 1:109.
  • Eine zusätzliche Ausführungsform bezieht sich auf ein Verfahren zum Bilden eines Oxidhalbleitertransistors (122, 222), das Abscheiden einer Gate-Elektrode (104, 204), Abscheiden einer dielektrischen Schicht (110, 210) und Abscheiden einer Kanalschicht (112, 212) umfasst, wobei Abscheiden der Kanalschicht Abscheiden einer ersten Oxidhalbleiterschicht 112A umfasst, die InxGayZnzMO enthält, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht; und 0 <(x, y, z) <1, Abscheiden einer zweiten Oxidhalbleiterschicht 112B, die InxGayZnzMO enthält, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, und wobei sich eine Zusammensetzung der zweiten Oxidhalbleiterschicht 112B von einer Zusammensetzung der ersten Oxidhalbleiterschicht 112A unterscheidet, und Abscheiden einer dritten Oxidhalbleiterschicht 112C, die InxGayZnzMO enthält, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, und wobei sich eine Zusammensetzung der dritten Oxidhalbleiterschicht 112C von der Zusammensetzung der zweiten Oxidhalbleiterschicht 112B unterscheidet, und wobei eine zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht 112B geringer ist als eine erste Sauerstoffkonzentration der ersten Oxidhalbleiterschicht 112C. Das Verfahren umfasst ferner Bilden einer Source-Elektrode (120, 220) und einer Drain-Elektrode (120, 221) in Kontakt mit der Kanalschicht (112, 212).
  • In einer anderen Ausführungsform wird Abscheiden der Kanalschicht (112, 212) durch eine Atomlagenabscheidung und/oder physikalische Gasphasenabscheidung durchgeführt. In einer anderen Ausführungsform sind die Zusammensetzung der ersten Oxidhalbleiterschicht 112A und die Zusammensetzung der dritten Oxidhalbleiterschicht 112C gleich. In einer anderen Ausführungsform ist die zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht 112B geringer als eine dritte Sauerstoffkonzentration der dritten Oxidhalbleiterschicht 112C.
  • Eine zusätzliche Ausführungsform bezieht sich auf ein Verfahren zum Bilden eines Oxidhalbleitertransistors (122, 222), das Abscheiden einer Gate-Elektrode (104, 204), Abscheiden einer dielektrischen Schicht (110, 210) und Abscheiden einer Kanalschicht (112, 212) umfasst, wobei Abscheiden der Kanalschicht Abscheiden einer ersten Oxidhalbleiterschicht 112A mit einer ersten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem ersten Flussratenverhältnis von O2/(Ar + O2), Abscheiden einer zweiten Oxidhalbleiterschicht 112B mit einer zweiten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem zweiten Flussratenverhältnis von O2/(Ar + O2) und Abscheiden einer dritten Oxidhalbleiterschicht 112C mit einer dritten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem dritten Flussratenverhältnis von O2/(Ar + O2) umfasst, wobei das zweite Flussratenverhältnis von O2/(Ar + O2) niedriger ist als das erste Flussratenverhältnis und das dritte Flussratenverhältnis von O2/(Ar + O2), und wobei die zweite Sauerstoffkonzentration geringer ist als die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration. Das Verfahren umfasst ferner Bilden einer Source-Elektrode (120, 220) und einer Drain-Elektrode (120, 221) in Kontakt mit der Kanalschicht (112, 212).
  • In einer anderen Ausführungsform wird Abscheiden der Kanalschicht (112, 212) durch physikalische Gasphasenabscheidung durchgeführt. In einer anderen Ausführungsform umfasst das Verfahren Tempern der Kanalschicht (112, 212). In einer anderen Ausführungsform ist das erste und das dritte Flussratenverhältnis von O2/(Ar + O2) größer als 0,05 und kleiner als 1. In einer anderen Ausführungsform ist das zweite Flussratenverhältnis von O2/(Ar + O2) größer oder gleich 0 und kleiner oder gleich 0,05. In einer anderen Ausführungsform umfassen die erste Oxidhalbleiterschicht 112A, die zweite Oxidhalbleiterschicht 112B und die dritte Oxidhalbleiterschicht 112 Zusammensetzungen von InxGayZnzMO, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, und ein Verhältnis von In:Ga:Zn:M ist in jeder von der ersten Oxidhalbleiterschicht 112A, der zweiten Oxidhalbleiterschicht 112B und der dritten Oxidhalbleiterschicht 112C gleich.
  • Vorstehend wurde ein Überblick über die Merkmale mehrerer Ausführungsformen gegeben, so dass Fachleute besser die Aspekte der vorliegenden Offenbarung verstehen können. Fachleute werden zu würdigen wissen, dass sich die vorliegende Offenbarung ohne weiteres als Grundlage für den Entwurf oder die Modifikation anderer Prozesse und Strukturen zur Ausführung der gleichen Zwecke und/oder dem Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen verwenden lassen. Fachleute sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sich diverse Veränderungen, Substitutionen und Änderungen daran vornehmen lassen, ohne dass vom Geist und Umfang der vorliegenden Offenbarung abgewichen werden würde.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/045370 [0001]

Claims (20)

  1. Transistor, umfassend: eine Gate-Elektrode; eine dielektrische Schicht; Source- und Drain-Elektroden; und eine Kanalschicht mit einer oberen Fläche, einer unteren Fläche und einem mittleren Abschnitt zwischen der oberen Fläche und der unteren Fläche, wobei die Source- und die Drain-Elektrode die obere Fläche der Kanalschicht elektrisch kontaktieren und die Kanalschicht eine erste Trägerkonzentration in Nähe der oberen Fläche der Kanalschicht und eine zweite Trägerkonzentration in dem mittleren Abschnitt der Kanalschicht aufweist und die erste Trägerkonzentration geringer als die zweite Trägerkonzentration sind.
  2. Transistor nach Anspruch 1, wobei die Kanalschicht eine dritte Trägerkonzentration in Nähe der unteren Fläche der Kanalschicht aufweist und die dritte Trägerkonzentration geringer ist als die zweite Trägerkonzentration.
  3. Transistor nach Anspruch 1 oder 2, wobei die Kanalschicht umfasst: eine erste Oxidhalbleiterschicht mit einer ersten Sauerstoffkonzentration; eine zweite Oxidhalbleiterschicht mit einer zweiten Sauerstoffkonzentration; und eine dritte Oxidhalbleiterschicht mit einer dritten Sauerstoffkonzentration, wobei sich die zweite Oxidhalbleiterschicht zwischen der ersten Oxidhalbleiterschicht und der dritten Oxidhalbleiterschicht befindet; und wobei die zweite Sauerstoffkonzentration geringer ist als die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration.
  4. Transistor nach Anspruch 3, wobei die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration gleich sind.
  5. Transistor nach Anspruch 3 oder 4, wobei sich die dielektrische Schicht neben der ersten Oxidhalbleiterschicht gegenüber der zweiten Oxidhalbleiterschicht befindet und die Gate-Elektrode sich neben der dielektrischen Schicht gegenüber der ersten Oxidhalbleiterschicht befindet.
  6. Transistor nach einem der vorstehenden Ansprüche, wobei die dielektrische Schicht ein Material umfasst, das aus einer Gruppe ausgewählt wird, die aus Hafniumoxid (Hf02), Hafnium-Silizium-Oxid (HfSiO), Hafnium-Tantal-Oxid (HfTaO), Hafnium-Titan-Oxid (HfTiO), Hafnium-Zirkonium-Oxid (HfZrO), Zirkoniumoxid (ZrO2), Titanoxid (TiO2), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Tantaloxid (Ta2O5), SiOx/SiNy/SiOx oder Ferroelektrika besteht.
  7. Transistor nach Anspruch 3 und einem der vorstehenden Ansprüche, wobei: die erste Oxidhalbleiterschicht, die zweite Oxidhalbleiterschicht und die dritte Oxidhalbleiterschicht InxGayZnzMO umfassen, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht und 0 <(x, y, z) <1; und die Source- und Drain-Elektroden ein leitfähiges Metallmaterial umfassen.
  8. Transistor nach Anspruch 7, wobei die erste Oxidhalbleiterschicht, die zweite Oxidhalbleiterschicht und die dritte Oxidhalbleiterschicht unterschiedliche Zusammensetzungen von InxGayZnzMO umfassen.
  9. Transistor nach Anspruch 3 und einem der vorstehenden Ansprüche, wobei eine Dicke der zweiten Oxidhalbleiterschicht größer ist als eine kombinierte Dicke der ersten Oxidhalbleiterschicht und der dritten Oxidhalbleiterschicht.
  10. Transistor nach Anspruch 3 und einem der vorstehenden Ansprüche, wobei ein Verhältnis einer Trägerkonzentration in der zweiten Oxidhalbleiterschicht zu der ersten Oxidhalbleiterschicht in einem Bereich von 1:109 liegt.
  11. Verfahren zum Bilden eines Oxidhalbleitertransistors, umfassend: Abscheiden einer Gate-Elektrode; Abscheiden einer dielektrischen Schicht; Abscheiden einer Kanalschicht, umfassend: Abscheiden einer ersten Oxidhalbleiterschicht, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, und 0 <(x, y, z) < 1; Abscheiden einer zweiten Oxidhalbleiterschicht, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, wobei sich eine Zusammensetzung der zweiten Oxidhalbleiterschicht von einer Zusammensetzung der ersten Oxidhalbleiterschicht unterscheidet; Abscheiden einer dritten Oxidhalbleiterschicht, die InxGayZnzMO umfasst, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, wobei sich eine Zusammensetzung der dritten Oxidhalbleiterschicht von der Zusammensetzung der zweiten Oxidhalbleiterschicht unterscheidet; wobei eine zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht geringer ist als eine erste Sauerstoffkonzentration der ersten Oxidhalbleiterschicht; und Bilden einer Source-Elektrode und einer Drain-Elektrode in Kontakt mit der Kanalschicht.
  12. Verfahren nach Anspruch 11, wobei das Abscheiden der Kanalschicht durch Atomlagenabscheidung und/oder physikalische Gasphasenabscheidung durchgeführt wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Zusammensetzung der ersten Oxidhalbleiterschicht und die Zusammensetzung der dritten Oxidhalbleiterschicht gleich sind.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei die zweite Sauerstoffkonzentration der zweiten Oxidhalbleiterschicht geringer ist als eine dritte Sauerstoffkonzentration der dritten Oxidhalbleiterschicht.
  15. Verfahren zum Bilden eines Oxidhalbleitertransistors, umfassend: Abscheiden einer Gate-Elektrode; Abscheiden einer dielektrischen Schicht; Abscheiden einer Kanalschicht, umfassend: Abscheiden einer ersten Oxidhalbleiterschicht mit einer ersten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem ersten Flussratenverhältnis von O2(Ar + O2); Abscheiden einer zweiten Oxidhalbleiterschicht mit einer zweiten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem zweiten Flussratenverhältnis von O2(Ar + O2); Abscheiden einer dritten Oxidhalbleiterschicht mit einer dritten Sauerstoffkonzentration unter Verwendung eines physikalischen Gasphasenabscheidungsprozesses in einer Umgebung mit einem dritten Flussratenverhältnis von O2/(Ar + O2), wobei das zweite Flussratenverhältnis von O2/(Ar + O2) geringer ist als das erste Flussratenverhältnis und das dritte Flussratenverhältnis von O2/(Ar + O2), und wobei die zweite Sauerstoffkonzentration geringer ist als die erste Sauerstoffkonzentration und die dritte Sauerstoffkonzentration; und Bilden einer Source-Elektrode und einer Drain-Elektrode in Kontakt mit der Kanalschicht.
  16. Verfahren nach Anspruch 15, wobei das Abscheiden der Kanalschicht durch physikalische Gasphasenabscheidung durchgeführt wird.
  17. Verfahren nach Anspruch 15 oder 16, ferner Tempern der Kanalschicht umfassend.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das erste und das dritte Flussratenverhältnis von O2/(Ar + O2) größer sind als 0,05 und kleiner als 1.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das zweite Flussratenverhältnis von O2/(Ar + O2) größer oder gleich 0 und kleiner oder gleich 0,05 ist.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei die erste Oxidhalbleiterschicht, die zweite Oxidhalbleiterschicht und die dritte Oxidhalbleiterschicht Zusammensetzungen von InxGayZnzMO umfassen, wobei M aus der Gruppe ausgewählt wird, die aus Ti, Al, Ag, Si, Sn und Kombinationen davon besteht, und ein Verhältnis von In:Ga:Zn:M in jeder von der ersten Oxidhalbleiterschicht, der zweiten Oxidhalbleiterschicht und der dritten Oxidhalbleiterschicht identisch ist.
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