DE102021116207A1 - Hohlraum in Metallverschaltungsstruktur - Google Patents

Hohlraum in Metallverschaltungsstruktur Download PDF

Info

Publication number
DE102021116207A1
DE102021116207A1 DE102021116207.6A DE102021116207A DE102021116207A1 DE 102021116207 A1 DE102021116207 A1 DE 102021116207A1 DE 102021116207 A DE102021116207 A DE 102021116207A DE 102021116207 A1 DE102021116207 A1 DE 102021116207A1
Authority
DE
Germany
Prior art keywords
dielectric layer
cavity
dielectric
layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102021116207.6A
Other languages
English (en)
Other versions
DE102021116207B4 (de
Inventor
Li-Shyue Lai
Gao-Ming Wu
Katherine H. Chiang
Chung-Te Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021116207A1 publication Critical patent/DE102021116207A1/de
Application granted granted Critical
Publication of DE102021116207B4 publication Critical patent/DE102021116207B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Ein integriertes Schaltungsbauelement schließt eine dielektrische Struktur innerhalb einer Metallverschaltung über einem Substrat ein. Die dielektrische Struktur schließt einen Hohlraum ein. Eine erste dielektrische Schicht stellt ein Dach für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt einen Boden für den Hohlraum bereit. Ein Material, das sich von der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht unterscheidet, stellt eine Seitenkante für den Hohlraum bereit. In einer zentralen Region des Hohlraums weist der Hohlraum eine konstante Höhe auf. Die Höhe kann ausgewählt werden, um eine geringe parasitäre Kapazität zwischen Merkmalen oberhalb und unterhalb des Hohlraums bereitzustellen. Das Dach des Hohlraums kann eben sein. Ein Gate-Dielektrikum kann über dem Dach gebildet werden. Die dielektrische Struktur ist besonders nützlich zum Verringern parasitärer Kapazitäten, wenn Transistoren in Back-End-of-Line (BEOL) eingesetzt werden.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/174,116 , eingereicht am 13. April 2021, deren Inhalte hiermit durch Bezugnahme in ihre Gesamtheit aufgenommen werden.
  • HINTERGRUND
  • Integrierte Schaltungsbauelemente können Millionen oder Milliarden von Transistoren aufweisen. Die Transistoren sind dazu eingerichtet, als Schalter zu dienen und/oder Leistungsverstärkung zu produzieren, um logische Funktionalität für einen integrierten Chip zu ermöglichen (z. B. einen Prozessor zu bilden, der dazu eingerichtet ist, logische Funktionen auszuführen). Integrierte Chips können auch eine große Anzahl passiver Bauelemente wie Kondensatoren, Widerstände, Induktoren, Varaktoren und dergleichen aufweisen. Passive Bauelemente werden weitgehend verwendet, um Eigenschaften eines integrierten Chips wie Verstärkung, Zeitkonstanten usw. zu steuern. Aktive und passive Bauelemente können verwendet werden, um Speicher in großskaligen Arrays bereitzustellen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A bis 1E veranschaulichen Bauelemente integrierte Schaltung (IC) gemäß verschiedenen Aspekten der vorliegenden Lehren.
    • 2A bis 2D veranschaulichen dielektrische Strukturen gemäß einiger Aspekte der vorliegenden Lehren, die in dem IC-Bauelement von 1A bis 1E verwendet werden können.
    • 3 stellt eine Querschnittsansicht entlang der Linie C-C' von 1E bereit.
    • 4A und 4B bis 17A und 17B sind eine Reihe von gepaarten weggeschnittenen Seitenansichtsveranschaulichungen und weggeschnittenen perspektivischen Ansichtsveranschaulichungen, die ein Verfahren zum Bilden eines IC-Bauelements, wie das IC-Bauelement von 1, erläutern.
    • 18 bis 21 sind eine Reihe von weggeschnittenen Seitenansichtsveranschaulichungen, die einen Teil des Verfahrens von 4A und 4B bis 17A und 17B weiter erläutern.
    • 22 bis 23 sind Seitenansichtsveranschaulichungen, die eine Variation an dem Verfahren von 18-21 erläutern.
    • 24 stellt ein Flussdiagramm bereit, das ein Verfahren zum Bilden eines IC-Bauelements veranschaulicht, das Hohlräume gemäß den vorliegenden Lehren aufweist.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale dieser Offenbarung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen umfassen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso dementsprechend interpretiert werden.
  • Transistoren in Front-End-of-Line (FEOL) können im Streben nach nichtflüchtigen Speichern höherer Dichte (NVMs - non-volatile memories) ein Flaschenhals sein. Direktzugriffsspeicher hoher Dichte können einen Schreibstrom vorgeben, der größer als 200 µA/µm ist. Größere Transistoren oder multiple parallel betriebene Transistoren können nötig sein, um einen Strom dieser Größenordnung zu unterstützen. Zum Beispiel schlagen einige Entwürfe die Verwendung von zwei oder mehr Transistoren für jede Speicherzelle vor, um ausreichenden Treiberstrom bereitzustellen. Diese Ansätze stellen ein großes Manko für den FEOL-Bereich dar.
  • Um dieses Manko zu vermeiden, können Transistoren in Back-End-of-Line (BEOL) als Zugriffssteuerungsbauelemente für Speicherzellen verwendet werden. Sowohl die BEOL-Transistoren als auch die Speicherzellen können zwischen verschiedenen Metallisierungsschichten innerhalb einer Metallverschaltung angeordnet sein, die oberhalb eines Substrats angeordnet ist. Platzieren der Zugriffssteuerungsbauelemente innerhalb der Metallverschaltungen gibt Raum an der Substratoberfläche frei und stellt dadurch zusätzliche Flexibilität für Bauelementintegration bereit.
  • Ein potentieller Nachteil des Platzierens der Zugriffssteuerungsbauelemente innerhalb der Metallverschaltung ist erhöhte parasitäre Kapazität zwischen benachbarten Wortleitungen und zwischen den Wortleitungen und Bitleitungen oder Sourceleitungen. Parasitäre Kapazität kann durch Verminderung einer Dielektrizitätskonstante einer dielektrischen Struktur, die zwischen den kapazitiv gekoppelten Strukturen angeordnet ist, verringert werden. Ein Weg zur Verminderung der Dielektrizitätskonstante ist, einen oder mehrere Hohlräume (Luftspalten) in die dielektrische Struktur einzubringen. Hohlräume können durch Ätzen von Gräben mit hohem Seitenverhältnis und Abzwicken der Spitzen der Gräben gebildet werden. Es wurde festgestellt, dass dieser Ansatz für ein Speicherarray, das BEOL-Transistoren als Zugriffssteuerungsbauelemente verwendet, eingeschränkte Wirksamkeit aufweist.
  • Einige Aspekte der vorliegenden Lehren betreffen ein integriertes Schaltungsbauelement, das eine dielektrische Struktur innerhalb einer Metallverschaltung über einem Substrat aufweist. Ein Hohlraum ist innerhalb der dielektrischen Struktur ausgebildet. Eine erste dielektrische Schicht stellt ein Dach für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt eine Basis für den Hohlraum bereit. Der Hohlraum weist Seitenkanten auf. Ein drittes Material stellt mindestens eine der Seitenkanten bereit. In einigen Ausführungsformen ist das dritte Material ein Dielektrikum mit einer Zusammensetzung, die sich von der ersten dielektrischen Schicht und von der zweiten dielektrischen Schicht unterscheidet. In einigen Ausführungsformen ist das dritte Material ein Nicht-Dielektrikum. In einigen Ausführungsformen ist das dritte Material ein Oxidhalbleiter.
  • Der Hohlraum kann eine glatte Decke aufweisen. In einer zentralen Region des Hohlraums, wobei die zentrale Region eine Region abseits der Seitenkanten ist, kann der Hohlraum eine konstante Höhe aufweisen. Die Höhe des Hohlraums kann ausgewählt werden, um eine geringe parasitäre Kapazität zwischen Merkmalen oberhalb und Merkmalen unterhalb des Hohlraums bereitzustellen. In einigen Ausführungsformen ist eine Decke des Hohlraums in der zentralen Region eben. Die obere dielektrische Schicht kann eine einheitliche Dicke aufweisen. Diese Merkmale erleichtern die Bildung von einheitlichen und stabilen Strukturen oberhalb des Hohlraums. In einigen Ausführungsformen befindet sich eine Schicht aus einem Material, das ein Gate-Dielektrikum für einen BEOL-Transistor bereitstellt, direkt über der dielektrischen Struktur. In diesen Ausführungsformen verbessert die dielektrische Struktur mit dem Hohlraum eine Durchschlagspannung für den BEOL-Transistor.
  • Einige Aspekte der vorliegenden Lehren betreffen ein Verfahren zum Bilden eines integrierten Schaltungsbauelements, das einen Hohlraum innerhalb einer Metallverschaltung über einem Substrat aufweist. Das Verfahren schließt Bilden eines Stapels ein, der eine untere Schicht, eine mittlere Schicht und eine obere Schicht umfasst. Die mittlere Schicht weist eine Zusammensetzung auf, die sich von der unteren Schicht und der oberen Schicht unterscheidet. Alles oder ein Teil der mittleren Schicht wird durch in der oberen Schicht gebildete Öffnungen selektiv weggeätzt, um den Hohlraum zu bilden. Die Öffnungen können dann abgedichtet werden. Der resultierende Hohlraum weist eine Struktur auf, die dienlich ist, um kapazitive Kopplung zwischen den leitfähigen Merkmalen in einer Metallverschaltung zu verringern. Die Höhe des Hohlraums kann präzise gesteuert werden. In dem fertiggestellten Produkt kann die mittlere Schicht die Hälfte oder weniger einer Fläche der oberen Schicht betragen, oder eine Fläche der unteren Schicht oder der mittlere Schicht kann völlig abwesend sein. Wenn einige Abschnitt der mittleren Schicht nach Ätzen verbleibt, bildet er eine Seitenkante für den Hohlraum. Die ursprüngliche mittlere Schicht kann eine Dicke größer als eine Dicke der unteren Schicht oder eine Dicke der oberen Schicht aufgewiesen haben, wodurch der Hohlraum ein großer Abschnitt des Stapelvolumens sein kann. In einigen Ausführungsformen schließt der Stapel zusätzliche Schichten ein und eine Vielzahl von vertikal gestapelten Hohlräumen wird durch das selektive Ätzen gebildet.
  • In einigen Ausführungsformen werden vor dem selektiven Ätzen, das die Hohlräume bildet, Metallmerkmale in dem Stapel gebildet. Die Metallmerkmale können Leitungen oder Durchkontaktierungen sein. Das selektive Ätzen kann die mittlere Schicht von um die Metallmerkmale herum entfernen. In einigen Ausführungsformen umgibt der Hohlraum ein zwei oder mehr Durchkontaktierungen vollständig, wodurch die Durchkontaktierungen innerhalb des Hohlraums Pfosten bilden. In einigen Ausführungsformen erstreckt sich der Hohlraum über einen Großteil eines Abstands zwischen benachbarten parallelen Leitungen. In einigen Ausführungsformen erstreckt sich der Hohlraum von einer Leitung zu einer anderen Leitung, wodurch eine der Leitungen eine erste Seitenkante für den Hohlraum bereitstellt und die weitere Leitung eine zweite Seitenkante für den Hohlraum bereitstellt.
  • In einigen Ausführungsformen umfassen die Metallmerkmale ein mit einem zweiten Material ausgekleidetes Metall. Das zweite Material bildet eine Auskleidung für das Metallmerkmal und kann auch eine Seitenkante für den Hohlraum bilden. Das zweite Material kann ausgewählt werden, um die strukturelle Festigkeit des Hohlraums zu erhöhen. Mit anderen Worten, kann das zweite Material eine größere Festigkeitseigenschaft als das Metall aufweisen. In einigen Ausführungsformen ist die Auskleidung leitfähig und erstreckt sich unter die Seiten des Metallmerkmals und diese hinauf. In einigen Ausführungsformen ist die Auskleidung ein Oxidhalbleiter. In einigen Ausführungsformen wird der Oxidhalbleiter vor dem selektiven Ätzen, das den Hohlraum bildet, getempert. Das Tempern kann die strukturelle Festigkeit des Oxidhalbleiters erhöhen. In einigen Ausführungsformen stellt die Auskleidung eine Seitenkante für den Hohlraum bereit.
  • In einigen Ausführungsformen weist die obere dielektrische Schicht eine mit einer oberen Oberfläche einer Metallstruktur vertikal ausgerichtete obere Oberfläche auf. In einigen Ausführungsformen weist die untere dielektrische Schicht eine mit einer unteren Oberfläche der Metallstruktur vertikal ausgerichtete untere Oberfläche auf. In einigen Ausführungsformen bildet ein Restabschnitt einer mittleren dielektrischen Schicht eine Seitenkante des Hohlraums und erstreckt sich von der oberen dielektrischen Schicht zu der unteren dielektrischen Schicht. In einigen Ausführungsformen sind die obere dielektrische Schicht und die untere dielektrische Schicht Oxidschichten. In einigen Ausführungsformen ist die mittlere dielektrische Schicht eine Nitridschicht.
  • Obwohl Hohlräume gemäß den vorliegenden Lehren in einer beliebigen Metallverschaltung nützlich sein können, weisen diese Hohlräume besonderen Wert in einer Metallverschaltung auf, die Transistoren aufweist. Das ebene Dach des Hohlraums ist dienlich, um eine einheitliche Schicht über dem Dach zu bilden. In einigen Ausführungsformen wird eine dielektrische Transistor-Gate-Schicht über dem Dach gebildet. In einigen Ausführungsformen befindet sich der Hohlraum zwischen zwei benachbarten Wortleitungen vor, die sich innerhalb der Metallverschaltung befinden. Die zwei benachbarten Wortleitungen befinden sich auf derselben Ebene in der Metallverschaltung und können über die Breite des Hohlraums getrennt sein. In einigen Ausführungsformen befindet sich der Hohlraum zwischen einer Wortleitung, die sich innerhalb der Metallverschaltung befindet, und einer Sourceleitung oder einer Bitleitung, die sich auch innerhalb der Metallverschaltung befindet. Die Wortleitung kann sich in einer Metallisierungsschicht befinden und die Sourceleitung oder die Bitleitung kann sich in einer anderen Metallisierungsschicht befinden. Die Wortleitung und die Sourceleitung oder die Bitleitung können auf der Höhe des Hohlraums getrennt sein. Der Hohlraum kann sich in einem Niveau der Metallverschaltung befinden, die Durchkontaktierungen enthält. In einigen Ausführungsformen befinden sich die Durchkontaktierungen in einer zweiten Metallisierungsschicht oberhalb der ersten Metallisierungsschicht, die die Wortleitungen enthält. In einigen Ausführungsformen sind Hohlräume zwischen benachbarten Wortleitungen in einer ersten Metallisierungsschicht angeordnet und zusätzliche Hohlräume in einer zweiten Metallisierungsschicht sind zwischen den Wortleitungen und den Sourceleitungen oder den Bitleitungen angeordnet.
  • 1A veranschaulicht ein IC-Bauelement 100A, das eine Metallverschaltung 175 über einem Substrat 157 aufweist. Die Metallverschaltung 175 umfasst eine Vielzahl von gestapelten Metallisierungsschichten 119A bis 119G. Sieben Metallisierungsschichten 119A bis 119G sind veranschaulicht, aber die Metallverschaltung 175 kann eine größere oder kleinere Anzahl von Metallisierungsschichten aufweisen. Ein Array von Kondensatoren 109 ist innerhalb der Metallisierungsschicht 119F angeordnet. In dem IC-Bauelement 100 sind die Kondensatoren 109 als Speicherzellen betriebsfähig. Alternativ könnte das Array von Kondensatoren 109 für einen anderen Zweck betriebsfähig sein. Ein beliebiger geeigneter Typ von Speicherzelle kann auch anstelle der Kondensatoren 109 verwendet werden.
  • Ein Array von Transistoren in Back-End-of-Line (BEOL) 139 ist innerhalb der Metallisierungsschicht 119B und der Metallisierungsschicht 119C angeordnet. Die BEOL-Transistoren 139 sind als Zugriffssteuerungsbauelemente für die Kondensatoren 109 betriebsfähig, könnten aber für einen anderen Zweck verwendet werden. Wortleitungen (WLs) 143 in der Metallisierungsschicht 119B stellen Gate-Elektroden für die BEOL-Transistoren 139 bereit. Leitfähige Inseln in der Metallisierungsschicht 119C stellen die Source-Bereiche 131 und Drain-Bereiche 133 für die BEOL-Transistoren 139 bereit. Eine Kanalschicht 135 stellt Kanäle für die BEOL-Transistoren 139 bereit und eine dielektrische Gate-Schicht 137 stellt Gate-Dielektrika für die BEOL-Transistoren 139 bereit.
  • Bitleitungen (BLs) 123 und Durchkontaktierungen 125, die die BLs 123 mit den Drain-Bereichen 133 koppeln, sind in der Metallisierungsschicht 119D angeordnet. Durchkontaktierungen 115, die die Source-Bereiche 131 mit den untere Elektroden 105 des Kondensators 109 koppeln, sind auch in der Metallisierungsschicht 119D angeordnet. Sourceleitungen (SLs) 111 und Durchkontaktierungen 113, die die SLs 111 mit oberen Elektroden 101 des Kondensators 109 koppeln, können in der Metallisierungsschicht 119G gebildet werden. Es versteht sich, dass die Anordnung von WLs 143, BLs 123 und SLs 111 variiert werden kann. Zum Beispiel können sich die SLs 111 in der Metallisierungsschicht 119D befinden und die BLs 123 können sich in der Metallisierungsschicht 119G befinden.
  • Das IC-Bauelement 100A schließt eine dielektrische Struktur 181A ein, die in größerem Detail durch die Querschnittsansicht 200A von 2A veranschaulicht ist. Die dielektrische Struktur 181A ist zwischen benachbarten WLs 143 angeordnet und schließt eine obere dielektrische Schicht 169, eine untere dielektrische Schicht 265 und einen Hohlraum 167A zwischen den zwei ein. Die obere dielektrische Schicht 169 bildet ein Dach über dem Hohlraum 167A und stellt eine ebene Decke 255 für den Hohlraum 167A bereit. Die obere dielektrische Schicht 169 weist eine einheitliche Dicke über dem Hohlraum 167A auf und weist eine obere Oberfläche 251 auf, die eben und mit einer oberen Oberfläche 253 der WLs 143 koplanar ist. Diese Struktur erleichtert Bereitstellen der dielektrischen Gate-Schicht 137, mit Stabilität und einer einheitlichen Dicke, und verringert dadurch zeitabhängigen dielektrischen Durchschlag (TDDB - time dependent dielectric breakdown) in den BEOL-Transistoren 139.
  • Die dielektrische Struktur 181A weist eine Höhe 261 auf, die gleich einer Höhe der WLs 143 ist. Die untere dielektrische Schicht 265 kann an eine dielektrische Schicht 161 angrenzend sein, die sich unter den WLs 143 erstreckt, oder kann von der dielektrischen Schicht 161 durch eine Ätzstoppschicht oder dergleichen getrennt sein. In einigen Ausführungsformen liegt die Höhe 261 im Bereich von etwa 1 nm bis etwa 400 nm. In einigen Ausführungsformen liegt die Höhe 261 im Bereich von etwa 50 nm bis etwa 200 nm.
  • Die Decke 255 kann glatt sein und eine Höhe 260 des Hohlraums 167A kann über das meiste oder alles des Hohlraums 167A konstant sein. Die Höhe 260 des Hohlraums 167A kann von der gleichen Größenordnung wie die Höhe 261 der dielektrischen Struktur 181A sein. In einigen Ausführungsformen liegt die Höhe 260 im Bereich von etwa 1 nm bis etwa 200 nm. In einigen Ausführungsformen liegt die Höhe 260 im Bereich von etwa 10 nm bis etwa 100 nm. In einigen Ausführungsformen beträgt die Höhe 260 weniger als etwa 50 nm. Wenn die Höhe 260 zu groß ist, kann das Bauelement durchschlagen und TDDB kann schlechter sein. Wenn die Höhe 260 zu klein ist, kann eine gewünschte Verringerung in parasitärer kapazitiven Kopplung möglicherweise nicht erzielt werden.
  • In einigen Ausführungsformen beträgt die Höhe 260 des Hohlraums 167A von 10 % bis 90 % der Höhe 261 der dielektrischen Struktur 181A. In einigen Ausführungsformen beträgt die Höhe 260 des Hohlraums 167A von 30 % bis 70 % der Höhe 261 der dielektrischen Struktur 181A. In einigen Ausführungsformen ist 10 % bis 90 % der dielektrischen Struktur 181A Hohlraumraum. In einigen Ausführungsformen ist 30 % bis 70 % der dielektrischen Struktur 181A Hohlraumraum. In diesem Beispiel wird der Hohlraumraum durch den Hohlraum 167A bereitgestellt, aber zusätzliche, vertikal mit dem Hohlraum 167A zwischen WLs 143 gestapelte Hohlräume können zu dem Prozentsatz der dielektrischen Struktur 181A, die Hohlraumraum ist, beitragen.
  • In einigen Ausführungsformen beträgt eine Dicke 254 der oberen dielektrischen Schicht 169 zwischen 20 % und 100 % der Höhe 260 des Hohlraums 167A. In einigen Ausführungsformen ist die Höhe 260 größer als die Dicke 254. Wenn die obere dielektrische Schicht 169 zu dünn ist, kann sie im Laufe des Hohlraumbildungsprozesses verbraucht werden. Wenn die obere dielektrische Schicht 169 zu dick ist, kann es schwierig sein, einen gewünschten Hohlraumraum bereitzustellen. Der Hohlraum 167A verringert kapazitive Kopplung zwischen benachbarten WLs 143. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 10 % oder mehr. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 20% oder mehr. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 30% oder mehr.
  • In einigen Ausführungsformen liegt eine Breite 259 des Hohlraums 167A im Bereich von etwa 1 bis etwa 200 nm. In einigen Ausführungsformen liegt die Breite 259 im Bereich von etwa 10 nm bis etwa 50 nm. Eine Länge des Hohlraums 167A (Tiefe in die Seite von 2A) kann viel größer sein als die Breite 259. In einigen Ausführungsformen beträgt die Breite 259 des Hohlraums 167A ein Viertel der Höhe 260 des Hohlraums 167A oder mehr. In einigen Ausführungsformen beträgt die Breite 259 die Hälfte der Höhe 260 oder mehr. In einigen Ausführungsformen ist die Breite 259 größer als oder gleich der Höhe 260. Diese Abmessungen sind möglich, weil der Hohlraum 167A durch Wegätzen einer Opferschicht anstatt durch nichtkonforme Abscheidung über einen Graben gebildet wird.
  • Die WLs 143 können Auskleidungen 141 aufweisen, die innerhalb des Hohlraums 167A freigelegt sind und Seitenkanten für den Hohlraum 167A bereitstellen. Innerhalb des Hohlraums 167A können sich die Auskleidungen 141 von der unteren dielektrischen Schicht 265 zu der oberen dielektrischen Schicht 169 erstrecken und eine Zusammensetzung aufweisen, die sich von der der unteren dielektrischen Schicht 265 und von der der oberen dielektrischen Schicht 169 unterscheidet. In einigen Ausführungsformen umfasst die Auskleidung 141 einen Oxidhalbleiter. In einigen Ausführungsformen liegt der Oxidhalbleiter in kristalliner Form vor. In einigen Ausführungsformen ist der Oxidhalbleiter ein Metalloxidhalbleiter. In einigen Ausführungsformen weisen die Auskleidungen 141 eine Dicke im Bereich von etwa 0,1 nm bis etwa 20 nm auf. In einigen Ausführungsformen weisen die Auskleidungen 141 eine Dicke im Bereich von etwa 0,5 nm bis etwa 10 nm auf. Wenn die Auskleidungen 127 zu dick sind, kann es schwierig sein, einen Metallabschnitt der WLs 143 zu bilden, oder ein Widerstand der WLs 143 kann unerwünscht erhöht sein. Wenn die Auskleidungen 127 zu dünn sind, können die Auskleidungen 127 möglicherweise nicht strukturell solide sein. Der Oxidhalbleiter kann zum Beispiel Zirconiumoxid (ZrO2), Indiumoxid (InO2), Indium-Gallium-Zink-Oxid (IGZO), Galliumoxid (Ga2O3), Zinkoxid (ZnO), Magnesiumoxid (MgO), Gadoliniumoxid (GdO), Indium-Zinn-Oxid (InTnO), Indium-Titan-Oxid (InTiO) oder dergleichen sein. Der Oxidhalbleiter kann dotiert werden, um die Leitfähigkeit zu erhöhen. In einigen Ausführungsformen wird der Oxidhalbleiter stark dotiert. In einigen Ausführungsformen weist der Oxidhalbleiter Dotiermittel vom n-Typ oder Dotiermittel vom p-Typ in einer Konzentration auf, die 1019 /cm3 oder mehr beträgt. In einigen Ausführungsformen weist der Oxidhalbleiter Dotiermittel vom n-Typ oder Dotiermittel vom p-Typ in einer Konzentration auf, die 1020 /cm3 oder mehr beträgt.
  • Das Substrat 157 kann ein beliebiger Typ von Substrat sein. Das Substrat kann in Form eines Wafers oder Dies vorliegen. In einigen Ausführungsformen umfasst das Substrat 157 einen Halbleiterkörper (z. B. Silicium, SiGe, SOI, usw.) und weitere Halbleiter und/oder epitaktische Schichten, die damit assoziiert sind. Verschiedene Bauelemente, wie Transistoren 151, können in oder auf dem Halbleiterkörper gebildet werden. Mit Bezug auf 1 können die Metallisierungsschichten 119A bis 119G jeweils eine Schicht Zwischenschichtdielektrikum (IILD) 155 und verschiedene Metallmerkmale aufweisen. Die ILD-Schichten 155 können individuell ein Oxid, ein Dielektrikum mit niedrigem κ-Wert (Dielektrizitätskonstante kleiner als 3,9) oder ein Dielektrikum mit extrem niedrigem κ-Wert (Dielektrizitätskonstante 2,1 oder kleiner) umfassen. Die ILD-Schichten 155 können eins oder mehrere von Siliciumdioxid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Die Metallmerkmale wie WLs 143, Durchkontaktierungen 125, BLs 123, Durchkontaktierungen 113 und SLs 111 können jeweils ein beliebiges oder eine Kombination von Kupfer (Cu), Wolfram (W), Aluminium (Al), Ruthenium (Ru), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder dergleichen sein. Die Metallisierungsschichten 119A bis 119G können durch Ätzstoppschichten 153 getrennt sein. Die Ätzstoppschichten 153 können zum Beispiel aus einer oder mehreren Schichten eines Nitrids, eines Carbids, eines Oxynitrids, einer Oxycarbids oder dergleichen sein.
  • Die Kondensatoren 109 können eine obere Elektrode 101 und eine untere Elektrode 105 umfassen, die durch ein Kondensatordielektrikum 103 getrennt sind. Jede von der oberen Elektrode 101 und der unteren Elektrode 105 kann ein Metall wie Aluminium (Al), Kupfer (Cu), Tantal (Ta), Titan (Ti), Tantalnitrid (TaN), Titannitrid (TiN), Wolfram (W), eine Kombinationen davon oder dergleichen umfassen. Das Kondensatordielektrikum 103 kann ein Dielektrikum mit hohem κ-Wert oder irgendein weiteres Dielektrikum umfassen. In einigen Ausführungsformen umfasst das Kondensatordielektrikum 103 eins oder mehrere von Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Siliciumdioxid (SiO2), Siliciumcarbid (SiC), Siliciummononitrid (SiN), Siliciumnitrid (Si3N4), Tantalnitrid (Ta2O5), Tantaloxynitrid (TaON), Titanoxid (TiO2), Zirconiumoxid (ZrO2) oder dergleichen. In einigen Ausführungsformen umfasst das Kondensatordielektrikum 103 eine ONO-Schicht, die eine untere Oxid(O)-Schicht, eine mittlere Nitrid(N)-Schicht und eine obere Oxid(O)-Schicht aufweist.
  • 1B veranschaulicht ein IC-Bauelement 100B, das dem IC-Bauelement 100A von 1A ähnlich ist, schließt aber eine dielektrische Struktur 183A gemäß den vorliegenden Lehren anstatt der dielektrischen Struktur 181A ein. 2B stellt einen Querschnitt 200B bereit, der die dielektrische Struktur 183A in größerem Detail veranschaulicht. Die dielektrische Struktur 183A schließt eine obere dielektrische Schicht 189, eine untere dielektrische Schicht 185 und einen Hohlraum 187A zwischen den zwei ein. Die für die dielektrische Struktur 181A gegebenen Wertebereiche gelten für entsprechende Elemente in der dielektrischen Struktur 183A. Ein Hauptunterschied ist, dass, obgleich die Hohlräume 167A zwischen benachbarten WLs 143 angeordnet sind, der Hohlraum 187A sich zwischen die Durchkontaktierungen 125 und die Durchkontaktierungen 115 und um diese herum erstreckt, wodurch eine Breite des Hohlraums 187A viel größer als ein Abstand 207 zwischen Durchgangslöchern 125 sein kann. In einigen Ausführungsformen liegt der Abstand 207 im Bereich von etwa 1 nm bis etwa 500 nm. In einigen Ausführungsformen liegt der Abstand 207 im Bereich von 10 bis 200 nm. Die Durchkontaktierungen 125 weisen Auskleidungen 127 auf, die freigelegt sein können, um Seitenkanten 221 innerhalb des Hohlraums 187A bereitzustellen. Die Beschreibung der Auskleidungen 141 gilt für die Auskleidungen 127. Die Durchkontaktierungen 125 und die Durchkontaktierungen 115 können innerhalb des Hohlraums 187A Säulen bilden und der Hohlraum 187A kann eine Vielzahl von solchen Säulen aufweisen.
  • Die obere dielektrische Schicht 189 weist eine Dicke 213 auf. Die untere dielektrische Schicht weist eine Dicke 215 auf. Der Hohlraum 187A weist eine Höhe 211 auf. Die Dicke 213 und die Dicke 215 können annäherungsweise gleich sein. In einigen Ausführungsformen beträgt die Höhe 211 von etwa ein bis etwa fünf Mal der Dicke 213 und von etwa ein bis etwa fünf Mal der Dicke 215. Dementsprechend kann die Höhe 211 des Hohlraums 187A von etwa 33 % bis etwa 71 % der Höhe 209 der dielektrischen Struktur 183A betragen und ein Volumen des Hohlraums 187A kann von etwa 33 % bis etwa 71 % eines Volumens der dielektrischen Struktur 183A betragen.
  • Der Hohlraum 187A innerhalb der dielektrischen Struktur 183A kann eine kapazitive Kopplung zwischen Strukturen oberhalb und Struktur unterhalb der dielektrischen Struktur 183A verringern. Zum Beispiel kann die dielektrische Struktur 183A die kapazitive Kopplung zwischen WLs 143 und BLs 123 oder zwischen WLs 143 und SLs 111 verringern. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 10 % oder mehr. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 20% oder mehr. In einigen Ausführungsformen beträgt die Verringerung in kapazitiver Kopplung 30% oder mehr.
  • Die Höhe 211 kann über alles oder mindestens einen zentralen Abschnitt des Hohlraums 187A einheitlich sein. Als Resultat kann eine Form (Topographie) der Decke 231 mit einer Form des Bodens 201 übereinstimmen. In einigen Ausführungsformen sind der Boden 201 und die Decke 231 des Hohlraums 187A eben. In einigen Ausführungsformen ist die Dicke 213 der oberen dielektrischen Schicht 189 über dem Hohlraum 187A einheitlich. Diese Merkmale erleichtern Bereitstellen der oberen dielektrischen Schicht 189 mit einer ebenen Oberseite 205. In einigen Ausführungsformen ist die Oberseite 205 der oberen dielektrischen Schicht 189 mit einer Oberseite 233 der Durchkontaktierungen 125 koplanar.
  • 1C veranschaulicht ein IC-Bauelement 100C, das dem IC-Bauelement 100A von 1A ähnlich ist, aber sowohl die dielektrische Struktur 181A des IC-Bauelements 100A als auch die dielektrische Struktur 183A des IC-Bauelements 100B von 2A aufweist. Wie durch diese Ausführungsform veranschaulicht, können beide dielektrischen Strukturen in einem Bauelement verwendet werden. Die Verringerungen in kapazitiver Kopplung, die durch die Hohlräume 187A und die Hohlräume 167A bereitgestellt werden, können zum Verbessern der Gesamtleistung des IC-Bauelements 100C additiv sein.
  • Das IC-Bauelement 100C ist so veranschaulicht, dass es die dielektrischen Strukturen 181A mit Hohlräumen 167A und die dielektrischen Strukturen 183A mit Hohlräumen 187A, die um BEOL-Transistoren 139 herum angeordnet sind, die als Zugriffssteuerungsbauelemente für einen Speicher verwendet werden, der Kondensatoren 109 aufweist. Die dielektrischen Strukturen 181A und die dielektrischen Strukturen 183A können jedoch individuell in einem unterschiedlichen Typ von IC-Bauelement und an einer beliebigen Stelle innerhalb einer BEOL-Verschaltungsstruktur verwendet werden. Die BEOL-Transistoren 139 können zu einem anderen Zweck als zur Verwendung als Zugriffssteuerungsbauelemente eingerichtet sein. Ein unterschiedlicher Typ von Speicherzelle kann anstelle der Kondensatoren 109 verwendet werden. Die Speicherzellen können resistivem Direktzugriffsspeicher (ReRAM), magnetoresistivem Direktzugriffsspeicher (MRAM), ferroelektrischem Direktzugriffsspeicher (FeRAM), Phasenwechselspeicher (PCM), Sauerstoffverdrängungsspeicher (OxRAM), leitfähigem verbrückten Direktzugriffsspeicher (CBRAM), Kohlenstoffnanoröhrchen-Direktzugriffsspeicher (NRAM), dergleichen oder einem beliebigen anderen Typ von Speicher entsprechen.
  • 1D veranschaulicht ein IC-Bauelement 100D, das dem IC-Bauelement 100C von 1C ähnlich ist, außer, dass es die dielektrische Struktur 181B anstelle der dielektrischen Struktur 181A und die dielektrische Struktur 183B anstelle der dielektrischen Struktur 183B aufweist. Die dielektrische Struktur 181B wird ferner durch die Querschnittsansicht 200C von 2C veranschaulicht und die dielektrische Struktur 183B wird ferner durch die Querschnittsansicht 200D von 2D veranschaulicht. Wie aus diesen Zeichnungen ersichtlich ist, unterscheiden sich die dielektrische Struktur 181B und die dielektrische Struktur 183B von der dielektrischen Struktur 181A und der dielektrischen Struktur 183A darin, dass sie zusätzliche Hohlräume und zusätzliche dielektrische Schichten in einem vertikalen Stapel aufweisen.
  • Bezug nehmend auf 2C schließt die dielektrische Struktur 181B eine mittlere dielektrische Schicht 165 ein, die zwischen der oberen dielektrischen Schicht 169 und der unteren dielektrischen Schicht 265 angeordnet ist. Ein erster Hohlraum 167B mit einer Höhe 271 wird zwischen der oberen dielektrischen Schicht 169 und der mittleren dielektrischen Schicht 165 gebildet. Ein zweiter Hohlraum 163B mit einer Höhe 273 wird zwischen der mittleren dielektrischen Schicht 165 und der unteren dielektrischen Schicht 265 gebildet.
  • In einigen Ausführungsformen liegen die Höhe 271 und die Höhe 273 der Hohlräume jeweils im Bereich von etwa 1 nm bis etwa 200 nm. In einigen Ausführungsformen liegen die Höhe 271 und die Höhe 273 jeweils im Bereich von etwa 10 nm bis etwa 100 nm. In einigen Ausführungsformen betragen die Höhe 271 und die Höhe 273 jeweils weniger als etwa 50 nm. Wenn die Höhe 271 oder die Höhe 273 zu groß ist, kann das Bauelement durchschlagen und TDDB verschlechtert werden. Wenn die Höhe 271 oder die Höhe 273 zu klein ist, kann eine gewünschte Verringerung in parasitärer kapazitiver Kopplung möglicherweise nicht erzielt werden.
  • Die obere dielektrische Schicht 169 und die mittlere dielektrische Schicht 165 können jeweils eine Dicke 272 aufweisen, die von etwa 20 % bis etwa 100 % der Höhe 271 oder der Höhe 273 beträgt. Wenn die mittlere dielektrische Schicht 165 zu dünn ist, kann sie im Laufe des Hohlraumbildungsprozesses verbraucht werden. Wenn die mittlere dielektrische Schicht 165 zu dick ist, kann das effektive kapazitive Volumen möglicherweise zu klein sein. In einigen Ausführungsformen beträgt die Gesamthohlraumraumhöhe, die eine Summe der Höhe 271 und der Höhe 273 ist, von etwa 40 % bis etwa 77 % der Höhe 261 der dielektrischen Struktur 181B. Ebenso beträgt in einigen Ausführungsformen Gesamtvolumen des Hohlraums 163B und des Hohlraums 167B von etwa 40 % bis etwa 77 % des Volumens der dielektrischen Struktur 181B.
  • Bezug nehmend auf 2D schließt die dielektrische Struktur 183B eine mittlere dielektrische Schicht 186 ein, die zwischen der oberen dielektrischen Schicht 189 und der unteren dielektrischen Schicht 185 angeordnet ist. Ein erster Hohlraum 187B mit einer Höhe 283 wird zwischen der oberen dielektrischen Schicht 189 und der mittleren dielektrischen Schicht 186 gebildet. Ein zweiter Hohlraum 184B mit einer Höhe 285 wird zwischen der mittleren dielektrischen Schicht 186 und der unteren dielektrischen Schicht 185 gebildet.
  • In einigen Ausführungsformen liegen die Höhe 283 und die Höhe 285 der Hohlräume jeweils im Bereich von etwa 1 nm bis etwa 200 nm. In einigen Ausführungsformen liegen die Höhe 283 und die Höhe 285 jeweils im Bereich von etwa 10 nm bis etwa 100 nm. In einigen Ausführungsformen betragen die Höhe 283 und die Höhe 285 jeweils weniger als etwa 50 nm.
  • Die mittlere dielektrische Schicht 186 kann eine Dicke 281 aufweisen, die von etwa 20 % bis etwa 100 % der Höhe 283 oder der Höhe 285 beträgt. In einigen Ausführungsformen beträgt die Gesamthohlraumraumhöhe, die eine Summe der Höhe 283 und der Höhe 285 ist, von etwa 40 % bis etwa 77 % der Höhe 209 der dielektrischen Struktur 183B. Ebenso beträgt in einigen Ausführungsformen Gesamtvolumen des Hohlraums 184B und des Hohlraums 187B von etwa 40 % bis etwa 77 % des Volumens der dielektrischen Struktur 183B.
  • 1E veranschaulicht ein IC-Bauelement 100E, das dem IC-Bauelement 100A von 1A ähnlich ist, außer, dass es anstelle einer dielektrischen Struktur 181A die dielektrische Struktur 181C aufweist. Die dielektrische Struktur 18IC ist durch die Querschnittsansicht 300 von 3 veranschaulicht. Die Querschnittsansicht 300 von 3 ist entlang der Linie C-C' von 1E genommen. Wie aus diesen Figuren ersichtlich, weist die dielektrische Struktur 181C Hohlräume 167C auf, die sich von den Hohlräumen 167A aufgrund des Vorhandenseins eines dritten Dielektrikums 162 unterscheiden. Das dritte Dielektrikum 162 weist eine Zusammensetzung auf, die sich von einer Zusammensetzung der oberen dielektrischen Schicht 169 und von einer Zusammensetzung der unteren dielektrischen Schicht 265 unterscheidet. In einigen Ausführungsformen sind die obere dielektrische Schicht 169 und die untere dielektrische Schicht 265 Oxide und das dritte Dielektrikum 162 ist ein Nitrid.
  • Das dritte Dielektrikum 162 bildet Seitenkanten 305, die eine Länge der Hohlräume 167C in einer Richtung parallel zu den WLs 143 begrenzen. In einigen Ausführungsformen liegt die Länge 301 im Bereich von etwa 10 nm bis etwa 500 nm. In einigen Ausführungsformen liegt der Länge 301 im Bereich von etwa 50 nm bis etwa 200 nm. In einigen Ausführungsformen ist die Länge 301 größer als die Breite 259 (siehe 2A) zwischen WLs 143. Das dritte Dielektrikum 162 kann belassen werden, um lange Ätzzeiten beim Bilden der Hohlräume 167C zu vermeiden.
  • 4A und 4B bis 17A und 17B sind eine Reihe von gepaarten weggeschnittenen Seitenansichtsveranschaulichungen und weggeschnittenen perspektivischen Ansichtsveranschaulichungen, die ein Verfahren zum Bilden eines IC-Bauelements mit Hohlräumen gemäß den vorliegenden Lehren erläutern. Während 4A und 4B bis 17A und 17B mit Bezug auf verschiedene Ausführungsformen eines Verfahrens beschrieben werden, versteht es sich, dass die in 4A und 4B bis 17A und 17B gezeigten Strukturen nicht auf das Verfahren eingeschränkt werden, sondern von diesem Verfahren separat alleine stehen können. Während 4A und 4B bis 17A und 17B als eine Reihe von Handlungen beschrieben werden, versteht es sich, dass die Reihenfolge der Handlungen in weiteren Ausführungsformen geändert werden kann. Während 4A und 4B bis 17A und 17B einen spezifischen Satz von Handlungen veranschaulichen und beschreiben, können einige der veranschaulichten und/oder beschriebenen Handlungen in einigen Ausführungsformen weggelassen werden. Ferner können Handlungen, die nicht veranschaulicht und/oder beschrieben werden, eingeschlossen werden.
  • Wie durch die Querschnittsansicht 400 von 4A und der perspektivischen Ansicht 410 von 4B gezeigt, kann das Verfahren mit Bilden eines Mehrschichtstapels 403 über einem unteren Abschnitt der Metallverschaltung 175 beginnen, die ihrerseits über dem Substrat 157 ausgebildet ist. Der Mehrschichtstapel 403 schließt mindestens die untere dielektrische Schicht 161, die obere dielektrische Schicht 169 und eine Opferschicht 401 ein. Der Mehrschichtstapel 403 kann zusätzliche Schichten, wie die mittlere dielektrische Schicht 165 (siehe 1D) und eine zweite Opferschicht, aufweisen. Die Opferschicht 401 weist eine Zusammensetzung auf, die sich von Zusammensetzungen der unteren dielektrischen Schicht 161 und der oberen dielektrischen Schicht 169 unterscheidet. In einigen Ausführungsformen sind die untere dielektrische Schicht 161 und die obere dielektrische Schicht 169 Oxidschichten. In einigen Ausführungsformen ist die Opferschicht 401 eine Nitridschicht.
  • Wie durch die Querschnittsansicht 500 von 5A und der perspektivischen Ansicht 510 von 5B gezeigt, können Gräben 501 in den Mehrschichtstapel 403 geätzt werden. Bilden der Gräben 501 in den Mehrschichtstapel 403 kann Fotolithografie und Plasmaätzen umfassen. Das Ätzen kann teilweise oder ganz durch die untere dielektrische Schicht 161 hindurch ablaufen. Optional wird eine Ätzstoppschicht bereitgestellt, um eine Tiefe der Gräben 501 zu begrenzen.
  • Wie durch die Querschnittsansicht 600 von 6A und der perspektivischen Ansicht 610 von 6B gezeigt, werden die Gräben 501 mit leitfähigem Material gefüllt, um WLs 143 zu bilden. In einigen Ausführungsformen beginnt das Füllen der Gräben 501 mit Abscheidung der Auskleidung 141. Die Auskleidung 141 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. Die verbleibende Füllung kann aus einem beliebigen leitfähigen Material sein. Leitfähige Materialien, die verwendet werden können, schließen dotierte Halbleitermaterialien (z. B. p-dotiertes oder n-dotiertes Polysilizium), kohlenstoffbasierte leitfähige Materialien oder Metalle ein. Ein kohlenstoffbasiertes leitfähiges Material kann Graphen, nanokristalliner Graphit oder dergleichen sein und kann zur Verwendung ohne die Auskleidung 141 geeignet sein. Ein Metall kann Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Kupfer (Cu), ein anderes CMOS-Kontaktmetall oder dergleichen sein. Das leitfähige Material kann durch CVD, PVD, Elektroplattieren, stromloses Plattieren oder dergleichen abgeschieden werden. Nach Füllen der Gräben 501 kann überschüssiges Material durch chemisch-mechanisches Polieren (CMP) oder dergleichen entfernt werden.
  • Wie durch die Querschnittsansicht 700 von 7A und die perspektivische Ansicht 710 von 7B gezeigt, werden Öffnungen 701 in den Mehrschichtstapel 403 hinein geätzt. Die Öffnungen 701 durchdringen die obere dielektrische Schicht 169 und weisen ausreichend Tiefe auf, um die Opferschicht 401 freizulegen. Bilden der Öffnungen 701 kann Fotolithografie und einen Ätzprozess wie Plasmaätzen umfassen. Wie durch die Querschnittsansicht 800 von 8A und die perspektivische Ansicht 810 von 8B gezeigt, kann alles oder ein Teil der Opferschicht 401 durch die Öffnungen 701 hindurch weggeätzt werden, um die Hohlräume 167A zu bilden. Wegätzen von aller oder eines Teil der Opferschicht 401 kann eine Nassätzung umfassen. In einigen Ausführungsformen wird heiße Phosphorsäure (H3PO4) oder dergleichen für die Nassätzung verwendet.
  • Wie durch die Querschnittsansicht 900 von 9A und die perspektivische Ansicht 910 von 9B gezeigt, können die Öffnungen 701, nachdem die Opferschicht 401 geätzt wurde, mit Dielektrikum 903 gefüllt werden. In einigen Ausführungsformen ist das Dielektrikum 903 das gleiche Dielektrikum wie die obere dielektrische Schicht 169. Das Dielektrikum 903 erstreckt sich nicht über eine unmittelbare Nähe der Öffnungen 701 hinaus und füllt höchstens einen kleinen Abschnitt der Hohlräume 167A. Das Dielektrikum 903 kann durch CVD, PVD, dergleichen oder einen beliebigen anderen geeigneten Prozess abgeschieden werden. Nach Abscheidung kann CMP durchgeführt werden, um die obere Oberfläche 901, die die oberen Oberflächen 251 der oberen dielektrischen Schicht 169 und die oberen Oberflächen 253 der WLs 143 umfasst, zu planarisieren.
  • Wie durch die Querschnittsansicht 1000 von 10A und die perspektivische Ansicht 1010 von 10B gezeigt, kann eine Reihe von Schichten über der flachen oberen Oberfläche 901 abgeschieden werden. Diese Schichten können die dielektrische Gate-Schicht 137, die Kanalschicht 135 und eine Schicht Zwischenschichtdielektrikum (IILD) 134 aufweisen. Jede dieser Schichten kann durch CVD, PVD, ALD, eine Kombination davon oder dergleichen gebildet werden.
  • Die dielektrische Gate-Schicht 137 kann eine oder mehrere Schichten aufweisen, die eine geeignete dielektrische Gatestruktur für die BEOL-Transistoren 139 bereitstellen. In einigen Ausführungsformen schließt die dielektrische Gate-Schicht 137 ein Dielektrikum mit hohem k-Wert ein. Die dielektrische Gate-Schicht 137 kann zum Beispiel Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantaloxid(Ta2O5), Zirconiumoxid (ZrO2), Titanoxid (TiO2), Strontiumtitanoxid (SrTiO3), eine Mischung davon oder dergleichen umfassen. In einigen Ausführungsformen weist die dielektrische Gate-Schicht 137 eine Dicke in einem Bereich von etwa 1 nm bis etwa 15 nm auf. In einigen Ausführungsformen weist die dielektrische Gate-Schicht 137 eine Dicke im Bereich von etwa 1 nm bis etwa 5 nm auf.
  • Die Kanalschicht 135 umfasst einen Halbleiter. In einigen Ausführungsformen umfasst die Kanalschicht 135 einen Oxidhalbleiter. Der Oxidhalbleiter kann zum Beispiel Indium-Gallium-Zink-Oxid (IGZO), Indium-Zink-Oxid (IZO), Indium-Zinn-Oxid (ITO), Indium-Titan-Oxid (ITiO) oder dergleichen sein. In einigen Ausführungsformen weist die Kanalschicht 135 eine Dicke in einem Bereich von etwa 3 nm bis etwa 50 nm auf. In einigen Ausführungsformen weist die Kanalschicht 135 eine Dicke in einem Bereich von 5 nm bis etwa 30 nm auf. Die ILD-Schicht 134 kann zum Beispiel ein Oxid, ein Dielektrikum mit niedrigem κ-Wert, ein Dielektrikum mit extrem niedrigem κ-Wert oder dergleichen sein.
  • Wie durch die Querschnittsansicht 1100 von 11A und die perspektivische Ansicht 1110 von 11B gezeigt, werden leitfähige Inseln in der ILD-Schicht 134 gebildet, um die Source-Bereiche 131 und die Drain-Bereiche 133 zu bilden. In einigen Ausführungsformen weisen die Source-Bereiche 131 und die Drain-Bereiche 133 Dicken in einem Bereich von etwa 1 nm bis etwa 200 nm auf. In einigen Ausführungsformen weisen die leitfähigen Inseln Dicken in einem Bereich von etwa 10 nm bis etwa 50 nm auf. In einigen Ausführungsformen weisen die leitfähigen Inseln Längen und Breiten in einem Bereich von etwa 1 nm bis etwa 200 nm auf. Wie durch die Veranschaulichung gezeigt, können die Drain-Bereiche 133 breiter sein als die Source-Bereiche 131. Bilden der leitfähigen Inseln kann Fotolithografie, um Öffnungen in der ILD-Schicht 134 zu ätzen, Abscheiden eines leitfähigen Materials, um die Öffnungen zu füllen, und Planarisierung umfassen. Das leitfähige Material kann ein dotierter Halbleiter oder ein Metall sein. Das leitfähige Material kann durch CVD, PVD, Elektroplattieren, stromloses Plattieren, dergleichen oder einen beliebigen anderen geeigneten Prozess abgeschieden werden.
  • Wie durch die Querschnittsansicht 1200 von 12A und die perspektivische Ansicht 1210 von 12B gezeigt, kann ein Mehrschichtstapel 1203 über der ILD-Schicht 134, den Source-Bereichen 131 und den Drain-Bereichen 133 gebildet werden. Der Mehrschichtstapel 1203 schließt eine untere dielektrische Schicht 185, eine Opferschicht 1201 und eine obere dielektrische Schicht 189 ein. Alternativen zum Auswählen und Bilden dieser Schichten sind die gleichen wie jene für entsprechende Schichten des Mehrschichtstapels 403 wie vorstehend beschrieben.
  • Wie durch die Querschnittsansicht 1300 von 13A und die perspektivische Ansicht 1310 von 13B gezeigt, werden Löcher 1301 durch den Mehrschichtstapel 1203 hindurch geätzt. Bilden der Löcher 1301 kann Fotolithografie und Plasmaätzen umfassen. Die Löcher 1301 öffnen sich verschiedenartig auf den Source-Bereichen 131 und den Drain-Bereichen 133.
  • Wie durch die Querschnittsansicht 1400 von 14A und die perspektivische Ansicht 1410 von 14B gezeigt, werden die Löcher 1301 mit leitfähigem Material gefüllt, um Durchkontaktierungen 125 zu bilden. In einigen Ausführungsformen beginnt das Füllen der Löcher 1301 mit der Abscheidung einer Auskleidung 127. Die Auskleidung 127 ist optional und kann wie die Auskleidung 141 sein, das auch optional ist. Die verbleibende Füllung kann ein Metall wie Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Kupfer (Cu) oder dergleichen sein. Das Metall kann durch CVD, PVD, Elektroplattieren, stromloses Plattieren oder dergleichen abgeschieden werden. Nach Füllen der Löcher 1301 kann überschüssiges Material durch chemisch-mechanisches Polieren (CMP) oder dergleichen entfernt werden.
  • Wie durch die Querschnittsansicht 1500 von 15A und die perspektivische Ansicht 1510 von 15B gezeigt, werden Löcher 1501 in den Mehrschichtstapel 1203 geätzt. Die Löcher 1501 durchdringen die obere dielektrische Schicht 189 und weisen ausreichend Tiefe auf, um die Opferschicht 1201 freizulegen. Bilden der Löcher 1501 kann Fotolithografie und einen Ätzprozess wie Plasmaätzen umfassen. Wie durch die Querschnittsansicht 1600 von 16A und die perspektivische Ansicht 1610 von 16B gezeigt, kann alles oder ein Teil der Opferschicht 1201 durch die Löcher 1501 hindurch weggeätzt werden, um die Hohlräume 187A zu bilden. Wegätzen von aller oder eines Teil der Opferschicht 1201 kann eine Nassätzung umfassen. In einigen Ausführungsformen wird heiße Phosphorsäure (H3PO4) für die Nassätzung verwendet. Nachdem die Opferschicht 1201 geätzt wurde, können die Löcher 1501 mit Dielektrikum gefüllt werden.
  • Wie durch die Querschnittsansicht 1700 von 17A und die perspektivische Ansicht 1710 von 17B gezeigt, kann eine Metallisierungsschicht, die BLs 123 und Durchkontaktierungen 115 aufweist, über der oberen dielektrischen Schicht 189 gebildet werden. Bilden dieser Metallisierungsschicht kann Abscheiden der ILD-Schicht 191, Fotolithografie, um Gräben und Löcher in der ILD-Schicht 191 zu bilden, Füllen der Gräben und Löcher mit leitfähigem Material und Planarisieren, um überschüssiges Material zu entfernen, umfassen.
  • Die Querschnittsansichten von 4A und 4B bis 9A und 9B und die Ansichten von 12A und 12B bis 17A und 17B stellen Beispiele des Bildens einer dielektrischen Struktur bereit, die Hohlräume gemäß den vorliegenden Lehren umfasst. 18 bis 21 sind eine Reihe von Querschnittsansichten, die zusätzliche Details und Alternativen zeigen, die zum Bilden dieser und weiterer dielektrischer Strukturen gemäß den vorliegenden Lehren anwendbar sind.
  • 18 stellt eine Querschnittsansicht 1800 bereit, die spezifisch der Ebene C von 7B entsprechen kann. Wie durch 18 gezeigt, können Öffnungen 701 auf oder in der Opferschicht 401 enden. Es versteht sich jedoch, dass der Mehrschichtstapel 403 zusätzliche verschachtelte dielektrische und Opferschichten aufweisen kann. Die Öffnungen 701 kann mit ausreichender Tiefe gegeben werden, sodass alle der Opferschichten durch die Öffnungen 701 hindurch geätzt werden können.
  • Wie durch die Querschnittsansicht 1900 von 19 gezeigt, bildet Ätzen der Opferschicht 401 durch die Öffnungen 701 hindurch die Hohlräume 1907. Das Ätzen kann die Opferschicht 401 möglicherweise nur teilweise entfernen, wodurch Abschnitte der Opferschicht 401 verbleiben, um Seitenkanten 1901 der Hohlräume 1907 zu bilden. Der verbleibende Abschnitt der Opferschicht 401 weist eine Fläche kleiner als eine Fläche der oberen dielektrischen Schicht 169 auf. In einigen Ausführungsformen weist der verbleibende Abschnitt der Opferschicht 401 eine Fläche, die die Hälfte einer Fläche der oberen dielektrischen Schicht 169 oder weniger beträgt, auf. In einigen Ausführungsformen weist der verbleibende Abschnitt der Opferschicht 401 eine Fläche von einem Viertel einer Fläche der oberen dielektrischen Schicht 169 oder weniger auf. Wenn die verbleibende Fläche zu groß ist, kann Kapazität zu hoch sein. Wenn die verbleibende Fläche zu klein ist, kann eine Ätzzeit zu lang sein.
  • Ein Abstand 1905 der Seitenkanten 1901 von der Öffnung 701 kann durch Variieren der Ätzzeit gesteuert werden. Eine Breite 1903 der Hohlräume 1907 kann sowohl durch die Ätzzeit als auch durch die Anzahl und räumliche Verteilung der Öffnungen 701 gesteuert werden. In einigen Ausführungsformen resultiert Begrenzen der Breite 1903 durch Ätzen von weniger als der gesamten Opferschicht 401 in einer geringeren kapazitiven Kopplung, als wenn die gesamte Opferschicht 401 weggeätzt wird. In einigen Ausführungsformen liegt die Breite 1903 im Bereich von etwa 10 nm bis etwa 100 nm. In einigen Ausführungsformen beträgt die Breite 1903 weniger als etwa 50 nm. In einigen Ausführungsformen, wo ein Abschnitt der Opferschicht 401 verbleiben darf, ist die Opferschicht 401 ein Dielektrikum mit einer Dielektrizitätskonstante nicht größer als die von Siliciumnitrid (SiN).
  • Wie durch die Querschnittsansicht 2000 von 20 gezeigt, kann ein Dielektrikum 2001 abgeschieden werden, um die Öffnungen 701 zu verschließen. Das Dielektrikum 2001 kann einen Abschnitt des Hohlraums 1907 unmittelbar unterhalb der Öffnungen 701 füllen. Die obere dielektrische Schicht 169 ist von der unteren dielektrischen Schicht 161 beabstandet, aber der Abstand zwischen den zwei kann durch das Dielektrikum 2001 überbrückt sein. Der Anteil des Hohlraums 1907, der durch das Dielektrikum 2001 gefüllt wird, kann durch Abscheiden des Dielektrikums 2001 mit einem nicht-konformen Abscheidungsprozess verringert werden. Ein nicht-konformer Abscheidungsprozess kann ein CVD- oder PVD-Prozess sein, der bei einer hohen Geschwindigkeit durchgeführt wird. Wie durch die Querschnittsansicht 2100 von 21 gezeigt, kann ein Planarisierungsprozess wie CMP durchgeführt werden, um eine flache obere Oberfläche 901 bereitzustellen. Der Planarisierungsprozess kann das Dielektrikum 2001 vollständig von über der oberen dielektrischen Schicht 169 entfernen oder kann eine Schicht des Dielektrikums 2001 über der oberen dielektrischen Schicht 169 belassen.
  • Wie ferner durch die Querschnittsansicht 2100 von 21 gezeigt, können die Hohlräume 1907, nachdem die Hohlräume 1907 abgedichtet wurden, Seitenkanten aufweisen, die einen oder mehrere Seitenkanten 1901, die durch einen verbleibenden Abschnitt der Opferschicht 401 ausgebildet sind, Seitenkanten 2113, die durch das Dielektrikum 2001 ausgebildet sind, und zusätzliche Seitenkanten wie Seitenkanten, die durch die Auskleidung 141 ausgebildet sind, aufweisen. In Regionen 2105, die sich abseits von diesen Seitenkanten befinden, ist eine Höhe 2109 des Hohlraums 1907 im Wesentlichen konstant. Innerhalb der Regionen 2105 ist eine Form der Decke 2101 konform zu der Form des Bodens 2103. Wenn der Boden 2103 eben ist, ist die Decke 2101 auch eben. Diese Oberflächen eben zu machen erleichtert Bereitstellen einer ebenen Oberfläche 901 über der oberen dielektrischen Schicht 169.
  • In einigen Ausführungsformen betragen die Öffnungen 701 von etwa 0,1 % bis etwa 50 % einer Fläche der oberen dielektrischen Schicht 169. In einigen Ausführungsformen betragen die Öffnungen 701 von etwa 0,5% bis etwa 25% einer Fläche der oberen dielektrischen Schicht 169. In einigen Ausführungsformen betragen die Öffnungen 701 von etwa 1% bis etwa 10% einer Fläche der oberen dielektrischen Schicht 169. Wie aus der Querschnittsansicht 2100 von 21 ersichtlich, kann, wenn die Öffnungen 701 eine zu hohe Dichte aufweisen oder zu groß sind, ein Volumen der Hohlräume 1907 aufgrund der Füllung der Hohlräume 1907 unterhalb der Öffnungen 701 übermäßig verringert sein. Wenn die Öffnungen 701 zu klein sind oder eine zu geringe Dichte aufweisen, kann nach Ätzen zu viel Opferschicht 401 verbleiben, und die dielektrische Konstante der resultierenden Struktur kann zu hoch sein.
  • In einigen Ausführungsformen sind die Öffnungen 701 so verteilt, dass der Abstand 1905 (siehe 19) von etwa ein bis etwa zehn Mal die Höhe 2109 des Hohlraums 1907 beträgt. In einigen Ausführungsformen sind die Öffnungen 701 so verteilt, dass der Abstand 1905 von etwa zwei bis etwa fünf Mal die Höhe 2109 des Hohlraums 1907 beträgt. In einigen Ausführungsformen sind die Öffnungen 701 so verteilt, dass der Abstand 1905 etwa drei Mal oder weniger die Höhe 2109 des Hohlraums 1907 beträgt. Wenn die Opferschicht 401 durch das Ätzen vollständig entfernt ist, ist der Abstand 1905 der halbe Abstand zwischen benachbarten Öffnungen 701. Mit anderen Worten misst der Abstand 1905 ein maximales seitliches Ausmaß des Hohlraums 1907 von einer beliebigen der Öffnungen 701. In einigen Ausführungsformen weisen die Öffnungen 701 Flächen auf, die (50 nm)2 oder weniger betragen. In einigen Ausführungsformen weisen die Öffnungen 701 Flächen auf, die (25 nm)2 oder weniger betragen.
  • Die Querschnittsansichten 2200 und 2300 von 22 und 23 zeigen eine Variation des durch die Querschnittsansichten 1800 bis 2100 von 18 und 21 gezeigten Prozesses. Diese Variation kann verwendet werden, um eine dielektrische Struktur wie die dielektrische Struktur 181B von 1D zu bilden. Wie in 22 gezeigt, ist ein Mehrschichtstapel 2207 wie der Mehrschichtstapel 403 von 4, aber schließt die mittlere dielektrische Schicht 165 und eine untere Opferschicht 2205 ein. Wie ferner durch die Querschnittsansicht 2200 von 22 gezeigt, kann ein Fotolack 2203 gebildet, strukturiert und verwendet werden, um Gräben 2201 in dem Mehrschichtstapel 2207 trocken zu ätzen. Die Gräben 2201 erstrecken sich mindestens bis zu der Oberseite der unteren Opferschicht 2205. In einigen Ausführungsformen erstrecken sich die Gräben 2201 durch die untere Opferschicht 2205 hindurch. Verwenden von Trockenätzen, um die Gräben 2201 oder dergleichen durch die unterste der Opferschichten hindurch zu verlängern, kann Entfernen des Opfermaterials durch Nassätzen erleichtern. Wie durch die Querschnittsansicht 2300 von 23 gezeigt, kann die Opferschicht 401 durch die Gräben 2201 hindurch weggeätzt werden, um den Hohlraum 167B zu bilden, und die Opferschicht 2205 kann gleichzeitig durch die Gräben 2201 hindurch weggeätzt werden, um den Hohlraum 163B zu bilden.
  • 24 präsentiert ein Flussdiagramm für einen Prozess 2400, der verwendet werden kann, um ein integriertes Schaltungsbauelement gemäß der vorliegenden Offenbarung zu bilden. Während der Prozess 2400 von 24 hierin als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, versteht es sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Zum Beispiel können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen außer denjenigen auftreten, die hierin dargestellt und/oder beschrieben sind. Ferner sind nicht alle veranschaulichten Handlungen erforderlich, um einige Aspekte der vorliegenden Offenbarung oder der Ausführungsformen davon zu implementieren, und ein oder mehrere der abgebildeten Handlungen können in einem oder mehreren getrennten Handlungen und/oder Phasen durchgeführt werden.
  • Der Prozess 2400 kann mit Handlung 2401 beginnen, Bilden eines Mehrschichtstapels. Der Mehrschichtstapel schließt eine obere dielektrische Schicht, eine untere dielektrische Schicht und eine Opferschicht ein, die zwischen der oberen dielektrischen Schicht und der unteren dielektrischen Schicht vorliegt. Der Mehrschichtstapel kann zusätzliche verschachtelte dielektrische Schichten und Opferschichten zwischen der oberen dielektrischen Schicht und der unteren dielektrischen Schicht aufweisen. Der Mehrschichtstapel kann innerhalb der Metallverschaltung gebildet werden. Der Mehrschichtstapel 403 in der Querschnittsansicht 400 von 4A, der Mehrschichtstapel 1203 in der Querschnittsansicht 1200 von 12A und der Mehrschichtstapel 2207 in der Querschnittsansicht 2200 von 22 stellen Beispiele bereit.
  • Der Prozess 2400 kann mit Handlung 2403 weitermachen, Bilden von Gräben innerhalb des Mehrschichtstapels. Die Querschnittsansicht 500 von 5A stellt ein Beispiel bereit. Handlung 2405, Auskleiden der Gräben mit einem Oxidhalbleiter, Handlung 2407, Füllen der Gräben mit Metall oder einem anderen leitfähigen Material, um leitfähige Leitungen wie Wortleitungen zu bilden, und Handlung 2409, Planarisieren, können folgen. Die Querschnittsansicht 600 von 6A stellt ein Beispiel bereit.
  • Handlung 2405, Auskleiden der Gräben mit einem Oxidhalbleiter, ist optional. Wenn Handlung 2405 eingesetzt wird, kann Handlung 2411 auch eingesetzt werden. Handlung 2411 ist Tempern, das verwendet werden kann, um den Oxidhalbleiter zu kristallisieren und dadurch seine Festigkeit zu erhöhen. In einigen Ausführungsformen findet das Tempern bei Temperaturen im Bereich von etwa 300 °C bis etwa 500 °C statt. In einigen Ausführungsformen findet das Tempern bei Temperaturen im Bereich von etwa 350 °C bis etwa 450 °C statt.
  • Handlung 2413 ist Bilden von Öffnungen in den Mehrschichtstapel. Die Öffnungen weisen ausreichend Tiefe auf, um die Opferschichten innerhalb des Mehrschichtstapels freizulegen. Die perspektivische Ansicht 710 von 7B und die Querschnittsansicht 1800 von 18 und die Querschnittsansicht 2200 von 22 stellen Beispiele bereit.
  • Handlung 2415 ist Ätzen, um alles oder einen Teil von jeder der Opferschichten innerhalb des Mehrschichtstapels zu entfernen. Der Ätzprozess kann eine Nassätzung sein. Die perspektivische Ansicht 810 von 8B und die Querschnittsansicht 1900 von 19 und die Querschnittsansicht 2300 von 23 stellen Beispiele bereit.
  • Handlung 2417 ist Abdichten der Öffnungen, die bei Handlung 2413 gebildet wurden. Abdichten der Öffnungen kann Abscheiden von Dielektrikum umfassen. Die perspektivische Ansicht 910 von 9B und die Querschnittsansicht 2000 von 20 stellen Beispiele bereit. Handlung 2419 ist Planarisieren, das verwendet werden kann, um Dielektrikum zu entfernen, das sich im Laufe von Handlung 2417 außerhalb der Öffnung abscheidet. Die Querschnittsansicht 2100 von 21 stellt ein Beispiel bereit.
  • Handlung 2421 ist Bilden einer dielektrischen Gate-Schicht über der dielektrischen Struktur, die über die vorherigen Schritte gebildet wurde. Handlung 2423 ist Bilden einer Kanalschicht über der dielektrischen Gate-Schicht. Handlung 2425 ist Bilden einer ILD-Schicht über der Kanalschicht. Die perspektivische Ansicht 1010 von 10B stellt ein Beispiel bereit.
  • Handlung 2427 ist Bilden von Source- und Drain-Bereichen in der ILD-Schicht. Dies kann Ätzen von Öffnungen durch die ILD-Schicht hindurch, um die Kanalschicht freizulegen, Füllen der Öffnungen mit einem Metall, das die Kanalschicht berührt, und Planarisieren umfassen. Die perspektivische Ansicht 1110 von 11B stellt ein Beispiel bereit.
  • Handlung 2429 ist Bilden eines zweiten Mehrschichtstapels. Der zweite Mehrschichtstapel schließt auch eine obere dielektrische Schicht, eine untere dielektrische Schicht und eine Opferschicht zwischen der oberen dielektrischen Schicht und der unteren dielektrischen Schicht ein. Die perspektivische Ansicht 1210 von 12B stellt ein Beispiel bereit. Der zweite Mehrschichtstapel kann auch zusätzliche verschachtelte dielektrische Schichten und Opferschichten zwischen der oberen dielektrischen Schicht und der unteren dielektrischen Schicht aufweisen.
  • Handlung 2431 ist Bilden von Löchern in dem zweiten Mehrschichtstapel. Die perspektivische Ansicht 1310 von 13B stellt ein Beispiel bereit. Handlung 2433, Auskleiden der Löcher mit einem Oxidhalbleiter, Handlung 2435, Füllen der Löcher mit Metall oder einem anderen leitfähigen Material, um leitfähige Durchkontaktierungen zu bilden, und Handlung 2435, Planarisieren, können folgen. Die perspektivische Ansicht 1410 von 14B stellt ein Beispiel bereit.
  • Handlung 2435, Auskleiden der Löcher mit einem Oxidhalbleiter, ist optional. Wenn Handlung 2435 eingesetzt wird, kann Handlung 2437 auch eingesetzt werden. Handlung 2439 ist Tempern, das verwendet werden kann, um den Oxidhalbleiter zu kristallisieren und dadurch seine Festigkeit zu erhöhen. Dies ist wie Handlung 2411.
  • Handlung 2441 ist Bilden von Öffnungen in den zweiten Mehrschichtstapel hinein. Die Öffnungen weisen ausreichend Tiefe auf, um die Opferschichten innerhalb des zweiten Mehrschichtstapels freizulegen. Die perspektivische Ansicht 1510 von 15B stellt ein Beispiel bereit.
  • Handlung 2443 ist Ätzen, um alles oder einen Teil jeder der Opferschichten mit dem zweiten Mehrschichtstapel zu entfernen. Der Ätzprozess kann wieder eine Nassätzung sein. Die perspektivische Ansicht 1610 von 16B stellt ein Beispiel bereit.
  • Handlung 2445 ist Bilden der Kondensatoren 109. Abhängig davon, welche besonderen Aktionen innerhalb des Prozesses 2400 eingeschlossen sind, kann die resultierende Struktur einem beliebigen der IC-Bauelemente 100A bis 100E von 1A bis 1E entsprechen.
  • Einige Aspekte der vorliegenden Offenbarung betreffen ein integriertes Schaltungsbauelement, das einen Hohlraum innerhalb einer Metallverschaltung aufweist. Eine erste dielektrische Schicht stellt ein Dach für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt einen Boden für den Hohlraum bereit. Ein Material, das sich von der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht unterscheidet, stellt eine Seitenkante für den Hohlraum bereit.
  • Einige Aspekte der vorliegenden Offenbarung betreffen ein integriertes Schaltungsbauelement, das einen Hohlraum innerhalb einer Metallverschaltung aufweist. Eine erste dielektrische Schicht stellt ein Dach für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt einen Boden für den Hohlraum bereit. Der Hohlraum weist Seitenkanten und eine Höhe auf, die über eine Region abseits der Seitenkanten konstant ist.
  • Einige Aspekte der vorliegenden Offenbarung betreffen ein integriertes Schaltungsbauelement, das einen Hohlraum innerhalb einer Metallverschaltung aufweist. Eine erste dielektrische Schicht stellt eine Decke für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt einen Boden für den Hohlraum bereit.
  • Einige Aspekte der vorliegenden Offenbarung betreffen ein integriertes Schaltungsbauelement, das einen Hohlraum innerhalb einer Metallverschaltung aufweist. Eine erste dielektrische Schicht stellt eine Decke für den Hohlraum bereit. Eine zweite dielektrische Schicht stellt einen Boden für den Hohlraum bereit. Die Decke ist eben. In einigen Ausführungsformen befindet sich eine Materialschicht, die ein Gate-Dielektrikum für einen BEOL-Transistor bereitstellt, direkt über der ersten dielektrischen Schicht.
  • Einige Aspekte der vorliegenden Offenbarung betreffen ein Verfahren zum Herstellen eines integrierten Schaltungsbauelements, Bilden eines Stapels umfasst, der eine erste dielektrische Schicht, eine zweite Schicht und eine dritte dielektrische Schicht umfasst. Die zweite Schicht befindet sich zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht und weist eine Zusammensetzung auf, die sich von der ersten dielektrischen Schicht und der dritten dielektrischen Schicht unterscheidet. Eine oder mehrere Öffnungen werden in der dritten dielektrischen Schicht gebildet. Die zweite Schicht wird durch die eine oder mehreren Öffnungen hindurch geätzt, um einen Hohlraum zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht zu bilden. Die eine oder mehreren Öffnungen werden abgedichtet, sodass der Hohlraum zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht verbleibt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/174116 [0001]

Claims (20)

  1. Integriertes Schaltungsbauelement, umfassend: eine Metallverschaltung über einem Substrat; und einen Hohlraum innerhalb der Metallverschaltung; wobei eine erste dielektrische Schicht ein Dach für den Hohlraum bereitstellt; eine zweite dielektrische Schicht einen Boden für den Hohlraum bereitstellt; und ein Material, das sich von der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht unterscheidet, eine Seitenkante für den Hohlraum bereitstellt.
  2. Integriertes Schaltungsbauelement nach Anspruch 1, wobei das Material ein Oxidhalbleiter ist.
  3. Integriertes Schaltungsbauelement nach Anspruch 2, wobei der Oxidhalbleiter eine Auskleidung für eine Metallleitung oder eine Metalldurchkontaktierung ist.
  4. Integriertes Schaltungsbauelement nach einem der vorhergehenden Ansprüche, wobei der Hohlraum eine Höhe aufweist, die größer ist als eine Dicke der ersten dielektrischen Schicht.
  5. Integriertes Schaltungsbauelement nach einem der vorhergehenden Ansprüche, wobei sich das Material von der ersten dielektrischen Schicht zu der zweiten dielektrischen Schicht erstreckt.
  6. Integriertes Schaltungsbauelement nach einem der vorhergehenden Ansprüche, wobei das Material ein drittes Dielektrikum mit einer Zusammensetzung ist, die sich von der ersten dielektrischen Schicht unterscheidet und sich von der zweiten dielektrischen Schicht unterscheidet.
  7. Integriertes Schaltungsbauelement nach Anspruch 6, wobei eine Fläche des dritten Dielektrikums ein Viertel der Fläche der ersten dielektrischen Schicht oder weniger beträgt.
  8. Integriertes Schaltungsbauelement, umfassend: eine Metallverschaltung über einem Substrat; einen Transistor innerhalb der Metallverschaltung; eine dielektrische Struktur innerhalb der Metallverschaltung; einen Hohlraum innerhalb der dielektrischen Struktur; wobei der Hohlraum eine Decke und einen Boden aufweist; eine erste dielektrische Schicht die Decke bereitstellt; eine zweite dielektrische Schicht den Boden bereitstellt; und eine Materialschicht, die ein Gate-Dielektrikum für den Transistor bereitstellt, sich direkt über der ersten dielektrischen Schicht befindet.
  9. Integriertes Schaltungsbauelement nach Anspruch 8, wobei die erste dielektrische Schicht eine obere Oberfläche aufweist, die mit einer oberen Oberfläche der Metallstruktur der Metallverschaltung koplanar ist.
  10. Integriertes Schaltungsbauelement nach Anspruch 8 oder 9, wobei der Hohlraum eine Region aufweist, innerhalb dessen eine Form der Decke mit einer Form des Bodens übereinstimmt.
  11. Integriertes Schaltungsbauelement nach einem der Ansprüche 8 bis 10, wobei der Hohlraum eine Oxiddecke, einen Oxidboden und eine Nitridseitenkante aufweist.
  12. Integriertes Schaltungsbauelement nach einem der Ansprüche 8 bis 11, wobei die dielektrische Struktur ferner einen zweiten Hohlraum direkt unterhalb des Hohlraums umfasst.
  13. Integriertes Schaltungsbauelement nach einem der Ansprüche 8 bis 12, ferner umfassend: ein Array von Speicherzellen innerhalb der Metallverschaltung; wobei sich der Hohlraum zwischen zwei leitfähigen Leitungen befindet; und jede der zwei leitfähigen Leitungen eine Bitleitung, eine Wortleitung oder eine Sourceleitung für das Array von Speicherzellen bereitstellt.
  14. Integriertes Schaltungsbauelement nach einem der Ansprüche 8 bis 13, wobei: der BEOL-Transistor einer von einer Vielzahl von Transistoren ist; und der Hohlraum sich zwischen zwei benachbarten Wortleitungen befindet, die Gate-Elektroden für den Transistor bereitstellen.
  15. Integriertes Schaltungsbauelement nach einem der Ansprüche 8 bis 14, wobei die Materialschicht ein Dielektrikum mit hohem κ-Wert umfasst.
  16. Verfahren zum Herstellen eines integrierten Schaltungsbauelements, umfassend: Bilden eines Stapels, der eine erste dielektrische Schicht, eine zweite Schicht und eine dritte dielektrische Schicht umfasst, wobei sich die zweite Schicht zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht befindet und eine Zusammensetzung aufweist, die sich von der ersten dielektrischen Schicht und der dritten dielektrischen Schicht unterscheidet; Bilden einer oder mehrerer Öffnungen in der dritten dielektrischen Schicht; Ätzen der zweiten Schicht durch die eine oder mehreren Öffnungen hindurch, um einen Hohlraum zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht zu bilden; und Abdichten der einen oder mehreren Öffnungen, sodass der Hohlraum zwischen der ersten dielektrischen Schicht und der dritten dielektrischen Schicht verbleibt.
  17. Verfahren nach Anspruch 16, wobei: die erste dielektrische Schicht und die dritte dielektrische Schicht Oxide sind; und die zweite Schicht ein Nitrid ist.
  18. Verfahren nach Anspruch 16 oder 17, wobei Ätzen fortschreitet, bis zwei oder mehr der einen oder mehreren Öffnungen durch einen vorher durch die zweite Schicht eingenommenen Raum hindurch verbunden sind.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Ätzen die zweite Schicht mit einer Fläche von weniger als ein Viertel einer Fläche der ersten dielektrischen Schicht belässt.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend: Ätzen eines Grabens in den Stapel vor Bilden der Öffnungen; Auskleiden der Gräben mit einem Oxidhalbleiter; und Füllen der Gräben mit Metall.
DE102021116207.6A 2021-04-13 2021-06-23 Hohlraum in Metallverschaltungsstruktur und Verfahren zum Herstellen einer solchen Struktur Active DE102021116207B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163174116P 2021-04-13 2021-04-13
US63/174,116 2021-04-13
US17/346,670 US11984351B2 (en) 2021-04-13 2021-06-14 Cavity in metal interconnect structure
US17/346,670 2021-06-14

Publications (2)

Publication Number Publication Date
DE102021116207A1 true DE102021116207A1 (de) 2022-10-13
DE102021116207B4 DE102021116207B4 (de) 2024-05-16

Family

ID=82668094

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021116207.6A Active DE102021116207B4 (de) 2021-04-13 2021-06-23 Hohlraum in Metallverschaltungsstruktur und Verfahren zum Herstellen einer solchen Struktur

Country Status (5)

Country Link
US (2) US11984351B2 (de)
KR (1) KR20220141722A (de)
CN (1) CN114883249A (de)
DE (1) DE102021116207B4 (de)
TW (1) TWI821897B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11856751B2 (en) * 2021-03-12 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Drain sharing for memory cell thin film access transistors and methods for forming the same
CN116133436A (zh) * 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法
TWI833494B (zh) * 2022-12-08 2024-02-21 南亞科技股份有限公司 半導體結構及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165897A (en) 1998-05-29 2000-12-26 Taiwan Semiconductor Manufacturing Company Void forming method for fabricating low dielectric constant dielectric layer
US20190237356A1 (en) 2018-01-29 2019-08-01 Globalfoundries Inc. Air gap formation in back-end-of-line structures
US20200006228A1 (en) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Interconnect Structures with Air Gaps
US20200127109A1 (en) 2018-10-19 2020-04-23 Globalfoundries Inc. Ic structure with air gap adjacent to gate structure and methods of forming same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US9177908B2 (en) 2007-04-30 2015-11-03 Taiwan Semiconductor Manufacturing Company, Limited Stacked semiconductor capacitor structure
US7811924B2 (en) * 2008-06-16 2010-10-12 Applied Materials, Inc. Air gap formation and integration using a patterning cap
US8227336B2 (en) * 2009-01-20 2012-07-24 International Business Machines Corporation Structure with self aligned resist layer on an interconnect surface and method of making same
US8093119B2 (en) 2009-06-24 2012-01-10 Solid State System Co., Ltd. CMOS microelectromechanical system (MEMS) device and fabrication method thereof
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US9082770B2 (en) * 2012-10-24 2015-07-14 Taiwan Semiconductor Manufacturing Company Limited Damascene gap structure
US10364140B2 (en) 2015-09-22 2019-07-30 Nxp Usa, Inc. Integrating diverse sensors in a single semiconductor device
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
MY175654A (en) 2016-11-30 2020-07-03 Silterra Malaysia Sdn Bhd Monolithic integrated device
US10163651B1 (en) * 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes
TW201944573A (zh) 2018-04-13 2019-11-16 宏濂科技股份有限公司 內嵌式基板系統級封裝結構及其製作方法
US10510600B1 (en) * 2018-07-11 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared contact structure and methods for forming the same
US10971684B2 (en) * 2018-10-30 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Intercalated metal/dielectric structure for nonvolatile memory devices
US11322362B2 (en) * 2018-11-30 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Landing metal etch process for improved overlay control

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6165897A (en) 1998-05-29 2000-12-26 Taiwan Semiconductor Manufacturing Company Void forming method for fabricating low dielectric constant dielectric layer
US20190237356A1 (en) 2018-01-29 2019-08-01 Globalfoundries Inc. Air gap formation in back-end-of-line structures
US20200006228A1 (en) 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Interconnect Structures with Air Gaps
US20200127109A1 (en) 2018-10-19 2020-04-23 Globalfoundries Inc. Ic structure with air gap adjacent to gate structure and methods of forming same

Also Published As

Publication number Publication date
US20230369107A1 (en) 2023-11-16
US20220328346A1 (en) 2022-10-13
KR20220141722A (ko) 2022-10-20
DE102021116207B4 (de) 2024-05-16
TWI821897B (zh) 2023-11-11
CN114883249A (zh) 2022-08-09
TW202240855A (zh) 2022-10-16
US11984351B2 (en) 2024-05-14

Similar Documents

Publication Publication Date Title
DE102016100272B4 (de) Integrierter Schaltkreis, der zumindest eine Speicherzelle mit einer Datenspeicherschicht enthält, und Verfahren zu dessen Herstellung
DE102021116207B4 (de) Hohlraum in Metallverschaltungsstruktur und Verfahren zum Herstellen einer solchen Struktur
DE102021100089B4 (de) Dreidimensionale speichervorrichtung und verfahren
DE102018100023A1 (de) Resistive direktzugriffspeicherzelle (rram-zelle) mit ausgesparten seitenwänden der unteren elektrode
DE102018122524A1 (de) Struktur und Verfahren zum Freilegen von Speicherzellen mit unterschiedlichen Größen
DE102016117561A1 (de) Untere elektrode für rram-struktur
DE102014107416A1 (de) Rram-zelle mit unterer elektrode
DE102019103777B4 (de) Verfahren zum Herstellen von Speicherzellen, die durch eine hohlraumfreie dielektrische Struktur getrennt sind, und zugehöriger integrierter Chip
DE102019116329A1 (de) Rram mit einer barriereschicht
DE102020128755A1 (de) Speicherarray-treppenstruktur
DE102019113416A1 (de) Durchkontaktierungs-Aufsetzverbesserung für Speicherbauelement
DE102020112783A1 (de) Nichtflüchtige speicheranordnung und herstellungstechnologie
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102011004757B4 (de) Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
DE102020132537A1 (de) Dreidimensionale Speichervorrichtung und Herstellungsverfahren dafür
DE102021112578A1 (de) Speicherbauelement und verfahren zum bilden davon
DE102021110533A1 (de) Oxidhalbleiter-Transistorstruktur in 3D-Vorrichtung und Verfahren zu deren Bildung
DE102020110480B4 (de) Middle-of-Line-Interconnect-Struktur und Herstellungsverfahren
DE102021119950A1 (de) Ferroelektrische speichervorrichtung und verfahren zu deren herstellung
DE102021102536A1 (de) Dreidimensionales Speicherbauelement und Verfahren
DE102021118788A1 (de) VERFAHREN UND STRUKTUREN FÜR VERBESSERTEN FERROELEKTRISCHEN DIREKTZUGRIFFSSPEICHER (FeRAM)
DE102020100126B3 (de) Integrierter Schaltkreis mit zumindest einem Feldeffekttransistor und einer Metall-Ferroelektrikum-Metall-Struktur
DE102021110834A1 (de) Zweischichtiger Kanaltransistor und Verfahren zum Bilden desselben
DE102021118807A1 (de) Halbleiterstruktur und herstellungsverfahren davon

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division