DE102021110834A1 - Zweischichtiger Kanaltransistor und Verfahren zum Bilden desselben - Google Patents

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Hung Wei Li
Kuo Chang Chiang
Mauricio Manfrini
Sai-Hooi Yeong
Yu-Ming Lin
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Abstract

Vorliegend werden ein Transistorbauelement und ein Verfahren zum Herstellen desselben offenbart, wobei das Transistorbauelement Folgendes umfasst: ein Substrat; eine Wortleitung, die auf dem Substrat vorgesehen ist; eine Gate-Isolierschicht, die auf der Wortleitung vorgesehen ist; einen zweischichtigen Halbleiterkanal, der Folgendes umfasst: eine erste Kanalschicht, die auf der Gate-Isolierschicht vorgesehen ist; und eine zweite Kanalschicht, die auf der ersten Kanalschicht vorgesehen ist, so dass die zweite Kanalschicht seitliche und obere Flächen der ersten Kanalschicht kontaktiert; und Source- und Drain-Elektroden, die elektrisch mit der zweiten Kanalschicht gekoppelt sind. Wenn eine Spannung an die Wortleitung angelegt wird, weist die erste Kanalschicht einen ersten elektrischen Widerstand auf und die zweite Kanalschicht weist einen zweiten elektrischen Widerstand auf, der sich von dem ersten elektrischen Widerstand unterscheidet.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/042.581 , mit dem Titel „Formation of multi GX FET“, eingereicht am 23. Juni 2020, deren gesamter Inhalt in allen Belangen hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • In der Halbleiterindustrie besteht ein ständiger Wunsch darin, die Flächendichte integrierter Schaltungen zu erhöhen. Aus diesem Grund sind Einzeltransistoren immer kleiner geworden. Doch das Tempo, in dem Einzeltransistoren verkleinert werden können, verlangsamt sich. Ein Verlagern von peripheren Transistoren vom Front-End-of-Line (FEOL) zum Back-End-of-Line (BEOL) der Fertigung kann vorteilhaft sein, da die Funktionalität bei der BEOL hinzugefügt werden kann, während bei der FEOL wertvolle Chipfläche zur Verfügung gestellt werden kann. Transistoren, die Oxidhalbleiter verwenden, stellen eine attraktive Option für eine BEOL-Integration dar, da die Transistoren bei niedrigen Temperaturen verarbeitet werden können und daher zuvor hergestellte Bauelemente nicht beschädigen. Zum Beispiel verwenden Dünnschichttransistoren (TFTs) häufig Oxidhalbleitermaterialien.
  • Verschiedene Speicherzellenelemente (z. B. magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher (RRAM oder ReRAM)) können Transistoren verwenden, um die Speicherzelle auszuwählen oder zu aktivieren. CMOS-Transistoren, die als Auswahltransistor verwendet werden, können jedoch die Bauelementdichte von Speicherzellenelementen einschränken, da die Größe der CMOS-Transistoren limitierend sein kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A ist eine vertikale Querschnittsansicht einer ersten beispielhaften Struktur vor der Bildung eines Arrays von Transistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1B ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur während der Bildung des Arrays von Transistoren gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 1C ist eine vertikale Querschnittsansicht der ersten beispielhaften Struktur nach der Bildung von Metallverschaltungsstrukturen auf einer oberen Ebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2A ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach dem Abscheiden eines Dielektrikums über einem Substrat veranschaulicht.
    • 2B ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach der Bildung eines Wortleitungsgrabens in dem über dem Substrat abgeschiedenen Dielektrikum veranschaulicht.
    • 2C ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach der Abscheidung eines metallischen Füllmaterials in einem Wortleitungsgraben, um eine Wortleitung zu bilden, veranschaulicht.
    • 2D ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach der Abscheidung einer Gate-Dielektrikum-Schicht und eines ersten Kanalmaterials über der Wortleitung und der ersten dielektrischen Schicht veranschaulicht.
    • 2E ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach dem Strukturieren des ersten Kanalmaterials zur Bildung einer ersten Kanalschicht veranschaulicht.
    • 2F ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach dem Abscheiden eines zweiten Kanalmaterials über der ersten Kanalschicht und der Gate-Dielektrikum-Schicht veranschaulicht.
    • 2G ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach dem Strukturieren des zweiten Kanalmaterials zur Bildung einer zweiten Kanalschicht veranschaulicht.
    • 2H ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach der Abscheidung einer zweiten dielektrischen Schicht über der zweiten Kanalschicht und der Gate-Dielektrikum-Schicht veranschaulicht.
    • 21 ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors der Ausführungsform nach dem Bilden von Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs in der zweiten dielektrischen Schicht veranschaulicht.
    • 2J ist eine vertikale Querschnittsansicht, die einen Transistor der Ausführungsform nach dem Bilden von Elektroden des aktiven Bereichs in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs veranschaulicht.
    • 3A ist eine halbtransparente Draufsicht eines Transistors gemäß einer ersten Ausführungsform der vorliegenden Offenbarung.
    • 3B ist eine vertikale Querschnittsansicht eines Transistors entlang einer Linie A-A' aus 3A gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4A ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer anderen Ausführungsform nach der Abscheidung einer Gate-Dielektrikum-Schicht und eines ersten Kanalmaterials über der Wortleitung und der ersten dielektrischen Schicht veranschaulicht.
    • 4B ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer anderen Ausführungsform nach dem Strukturieren des ersten Kanalmaterials zur Bildung einer ersten Kanalschicht veranschaulicht.
    • 4C ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer anderen Ausführungsform nach dem Abscheiden eines zweiten Kanalmaterials über der ersten Kanalschicht und der Gate-Dielektrikum-Schicht veranschaulicht.
    • 4D ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer weiteren Ausführungsform nach dem Strukturieren des zweiten Kanalmaterials zur Bildung einer zweiten Kanalschicht veranschaulicht.
    • 4E ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer weiteren Ausführungsform nach der Abscheidung einer zweiten dielektrischen Schicht über der zweiten Kanalschicht und der Gate-Dielektrikum-Schicht veranschaulicht.
    • 4F ist eine vertikale Querschnittsansicht, die eine Zwischenstruktur eines Transistors gemäß einer weiteren Ausführungsform nach dem Bilden von Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs in der zweiten dielektrischen Schicht veranschaulicht.
    • 4G ist eine vertikale Querschnittsansicht, die einen Transistor gemäß einer weiteren Ausführungsform nach dem Bilden von Elektroden des aktiven Bereichs in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs veranschaulicht.
    • 5A ist eine halbtransparente Draufsicht eines Transistors 500 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 5B ist eine vertikale Querschnittsansicht eines Transistors entlang einer Linie A-A' aus 5A gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6A ist eine halbtransparente Draufsicht eines Transistors 600 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6B ist eine vertikale Querschnittsansicht eines Transistors entlang einer Linie A-A' aus 6A gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 7A ist eine halbtransparente Draufsicht eines Transistors 700 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 7B ist eine vertikale Querschnittsansicht eines Transistors entlang einer Linie A-A' aus 7A, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist ein Flussdiagramm eines Verfahrens zum Bilden eines zweischichtigen Kanaltransistors gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Sofern nicht ausdrücklich anders angegeben, wird davon ausgegangen, dass jedes Element mit demselben Bezugszeichen dieselbe Materialzusammensetzung und eine Dicke innerhalb desselben Dickenbereichs aufweist. Wie hierin verwendet, betreffen die Begriffe „im Wesentlichen“ und „etwa“ eine Abweichung von +/- 5 %.
  • Die vorliegende Offenbarung betrifft Halbleiterbauelemente und insbesondere zweischichtige Kanaltransistorbauelemente und Verfahren zum Bilden derselben.
  • Speicherbauelemente schließen ein Raster aus unabhängig voneinander funktionierenden Speicherzellen ein, die auf einem Substrat ausgebildet sind. Speicherbauelemente können flüchtige Speicherzellen oder nichtflüchtige (NV) Speicherzellen einschließen. Aufkommende Speichertechnologien möchten mehr Daten zu geringeren Kosten als die teuer zu bauenden Siliziumchips, die für gängige Verbraucherelektronik verwendet werden, speichern. Solche aufkommenden Speicherbauelemente können verwendet werden, um in naher Zukunft bestehende Speichertechnologien, wie Flashspeicher, zu ersetzen. Während bestehende resistive Direktzugriffsspeicher für ihre vorgesehenen Zwecke im Allgemeinen ausreichend waren, sind sie bei immer kleiner werdenden Vorrichtungen nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Bei einigen Speicherbauelementen können CMOS-Transistoren als Auswahltransistor verwendet werden. Allerdings kann die Größeneinschränkung der CMOS-Transistortechnologie der limitierende Faktor bei der Verbesserung der Größe und der Speicherzellendichte eines Speicherbauelements sein. Die verschiedenen hierin beschriebenen Ausführungsformen stellen verbesserte Transistoren, z. B. Dünnschichttransistoren (TFTs - thin-film transistors), bereit, die als Auswahltransistoren in verschiedenen Vorrichtungen verwendet werden können. Die verbesserten Transistoren der verschiedenen Ausführungsformen können einen zweischichtigen Kanal einschließen, wobei die in den zwei Kanalschichten verwendeten Halbleitermaterialien verschiedene Widerstände bereitstellen können, um die Kanalmobilität zu verbessern und parasitäre Widerstände zu verringern.
  • Mit Bezug auf 1A ist eine erste beispielhafte Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung vor der Bildung eines Arrays von Speicherstrukturen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Die erste beispielhafte Struktur schießt ein Substrat 8 ein, das eine Halbleitermaterialschicht 10 enthält. Das Substrat 8 kann ein Volumenhalbleitersubstrat, wie ein Siliziumsubstrat, bei dem sich die Halbleitermaterialschicht durchgehend von einer oberen Fläche des Substrats 8 zu einer unteren Fläche des Substrats 8 erstreckt, oder eine Halbleiter-auf-Isolator-Schicht einschließen, welche die Halbleitermaterialschicht 10 als obere Halbleiterschicht einschließt, die eine vergrabene Isolationsschicht (wie eine Siliziumoxidschicht) bedeckt. Die beispielhafte Struktur kann verschiedene Bauelementbereiche einschließen, die einen Speicher-Array-Bereich 50 einschließen kann, in dem anschließend mindestens ein Array von nichtflüchtigen Speicherzellen gebildet werden kann.
  • Zum Beispiel kann das mindestens eine Array von nichtflüchtigen Speicherzellen Bauelementen mit einem resistiven Direktzugriffsspeicher (RRAM oder ReRAM), einem magnetischen/magnetoresistiven Direktzugriffsspeicher (MRAM), einem ferroelektrischen Direktzugriffsspeicher (FeRAM) und einem Phasenwechselspeicher (PCM) einschließen. Die beispielhafte Struktur kann außerdem einen peripheren Logikbereich 52 einschließen, in dem elektrische Verbindungen zwischen jedem Array von nichtflüchtigen Speicherzellen und einer peripheren Schaltung, die Feldeffekttransistoren einschließt, anschließend gebildet werden können. Flächen des Speicher-Array-Bereichs 50 und des Logikbereichs 52 können angewandt werden, um verschiedene Elemente der peripheren Schaltung zu bilden.
  • Während eines FEOL-Vorgangs können auf und/oder in der Halbleitermaterialschicht 10 Halbleiterbauelemente, wie Feldeffekttransistoren (FETs), gebildet werden. Zum Beispiel können in einem oberen Abschnitt der Halbleitermaterialschicht 10 flache Grabenisolationsstrukturen 12 gebildet werden, indem flache Gräben gebildet werden und anschließend die flachen Gräben mit einem dielektrischen Material wie Siliziumoxid gefüllt werden. Weitere geeignete dielektrische Materialien liegen innerhalb des beabsichtigten Umfangs der Offenbarung. In verschiedenen Bereichen des oberen Abschnitts der Halbleitermaterialschicht 10 können verschiedene dotierte Wannen (nicht explizit gezeigt) durch Durchführen von Ionenimplantationsprozessen mit Maskierungen gebildet werden.
  • Über der oberen Fläche des Substrats 8 können Gatestrukturen 20 durch Abscheiden und Strukturieren einer Gate-Dielektrikum-Schicht, einer Gate-Elektrode-Schicht und einer Gate-Deck-Dielektrikum-Schicht gebildet werden. Jede Gatestruktur 20 kann einen vertikalen Stapel aus einem Gate-Dielektrikum 22, einer Gate-Elektrode 24 und einem Gate-Deck-Dielektrikum 28 einschließen, der hierin als ein Gatestapel (22, 24, 28) bezeichnet wird. Es können Ionenimplantationsprozesse durchgeführt werden, um Erweiterungsimplantationsbereiche zu bilden, die Source-Erweiterungsbereiche und Drain-Erweiterungsbereiche einschließen können. Um die Gatestapel (22, 24, 28) herum können dielektrische Gate-Abstandshalter 26 gebildet werden. Jede Baugruppe eines Gatestapels (22, 24, 28) und eines dielektrischen Gate-Abstandshalters 26 bildet eine Gatestruktur 20. Es können zusätzliche Ionenimplantationsprozesse durchgeführt werden, welche die Gatestrukturen 20 als selbstausrichtende Implantationsmasken verwenden, um tiefe aktive Bereiche zu bilden. Solche tiefen aktiven Bereiche können tiefe Source-Bereiche und tiefe Drain-Bereiche einschließen. Obere Abschnitte der tiefen aktiven Bereiche können mit Abschnitten der Erweiterungsimplantationsbereiche überlappen. Jede Kombination aus einem Erweiterungsimplantationsbereich und einem tiefen aktiven Bereich kann einen aktiven Bereich 14 bilden, der je nach elektrischer Vorspannung ein Source-Bereich oder ein Drain-Bereich sein kann. In einigen Ausführungsformen können die aktiven Bereiche 14 epitaktisch aufgewachsen werden. Unter jedem Gatestapel (22, 24, 28) kann zwischen einem benachbarten Paar der aktiven Bereiche 14 ein Halbleiterkanal 15 gebildet werden. Auf der oberen Fläche jedes aktiven Bereichs 14 können Metall-Halbleiter-Legierungsbereiche 18 gebildet werden. Auf der Halbleitermaterialschicht 10 können Feldeffekttransistoren gebildet werden. Jeder Feldeffekttransistor kann eine Gatestruktur 20, einen Halbleiterkanal 15, ein Paar der aktiven Bereiche 14 (wovon einer als Source-Bereich und der andere als Drain-Bereich dient) und optionale Metall-Halbleiter-Legierungsbereiche 18 einschließen. Auf der Halbleitermaterialschicht 10 können komplementäre Metall-Oxid-Halbleiter-Schaltungen (CMOS-Schaltungen) 75 bereitgestellt werden, die eine periphere Schaltung für das Array (die Arrays) von Transistoren einschließen können, die anschließend gebildet werden sollen.
  • Anschließend können verschiedene Strukturen auf Verschaltungsebene gebildet werden, die vor der Bildung eines Arrays von Auswahlfeldeffekttransistoren gebildet werden können und hierin als untere Strukturen auf Verschaltungsebene (L0, L1, L2) bezeichnet werden. In Ausführungsformen, in denen anschließend ein zweidimensionales Array von Transistoren über zwei Ebenen von Metallleitungen auf Verschaltungsebene gebildet werden soll, können die unteren Strukturen auf Verschaltungsebene (L0, L1, L2) eine Struktur auf Kontaktebene L0, eine erste Struktur auf Verschaltungsebene L1 und eine zweite Struktur auf Verschaltungsebene L2 einschließen. Die Struktur auf Kontaktebene L0 kann eine dielektrische Planarisierungsschicht 31A, die ein planarisierbares dielektrisches Material wie Siliziumoxid einschließt, und verschiedene Kontakt-Durchkontaktierungsstrukturen 41V einschließen, die einen jeweiligen/eine jeweilige der aktiven Bereiche 14 oder der Gate-Elektroden 24 kontaktieren und innerhalb der dielektrischen Planarisierungsschicht 31A ausgebildet sind. Die erste Struktur auf Verschaltungsebene L1 schließt eine erste dielektrische Schicht auf Verschaltungsebene 31B und erste Metallleitungen 41L ein, die innerhalb der ersten dielektrischen Schicht auf Verschaltungsebene 31B ausgebildet sind. Die erste dielektrische Schicht auf Verschaltungsebene 31B wird auch als eine erste dielektrische Schicht auf Leitungsebene bezeichnet. Die ersten Metallleitungen 41L können eine jeweilige der Kontakt-Durchkontaktierungsstrukturen 41V kontaktieren. Die zweite Struktur auf Verschaltungsebene L2 schließt eine zweite dielektrische Schicht auf Verschaltungsebene 32 ein, die einen Stapel aus einer ersten Schicht dielektrischen Materials auf Durchkontaktierungsebene und einer zweiten Schicht dielektrischen Materials auf Leitungsebene oder einer Schicht dielektrischen Materials auf Leitungs- und Durchkontaktierungsebene einschließen kann. Die zweite dielektrische Schicht auf Verschaltungsebene 32 kann dabei innerhalb zweiter Metallverschaltungsstrukturen auf Verschaltungsebene (42V, 42L) gebildet worden sein, die erste Metalldurchkontaktierungsstrukturen 42V und zweite Metallleitungen 42L einschließen. Obere Flächen der zweiten Metallleitungen 42L können koplanar mit der oberen Fläche der zweiten dielektrischen Schicht 32 auf Verschaltungsebene sein.
  • Mit Bezug auf 1B kann in dem Speicher-Array-Bereich 50 über der zweiten Struktur auf Verschaltungsebene L2 ein Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen gebildet werden. Die Details der Struktur und der Verarbeitungsschritte für das Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen werden anschließend ausführlich beschrieben. Während der Bildung des Arrays 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen kann eine dritte dielektrische Schicht auf Verschaltungsebene 33 gebildet werden. Der Satz aller Strukturen, die auf der Ebene des Arrays 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelement-Transistoren gebildet werden, wird hierin als eine dritte Struktur auf Verschaltungsebene L3 bezeichnet.
  • Mit Bezug auf 1C können in der dritten dielektrischen Schicht auf Verschaltungsebene 33 dritte Metallverschaltungsstrukturen auf Verschaltungsebene (43V, 43L) gebildet werden. Die dritten Metallverschaltungsstrukturen auf Verschaltungsebene (43V, 43L) können zweite Metalldurchkontaktierungsstrukturen 43V und dritte Metallleitungen 43L einschließen. Anschließend können zusätzliche Strukturen auf Verschaltungsebene gebildet werden, die hierin als obere Strukturen auf Verschaltungsebene (L4, L5, L6, L7) bezeichnet werden. Zum Beispiel können die oberen Strukturen auf Verschaltungsebene (L4, L5, L6, L7) eine vierte Struktur auf Verschaltungsebene L4, eine fünfte Struktur auf Verschaltungsebene L5, eine sechste Struktur auf Verschaltungsebene L6 und eine siebte Struktur auf Verschaltungsebene L7 einschließen. Die vierte Struktur auf Verschaltungsebene L4 kann eine vierte dielektrische Schicht auf Verschaltungsebene 34 einschließen, in der vierte Metallverschaltungsstrukturen auf Verschaltungsebene (44V, 44L) gebildet worden sind, die dritte Metalldurchkontaktierungsstrukturen 44V und vierte Metallleitungen 44L einschließen können. Die fünfte Struktur auf Verschaltungsebene L5 kann eine fünfte dielektrische Schicht auf Verschaltungsebene 35 einschließen, in der fünfte Metallverschaltungsstrukturen auf Verschaltungsebene (45V, 45L) gebildet worden sind, die vierte Metalldurchkontaktierungsstrukturen 45V und fünfte Metallleitungen 45L einschließen können. Die sechste Struktur auf Verschaltungsebene L6 kann eine sechste dielektrische Schicht auf Verschaltungsebene 36 einschließen, in der sechste Metallverschaltungsstrukturen auf Verschaltungsebene (46V, 46L) gebildet worden sind, die fünfte Metalldurchkontaktierungsstrukturen 46V und sechste Metallleitungen 46L einschließen können. Die siebte Struktur auf Verschaltungsebene L7 kann eine siebte dielektrische Schicht auf Verschaltungsebene 37 einschließen, in der sechste Metalldurchkontaktierungsstrukturen 47V (die siebte Metallverschaltungsstrukturen auf Verschaltungsebene sind) und Metall-Bondpads 47B gebildet worden sind. Die Metall-Bondpads 47B können für ein Lötbonden (das C4-Höcker-Bonden oder Draht-Bonden anwenden kann) oder für ein Metall-Metall-Bonden (wie Kupfer-Kupfer-Bonden) eingerichtet sein.
  • Jede dielektrische Schicht auf Verschaltungsebene kann als eine dielektrische Schicht auf Verschaltungsebene (ILD-Schicht) 30 bezeichnet werden. Jede Metallverschaltungsstruktur auf Verschaltungsebene kann als eine Metallverschaltungsstruktur 40 bezeichnet werden. Jede zusammenhängende Kombination aus einer Metalldurchkontaktierungsstruktur und einer darüberliegenden Metallleitung, die sich innerhalb derselben Struktur auf Verschaltungsebene (L2 bis L7) befinden, kann nacheinander als zwei verschiedene Strukturen gebildet werden, indem zwei Single-Damascene-Prozesse angewandt werden, oder kann gleichzeitig als eine einzige Struktur gebildet werden, indem ein Dual-Damascene-Prozess angewandt wird. Jede der Metallverschaltungsstrukturen 40 kann eine jeweilige metallische Auskleidung (wie eine Schicht aus TiN, TaN oder WN mit einer Dicke im Bereich von 2 nm bis 20 nm) und ein jeweiliges metallisches Füllmaterial (wie W, Cu, Co, Mo, Ru, andere elementare Metalle oder eine Legierung oder eine Kombination davon) einschließen. Weitere geeignete Materialien zur Verwendung als metallische Auskleidung und metallisches Füllmaterial liegen ebenfalls innerhalb des beabsichtigten Umfangs der vorliegenden Offenbarung. Verschiedene dielektrische Ätzstoppschichten und dielektrische Deckschichten können zwischen vertikal benachbarten Paaren der ILD-Schichten 30 eingefügt werden oder können in eine oder mehrere der ILD-Schichten 30 aufgenommen werden.
  • Während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der das Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen als eine Komponente einer dritten Struktur auf Verschaltungsebene L3 gebildet werden kann, kann das Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen in einigen Ausführungsformen als Komponenten einer beliebigen anderen Struktur auf Verschaltungsebene (z. B. L1 bis L7) gebildet werden. Des Weiteren werden, während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der ein Satz von acht Strukturen auf Verschaltungsebene gebildet werden, hierin ausdrücklich Ausführungsformen in Betracht gezogen, in denen eine andere Anzahl von Strukturen auf Verschaltungsebene verwendet wird. Darüber hinaus werden hier ausdrücklich Ausführungsformen in Betracht gezogen, in denen zwei oder mehr Arrays 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen innerhalb mehrerer Strukturen auf Verschaltungsebene in dem Speicher-Array-Bereich 50 bereitgestellt werden können. Während die vorliegende Offenbarung anhand einer Ausführungsform beschrieben wird, in der ein Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen in einer einzelnen Struktur auf Verschaltungsebene gebildet werden kann, kann ein Array 95 von nichtflüchtigen Speicherzellen und Transistor-Auswahlbauelementen in einigen Ausführungsformen über zwei vertikal aneinandergrenzenden Strukturen auf Verschaltungsebene gebildet werden. Außerdem sind, während verschiedene Ausführungsformen der vorliegenden Offenbarung nachstehend durch Veranschaulichen der Transistor-Auswahlbauelementen als Dünnschichttransistoren (TFTs) beschrieben werden, andere Formen von Transistor-Auswahlbauelementen in Betracht zu ziehen und können gebildet und verwendet werden. Zum Beispiel können planare, Gate-All-Around- und Finnentransistoren sowie andere Formen von Transistoren, die von einem zweischichtigen Kanal profitieren, als Transistorbauelement gebildet und verwendet werden.
  • Halbleitertransistorbauelement umfasst Source- und Drain-Elektroden, die einen Kanal kontaktieren und mit einer Gate-Elektrode, die durch eine Gate-Isolierschicht von dem Kanal getrennt wird, überlappen. Diese Konfiguration kann jedoch zu einem Stromflusspfad führen, der sich durch den Großteil des Kanals erstreckt und dadurch eine Kanallängenerweiterung einleitet. Außerdem kann dort, wo die Source- und/oder Drain-Elektroden den Kanal kontaktieren, ein parasitärer Widerstand auftreten. Folglich können Transistorbauelemente wie TFTs aufgrund des gesteigerten Kanalwiderstands eine verschlechterte Kanalmobilität aufweisen. Daher besteht eine Notwendigkeit für Transistoren, die für einen verringerten Kanalwiderstand sorgen. Verschiedene hierin offenbarte Ausführungsformen stellen zweischichtige Kanaltransistoren bereit, die den Kanalwiderstand verringern und die Kanalmobilität verbessern.
  • Mit Bezug auf 2A kann eine erste dielektrische Schicht 102 auf einem Substrat 100 abgeschieden werden. Das Substrat 100 kann ein beliebiges geeignetes Substrat sein, wie ein Halbleitersubstrat, und kann Steuerelemente, die während FEOL-Prozessen gebildet werden, einschließen. Das Substrat 100 kann ferner eine dielektrische Schicht auf Verschaltungsebene sein, wie die zweite dielektrische Schicht auf Verschaltungsebene 32. Die erste dielektrische Schicht 102 kann aus einem beliebigen geeigneten dielektrischen Material, wie Siliziumoxid (SiO2) oder dergleichen, oder aus dielektrischen Materialien mit hohem k-Wert gebildet werden, wie Siliziumnitrid (SiN4), Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirconiumoxid (Hf0.5Zr0.5O2), Tantaloxid (Ta2O5), Aluminiumoxid (Al2O3), Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), Zirconiumoxid (ZrO2) oder dergleichen. Weitere geeignete dielektrische Materialien können ebenfalls innerhalb des beabsichtigten Umfangs der Offenbarung liegen. Die erste dielektrische Schicht 102 kann unter Verwendung eines beliebigen geeigneten Abscheidungsprozesses abgeschieden werden. Geeignete Abscheidungsprozesse können hierin chemische Gasphasenabscheidung (CVD - chemical vapor deposition), physikalische Gasphasenabscheidung (PVD - physical vapor deposition), Atomlagenabscheidung (ALD - atomic layer deposition), CVD mit Plasma hoher Dichte (HDPCVD), metallorganische CVD (MOCVD - metalorganic CVD), Plasmaunterstützte CVD (PECVD - plasma enhanced CVD), Sputtern, Laserablation oder dergleichen einschließen.
  • Mit Bezug auf 2B kann eine Fotolackschicht 101 über der ersten dielektrischen Schicht 102 abgeschieden werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linien- und Abstandshalterstruktur zu bilden, die Streifen aus Fotolackmaterial einschließt, die sich seitlich in eine erste horizontale Richtung erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um unmaskierte Abschnitte der ersten dielektrischen Schicht 102 zu ätzen. Liniengräben 103, die sich seitlich in die erste horizontale Richtung erstrecken, können in Flächen gebildet werden, die nicht von den Streifen aus Fotolackmaterial maskiert werden. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend entfernt werden, zum Beispiel durch Veraschen.
  • Mit Bezug auf 2C können Wortleitungen 110 in den Wortleitungsgräben 103 gebildet werden. Insbesondere kann ein elektrisch leitfähiges Material über der ersten dielektrischen Schicht 102 abgeschieden werden und Wortleitungsgräben 103 füllen. Ein Planarisierungsprozess wie CMP kann dann durchgeführt werden, um obere Oberflächen der ersten dielektrischen Schicht 102 und der Wortleitungen 110 zu planarisieren und überschüssiges elektrisch leitfähiges Material von der oberen Oberfläche der ersten dielektrischen Schicht 102 zu entfernen. Die Wortleitungen 110 können aus einem beliebigen geeigneten elektrisch leitfähigen Material unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens wie hierin beschrieben gebildet werden. Diese geeigneten Abscheidungsverfahren können chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit Plasma hoher Dichte (HDPCVD), metallorganische CVD (MOCVD), Plasmaunterstützte CVD (PECVD), Sputtern, Laserablation oder dergleichen einschließen. Die Wortleitungen 110 können aus Kupfer, Aluminium, Zirconium, Titan, Titannitrid, Wolfram, Tantal, Tantalnitrid, Ruthenium, Palladium, Platin, Cobalt, Nickel, Iridium und/oder Legierungen davon oder dergleichen gebildet werden. Weitere geeignete elektrisch leitfähige Materialien zur Bildung der Wortleitungen 110 können innerhalb des beabsichtigten Umfangs der Offenbarung liegen.
  • Bezug nehmend auf 2D können eine Gate-Dielektrikum-Schicht 116 und ein erstes Kanalmaterial 120L über der ersten dielektrischen Schicht 102 und den Wortleitungen 110 abgeschieden werden. Das Gate-Dielektrikum-Material der Gate-Dielektrikum-Schicht 116 kann ein Gate-Dielektrikum-Material wie Siliziumoxid, Siliziumoxinitrid, ein dielektrisches Metalloxid oder eine Kombination davon einschließen. In einigen Ausführungsformen kann die Gate-Dielektrikum-Schicht 116 ein ferroelektrisches Material wie PbZr/TiO3, BaTiO3, PbTiO3 oder dergleichen einschließen. Weitere geeignete dielektrische Materialien liegen jedoch innerhalb des beabsichtigten Umfangs der Offenbarung. Die Dicke der Gate-Dielektrikum-Schicht 116 kann in einem Bereich von 1 nm bis 12 nm liegen, beispielsweise von 2 nm bis 6 nm, obwohl auch geringere und höhere Dicken verwendet werden können. Allgemein kann die Gate-Dielektrikum-Schicht 116 auf der ersten dielektrischen Schicht 102 und den Wortleitungen 110 gebildet werden. Die Gate-Dielektrikum-Schicht 116 kann durch Abscheiden eines Gate-Dielektrikum-Materials auf der ersten dielektrischen Schicht 102 und den Wortleitungen 110 gebildet werden.
  • Das erste Kanalmaterial 120L kann durch einen beliebigen geeigneten Abscheidungsprozess wie hierin beschrieben abgeschieden werden. In verschiedenen Ausführungsformen kann das erste Kanalmaterial 120L aus Halbleitermaterialien gebildet werden, wie Polysilizium, amorphem Silizium oder einem Metalloxid-Halbleitermaterial wie InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Der Dotierungsgrad des Metalloxid-Halbleitermaterials kann derart ausgewählt werden, dass ein Leckstrom durch das Metalloxid-Halbleitermaterial während des Betriebs der Vorrichtung vernachlässigbar ist. Zum Beispiel kann der Dotierungsgrad des Metalloxid-Halbleitermaterials in einem Bereich von 1,0 × 1010/cm3 bis 2,0 × 1016/cm3 liegen, obwohl auch geringere und höhere Dotierstoffkonzentrationen verwendet werden können.
  • Das erste Kanalmaterial 120L kann zum Beispiel durch chemische Gasphasenabscheidung abgeschieden werden. Das erste Kanalmaterial 120L kann als eine Schicht mit durchgängig gleichmäßiger Dicke abgeschieden werden, wie einer Dicke im Bereich von 2 nm bis 60 nm, beispielsweise von 4 nm bis 20 nm, obwohl auch geringere und höhere Dicken verwendet werden können.
  • Mit Bezug auf 2E kann eine Fotolackschicht 101 über dem ersten Kanalmaterial 120L abgeschieden werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur zu bilden, die Streifen aus Fotolackmaterial einschließt, die sich seitlich in eine erste horizontale Richtung erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um unmaskierte Abschnitte des ersten Kanalmaterials 120L zu ätzen. Eine erste Kanalschicht 120, die sich in die erste horizontale Richtung erstreckt, kann durch das Wegätzen der unmaskierten Abschnitte des ersten Kanalmaterials 120L gebildet werden. Ein anisotroper Ätzprozess, der gegenüber der darunterliegenden Gate-Dielektrikum-Schicht 116 selektiv ist, kann an dem ersten Kanalmaterial 120L durchgeführt werden. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend entfernt werden, zum Beispiel durch Veraschen.
  • Mit Bezug auf 2F kann ein zweites Kanalmaterial 122H konform auf der ersten Kanalschicht 120 und der Gate-Isolierschicht 116 abgeschieden werden. In verschiedenen Ausführungsformen kann das zweite Kanalmaterial 122H aus Halbleitermaterialien gebildet werden, wie Polysilizium, amorphem Silizium oder halbleitender Oxiden wie InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Das erste und das zweite Kanalmaterial 120L, 122H können jedoch aus jeweiligen Halbleitermaterialien mit unterschiedlichen elektrischen Widerständen (z. B. unterschiedlichen „An“-Widerstände), Bandlücken und/oder Schwellenspannungen gebildet werden.
  • Insbesondere kann das zweite Kanalmaterial 122H ein beliebiges geeignetes Halbleitermaterial einschließen, solange das zweite Kanalmaterial 122H einen höheren elektrischen Widerstand, eine größere Bandlücke und/oder eine höhere Schwellenspannung als das Material der ersten Kanalschicht 120 (d. h. das erste Kanalmaterial 120L) aufweist. Das zweite Kanalmaterial 122H kann obere und seitliche Flächen der ersten Kanalschicht 120 direkt kontaktieren.
  • Mit Bezug auf 2G kann das zweite Kanalmaterial 122H strukturiert werden, um eine zweite Kanalschicht 122 zu bilden. Insbesondere kann eine strukturierte Fotolackschicht 101 auf dem zweiten Kanalmaterial 122H gebildet werden, und das zweite Kanalmaterial 122H kann unter Verwendung der Fotolackschicht 101 als einer Maske geätzt werden, unter Verwendung eines beliebigen geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzprozesses, um die zweite Kanalschicht 122 zu bilden.
  • In einigen Ausführungsformen kann der Ätzprozess optional Ätzen von Abschnitten der Gate-Isolierschicht 116 einschließen. Insbesondere können die Abschnitte der Gate-Isolierschicht 116, die nicht von der zweiten Kanalschicht 122 überlappt werden, während des Ätzprozesses optional entfernt werden.
  • In verschiedenen Ausführungsformen können die erste Kanalschicht 120 und die zweite Kanalschicht 122 verschiedene elektrische Widerstände aufweisen. Zum Beispiel kann in einigen Ausführungsformen die erste Kanalschicht 120 einen niedrigeren elektrischen Widerstand als die zweite Kanalschicht 122 aufweisen. Die erste Kanalschicht 120 kann aus einem Halbleitermaterial (z. B. Halbleitermaterial 120L) mit einem geringeren elektrischen Widerstand, einer kleineren Bandlücke und/oder einer niedrigeren Schwellenspannung als das Halbleitermaterial (z. B. Halbleitermaterial 122L) der zweiten Kanalschicht 122 gebildet werden. Mit anderen Worten kann die erste Kanalschicht 120 einen geringeren elektrischen Widerstand als die zweite Kanalschicht 122 aufweisen, wenn eine Spannung an die Wortleitung 110 angelegt wird. Zum Beispiel kann die erste Kanalschicht 120 aus Poly-Si, InO, ITO, SnO2 oder einer ersten Art von IGZO gebildet werden, und die zweite Kanalschicht 122 kann aus Ga2O3, GZO oder einer zweiten Art von IGZO gebildet werden. Die erste Art von IGZO kann einen geringeren Stoffmengenanteil von Ga oder einen höheren Stoffmengenanteil von In aufweisen als die zweite Art von IGZO. In einigen Ausführungsformen kann der Flächenwiderstand der ersten Kanalschicht 120 im Bereich von 1e3 Ω/Quadrat bis 1e4 Ω/Quadrat liegen und der Flächenwiderstand der zweiten Kanalschicht 122 kann im Bereich von 4e3 Ω/Quadrat bis 2e4 Ω/Quadrat liegen. Der Flächenwiderstand steht mit der Kanalmobilität in Zusammenhang.
  • Mit Bezug auf 2H kann eine zweite dielektrische Schicht 106 auf der zweiten Kanalschicht 122 und der Gate-Isolierschicht 116 abgeschieden werden. Insbesondere kann die Fotolackschicht 101 entfernt werden, zum Beispiel durch Veraschen, und die zweite dielektrische Schicht 106 kann durch Abscheiden eines beliebigen geeigneten dielektrischen Materials unter Verwendung eines geeigneten Abscheidungsprozess wie hierin beschrieben abgeschieden werden.
  • Mit Bezug auf 21 kann eine Fotolackschicht 101 über der zweiten dielektrischen Schicht 106 abgeschieden werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um zwei Öffnungen in der Fotolackschicht 101 zu bilden. Ein anisotroper Ätzprozess kann verwendet werden, um Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 in der zweiten dielektrischen Schicht 106 zu bilden und die obere Fläche der zweiten Kanalschicht 122 am Boden jeder Elektrodendurchkontaktierungsaussparung des aktiven Bereichs 105 freizulegen. Die anisotrope Ätzung kann einen beliebigen geeigneten Ätzprozess, wie einen Nass- oder Trockenätzprozess, verwenden, um die Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 zu bilden. Die Fotolackschicht 101 kann anschließend entfernt werden, zum Beispiel durch Veraschen.
  • Mit Bezug auf 2J können Elektroden des aktiven Bereichs (Source- und Drain-Elektroden) 112, 114 in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 gebildet werden. Insbesondere kann ein elektrisch leitfähiges Material auf der zweiten dielektrischen Schicht 106 und in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 abgeschieden werden. Ein Planarisierungsprozess, wie CMP, kann dann durchgeführt werden, um die oberen Oberflächen der Source-Elektrode 112 und der Drain-Elektrode 114 und der zweiten dielektrischen Schicht 106 zu planarisieren, um überschüssiges metallisches Füllmaterial zu entfernen und eine koplanare obere Fläche der Source-Elektrode 112 und der Drain-Elektrode 114 sowie der zweiten dielektrischen Schicht 106 zu bilden. Nach der Fertigstellung der Source-Elektrode 112 und der Drain-Elektrode 114 kann ein zweischichtiger Kanaltransistor 200 gebildet werden.
  • 3A ist eine Draufsicht mit teilweise transparenten Schichten eines zweischichtigen Kanaltransistors 300 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die teilweise transparenten Schichten veranschaulichen die Positionierung von bestimmten Elementen relativ zueinander in einem zweischichtigen Kanaltransistor 300 der Ausführungsform. 3B ist eine entsprechende vertikale Querschnittsansicht entlang der Linie A-A' aus 3A. Mit Bezug auf 3A und 3B kann der zweischichtige Kanaltransistor 300 während der Back-End-of-Line-Verarbeitung (BEOL-Verarbeitung) auf einem Halbleitersubstrat 100 gebildet werden. Insbesondere kann der zweischichtige Kanaltransistor 300 in einer Verschaltungsstruktur eines Halbleiterbauelements einschließt werden, wie in 1A bis 1C gezeigt. Der Transistor der Ausführungsform umfasst einen zweischichtigen Kanal 125, der einen vergrabenen ersten Kanal 120 umfasst. Insbesondere kann mindestens ein Abschnitt der ersten Kanalschicht 120 in der zweiten Kanalschicht 122 eingebettet werden. Die erste Kanalschicht 120 kann aus einem Halbleiter- oder elektrisch leitfähigen Material gebildet werden, das einen geringeren Widerstand als die zweite Kanalschicht 122 aufweist, wenn eine Spannung an die Wortleitung 110 angelegt wird. Zum Beispiel kann die erste Kanalschicht 120 Poly-Si, InO, ITO, SnO2 oder eine erste Art von IGZO umfassen, und die zweite Kanalschicht 122 kann Ga2O3, GZO oder eine zweite Art von IGZO umfassen. Die erste Art von IGZO kann einen geringeren Stoffmengenanteil von Ga oder einen höheren Stoffmengenanteil von In aufweisen als die zweite Art von IGZO. In einigen Ausführungsformen kann der Flächenwiderstand der ersten Kanalschicht 120 im Bereich von 1e3 Ω/Quadrat bis 1e4 Ω/Quadrat liegen. Zum Beispiel kann die erste Kanalschicht 120 elektrisch leitfähig sein und ein Metall wie Kupfer, Aluminium, Gold, Silber, Platin, Legierungen davon oder dergleichen umfassen. Der Flächenwiderstand der zweiten Kanalschicht 122 kann im Bereich von 4e3 Ω/Quadrat bis 2e4 Ω/Quadrat liegen. Der Flächenwiderstand steht mit der Kanalmobilität in Zusammenhang.
  • Eine Source-Elektrode 112 und eine Drain-Elektrode 114 können auf dem zweischichtigen Kanal 125 vorgesehen werden. Insbesondere kann die Source-Elektrode 112 elektrisch mit einem Source-Bereich des zweischichtigen Kanals 125 gekoppelt werden, und die Drain-Elektrode 114 kann elektrisch mit einem Drain-Bereich des zweischichtigen Kanals 125 gekoppelt werden. Die Source-Elektrode 112 und die Drain-Elektrode 114 können aus einem beliebigen geeigneten elektrisch leitfähigen Material wie hierin beschrieben gebildet werden.
  • Die Wortleitung 110 kann eine Breite G aufweisen, die größer ist als eine Breite W der ersten Kanalschicht 120. Dementsprechend kann die erste Kanalschicht 120 in einer vertikalen Richtung (z. B. einer Richtung, die senkrecht zu einer Ebene des Substrats 100 verläuft) vollständig von der Wortleitung 110 überlappt werden. Der Abschnitt der Wortleitung 110, der von dem zweischichtigen Kanal 125 überlappt wird, kann als eine Gate-Elektrode des Transistors 300 betrieben werden.
  • Die Source-Elektrode 112 und die Drain-Elektrode 114 können durch eine Kanalbreite C voneinander getrennt werden. Die Kanalbreite C kann kleiner als die Breite G der Wortleitung 110 sein, so dass die Source-Elektrode 112 und die Drain-Elektrode 114 entgegengesetzte Abschnitte der Wortleitung 110 überlappen. In einigen Ausführungsformen kann die Kanalbreite C kleiner als die Breite W der ersten Kanalschicht 120 sein. So können die Source-Elektrode 112 und die Drain-Elektrode 114 entgegengesetzte Abschnitte der ersten Kanalschicht 120 und entgegengesetzte Abschnitte der Wortleitung 110 vertikal überlappen. In einigen Ausführungsformen kann die Kanalbreite C jedoch größer als die Breite W der ersten Kanalschicht 120 und kleiner als die Breite G der Wortleitung 110 sein. So können die Source-Elektrode 112 und die Drain-Elektrode 114 nur mit entgegengesetzten Abschnitten der Wortleitung 110 vertikal überlappen.
  • Im Betrieb kann ein Strom durch den zweischichtigen Kanal 125, von der Source-Elektrode 112 zu der Drain-Elektrode 114, fließen, wenn eine Gatespannung an die Wortleitung 110 angelegt wird. Insbesondere kann mindestens ein Teil des Stroms vorzugsweise durch die erste Kanalschicht 120 fließt, wenn der Strom durch den zweischichtigen Kanal 125 fließt, da die erste Kanalschicht 120 einen geringeren Widerstand als die zweite Kanalschicht 122 aufweist. Mit anderen Worten kann der Strom von der Source-Elektrode 112 durch die Breite W der ersten Kanalschicht 120 in einen ersten Bereich 122S (z. B. Source-Bereich) der zweiten Kanalschicht 122 und in einen zweiten Bereich 122D (z. B. Drain-Bereich) der zweiten Kanalschicht 122 fließen, bevor er in die Drain-Elektrode 114 fließt, wie durch den gestrichelten Pfeil in 3B gezeigt.
  • Dementsprechend kann die erste Kanalschicht 120 dazu eingerichtet sein, den gesamten Kanalwiderstand des Transistors 200 zu verringern, da die erste Kanalschicht 120, verglichen mit der zweiten Kanalschicht 122, einen Pfad mit geringerem Widerstand für den Stromfluss bereitstellt. Außerdem können, da der Strom durch einen Source-Bereichabschnitt 122S der zweiten Kanalschicht 122 und einen Drain-Bereichabschnitt 122D der zweiten Kanalschicht 122 fließt, bevor er in die erste Kanalschicht 120 eintritt und nachdem er aus ihr austritt, der Source-Bereich 122S und Drain-Bereich 122D der zweiten Kanalschicht 122 zusätzlich als Stromsteuerbereiche betrieben werden, da die Schwellenspannung der zweiten Kanalschicht 122 größer als die Schwellenspannung der ersten Kanalschicht 120 sein kann. Daher kann der Gesamtwiderstand (Rgesamt) des effektiven Kanals mit den verschiedenen Widerständen in Reihe wie folgt dargestellt werden: Rgesamt = RKanal_Source_112 + (Rzweiter Kanal Source-Bereich 122S + Rerste Kanalschicht 120 + Rzweiter Kanal Drain-Bereich 122D) + RKanal_Drain 114. Der Gesamtwiderstand kann durch Einbinden des Materials mit geringerem Widerstand der ersten Kanalschicht 120 verringert werden. Die Schwellenspannung Vth kann durch die Energielücke (Eg) des Materials der zweiten Kanalschicht 122, das verglichen mit dem Material der ersten Kanalschicht 120 eine größere Energielücke aufweist, definiert werden.
  • In einer anderen Ausführungsform und mit Bezug auf 4A bis 4G kann ein zweischichtiger Kanaltransistor 400 mit denselben Prozessschritten wie in 2A bis 2J veranschaulicht gebildet werden. Wie vorstehend erwähnt, kann die zweite Kanalschicht 122 in dem zweischichtigen Kanaltransistor 300 mit einem Material, das einen höheren Widerstand als das Material, das zum Bilden der ersten Kanalschicht 120 verwendet wird, aufweist, gebildet werden. Bezug nehmend auf den zweischichtigen Kanaltransistor 400, der in 5B veranschaulicht ist, kann die erste Kanalschicht 120 des zweischichtigen Kanals 125A, anders als der zweischichtige Kanal 125 des zweischichtigen Kanaltransistors 300, jedoch einen höheren elektrischen Widerstand, eine größere Bandlücke und/oder eine höhere Schwellenspannung als die zweite Kanalschicht 122 aufweisen. Zum Beispiel können in dem zweischichtigen Kanaltransistor 400 die erste Kanalschicht 120 und die zweite Kanalschicht 122 aus Halbleitermaterialien gebildet werden, so dass die erste Kanalschicht 120 einen höheren elektrischen Widerstand, eine größere Bandlücke und/oder eine höhere Schwellenspannung als die zweite Kanalschicht 122 aufweist.
  • In einigen Ausführungsformen kann die zweite Kanalschicht 122 aus einem Halbleitermaterial gebildet werden, während die erste Kanalschicht 120 aus einem Widerstandsmaterial gebildet werden kann, das einen höheren elektrischen Widerstand als das Halbleitermaterial der zweiten Kanalschicht 122 aufweist, wenn eine Spannung an die Wortleitung 110 angelegt wird.
  • 4A bis 4G sind vertikale Querschnittsansichten, die verschiedene Schritte zum Herstellen eines zweischichtigen Kanaltransistors 400 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung zeigen. Mit Bezug auf 4A können eine Gate-Dielektrikum-Schicht 116 und ein erstes Kanalmaterial 120H über der ersten dielektrischen Schicht 102 und den Wortleitungen 110 einer Zwischenstruktur, wie in 2C gezeigt, abgeschieden werden. Das Gate-Dielektrikum-Material der Gate-Dielektrikum-Schicht 116 kann ein Gate-Dielektrikum-Material wie Siliziumoxid, Siliziumoxinitrid, ein dielektrisches Metalloxid oder eine Kombination davon einschließen. Weitere geeignete dielektrische Materialien liegen innerhalb des beabsichtigten Umfangs der Offenbarung. Die Dicke der Gate-Dielektrikum-Schicht 116 kann in einem Bereich von 1 nm bis 12 nm liegen, beispielsweise von 2 nm bis 6 nm, obwohl auch geringere und höhere Dicken verwendet werden können. Allgemein kann die Gate-Dielektrikum-Schicht 116 auf der ersten dielektrischen Schicht 102 und den Wortleitungen 110 gebildet werden. Die Gate-Dielektrikum-Schicht 116 kann durch Abscheiden eines Gate-Dielektrikum-Materials auf der ersten dielektrischen Schicht 102 und den Wortleitungen 110 gebildet werden.
  • Das erste Kanalmaterial 120H kann durch einen beliebigen geeigneten Abscheidungsprozess wie hierin beschrieben abgeschieden werden. In verschiedenen Ausführungsformen kann das erste Kanalmaterial 120H aus Halbleitermaterialien gebildet werden, wie Polysilizium, amorphem Silizium oder einem Metalloxid-Halbleitermaterial wie InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Der Dotierungsgrad des Metalloxid-Halbleitermaterials kann derart ausgewählt werden, dass ein Leckstrom durch das Metalloxid-Halbleitermaterial während des Betriebs der Vorrichtung vernachlässigbar ist. Zum Beispiel kann der Dotierungsgrad des Metalloxid-Halbleitermaterials in einem Bereich von 1,0 × 1010/cm3 bis 2,0 × 1016/cm3 liegen, obwohl auch geringere und höhere Dotierstoffkonzentrationen verwendet werden können.
  • Das erste Kanalmaterial 120H kann zum Beispiel durch chemische Gasphasenabscheidung abgeschieden werden. Das erste Kanalmaterial 120H kann eine Schicht mit durchgängig gleichmäßiger Dicke sein, wie einer Dicke im Bereich von 2 nm bis 60 nm, beispielsweise von 4 nm bis 20 nm, obwohl auch geringere und höhere Dicken verwendet werden können.
  • Mit Bezug auf 4B kann eine Fotolackschicht 101 über dem ersten Kanalmaterial 120H abgeschieden werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um eine Linienstruktur zu bilden, die Streifen aus Fotolackmaterial einschließt, die sich seitlich in eine erste horizontale Richtung erstrecken. Ein anisotroper Ätzprozess kann durchgeführt werden, um unmaskierte Abschnitte des ersten Kanalmaterials 120H zu ätzen. Eine Kanalschicht 120, die sich in die erste horizontale Richtung erstreckt, kann durch das Wegätzen der unmaskierten Abschnitte des ersten Kanalmaterials 120H gebildet werden. Ein anisotroper Ätzprozess, der gegenüber der darunterliegenden Gate-Dielektrikum-Schicht 116 selektiv ist, kann an dem ersten Kanalmaterial 120H durchgeführt werden. Der anisotrope Ätzprozess kann einen beliebigen geeigneten Ätzprozess verwenden, wie einen Nass- oder Trockenätzprozess. Die Fotolackschicht 101 kann anschließend entfernt werden, zum Beispiel durch Veraschen.
  • Mit Bezug auf 4C kann ein zweites Kanalmaterial 122L konform auf der ersten Kanalschicht 120 und der Gate-Isolierschicht 116 abgeschieden werden. In verschiedenen Ausführungsformen kann das zweite Kanalmaterial 122L aus Halbleitermaterialien gebildet werden, wie Polysilizium, amorphem Silizium oder halbleitender Oxiden wie InGaZnO (IGZO), Indiumzinnoxid (ITO), InWO, InZnO, InSnO, GaOx, InOx oder dergleichen. Das erste und das zweite Kanalmaterial 120H, 122L können jedoch aus jeweiligen Halbleitermaterialien mit unterschiedlichen elektrischen Widerständen (z. B. unterschiedlichen „An“-Widerstände), Bandlücken und/oder Schwellenspannungen gebildet werden.
  • Insbesondere kann das zweite Kanalmaterial 122L unter Verwendung eines beliebigen geeigneten Abscheidungsverfahrens und eines beliebigen geeigneten Halbleitermaterials abgeschieden werden, solange das zweite Kanalmaterial 122L einen geringeren elektrischen Widerstand, eine kleinere Bandlücke und/oder eine niedrigere Schwellenspannung als das Material der ersten Kanalschicht 120 (d. h. das erste Kanalmaterial 120H) aufweist. Das zweite Kanalmaterial 122L kann die oberen und seitlichen Flächen der ersten Kanalschicht 120 direkt kontaktieren.
  • In verschiedenen Ausführungsformen können das erste und das zweite Kanalmaterial 120H, 122L verschiedene elektrische Widerstände, Bandlücken und/oder Schwellenspannungen aufweisen. Zum Beispiel kann in einigen Ausführungsformen das erste Kanalmaterial 120H einen höheren elektrischen Widerstand als das zweite Kanalmaterial 122L aufweisen.
  • Mit Bezug auf 4D kann das zweite Kanalmaterial 122L strukturiert werden, um eine zweite Kanalschicht 122 zu bilden. Insbesondere kann eine strukturierte Fotolackschicht 101 auf dem zweiten Kanalmaterial 122L gebildet werden, und das zweite Kanalmaterial 122L kann unter Verwendung der Fotolackschicht 101 als einer Maske geätzt werden, unter Verwendung eines beliebigen geeigneten Ätzprozesses, wie eines Nass- oder Trockenätzprozesses, um die zweite Kanalschicht 122 zu bilden.
  • In einigen Ausführungsformen kann der Ätzprozess optional Ätzen von Abschnitten der Gate-Isolierschicht 116 einschließen. Insbesondere können die Abschnitte der Gate-Isolierschicht 116, die nicht von der zweiten Kanalschicht 122 überlappt werden, während des Ätzprozesses optional entfernt werden.
  • Die erste Kanalschicht 120 kann einen höheren elektrischen Widerstand als die zweite Kanalschicht 122 aufweisen, wenn eine Spannung an die Wortleitung 110 angelegt wird. Zum Beispiel kann die erste Kanalschicht 120 amorphes Silizium, Ga2O3, GZO oder eine zweite Art von IGZO umfassen und die zweite Kanalschicht 122 kann Poly-Si, InO, ITO, SnO2 oder eine erste Art von IGZO umfassen, wobei die erste Art von IGZO einen höheren Stoffmengenanteil von Ga oder einen geringeren Stoffmengenanteil von In aufweist als die zweite Art von IGZO. In einigen Ausführungsformen kann der Flächenwiderstand der ersten Kanalschicht 120 im Bereich von 4e3 Ω/Quadrat bis 2e4 Ω/Quadrat liegen und der Flächenwiderstand der zweiten Kanalschicht 122 kann im Bereich von 1e3 Ω/Quadrat bis 1e4 Ω/Quadrat liegen.
  • Mit Bezug auf 4E kann eine zweite dielektrische Schicht 106 auf der zweiten Kanalschicht 122 und der Gate-Isolierschicht 116 abgeschieden werden. Insbesondere kann die Fotolackschicht 101 entfernt werden, zum Beispiel durch Veraschen, und die zweite dielektrische Schicht 106 kann durch Abscheiden eines beliebigen geeigneten dielektrischen Materials unter Verwendung eines geeigneten Abscheidungsprozess wie hierin beschrieben abgeschieden werden.
  • Mit Bezug auf 4F kann eine Fotolackschicht 101 über der zweiten dielektrischen Schicht 106 abgeschieden werden. Die Fotolackschicht 101 kann lithografisch strukturiert werden, um zwei Öffnungen in der Fotolackschicht 101 zu bilden. Ein anisotroper Ätzprozess kann verwendet werden, um die zweite dielektrische Schicht 106 zu ätzen, um Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 in der zweiten dielektrischen Schicht 106 zu bilden und eine obere Fläche der zweiten Kanalschicht 122 am Boden jeder Elektrodendurchkontaktierungsaussparung des aktiven Bereichs 105 freizulegen. Die anisotrope Ätzung kann einen beliebigen geeigneten Ätzprozess, wie einen Nass- oder Trockenätzprozess, verwenden, um die Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 zu bilden. Die Fotolackschicht 101 kann anschließend entfernt werden, zum Beispiel durch Veraschen.
  • Mit Bezug auf 4G können Elektroden des aktiven Bereichs (Source- und Drain-Elektroden) 112, 114 in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 gebildet werden. Insbesondere kann ein elektrisch leitfähiges Material auf der zweiten dielektrischen Schicht 106 und in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 abgeschieden werden. Ein Planarisierungsprozess, wie CMP, kann dann durchgeführt werden, um die oberen Oberflächen der Source-Elektrode 112 und der Drain-Elektrode 114 sowie der zweiten dielektrischen Schicht 106 zu planarisieren, um überschüssiges metallisches Füllmaterial zu entfernen und eine koplanare obere Fläche der Source-Elektrode 112, der Drain-Elektrode 114 und der zweiten dielektrischen Schicht 106 zu bilden. Nach der Fertigstellung der Source-Elektrode 112 und der Drain-Elektrode 114 kann ein zweischichtiger Kanaltransistor 400 gebildet werden.
  • 5A ist eine halbtransparente Draufsicht eines zweischichtigen Kanaltransistors 500 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. 5B ist eine vertikale Querschnittsansicht entlang der Linie A-A' aus 5A. Mit Bezug auf 5A und 5B kann der zweischichtige Kanaltransistor 500 einen zweischichtigen Kanal 125A einschließen, der zwischen der Gate-Isolierschicht 116, der Source-Elektrode 112 und der Drain-Elektrode 114 vorgesehen ist. Der zweischichtige Kanal 125A kann eine erste Kanalschicht 120 und eine zweite Kanalschicht 122 einschließen, welche die oberen und seitlichen Flächen der ersten Kanalschicht 120 abdecken.
  • Eine Kanalbreite C, gemessen von der Source-Elektrode 112 zu der Drain-Elektrode 114, kann kleiner als eine Breite W der ersten Kanalschicht 120 sein. Die Breite W der ersten Kanalschicht 120 kann kleiner als eine Breite G der Wortleitung 110 sein. Die Source-Elektrode 112 und die Drain-Elektrode 114 können mit entgegengesetzten Abschnitten der Wortleitung 110 vertikal überlappen. In einigen Ausführungsformen können die Source- und Drain-Elektroden 112, 114 auch mit entgegengesetzten Abschnitten der ersten Kanalschicht 120 vertikal überlappen.
  • Während des Betriebs des zweischichtigen Kanaltransistors 500 kann ein Abschnitt der Wortleitung 110, der unterhalb des zweischichtigen Kanals 125A vorgesehen ist, als eine Gate-Elektrode betrieben werden, wenn eine Spannung an die Wortleitung 110 angelegt wird. Insbesondere kann ein Strom von der Source-Elektrode 112 über einen Abschnitt der zweiten Kanalschicht 122, der oberhalb der ersten Kanalschicht 120 vorgesehen ist, in einen Source-Bereich 122S der zweiten Kanalschicht 122 und in einen Drain-Bereich 122D der zweiten Kanalschicht 122 fließen, bevor er in die Drain-Elektrode 114 eintritt, wie durch den gestrichelten Pfeil gezeigt. Der Strom kann aufgrund des relativ höheren elektrischen Widerstands der ersten Kanalschicht 120 verglichen mit der zweiten Kanalschicht 122 bevorzugt durch die zweite Kanalschicht 122 fließen, anstatt durch die erste Kanalschicht 120. Mit anderen Worten kann die erste Kanalschicht 120 dazu eingerichtet werden, einen Stromflusspfad durch den zweischichtigen Kanal 125A zu verkürzen, da der Strom durch die erste Kanalschicht 120 vom Großteil des zweischichtigen Kanals 125A abgeleitet wird. Aufgrund des geringeren Widerstands des zweiten Kanals 122 kann mehr Strom durch den zweiten Kanal 122 als durch den ersten Kanal 120 fließen, wie durch die gestrichelte Linie gezeigt. Dies kann auch durch die Verschiebung des Leitungsbandes erklärt werden. Zum Beispiel ist die Elektronenaffinität des zweiten Kanals 122 höher als die Elektronenaffinität des ersten Kanals 120, was angibt, dass die Ladung leicht im zweiten Kanal 122 akkumulieren kann. In diesem Fall tendiert der Strom dazu, zuerst durch den zweiten Kanal 122 zu fließen, bevor er durch den ersten Kanal 120 fließt, da die Gatespannung erhöht ist. Somit kann der Widerstand des zweischichtigen Kanals 125A verringert werden. Die vergrabene erste Kanalschicht 120 kann die Ladungsträgermobilität verbessern, um die Streuwirkung zu verringern.
  • 6A ist eine halbtransparente Draufsicht eines zweischichtigen Kanaltransistors 600 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 6B ist eine vertikale Querschnittsansicht entlang der Linie A-A' aus 6A. Der zweischichtige Kanaltransistor 600 kann dem zweischichtigen Kanaltransistor 300, der in 3A und 3B veranschaulicht ist, ähneln. Daher werden nur die Unterschiede zwischen ihnen detailliert erörtert, und gleiche Bezugszeichen betreffen gleiche Elemente.
  • Mit Bezug auf 6A und 6B kann eine Kanalbreite C zwischen der Source-Elektrode 112 und der Drain-Elektrode 114 des zweischichtigen Kanaltransistors 600 größer als die Kanalbreite C des zweischichtigen Kanaltransistors 300 sein. Mit anderen Worten kann die Kanalbreite C größer als die Kanalbreite G der Wortleitung 110 sein. Daher können die Source-Elektrode 112 und die Drain-Elektrode 114 nicht mit der Wortleitung 110 oder der ersten Kanalschicht 120 vertikal überlappen. Innerhalb eines Abschnitts des zweischichtigen Kanals 125 oberhalb der Wortleitung 110 kann ein Stromfluss durch die an die Wortleitung 110 angelegte Gatespannung gesteuert werden, und die Source-Elektrode 112 und die Drain-Elektrode 114 werden nicht direkt von der Wortleitung 110 überlappt. Daher kann die parasitäre Kapazität in dem zweischichtigen Kanal 125 benachbart zu der Source-Elektrode 112 und der Drain-Elektrode 114 verringert werden.
  • 7A ist eine Draufsicht eines zweischichtigen Kanaltransistors 700 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 7B ist eine vertikale Querschnittsansicht entlang der Linie A-A' aus 7A. Der zweischichtige Kanaltransistor 700 kann den zweischichtigen Kanaltransistoren 400 und 500, die in 4A bis 5B veranschaulicht sind, ähneln. Daher wird nur der Unterschied zwischen ihnen detailliert erörtert, und gleiche Bezugszeichen betreffen gleiche Elemente.
  • Mit Bezug auf 7A und 7B kann eine Kanalbreite C zwischen der Source-Elektrode 112 und der Drain-Elektrode 114 des zweischichtigen Kanaltransistors 700 größer sein als die Kanalbreite der zweischichtigen Kanaltransistoren 400 und 500, die in 4A bis 5B veranschaulicht sind. Mit anderen Worten kann die Kanalbreite C größer als die Kanalbreite G der Wortleitung 110 sein. Daher können die Source-Elektrode 112 und die Drain-Elektrode 114 nicht mit der Wortleitung 110 oder der ersten Kanalschicht 120 vertikal überlappen.
  • 8 ist ein Flussdiagramm eines Verfahrens zum Bilden eines zweischichtigen Kanaltransistors 200, 300, 400, 500, 600 und 700 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mit Bezug auf 8 und 2A bis 7B kann bei Verfahrensschritt 801 eine erste dielektrische Schicht 102 über einem Substrat 100 abgeschieden werden. Bei Verfahrensschritt 802 kann die erste dielektrische Schicht 102 strukturiert werden, um Wortleitungsgräben 103 zu bilden. Bei Verfahrensschritt 803 kann ein metallisches Füllmaterial über der ersten dielektrischen Schicht 102 und in den Wortleitungsgräben 103 abgeschieden werden, um eine Wortleitung 110 zu bilden. Die erste dielektrische Schicht 102 und Wortleitung 110 können derart planarisiert werden, dass die obere Fläche der ersten dielektrischen Schicht 102 und der Wortleitung koplanar sind. Bei Verfahrensschritt 804 können nacheinander eine Gate-Dielektrikum-Schicht 116 und ein Material einer ersten Kanalschicht 120(L/H) über der ersten dielektrischen Schicht 102 und den Wortleitungen 110 abgeschieden werden. Bei Verfahrensschritt 805 kann das Material einer ersten Kanalschicht 120(L/H) strukturiert werden, um eine erste Kanalschicht 120 zu bilden. Bei Verfahrensschritt 806 kann ein Material einer zweiten Kanalschicht 122(H/L) über der ersten Kanalschicht 120 und der Gate-Dielektrikum-Schicht 116 abgeschieden werden.
  • In einigen Ausführungsformen zum Bilden von zweischichtigen Kanaltransistoren 200, 300 und 600 weist das zweite Kanalmaterial 122H einen höheren elektrischen Widerstand, eine größere Bandlücke und/oder eine höhere Schwellenspannung als das erste Kanalmaterial 120L auf. In einigen Ausführungsformen zum Bilden von zweischichtigen Kanaltransistoren 400, 500 und 700 weist das zweite Kanalmaterial 122L einen niedrigeren elektrischen Widerstand, eine kleinere Bandlücke und/oder eine geringere Schwellenspannung als das erste Kanalmaterial 120H auf. Bei Verfahrensschritt 807 kann die zweite Kanalschicht 122(H/L) strukturiert werden, um eine zweite Kanalschicht 122 zu bilden. Bei Verfahrensschritt 808 kann eine zweite dielektrische Schicht 106 über der zweiten Kanalschicht 122 und der Gate-Dielektrikum-Schicht 116 abgeschieden werden. Bei Verfahrensschritt 809 kann die zweite dielektrische Schicht 106 strukturiert werden, um Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 zu bilden. Bei Verfahrensschritt 810 kann ein metallisches Füllmaterial über der zweiten dielektrischen Schicht 106 und in den Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 abgeschieden werden, um eine Source-Elektrode 112 und eine Drain-Elektrode 114 zu bilden. Die zweite dielektrische Schicht 106 und die Source- und Drain-Elektroden 112, 114 können derart planarisiert werden, dass die obere Fläche der zweiten dielektrischen Schicht 102, der Source-Elektrode 112 und der Drain-Elektrode 114 koplanar sind.
  • In verschiedenen Ausführungsformen können die Verfahrensschritte 809 und 810 derart modifiziert werden, dass die Elektrodendurchkontaktierungsaussparungen des aktiven Bereichs 105 weiter voneinander entfernt vorgesehen sein können, so dass die Source-Elektrode 112 und die Drain-Elektrode 114 durch eine Kanalbreite C, die größer als die Breite W der Wortleitungen 110 ist, getrennt sind, um die zweischichtigen Kanaltransistoren 600 und 700 aus 6A, 6B und 7A, 7B zu bilden.
  • Gemäß verschiedenen Ausführungsformen werden Transistoren bereitgestellt, die einen zweischichtigen Kanal einschließen, einschließlich einer Kanalschicht mit niedrigem Widerstand und einer Kanalschicht mit hohem Widerstand. Der zweischichtige Kanal kann dazu eingerichtet sein, den Gesamtwiderstand des Kanals eines zweischichtigen Kanaltransistors zu verringern, indem der Widerstand von mindestens einem Abschnitt des zweischichtigen Kanals verringert wird und/oder die Länge eines Stromflusspfades durch den zweischichtigen Kanal verkürzt wird.
  • Verschiedene Ausführungsformen stellen einen zweischichtigen Kanaltransistor 200, 300, 400, 500, 600, 700 bereit, der ein Substrat 100; eine Wortleitung 110, die auf dem Substrat 100 vorgesehen ist; eine Gate-Dielektrikum-Schicht 116, die auf der Wortleitung 110 vorgesehen ist; einen zweischichtigen Halbleiterkanal 125, der eine erste Kanalschicht 120 einschließt, die einen ersten elektrischen Widerstand aufweist und auf der Gate-Dielektrikum-Schicht 116 vorgesehen ist; eine zweite Kanalschicht 122, die einen zweiten elektrischen Widerstand aufweist, der sich von dem ersten elektrischen Widerstand unterscheidet, und die auf der ersten Kanalschicht 120 vorgesehen ist, so dass die zweite Kanalschicht 122 seitliche und obere Flächen der ersten Kanalschicht 120 kontaktiert; und eine Source-Elektrode 112 und eine Drain-Elektrode 114 einschließt, die elektrisch mit der zweiten Kanalschicht 122 gekoppelt sind.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden eines zweischichtigen Kanaltransistors 200, 300, 400, 500, 600, 700 bereit, wobei das Verfahren die Verfahrensschritte von Abscheiden einer ersten dielektrischen Schicht 102 auf einem Halbleitersubstrat 100; Bilden einer Wortleitung 110 in der ersten dielektrischen Schicht 102; Abscheiden einer Gate-Dielektrikum-Schicht 116 über der Wortleitung 110; Bilden eines zweischichtigen Kanals 125 auf der Gate-Dielektrikum-Schicht 116 durch: Abscheiden einer ersten Kanalschicht 120L, die einen ersten elektrischen Widerstand aufweist auf der Gate-Dielektrikum-Schicht 116; und Abscheiden einer zweiten Kanalschicht 122, die einen zweiten elektrischen Widerstand aufweist, der sich von dem ersten elektrischen Widerstand unterscheidet, auf der ersten Kanalschicht 120, so dass die zweite Kanalschicht 122 seitliche und obere Flächen der ersten Kanalschicht 120 kontaktiert, einschließt. Das Verfahren der Ausführungsform umfasst ferner die Verfahrensschritte von Abscheiden einer zweiten dielektrischen Schicht 106 auf der zweiten Kanalschicht 122; und Bilden einer Source-Elektrode 112 und einer Drain-Elektrode 114 in der zweiten dielektrischen Schicht 106.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson ist sich darüber im Klaren, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/042581 [0001]

Claims (20)

  1. Transistor, umfassend: ein Substrat; eine Wortleitung, die auf dem Substrat vorgesehen ist; eine Gate-Dielektrikum-Schicht, die auf der Wortleitung vorgesehen ist; einen zweischichtigen Halbleiterkanal, umfassend: eine erste Kanalschicht, die auf der Gate-Dielektrikum-Schicht vorgesehen ist und einen ersten elektrischen Widerstand aufweist; und eine zweite Kanalschicht, die auf der ersten Kanalschicht vorgesehen ist und einen zweiten elektrischen Widerstand aufweist, der sich von dem ersten elektrischen Widerstand unterscheidet, so dass die zweite Kanalschicht seitliche und obere Flächen der ersten Kanalschicht kontaktiert; und eine Source-Elektrode und eine Drain-Elektrode, die elektrisch mit der zweiten Kanalschicht gekoppelt sind.
  2. Transistor nach Anspruch 1, wobei der erste elektrische Widerstand höher als der zweite elektrische Widerstand ist.
  3. Transistor nach Anspruch 2, wobei: die erste Kanalschicht amorphes Si, Ga2O3, GZO oder eine erste Art von IGZO umfasst; die zweite Kanalschicht Poly-Si, InO, ITO, SnO2 oder eine zweite Art von IGZO umfasst; und die erste Art von IGZO einen höheren Stoffmengenanteil von Ga oder einen geringeren Stoffmengenanteil von In aufweist als die zweite Art von IGZO.
  4. Transistor nach einem der vorhergehenden Ansprüche, wobei der zweite elektrische Widerstand höher als der erste elektrische Widerstand ist.
  5. Transistor nach Anspruch 4, wobei: die erste Kanalschicht Poly-Si, InO, ITO, SnO2 oder eine zweite Art von IGZO umfasst; und die zweite Kanalschicht amorphes Si, Ga2O3, GZO oder eine erste Art von IGZO umfasst; und die erste Art von IGZO einen höheren Stoffmengenanteil von Ga oder einen geringeren Stoffmengenanteil von In aufweist als die zweite Art von IGZO.
  6. Transistor nach einem der vorhergehenden Ansprüche, wobei eine Breite der ersten Kanalschicht kleiner als eine Breite der Wortleitung ist.
  7. Transistor nach Anspruch 6, wobei die Source-Elektrode und die Drain-Elektrode entgegengesetzte Abschnitte der Wortleitung in einer vertikalen Richtung senkrecht zu einer Ebene des Substrats überlappen.
  8. Transistor nach einem der vorhergehenden Ansprüche 5 bis 7, wobei die Source-Elektrode und die Drain-Elektrode entgegengesetzte Abschnitte der ersten Kanalschicht in einer vertikalen Richtung überlappen.
  9. Transistor nach einem der vorhergehenden Ansprüche 6 bis 8, wobei eine Breite zwischen der Source-Elektrode und der Drain-Elektrode größer als eine Breite der Wortleitung ist.
  10. Transistor nach einem der vorhergehenden Ansprüche 1 bis 9, wobei die erste Kanalschicht eine größere Bandlücke als die zweite Kanalschicht aufweist.
  11. Transistor nach einem der vorhergehenden Ansprüche 1 bis 9, wobei die erste Kanalschicht eine kleinere Bandlücke als die zweite Kanalschicht aufweist.
  12. Transistor nach einem der vorhergehenden Ansprüche, ferner umfassend eine erste dielektrische Schicht, die auf dem Substrat vorgesehen ist, wobei die Wortleitung in der ersten dielektrischen Schicht eingebettet ist.
  13. Transistor nach Anspruch 12, ferner umfassend eine zweite dielektrische Schicht, die auf der zweiten Kanalschicht vorgesehen ist und die Source-Elektrode und die Drain-Elektrode einbettet.
  14. Transistor nach einem der vorhergehenden Ansprüche, wobei die erste Kanalschicht eine andere Schwellenspannung als die zweite Kanalschicht aufweist.
  15. Transistor, umfassend: ein Substrat; eine Wortleitung, die auf dem Substrat vorgesehen ist; eine Gate-Dielektrikum-Schicht, die auf der Wortleitung vorgesehen ist; einen zweischichtigen Kanal, der auf der Gate-Dielektrikum-Schicht vorgesehen ist und Folgendes umfasst: eine erste Kanalschicht, die auf der Gate-Dielektrikum-Schicht vorgesehen ist; und eine zweite Kanalschicht, die ein Halbleitermaterial umfasst und auf der ersten Kanalschicht vorgesehen ist, so dass die zweite Kanalschicht seitliche und obere Flächen der ersten Kanalschicht kontaktiert; und eine Source-Elektrode und eine Drain-Elektrode, die elektrisch mit der zweiten Kanalschicht gekoppelt sind, wobei die erste Kanalschicht als Reaktion auf eine an die Wortleitung angelegte Spannung einen ersten elektrischen Widerstand aufweist und die zweite Kanalschicht einen zweiten elektrischen Widerstand aufweist, der größer als der erste elektrische Widerstand ist.
  16. Transistor nach Anspruch 15, wobei die erste Kanalschicht ein Metall oder eine Metalllegierung umfasst, das/die den ersten elektrischen Widerstand aufweist.
  17. Transistor nach Anspruch 15 oder 16, wobei die erste Kanalschicht dazu eingerichtet ist, den Gesamtwiderstand eines effektiven Kanals des Transistors durch Verkürzen der Länge einer Leiterbahn durch den zweischichtigen Kanal zu verringern.
  18. Verfahren zum Bilden eines Halbleiterbauelements, umfassend: Abscheiden einer ersten dielektrischen Schicht auf einem Halbleitersubstrat; Bilden einer Wortleitung in der ersten dielektrischen Schicht; Abscheiden einer Gate-Dielektrikum-Schicht über der Wortleitung; Bilden eines zweischichtigen Kanals auf der Gate-Dielektrikum-Schicht durch: Abscheiden einer ersten Kanalschicht, die einen ersten elektrischen Widerstand aufweist, auf der Gate-Dielektrikum-Schicht; und Abscheiden einer zweiten Kanalschicht, die einen zweiten elektrischen Widerstand aufweist, der sich von dem ersten elektrischen Widerstand unterscheidet, auf der ersten Kanalschicht, so dass die zweite Kanalschicht seitliche und obere Flächen der ersten Kanalschicht kontaktiert, wobei die zweite Kanalschicht ein Halbleitermaterial umfasst; Abscheiden einer zweiten dielektrischen Schicht auf der zweiten Kanalschicht; und Bilden einer Source-Elektrode und einer Drain-Elektrode in der zweiten dielektrischen Schicht.
  19. Verfahren nach Anspruch 18, wobei: wobei das Abscheiden einer ersten Kanalschicht Abscheiden von amorphem Si, Ga2O3, GZO oder einer ersten Art von IGZO umfasst; das Abscheiden der zweiten Kanalschicht Abscheiden von Poly-Si, InO, ITO, SnO2 oder einer zweiten Art von IGZO umfasst; und die erste Art von IGZO einen höheren Stoffmengenanteil von Ga oder einen geringeren Stoffmengenanteil von In aufweist als die zweite Art von IGZO.
  20. Verfahren nach Anspruch 18 oder 19, wobei: das Abscheiden einer ersten Kanalschicht Abscheiden von amorphem Si, Ga2O3, GZO oder einer ersten Art von IGZO umfasst; das Abscheiden einer zweiten Kanalschicht Abscheiden von Poly-Si, InO, ITO, SnO2 oder einer zweiten Art von IGZO umfasst; und die erste Art von IGZO einen höheren Stoffmengenanteil von Ga oder einen geringeren Stoffmengenanteil von In aufweist als die zweite Art von IGZO.
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