DE102020100126B3

DE102020100126B3 - Integrierter Schaltkreis mit zumindest einem Feldeffekttransistor und einer Metall-Ferroelektrikum-Metall-Struktur

Info

Publication number: DE102020100126B3
Application number: DE102020100126.6A
Authority: DE
Inventors: Hung-Li Chiang; Chih-Sheng Chang; Tzu-Chiang CHEN
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-01-03
Filing date: 2020-01-07
Publication date: 2021-06-10
Anticipated expiration: 2040-01-08
Also published as: TW202127629A; KR102343524B1; US20220173250A1; US11289602B2; US20230327020A1; KR20210088395A; US20210210636A1; US11715798B2; CN113078161A; TWI737308B

Abstract

Ein Metall-Ferroelektrikum-Metall-Isolator-Halbleiter-Feldeffekttransistor (MFMIS-FET) weist einen Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) mit einer dreidimensionalen Struktur auf, durch die der MOSFET eine wirksame Fläche haben kann, die größer als eine Grundfläche einer Metall-Ferroelektrikum-Metall-Struktur (MFM-Struktur) oder des MOSFET ist. Bei einigen Ausführungsformen bilden die Gate-Elektrode des MOSFET und die untere Elektrode der MFM-Struktur eine Einheit. Bei einigen Ausführungsformen haben sie gleichgroße wirksame Flächen. Bei einigen Ausführungsformen haben die MFM-Struktur und der MOSFET ungefähr gleichgroße Grundflächen. Bei einigen Ausführungsformen ist die wirksame Fläche des MOSFET viel größer als die wirksame Fläche der MFM-Struktur. Mit diesen Strukturen wird das Kapazitätsverhältnis zwischen der MFM-Struktur und dem MOSFET reduziert, ohne die wirksame Fläche der MFM-Struktur so zu verkleinern, dass der Drain-Strom gesenkt wird.

Description

Hintergrund
Zahlreiche moderne elektronische Geräte enthalten einen nichtflüchtigen Speicher, Ein nichtflüchtiger Speicher ist ein elektronischer Speicher, der Daten auch dann speichern kann, wenn der Strom abgeschaltet wird. Ein aussichtsreicher Kandidat für einen nichtflüchtigen Speicher der nächsten Generation ist ein ferroelektrischer Direktzugriffsspeicher (FeRAM). Ein FeRAM hat eine relativ einfache Struktur und ist mit CMOS-Logik-Herstellungsprozessen (CMOS: komplementärer Metalloxidhalbleiter) kompatibel.
Die US 2018 / 0 350 800 A1 beschreibt ein NC-FET Bauteil gemäß dem Stand der Technik. Ein ferroelektrischer FET ist in der US 9 263 577 B2 beschrieben.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 zeigt eine Schnittansicht eines IC-Bauelements (IC: integrierter Schaltkreis) mit MFMIS-FETs gemäß einigen Aspekten der vorliegenden Lehren.
2 zeigt eine perspektivische Schnittansicht eines Teils des IC-Bauelements von 1.
3 zeigt eine Schnittansicht eines IC-Bauelements mit Metall-Ferroelektrikum-Metall-Isolator-Halbleiter-Feldeffekttransistoren (MFMIS-FETs) gemäß einigen weiteren Aspekten der vorliegenden Lehren.
4 zeigt eine Schnittansicht eines IC-Bauelements mit MFMIS-FETs gemäß einigen weiteren Aspekten der vorliegenden Lehren.
5 zeigt eine Schnittansicht eines IC-Bauelements mit MFMIS-FETs gemäß einigen weiteren Aspekten der vorliegenden Lehren.
Die 6 bis 47 zeigen eine Reihe von Schnittansichten eines IC-Bauelements gemäß einigen Aspekten der vorliegenden Lehren, das einen Herstellungsprozess gemäß einigen Aspekten der vorliegenden Lehren durchläuft. Die mit geraden Zahlen bezeichneten Figuren entsprechen geometrisch einem Querschnitt 210 von 2. Die mit ungeraden Zahlen bezeichneten Figuren entsprechen geometrisch einem Querschnitt 220 von 2.
48 stellt ein Ablaufdiagramm eines Herstellungsprozesses gemäß einigen Aspekten der vorliegenden Lehren dar.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
Ein IC-Bauelement (IC: integrierter Schaltkreis) gemäß der vorliegenden Erfindung weist einen ferroelektrischen Direktzugriffsspeicher (FeRAM) auf. Ein FeRAM hat eine MFM-Struktur (MFM: Metall / ferroelektrische Schicht / Metall), bei der eine ferroelektrische Schicht zwischen zwei Metallschichten angeordnet ist, die eine obere und eine untere Elektrode bereitstellen. Ein FeRAM speichert Daten durch einen reversiblen magnetischen Vorgang des Umschaltens zwischen Polarisationszuständen. Die Polarisationszustände können mittels eines elektrischen Felds geändert werden, das eine Polarisation ändert, die von der Kristallstruktur der ferroelektrischen Schicht aufrechterhalten wird. Zum Beispiel kann eine negative Vorspannung, die an eine ferroelektrische Schicht angelegt wird, Atome veranlassen, in eine erste Orientierung zu wechseln, die einen ersten Widerstand hat, der einen ersten Datenwert (z. B. eine logische „1“) angibt, während eine positive Vorspannung, die an die ferroelektrische Schicht angelegt wird, Atome veranlassen kann, in eine zweite Orientierung zu wechseln, die einen zweiten Widerstand hat, der einen zweiten Datenwert (z. B. eine logische „o“) angibt.
Eine Art von FeRAM hat Transistoren, die mit Kondensatoren verbunden sind, zum Beispiel ein FeRAM mit einer 1T1C-Zellenstruktur, bei dem eine MFM-Struktur mit einem Drain eines Metalloxidhalbleiter-Feldeffekttransistors (MOSFET oder FET) verbunden ist. Eine andere Art von FeRAM ist ein Metall-Ferroelektrikum-Isolator-Halbleiter-Feldeffekttransistor (MFIS-FET oder FeFET), der im Wesentlichen ein Metallgate-FET mit einer ferroelektrischen Schicht zwischen dem Oxid und dem Gate ist. Eine dritte Art von FeRAM ist ein Metall-Ferroelektrikum-Metall-Isolator-Halbleiter-Feldeffekttransistor (MFMIS-FET), bei dem die untere Elektrode einer MFM-Struktur mit dem Gate eines FET verbunden ist. Das FET-Gate und die untere Elektrode der MFM-Struktur fungieren als ein einziges Floating Gate. Ein MFMIS-FET bietet Vorzüge wie zerstörungsfreies Lesen, niedrige Schreibspannung und hohe Lebensdauer.
Es ist festgestellt worden, dass es beim Entwerfen eines MFMIS-FET zweckmäßig ist, die Kapazität der MFM-Struktur viel niedriger als die des FET zu halten. Durch Verringern der Kapazität der MFM-Struktur bei feststehender Kapazität der FET-Struktur wird das elektrische Feld quer über den FET-Isolator reduziert und dabei das elektrische Feld quer über die ferroelektrische Schicht vergrößert. Durch Reduzieren des elektrischen Felds quer über den FET-Isolator wird der Ladungseinfangeffekt abgeschwächt, der die Lebensdauer beeinträchtigen kann. Durch Vergrößern des elektrischen Felds quer über die ferroelektrische Schicht wird die Schreibspannung reduziert.
Die Kapazität der MFM-Struktur kann in Bezug zu der des FET durch Verkleinern der Fläche der MFM-Struktur gesenkt werden. Ein Nebeneffekt der Verkleinerung der Fläche der MFM-Struktur ist, dass die Gesamtkapazität des MFMIS-FET gesenkt wird. Durch das Senken der Gesamtkapazität werden Drain-Ströme gesenkt, die die Bauelementleistung begrenzen können.
Gemäß einigen Aspekten der vorliegenden Lehren wird das Problem der Verringerung des Kapazitätsverhältnisses zwischen der MFM-Struktur und dem FET in einem MFMIS-FET dadurch gelöst, dass der FET mit einer dreidimensionalen Struktur implementiert wird, durch die der FET eine wirksame Fläche haben kann, die größer als seine Grundfläche ist. Gemäß den vorliegenden Lehren kann die MFM-Struktur eine wirksame Fläche haben, die nahezu gleich der Grundfläche der FET-Struktur ist, wodurch ein Verhältnis zwischen der wirksamen Fläche des FET und der Grundfläche des FET ungefähr gleich einem Verhältnis zwischen der wirksamen Fläche des FET und der wirksamen Fläche der MFM-Struktur ist. Durch Vergrößern dieses Verhältnisses werden der Ladungseinfangeffekt und die Schreibspannungen reduziert. Bei einigen dieser Lehren ist das Flächenverhältnis 4 zu 1 oder größer, was ausreichend sein kann, um eine zufriedenstellende Lebensdauer zu ermöglichen. Bei einigen dieser Lehren ist das Flächenverhältnis 7 zu 1 oder größer, was eine gute Lebensdauer ermöglicht. Bei einigen dieser Lehren ist das Flächenverhältnis 10 zu 1 oder größer, was eine nahezu optimale Leistung ermöglicht. Bei einigen dieser Lehren beträgt die wirksame Fläche der MFM-Struktur mindestens 2/3 der Grundfläche des FET.
Bei einigen dieser Lehren weist der FET des MFMIS-FET eine Mehrzahl von FET-Strukturen auf, die jeweils einen Kanalbereich haben, der von den Kanalbereichen der anderen FET-Strukturen getrennt ist. Bei einigen dieser Lehren wird der FET des MFMIS-FET mit einer oder mehreren FinFET-Strukturen implementiert. Bei einigen dieser Lehren wird der FET des MFMIS-FET mit einer Mehrzahl von FinFET-Strukturen implementiert. Bei einigen dieser Lehren wird der FET des MFMIS-FET mit Gate-all-around-Strukturen, wie etwa Nanodrähten oder HexaFETs, implementiert. Bei einigen dieser Lehren wird der MFMIS-FET unter der ersten Metallisierungsschicht hergestellt.
Bei einigen dieser Lehren stellt die Gate-Elektrode des FET die untere Elektrode der MFM-Struktur bereit. Bei einigen dieser Lehren umschließt nur ein Seitenwand-Abstandshalter die MFM-Struktur und den FET. Bei einigen dieser Lehren erstreckt sich der Seitenwand-Abstandshalter bis zu der Oberseite der MFM-Struktur oder über die Oberseite hinaus. Diese Strukturen können das Ergebnis eines Prozesses sein, in dem Seitenwand-Abstandshalter, die während eines Ersatz-Gate-Prozesses hergestellt werden, zum Definieren und Bestimmen einer Größe der MFM-Struktur beitragen.
1 zeigt einen Teil eines IC-Bauelements 100 mit einem MFMIS-FET 125 gemäß einigen Aspekten der vorliegenden Lehren. 2 zeigt eine perspektivische Darstellung eines anderen Teils der IC-Bauelements 100 mit dem MFMIS-FET 125. Der MFMIS-FET 125 weist eine MFM-Struktur 127 und einen FET 143 auf. Der FET 143 weist drei FET-Strukturen 145 auf, die um drei Halbleiterfinnen 151 hergestellt sind. Jede FET-Struktur 145 weist einen einzelnen Kanalbereich 153 in einer einzelnen Finne 151 auf und nutzt ein gemeinsames Gate 167. Jeder Kanalbereich 153 ist durch einen Isolator 169 von dem gemeinsamen Gate 167 getrennt. Das gemeinsame Gate 167 stellt eine untere Elektrode für die MFM-Struktur 127 bereit. Die MFM-Struktur 127 weist eine obere Elektrode 133 und eine ferroelektrische Schicht 135 zwischen der oberen Elektrode 133 und dem gemeinsamen Gate 167 auf. Das gemeinsame Gate 167 ist ein Floating Gate, ist eine leitfähige Struktur und kann mehrere Schichten mit unterschiedlichen Zusammensetzungen aufweisen.
Der MFMIS-FET 125 wird über einem Substrat 175 hergestellt. Das Substrat 175 kann zum Beispiel ein massives Substrat (z. B. ein massives Siliziumsubstrat), ein Halbleiterauf-Isolator-Substrat (SOI-Substrat) oder ein anderes geeignetes Substrat sein. In dem Substrat 175 können STI-Bereiche 173 (STI: flache Grabenisolation) oder ähnliche Strukturen hergestellt werden, um eine Höhe des Kanalbereichs 153 zu definieren. Breitere STI-Bereiche 173 können eine Isolation zwischen benachbarten MFMIS-FETs 125 bereitstellen. Die Finnen 151 können aus einem Halbleiter des Substrats 175 geätzt werden oder können ein oder mehrere andere Halbleiter sein, die auf dem Substrat 175 aufgewachsen werden.
Über dem MFMIS-FET 125 wird eine metallische Verbindungsstruktur 191 hergestellt. Die metallische Verbindungsstruktur 191 ist das Ergebnis einer BEOL-Bearbeitung (BEOL: Back End of Line) und weist Folgendes auf: Ätzstoppschichten 131 und 109; und metallische Verbindungsschichten 101, 111 und 121 mit metallischen Strukturelementen 103 und Durchkontaktierungen 107, die die metallischen Strukturelemente 103 in benachbarten metallischen Verbindungsschichten 101, 111 und 121 verbinden. Es sind zwar nur drei metallische Verbindungsschichten 101, 111 und 121 dargestellt, aber die metallische Verbindungsstruktur 191 kann jede Anzahl von metallischen Verbindungsschichten haben und hat normalerweise mehr als drei. Die metallischen Strukturelemente 103 und die Durchkontaktierungen 107 können zum Beispiel Kupfer (Cu), Wolfram (W), Ruthenium (Ru), Palladium (Pd), Platin (Pt), Cobalt (Co), Nickel (Ni), Zirconium (Zr), Titan (Ti), Tantal (Ta), Aluminium (Al), leitfähige Carbide, Oxide, Legierungen der genannten Metalle oder dergleichen sein. Die metallischen Strukturelemente 103 und die Durchkontaktierungen 107 können von einer Matrix eines Zwischenebenendielektrikums 105 umschlossen sein. Die Ätzstoppschichten 109 und 131 können eine oder mehrere Schichten aus Siliziumnitrid (SiN), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN), Kombinationen davon oder dergleichen umfassen.
Die Zwischenebenendielektrikum-Schichten 105 können ein oder mehrere Low-k-Dielektrika oder Extrem-Low-k-Dielektrika aufweisen. Ein Low-k-Dielektrikum ist ein Material, das eine Dielektrizitätskonstante hat, die niedriger als die von Si02 ist. Si02 hat eine Dielektrizitätskonstante von etwa 3,9. Beispiele für Low-k-Dielektrika sind Organosilicatglas (OSG), wie etwa Kohlenstoff-dotiertes Siliziumdioxid, Fluor-dotiertes Siliziumdioxid, das auch als Fluorsilicatglas (FSG) bezeichnet wird, organische polymere Low-k-Dielektrika und poröses Silicatglas. Ein Extrem-low-k-Dielektrikum ist ein Material, das eine Dielektrizitätskonstante von etwa 2,1 oder weniger hat. Ein dielektrisches Extrem-low-k-Material ist im Allgemeinen ein dielektrisches Low-k-Material, dem eine poröse Struktur verliehen wird. Durch die Porosität wird die effektive Dielektrizitätskonstante gesenkt.
Der MFMIS-FET 125 wird von einem Seitenwand-Abstandshalter 165 umschlossen. Bei einigen Ausführungsformen grenzt der Seitenwand-Abstandshalter 165 an Seitenwände des FET 143 und der MFM-Struktur 127 an. Bei einigen Ausführungsformen erstrecken sich die Seitenwand-Abstandshalter 165 bis zu der Höhe der (Oberseite der) MFM-Struktur 127 oder höher. Bei einigen Ausführungsformen erstreckt sich die ferroelektrische Schicht 135 bis zu der Höhe der oberen Elektrode 133. Bei einigen Ausführungsformen erhebt sich die ferroelektrische Schicht 135 bis zu einem benachbarten Seitenwand-Abstandshalter 165, und sie kann durch eine Verlängerung des Isolators 169 von dem Seitenwand-Abstandshalter 165 getrennt sein. Diese Strukturen betreffen die Herstellung der MFM-Strukturen 127 in einem Zwischenraum, der von Dummy-Gates in einem Ersatz-Gate-Prozess definiert wird, der zum Herstellen der FETs 143 verwendet wird. Benachbarte Seitenwand-Abstandshalter 165 können durch eine oder mehrere Schichten, wie etwa eine Kontakt-Ätzstoppschicht (CESL) 163 und eine Zwischenebenendielektrikum-Schicht (ILDo) 161, beabstandet werden. Bei einigen Ausführungsformen ist die ILDo 161 ein Low-k-Dielektrikum oder ein Extrem-low-k-Dielektrikum.
Der MFMIS-FET 125 kann eine Breite 123, eine Länge 201 und eine Grundfläche haben, die das Produkt aus der Breite 123 und der Länge 201 ist. Die Grundfläche ist der zweidimensionale Bereich über dem Substrat 175, der von einem Bauelement eingenommen wird. Der FET 143 und die MFM-Struktur 127 haben jeweils ungefähr die gleiche Grundfläche wie der MFMIS-FET 125, aber durch eine Neigung der Seitenwände des Seitenwand-Abstandshalters 165 kann eine gewisse Abweichung entstehen. Bei einigen Ausführungsformen beträgt die Breite 123 5 nm bis 100 nm. Bei einigen Ausführungsformen beträgt die Breite 123 10 nm bis 60 nm. Bei einigen Ausführungsformen beträgt die Länge 201 5 nm bis 30 nm. Bei einigen Ausführungsformen beträgt die Länge 201 10 nm bis 20 nm.
Die MFM-Struktur 127 hat eine wirksame Fläche, die in Beziehung mit der Kapazität steht und ungefähr gleich ihrer Grundfläche ist. Die wirksame Fläche, die in Beziehung mit der Kapazität steht, kann aus der folgenden Formel ermittelt werden: $A = \frac{C * d}{ε_{0}}$
wobei A die wirksame Fläche ist, C die Kapazität ist, d die Dicke des Dielektrikums (der ferroelektrischen Schicht 135 bei der MFM-Struktur 127 und des Isolators 169 bei dem FET 143) ist und ε₀ die Dielektrizitätskonstante des Dielektrikums oder die effektive Dielektrizitätskonstante ist, wenn das Dielektrikum ein mehrschichtiger Verbundstoff ist. Die wirksame Fläche der MFM-Struktur 127 ist ungefähr gleich einer Länge 203 der oberen Elektrode 133 mal einer Breite 139 der oberen Elektrode 133. Die Länge 203 ist ungefähr gleich der Länge 201 minus der zweifachen Dicke der ferroelektrischen Schicht 135. Die Breite 139 ist ungefähr gleich der Breite 123 minus der zweifachen Dicke der ferroelektrischen Schicht 135.
Der FET 143 hat eine wirksame Fläche, die in Beziehung mit der Kapazität steht und größer als seine Grundfläche oder als die wirksame Fläche der MFM-Struktur 127 ist. Der FET 143 hat eine Länge 201, die ungefähr gleich der Länge 203 des FET 143 ist, aber die wirksame Fläche des FET 143 je Längeneinheit ist viel größer als die der MFM-Struktur 127, da sie Beiträge von den Seitenwänden und Oberseiten jeder der Finnen 151 enthält. Die wirksame Fläche je Längeneinheit der MFM-Struktur 127 ist proportional zu der Breite 139. Ein Verhältnis R der wirksamen Fläche A_FET des FET 143 zu der wirksamen Fläche A_MFM der MFM-Struktur 127 ist daher ungefähr: $R = \frac{A_{F E T}}{A_{M F M}} = \frac{N_{F} (W_{F} + 2 H_{F})}{W_{M}}$
wobei N_F die Anzahl von Finnen 151 ist, W_F die Finnenbreite 147 ist, H_F die Finnenhöhe 149 ist und W_M die Breite 139 der MFM-Struktur 127 ist. Wenn zum Beispiel die Finnenbreite 147 5 nm beträgt, die Finnenhöhe 149 50 nm beträgt, die Breite 139 45 nm beträgt und es drei Finnen 151 gibt, so beträgt das Flächenverhältnis 7 zu 1. Bei einigen Ausführungsformen beträgt die Finnenbreite 147 1 nm bis 20 nm. Bei einigen Ausführungsformen beträgt die Finnenbreite 147 2 nm bis 10 nm. Bei einigen Ausführungsformen beträgt die Finnenhöhe 149 10 nm bis 150 nm. Bei einigen Ausführungsformen beträgt die Finnenhöhe 149 20 nm bis 100 nm. Diese Parameter können so geändert werden, dass ein gewünschtes Flächenverhältnis entsteht.
Gemäß einigen Aspekten der vorliegenden Lehren ist die wirksame Fläche der MFM-Struktur 127 relativ groß. Ihre wirksame Fläche ist ungefähr gleich der Grundfläche des FET 143, die im Wesentlichen gleich der Grundfläche eines gesamten MFMIS-FET 325 (3) ist. Dadurch, dass die wirksame Fläche der MFM-Struktur 127 relativ groß gehalten wird, wird vermieden, dass Drain-Ströme die Bauelementleistung begrenzen. Obwohl die wirksame Fläche der MFM-Struktur 127 relativ groß ist, ist sie immer noch viel kleiner als die wirksame Fläche des FET 143. Die wirksame Fläche des FET 143 wird mit Strukturen, wie etwa Finnen, Nanodrähten und HexaFETs, vergrößert. Bei einigen Ausführungsformen wird die wirksame Fläche außerdem durch Verwenden einer Mehrzahl dieser Strukturen in jedem MFMIS-FET 325 vergrößert. Das gewünschte Verhältnis zwischen der Kapazität des FET 143 und der Kapazität der MFM-Struktur 127 wird durch Vergrößern der wirksamen Fläche des FET 143 mit den dreidimensionalen FET-Strukturen 145 unter Beibehaltung der wirksamen Fläche der MFM-Struktur 127 erzielt.
3 zeigt ein IC-Bauelement 300, das dem IC-Bauelement 100 ähnlich ist, mit der Ausnahme, dass das IC-Bauelement 300 einen MFMIS-FET 325 aufweist, der von dem MFMIS-FET 125 insofern verschieden ist, als dass er statt einer MFM-Struktur 127, die direkt über dem FET 143 hergestellt ist, eine MFM-Struktur 327 hat, die durch eine oder mehrere Metallisierungsschichten, wie etwa die Metallisierungsschichten 111 und 121, von dem FET 143 beabstandet ist. Die MFM-Struktur 327 ist zwar als zwischen der zweiten Metallisierungsschicht 111 und der dritten Metallisierungsschicht 101 angeordnet dargestellt, aber die MFM-Struktur 327 könnte auch zwischen einem Paar benachbarte Metallisierungsschichten in der metallischen Verbindungsstruktur 191 angeordnet werden.
Die MFM-Struktur 327 weist eine obere Elektrode 335, eine ferroelektrische Schicht 333 und eine untere Elektrodenschicht 365 auf. Die obere Elektrode 335 und die ferroelektrische Schicht 333 können hinsichtlich ihrer Dicken und Zusammensetzungen der oberen Elektrode 133 und der ferroelektrischen Schicht 135 der MFM-Struktur 127 ähnlich sein. Die MFM-Struktur 327 kann von ersten Seitenwand-Abstandshaltern 317 und zweiten Seitenwand-Abstandshaltern 315 flankiert werden. Außerdem sind benachbarte MFM-Strukturen 327 durch ein Dielektrikum 313 beabstandet. Die ersten Seitenwand-Abstandshalter 317, die zweiten Seitenwand-Abstandshalter 315 und die dielektrische Schicht 313 können eine oder mehrere Schichten aus geeigneten Dielektrika aufweisen, wie etwa Siliziumdioxid (Si02), Siliziumnitrid (SiN), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN) oder dergleichen.
4 zeigt ein IC-Bauelement 400, das dem IC-Bauelement 100 ähnlich ist, mit der Ausnahme, dass das IC-Bauelement 400 MFMIS-FETs 425 aufweist, die den MFMIS-FETs 125 ähnlich sind, mit der Ausnahme, dass sie FETs 443 statt der FETs 143 verwenden. Die FETs 443 weisen eine Matrix von Nanodraht-FET-Strukturen 445 auf, die jeweils einen Kanalbereich 453, der von einem Halbleiter-Nanodraht 451 bereitgestellt wird, und einen Isolator 469 aufweisen, der den Nanodraht 451 umschließt und ihn von dem gemeinsam Gate 167 trennt. Die Nanodrähte 451 sind voneinander beabstandet.
5 zeigt ein IC-Bauelement 500, das dem IC-Bauelement 400 ähnlich ist, mit der Ausnahme, dass das IC-Bauelement 500 MFMIS-FETs 525 aufweist, die den MFMIS-FETs 425 ähnlich sind, mit der Ausnahme, dass sie FETs 543 statt der FETs 443 verwenden. Die FETs 543 weisen eine Matrix von HexaFETs 545 auf, die jeweils eine hexagonale Halbleiterstruktur 551 aufweisen, die einen Kanalbereich 553 bereitstellt, der von einem Isolator 569 umschlossen wird und das gemeinsame Gate 167 verwendet. Der FET 443 und der FET 553 stellen Beispiele für eine Gate-all-around-Struktur bereit. Sie sind außerdem Beispiele, in denen eine gegebene Kanal-Querschnittsfläche in zahlreiche kleine und voneinander getrennte Teile unterteilt werden kann. Beide Attribute tragen zu einer Vergrößerung des Flächenverhältnisses R bei und können das Erzielen eines gewünschten Flächenverhältnisses von 10 zu 1 oder größer erleichtern.
Die 6 bis 47 sind eine Reihe von Schnittansichten 600 bis 4700, die ein integriertes Schaltkreis-Bauelement gemäß den vorliegenden Lehren auf verschiedenen Herstellungsstufen gemäß einem Verfahren der vorliegenden Lehren zeigen. Die mit geraden Zahlen bezeichneten Figuren entsprechen einem Querschnitt 210, der senkrecht zu den Finnen 151 in der Mitte entlang der Länge 201 ist. Die mit ungeraden Zahlen bezeichneten Figuren entsprechen einem Querschnitt 220, der durch die Mitte einer Finne 151 verläuft. Die 6 bis 47 werden zwar für eine Reihe von Schritten beschrieben, aber es dürfte wohlverstanden sein, dass die Reihenfolge der Schritte in einigen Fällen geändert werden kann und dass diese Reihe von Schritten auch für andere Strukturen als die hier beschriebenen Strukturen verwendet werden kann. Bei einigen Ausführungsformen können einige dieser Schritte vollständig oder teilweise weggelassen werden. Außerdem dürfte wohlverstanden sein, dass die in den 6 bis 47 gezeigten Strukturen nicht auf ein Herstellungsverfahren beschränkt sind, sondern eigenständig und unabhängig von dem Verfahren verwendet werden können.
Wie in der Schnittansicht 600 von 6 und der Schnittansicht 700 von 7 gezeigt ist, beginnt der Prozess mit der Herstellung einer Fotoresistmaske 601 und ihrer Verwendung zum Strukturieren von Gräben 603 in dem Substrat 175. Bei einigen Ausführungsformen beträgt eine Tiefe 605 der Gräben 603 20 nm bis 300 nm. Bei einigen Ausführungsformen beträgt die Tiefe 605 40 nm bis 200 nm. Wie in den Schnittansichten 800 und 900 der 8 und 9 gezeigt ist, kann die Fotoresistmaske 601 abgelöst werden, und die Gräben 603 können mit einem Dielektrikum gefüllt werden, um STI-Bereiche 173 herzustellen. Das Dielektrikum kann Siliziumdioxid (Si02) oder dergleichen sein.
Wie in den Schnittansichten 1000 und 1100 der 10 und 11 gezeigt ist, kann ein Ätzprozess durchgeführt werden, um den Halbleiter zwischen den STI-Bereichen 173 auszusparen, um Gräben 1001 zu erzeugen. Bei einigen Ausführungsformen beträgt eine Tiefe 1003 der Gräben 1001 10 nm bis 150 nm. Bei einigen Ausführungsformen beträgt die Tiefe 1003 20 nm bis 100 nm.
Wie in den Schnittansichten 1200 und 1300 der 12 und 13 gezeigt ist, kann ein Halbleiter abgeschieden oder aufgewachsen werden, um die Gräben 1001 zu füllen und Finnen 151 herzustellen. Die Finnen 151 können mehrere Schichten aus einem oder mehreren Halbleitern aufweisen. Halbleiter, die für die Finnen 151 geeignet sind, sind zum Beispiel Si, SiGe, Ge, InP, InGaAs, InAs, GaSb oder dergleichen. Die Finnen 151 können mit einem epitaxialen Aufwachsprozess hergestellt werden. Im Allgemeinen können die Finnen 151 mit jedem geeigneten Verfahren hergestellt werden, unter anderem mit Verfahren, die Schritte umfassen, die von denen verschieden sind, die in den Schnittansichten 600 bis 1300 der 6 bis 13 gezeigt sind.
Wie in den Schnittansichten 1400 und 1500 der 14 und 15 gezeigt ist, kann ein Ätzprozess durchgeführt werden, um die STI-Bereiche 173 um die Finnen 151 auszusparen. Wie in den Schnittansichten 1600 und 1700 der 16 und 17 gezeigt ist, kann dann ein Dummy-Gatestapel 1601 über den Finnen 151 hergestellt werden. Der Dummy-Gatestapel 1601 weist eine dielektrische Schicht 1605 und eine Dummy-Gateschicht 1603 auf. Die dielektrische Schicht 1605 kann eine Schicht wie Siliziumdioxid (Si02) oder dergleichen sein, die durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder dergleichen abgeschieden wird. Alternativ kann die dielektrische Schicht 1605 durch Oxidieren einer dünnen Schicht an der Oberfläche der Finnen 151 aufgewachsen werden. Die Dummy-Gateschicht 1603 kann Polysilizium oder dergleichen aufweisen, das durch CVD oder dergleichen abgeschieden wird. Bei einigen Ausführungsformen beträgt eine Dicke 1701 der Dummy-Gateschicht 1603 über den Finnen 151 10 nm bis 300 nm. Bei einigen Ausführungsformen beträgt die Dicke 1701 20 nm bis 100 nm.
Wie in den Schnittansichten 1800 und 1900 der 18 und 19 gezeigt ist, kann eine Fotoresistmaske 1801 hergestellt werden und zum Strukturieren der Dummy-Gateschicht 1603 verwendet werden, um Dummy-Gates 1803 herzustellen. Die Dummy-Gateschicht 1603 kann mit jedem geeigneten Ätzprozess, zum Beispiel durch Trockenätzung, wie etwa Plasmaätzung oder dergleichen, strukturiert werden. Die Dummy-Gates 1803 sind zwar mit vertikalen Seitenwänden dargestellt, aber ihre Seitenwände können ein leichtes Gefälle haben. Bei einigen Ausführungsformen kann das Gefälle innerhalb von 20° zur Vertikalen liegen.
Wie in den Schnittansichten 2000 und 2100 der 20 und 21 gezeigt ist, können Abstandshalter 165 um die Dummy-Gates 1803 hergestellt werden. Die Abstandshalter 165 werden durch Abscheiden einer Schicht aus einem Abstandshaltermaterial über der Struktur, die in den Schnittansichten 1800 und 1900 der 18 und 19 (nach dem Ablösen der Fotoresistmaske 1801) gezeigt ist, und mit einem anschließenden anisotropen Ätzprozess hergestellt, bei dem Abstandshaltermaterial nur auf den Seiten der Dummy-Gates 1803 zurückbleibt. Materialien, die für die Abstandshalter 165 verwendet werden können, sind unter anderem Siliziumnitrid (SiN), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN) und dergleichen. Geeignete Verfahren sind CVD, PVD, ALD oder dergleichen. Ein geeigneter Ätzprozess ist ein Trockenätzprozess, wie etwa eine Plasmaätzung oder dergleichen. Die Abstandshalter 165 sind der einfachen Darstellung halber mit einer einheitlichen Dicke und steil ansteigenden vertikalen Seitenwänden dargestellt, aber sie können in Wirklichkeit geringfügig verjüngt sein und an den Oberseiten der Dummy-Gates 1803 schmaler sein.
Wie in den Schnittansichten 2200 und 2300 der 22 und 23 gezeigt ist, werden Bereiche der Finnen 151, die nicht von den Dummy-Gates 1803 bedeckt sind, dotiert, um Source-/Drain-Bereiche 2301 herzustellen. Ein Teil der Dotierung kann vor der Herstellung der Abstandshalter 165 erfolgen, und ein anderer Teil der Dotierung kann nach der Herstellung der Abstandshalter 165 erfolgen. Die dielektrische Schicht 1605 kann in dem Bereich zwischen den Dummy-Gates 1803 oder zwischen den Abstandshaltern 165 vor der Dotierung entfernt werden. Alternativ oder zusätzlich kann ein epitaxialer Aufwachsprozess verwendet werden, um die Source-/Drain-Bereiche 2301 herzustellen und/oder zu vergrößern. Bei einigen Ausführungsformen führt der epitaxiale Aufwachsprozess dazu, dass die Source-/Drain-Bereiche 2301 auf benachbarten Finnen 151 des FET 143 verschmelzen. Vor dem Ersetzen der Dummy-Gates 1803 kann ein Temperprozess für die Source-/Drain-Bereiche 2301 durchgeführt werden.
Wie in den Schnittansichten 2400 und 2500 der 24 und 25 gezeigt ist, kann eine CESL 163 hergestellt werden, und daran können sich eine Abscheidung der ILDo 161 und eine Planarisierung zum Entfernen der Materialien von den Oberseiten der Dummy-Gates 1803 anschließen. Die CESL 163 kann zum Beispiel Siliziumdioxid (Si02), Siliziumnitrid (Si₃N₄), Siliziumoxidnitrid (SiON), Siliziumoxidcarbid (SiOC) oder dergleichen aufweisen und kann durch CVD, PVD, ALD oder dergleichen abgeschieden werden. Die ILDo 161 kann ein Low-k-Dielektrikum, ein Extrem-low-k-Dielektrikum oder ein anderes Dielektrikum aufweisen. Die ILDo 161 kann durch CVD, PVD oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Planarisierung kann mit einer chemisch-mechanischen Polierung (CMP) oder einem anderen geeigneten Planarisierungsprozess erfolgen.
Wie in den Schnittansichten 2600 und 2700 der 26 und 27 gezeigt ist, kann eine Ätzstoppschicht 2701 über der ILDo 161 zwischen den Dummy-Gates 1803 hergestellt werden. Das Herstellen der Ätzstoppschicht 2701 kann Folgendes umfassen: Ätzen, um die ILDo 161 zwischen den Dummy-Gates 1803 auszusparen; Abscheiden einer Schicht aus einem Ätzstoppmaterial; und Planarisieren, um das Ätzstoppmaterial über den Dummy-Gates 1803 zu entfernen. Der Aussparungsprozess kann eine Trockenätzung, eine Nassätzung oder dergleichen sein. Das Ätzstoppmaterial kann Siliziumnitrid (Si₃N₄) oder dergleichen sein und kann durch CVD, PVD, ALD oder dergleichen abgeschieden werden. Der Planarisierungsprozess kann eine CMP oder dergleichen sein.
Wie in den Schnittansichten 2800 und 2900 der 28 und 29 gezeigt ist, kann dann ein Prozess zum Entfernen der Dummy-Gates 1803 durchgeführt werden. Mit diesem Prozess kann auch die dielektrische Schicht 1605 entfernt werden. Der Entfernungsprozess kann eine Trockenätzung, eine Nassätzung, eine Kombination davon oder dergleichen sein.
Wie in den Schnittansichten 3000 und 3100 der 30 und 31 gezeigt ist, können dann Ersatzgates hergestellt werden. Das Herstellen der Ersatzgates umfasst ein Abscheiden des Isolators 169 und des gemeinsamen Gates 167. Der Isolator 169 kann mehrere Schichten aufweisen. Bei einigen Ausführungsformen ist mindestens eine dieser Schichten ein High-k-Dielektrikum. Der Isolator 169 kann zum Beispiel eine dielektrische High-k-Schicht sein, die durch eine dielektrische Grenzflächenschicht von den Finnen 151 getrennt ist. Die Grenzflächenschicht kann Siliziumdioxid (Si02), Siliziumoxidnitrid (SiON) oder dergleichen aufweisen. Die Grenzflächenschicht kann durch Oxidation der Finnen 151, durch Abscheidung oder als Ergebnis einer Wechselwirkung zwischen dem High-k-Dielektrikum und dem Halbleiter der Finnen 151 entstehen. Die Grenzflächenschicht kann sehr dünn sein, um ihre Beteiligung an der äquivalenten Gesamt-Oxiddicke der resultierenden Gates zu minimieren. Die Dicke kann zum Beispiel 0,1 nm bis 2,0 nm betragen.
Ein High-k-Dielektrikum ist ein Dielektrikum, das eine höhere Dielektrizitätskonstante als Siliziumdioxid (Si02) hat. Beispiele für High-k-Dielektrika sind Materialien auf Hafniumbasis, wie etwa Hafniumoxid (Hf02), Hafnium-Siliziumoxid (HfSiO), Hafnium-Siliziumoxidnitrid (HfSiON), Hafnium-Tantaloxid (HfTaO), Hafnium-Titanoxid (HfTiO), Hafnium-Zirconiumoxid (HfZrO), eine Hafniumoxid-Aluminiumoxid(HfO₂-Al₂O₃)-Legierung und dergleichen. Weitere Beispiele für High-k-Dielektrika sind unter anderem Zirconiumoxid (Zr02), Tantaloxid (Ta₂O₅), Aluminiumoxid (Al₂O₃), Yttriumoxid (Y₂O₃), Lanthanoxid (La₂O₃), Strontium-Ttitanoxid (SrTiO₃) und dergleichen. Die dielektrische High-k-Schicht kann zum Beispiel eine Dicke von 0,5 nm bis 5,0 nm haben. Die dielektrische High-k-Schicht kann mit jedem geeigneten Verfahren hergestellt werden. Beispiele für Verfahren, die verwendet werden können, sind unter anderem CVD, ALD und dergleichen.
Das gemeinsame Gate 167 kann mehrere Schichten mit unterschiedlichen Zusammensetzungen aufweisen. Unterschiedliche Metalle können für unterschiedliche Bereiche des Substrats 175 verwendet werden. Eine oder mehrere der Schichten können ein Austrittsarbeitsmetall aufweisen. Beispiele für Austrittsarbeitsmetalle sind unter anderem Titan (Ti), Titannidrid (TiN), Tantalnitrid (TaN), Tantal (Ta), Tantalcarbid (TaC), Tantalnitrid (TaN), Tantal-Siliziumnitrid (TaSiN), Wolframnitrid (WN), Molybdännitrid (MoN), Molybdänoxidnitrid (MoON) und dergleichen aufweisen. Weitere Metallschichten können unter anderem Wolfram (W), Ruthenium (Ru), Palladium (Pd), Platin (Pt), Cobalt (Co), Nickel (Ni), Zirconium (Zr), Titan (Ti), Tantal (Ta), Aluminium (Al), leitfähige Carbide, Oxide, Legierungen der genannten Metalle oder dergleichen aufweisen. Die Metallschichten können mit jedem geeigneten Verfahren oder Kombinationen von Verfahren hergestellt werden. Ein typisches Verfahren ist PVD. Beispiele für andere Metallschicht-Herstellungsverfahren, die verwendet werden können, sind Elektroplattierung, stromlose Plattierung, ALD und CVD. Durch eine Planarisierung, zum Beispiel eine CMP, zum Entfernen von Materialien über der Höhe der Ätzstoppschicht 2701 bleiben die Strukturen zurück, die in den Schnittansichten 3000 und 3100 der 30 und 31 gezeigt sind. Die Struktur umfasst FETs 143, die jeweils drei FET-Strukturen 145 aufweisen.
Die Schnittansichten 3200 und 3300 der 32 und 33 einerseits und die Schnittansichten 3400 und 3500 der 34 und 35 andererseits stellen zwei Beispiele für die Struktur des gemeinsamen Gates 167 dar, wobei die Erstgenannten durch ein dickes Austrittsarbeitsmetall 3201 gekennzeichnet sind und die Zweitgenannten durch ein dünnes Austrittsarbeitsmetall 3201 gekennzeichnet sind. Das Austrittsarbeitsmetall 3201 kann zum Beispiel Titannidrid (TiN) oder dergleichen sein. Das andere Metall 3401 kann Wolfram (W) oder dergleichen sein. Das dicke Austrittsarbeitsmetall 3201 kann einen Zwischenraum zwischen den Finnen 151 vollständig füllen. Das dünne Austrittsarbeitsmetall 3201 tut dies nicht. Das dicke Austrittsarbeitsmetall 3201 kann den Zwischenraum zwischen den Abstandshaltern 165 vollständig füllen, oder es kann Platz für eine Schicht aus dem anderen Metall 3401 bleiben. Die Dicke des Austrittsarbeitsmetalls 3201 kann zum Ändern einer Schwellenspannung verwendet werden.
Wie in den Schnittansichten 3600 und 3700 der 36 und 37 gezeigt ist, kann ein Prozess zum Aussparen des gemeinsamen Gates 167 unter die Höhe der Abstandshalter 165 durchgeführt werden. Der Prozess kann eine Nassätzung, eine Trockenätzung oder dergleichen sein. Bei einigen Ausführungsformen beträgt eine Tiefe 3701 die Hälfte oder mehr der Höhe der Abstandshalter 165 über den Finnen 151. Bei einigen Ausführungsformen beträgt die Tiefe 3701 10 nm bis 150 nm. Bei einigen Ausführungsformen beträgt die Tiefe 3701 20 nm bis 50 nm.
Wie in den Schnittansichten 3800 und 3900 der 38 und 39 gezeigt ist, können eine ferroelektrische Schicht 3803 und eine obere Elektrodenschicht 3801 über der Struktur hergestellt werden, die in den Schnittansichten 3600 und 3700 der 36 und 37 gezeigt ist, um einen MFM-Zellenstapel herzustellen, in dem das gemeinsame Gate 167 die untere Elektrodenschicht bereitstellt. Das Material der ferroelektrischen Schicht 3803 kann vor dem Tempern ferroelektrisch sein oder auch nicht. Wenn nicht, wird es während der späteren Bearbeitung ferroelektrisch. Die ferroelektrische Schicht 3803 weist elektrische Dipole auf. Bei einigen Ausführungsformen beträgt eine Dicke der ferroelektrischen Schicht 3803 1 nm bis 15 nm. Bei einigen Ausführungsformen beträgt die Dicke der ferroelektrischen Schicht 3803 1 nm bis 5 nm. Beispiele für ferroelektrische Materialien sind (Hf02), Hafnium-Siliziumoxid (HfSiO), Hafnium-Zirconiumoxid (HfZrO), Aluminiumoxid (Al₂O₃), Titanoxid (Ti02), Lanthanoxid (LaO_x), BaSrTiO_x (BST), PbZrTiO_x (PZT) oder dergleichen. Einige dieser Materialien (wie etwa HfO_2, HfSiO_x, HfZrO_x, Al₂O₃, Ti02 und LaO_x) weisen die gleichen Elemente wie einige dielektrische High-k-Materialien auf, aber sie können andere Verhältnisse von Elementen oder andere Kristallstrukturen haben. Das ferroelektrische Material kann durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
Die obere Elektrode der oberen Elektrodenschicht 3801 weist eine oder mehrere Schichten aus Materialien wie Wolfram (W), Titan (Ti), Tantal (Ta), Silber (Ag), Aluminium (Al), Nickel (Ni), leitfähige Legierungen davon oder dergleichen auf. Außerdem kann ein Temperprozess für die ferroelektrische Schicht 3803 durchgeführt werden. Der Temperprozess kann durch thermisches Tempern, Mikrowellen-Tempern, Lasertempern oder mit anderen geeigneten Verfahren durchgeführt werden. Die Tempertemperatur kann 200°C bis 600 °C betragen. Dieser Temperprozess kann eine niedrigere Temperatur oder eine kürzere Dauer als der Temperprozess haben, der an den Source-/Drain-Bereichen 2301 durchgeführt wird und normalerweise mindestens 5 s dauert und eine Temperatur von 1000 °C hat. Durch die niedrigere Tempertemperatur oder die kürzere Dauer kann vermieden werden, dass das High-k-Dielektrikum in dem Isolator 169 mit dem Metall in dem gemeinsamen Gate 167 in einer Weise interagiert, die die Schwellenspannung ändern würde.
Wie in den Schnittansichten 4000 und 4100 der 40 und 41 gezeigt ist, kann ein Planarisierungsprozess durchgeführt werden, um einzelne MFM-Strukturen 127 und MFMIS-FETs 125 zu definieren. Der Planarisierungsprozess kann eine CMP oder dergleichen sein. Durch den Prozess entstehen einzelne ferroelektrische Schichten 135 aus der ferroelektrischen Schicht 3803 und einzelne obere Elektroden 133 aus der oberen Elektrodenschicht 3801. Die Ätzstoppschicht 2701 kann dazu beitragen, den Endpunkt des Planarisierungsprozesses festzulegen. Bei einigen Ausführungsformen wird bei dem Planarisierungsprozess auch die Ätzstoppschicht 2701 entfernt.
Wie in den Schnittansichten 4200 und 4300 der 42 und 43 gezeigt ist, kann ein Prozess zum Aussparen der MFM-Strukturen 127 unter die Höhe der Abstandshalter 165 durchgeführt werden. Der Prozess kann eine Nassätzung, eine Trockenätzung oder dergleichen sein. Wie in den Schnittansichten 4400 und 4500 der 44 und 45 gezeigt ist, können Aussparungen 4301, die durch den Aussparungsprozess erzeugt werden, gefüllt werden, um eine Ätzstoppschicht 131 so herzustellen, dass sie die MFMIS-FETs 125, aber nicht die ILDo 161 bedeckt. Das Füllen dieser Aussparungen 4301 kann ein Abscheiden eines Ätzstoppmaterials und einen anschließenden Planarisierungsprozess zum Entfernen des Ätzstoppmaterials von der Oberseite der ILDo 161 umfassen. Das Ätzstoppmaterial kann Siliziumnitrid (Si₃N₄), Siliziumoxidnitrid (SiON) oder dergleichen sein. Das Abscheidungsverfahren kann CVD, ALD oder dergleichen sein. Der Planarisierungsprozess kann eine CMP oder dergleichen sein.
Wie in den Schnittansichten 4600 und 4700 der 46 und 47 gezeigt ist, kann ein Zwischenebenendielektrikum 105 über der Struktur abgeschieden werden, die in den Schnittansichten 4400 und 4500 der 44 und 45 gezeigt ist, und durch das Zwischenebenendielektrikum 105 können Durchkontaktierungen 107 zum Verbinden mit den oberen Elektroden 133 hergestellt werden. Die Durchkontaktierungen 107 können durch Ätzen von Öffnungen durch das Zwischenebenendielektrikum 105, Abscheiden eines Metalls und Planarisieren zum Entfernen von überschüssigem Metall über dem Zwischenebenendielektrikum 105 hergestellt werden. Die resultierende Struktur ist in 2 gezeigt. Auf dieser Stufe der Bearbeitung können weitere Durchkontaktierungen (nicht dargestellt) hergestellt werden, um einen Kontakt mit den Source-/Drain-Bereichen 2301 herzustellen. Durch die weitere Bearbeitung, die Single- oder Dual-Damascene-Prozesse umfassen kann, kann eine Struktur erzeugt werden, die der des IC 100 von 1 entspricht.
48 stellt ein Ablaufdiagramm eines Verfahrens 4800 gemäß einigen Aspekten der vorliegenden Lehren dar. Das Verfahren 4800 kann zum Herstellen von integrierten Schaltkreis-Bauelementen gemäß den vorliegenden Lehren verwendet werden. Das Verfahren 4800 wird zwar als eine Reihenfolge von Schritten oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Schritte oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Ereignissen als den hier dargestellten und/oder beschriebenen ausgeführt werden. Darüber hinaus brauchen hier nicht alle dargestellten Schritte einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementierten. Außerdem können ein oder mehrere der hier beschriebenen Schritte in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
Das Verfahren 4800 beginnt mit einem Schritt 4801, in dem STI-Bereiche 173 hergestellt werden, wie in den Schnittansichten 600 und 800 der 6 und 8 gezeigt ist. Das Verfahren 4800 geht mit einem Schritt 4803 weiter, in dem Finnen 151 hergestellt werden, wie in den Schnittansichten 1000 bis 1300 der 10 bis 13 gezeigt ist. Diese Herstellung kann ein Erzeugen von Aussparungen in einem Dielektrikum, wie etwa dem der STI-Bereiche 173, und ein Aufwachsen eines Halbleiters in den resultierenden Aussparungen umfassen. Alternativ kann ein anderes geeignetes Verfahren zum Herstellen der Finnen 151 verwendet werden.
In einem Schritt 4805 werden die STI-Bereiche 173 ausgespart oder anderes dielektrisches Material um die Finnen 151 wird entfernt, um die Finnen 151 freizulegen, wie in der Schnittansicht 1400 von 14 gezeigt ist. In einem Schritt 4807 wird ein Dummy-Gatestapel 1601 über den Finnen 151 hergestellt, wie in den Schnittansichten 1600 und 1700 der 16 und 17 gezeigt ist. Alternativ könnte dieser ein normaler Gatestapel sein, und nachfolgende Schritte, die den Ersatz-Gate-Prozess betreffen, könnten entfallen. In einem Schritt 4809 wird der Dummy-Gatestapel 1601 strukturiert, um Dummy-Gates 1803 herzustellen, wie in den Schnittansichten 1800 und 1900 der 18 und 19 gezeigt ist.
In einem Schritt 4811 werden Seitenwand-Abstandshalter 165 um die Dummy-Gates 1803 hergestellt, wie in der Schnittansicht 2100 von 21 gezeigt ist. In einem Schritt 4813 werden Source-/Drain-Bereiche 2301 hergestellt, wie in der Schnittansicht 2300 von 23 gezeigt ist. Das Herstellen der Source-/Drain-Bereiche 2301 kann eine Dotierung vor und/oder nach dem Schritt 4811 umfassen, sodass die Seitenwand-Abstandshalter 165 entstehen. Das Herstellen der Source-/Drain-Bereiche 2301 kann außerdem ein epitaxiales Aufwachsen eines Halbleiters umfassen.
In einem Schritt 4815 wird eine CESL 163 abgeschieden, wie in der Schnittansicht 2500 von 25 gezeigt ist. In einem Schritt 4817 wird eine ILDo 161 hergestellt, wie ebenfalls in dem Schritt 2500 von 25 gezeigt ist. Das Herstellen der ILDo 161 kann ein Abscheiden eines Dielektrikums und ein Planarisieren zum Herstellen einer Struktur wie der gezeigten Struktur umfassen.
In einem Schritt 4819 wird ein Ätzprozess zum Aussparen der ILDo 161 unter die Höhe der Abstandshalter 165 durchgeführt. In einem Schritt 4821 wird eine Ätzstoppschicht 2701 abgeschieden. In einem Schritt 4823 wird eine Planarisierung durchgeführt, sodass die Ätzstoppschicht 2701 nur in den Aussparungen zurückbleibt, die mit dem Schritt 1817 erzeugt worden sind, der in der Schnittansicht 2700 von 27 gezeigt ist.
In einem Schritt 4825 werden die Dummy-Gates 1803 entfernt, wie in den Schnittansichten 2800 und 2900 der 28 und 29 gezeigt ist. In den Schritten 4829 und 4831 wird ein High-k-Metall-Gate(HKMG)-Gatestapel hergestellt, wie in den Schnittansichten 3000 und 3100 der 30 und 31 gezeigt ist. In einem Schritt 4829 wird ein Isolator 169 hergestellt, der eine Grenzflächenschicht (IL) und eine dielektrische High-k-Schicht aufweisen kann. In einem Schritt 4831 wird ein gemeinsames Gate 167 hergestellt, das das Gate des FET 143 ist und die untere Elektrodenschicht der MFM-Struktur 127 darstellt. Das gemeinsame Gate 167 kann auch als ein Floating Gate bezeichnet werden und kann mehrere Schichten aus unterschiedlichen Materialien aufweisen, wie in den Schnittansichten 3200 bis 3500 der 32 bis 35 gezeigt ist.
In einem Schritt 4833 wird ein Ätzprozess zum Aussparen des gemeinsamen Gates 167 unter die Höhe der Abstandshalter 165 durchgeführt, wie in den Schnittansichten 3600 und 3700 der 36 und 37 gezeigt ist. Ein Zwischenraum (Aussparungen 3703), der durch dieses Aussparen entsteht, nimmt die ferroelektrische Schicht 135 und die obere Elektrode 133 der MFM-Struktur 127 auf.
In einem Schritt 4835 werden die ferroelektrische Schicht 135 und die obere Elektrode 133 abgeschieden, um einen MFM-Zellenstapel herzustellen, wie in den Schnittansichten 3800 und 3900 der 38 und 39 gezeigt ist. In einem Schritt 4839 wird ein Temperprozess durchgeführt, der zum Realisieren der Ferroelektrizität der ferroelektrischen Schicht 135 verwendet wird. In einem Schritt 4841 wird eine Planarisierung zum Entfernen des Teils des MFM-Zellenstapels außerhalb der Aussparungen 3703 durchgeführt. Durch die Planarisierung werden die MFM-Strukturen 127 aus dem MFM-Zellenstapel definiert, wie in den Schnittansichten 4000 und 4100 der 40 und 41 gezeigt ist. Durch die Planarisierung werden auch die einzelnen MFMIS-FETs 125 definiert. Durch die Planarisierung kann außerdem die Ätzstoppschicht 2701 entfernt werden.
In einem Schritt 4843 wird ein Ätzprozess zum Aussparen der MFM-Strukturen 127 unter eine Höhe der Abstandshalter 165 durchgeführt, sodass Aussparungen 4301 entstehen, wie in der Schnittansicht 4300 von 43 gezeigt ist. In einem Schritt 4845 wird eine Ätzstoppschicht 131 abgeschieden und eine Planarisierung wird durchgeführt, wodurch die Ätzstoppschicht 131 auf die Aussparungen 4301 beschränkt wird, wie in der Schnittansicht 4500 von 45 gezeigt ist.
In einem Schritt 4847 wird eine Schicht aus einem Zwischenebenendielektrikum 105 abgeschieden, die als eine weitere Schicht der ILDo 161 angesehen werden kann, wie in den Schnittansichten 4600 und 4700 der 46 und 47 gezeigt ist. In einem Schritt 4849 werden Öffnungen durch das Zwischenebenendielektrikum 105 für die Durchkontaktierungen 107 erzeugt, und in einem Schritt 4851 werden diese Öffnungen mit einem leitfähigen Material gefüllt, um die Durchkontaktierungen 107 herzustellen, wie ebenfalls in den Schnittansichten 4600 und 4700 der 46 und 47 gezeigt ist. Ein Schritt 4853 umfasst weitere Aktionen zum Durchführen der BEOL-Bearbeitung und zum Herstellen eines Bauelements, wie etwa des IC-Bauelements 100 von 1.
Einige Aspekte der vorliegenden Lehren betreffen einen integrierten Schaltkreis (IC), der ein Substrat, einen Feldeffekttransistor (FET) und eine Metall-Ferroelektrikum-Metall-Struktur (MFM-Struktur) aufweist. Der FET weist eine Gate-Elektrode und einen oder mehrere Kanalbereiche auf, die durch einen Isolator von der Gate-Elektrode getrennt sind. Die MFM-Struktur weist eine obere Elektrode und eine untere Elektrode auf, die durch eine ferroelektrische Schicht getrennt sind. Die Gate-Elektrode ist mit der unteren Elektrode verbunden und hat im Wesentlichen die gleiche Struktur wie die untere Elektrode. Der FET hat eine wirksame Fläche, die in Beziehung mit der Kapazität des FET steht. Der FET hat eine Grundfläche über dem Substrat. Die wirksame Fläche des FET ist größer als seine Grundfläche.
Einige Aspekte der vorliegenden Lehren betreffen einen integrierten Schaltkreis (IC), der eine Metall-Ferroelektrikum-Metall-Struktur und eine Mehrzahl von Feldeffekttransistor-Strukturen aufweist. Die Metall-Ferroelektrikum-Metall-Struktur weist eine obere Elektrode und eine untere Elektrode auf, die durch eine ferroelektrische Schicht getrennt sind. Die mehreren Feldeffekttransistor-Strukturen umfassen jeweils Halbleiter-Source-/Drain-Bereiche, die durch einen Halbleiter-Kanalbereich getrennt sind, eine Gate-Elektrode und einen Isolator zwischen der Gate-Elektrode und dem Kanalbereich. Die Gate-Elektroden sind mit der unteren Elektrode verbunden oder bilden eine Einheit mit dieser.
Einige Aspekte der vorliegenden Lehren betreffen ein Verfahren zum Herstellen eines integrierten Schaltkreises (IC) mit einem MFMIS-FET. Das Verfahren weist die folgenden Schritte auf: Herstellen einer Halbleiterfinne; Herstellen eines Dummy-Gatestapels über der Halbleiterfinne; Strukturieren des Dummy-Gatestapels, um ein Dummy-Gate zu definieren; Herstellen eines Seitenwand-Abstandshalters um das Dummy-Gate; und Ersetzen des Dummy-Gates durch einen MFMIS-FET, der ein High-k-Dielektrikum, ein Metallgate, eine ferroelektrische Schicht und eine obere Elektrodenschicht aufweist.

Claims

Integrierter Schaltkreis mit: einem Substrat (175); einem FET (143), der eine Gate-Elektrode (167) und einen oder mehrere Kanalbereiche (151) aufweist, die durch einen Isolator (169) von der Gate-Elektrode (167) getrennt sind; und einer MFM-Struktur (127), die eine obere Elektrode (133) und eine untere Elektrode aufweist, die durch eine ferroelektrische Schicht (135) getrennt sind, wobei: die Gate-Elektrode (167) mit der unteren Elektrode verbunden ist oder eine Einheit mit dieser bildet, der FET eine wirksame Fläche hat, die in Beziehung mit einer Kapazität des FET steht, der FET eine Grundfläche über dem Substrat hat, und die wirksame Fläche des FET größer als seine Grundfläche ist, wobei der eine oder die mehreren Kanalbereiche jeweils einen oder mehrere Nanodrähte oder jeweils HexaFETs aufweisen, wobei die Kanalbereiche voneinander getrennt sind und in einer Reihe von Zeilen und Spalten unter der ferroelektrischen Schicht der MFM-Struktur angeordnet sind.
Integrierter Schaltkreis nach Anspruch 1, wobei: die MFM-Struktur eine wirksame Fläche hat, die in Beziehung mit einer Kapazität der MFM-Struktur steht, und die wirksame Fläche des FET größer als die wirksame Fläche der MFM-Struktur ist.
Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei die Gate-Elektrode (167) des FET eine Einheit mit der unteren Elektrode der MFM-Struktur bildet.
Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei: die MFM-Struktur eine Grundfläche über dem Substrat hat, der FET eine Grundfläche über dem Substrat hat, und die Grundfläche der MFM-Struktur gleich der oder größer als die Grundfläche des FET ist.
Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, der weiterhin einen Seitenwand-Abstandshalter (165) aufweist, der die MFM-Struktur und den FET umschließt.
Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: einen Seitenwand-Abstandshalter (165) benachbart zu dem FET, wobei die MFM-Struktur eine Oberseite hat, die sich auf der Höhe oder unter einer Oberseite des Seitenwand-Abstandshalters befindet.
Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine metallische Verbindungsstruktur (191), die eine Mehrzahl von Metallisierungsschichten aufweist, die über dem Substrat hergestellt sind, wobei sich die MFM-Struktur unter der metallischen Verbindungsstruktur befindet.
Integrierter Schaltkreis nach einem der vorhergehenden Ansprüche, wobei der Isolator über einer Mehrzahl von Halbleiterfinnen hergestellt ist.
Integrierter Schaltkreis mit: einer Metall-Ferroelektrikum-Metall-Struktur (127), die eine obere Elektrode (133) und eine untere Elektrode aufweist, die durch eine ferroelektrische Schicht (135) getrennt sind; und einer Mehrzahl von Feldeffekttransistor-Strukturen, die jeweils Halbleiter-Source-/Drain-Bereiche, die durch einen Halbleiter-Kanalbereich (151) getrennt sind, eine Gate-Elektrode (167) und einen Isolator (169) zwischen der Gate-Elektrode und dem Halbleiter-Kanalbereich aufweisen, wobei die Gate-Elektrode jeder der Mehrzahl von Feldeffekttransistor-Strukturen mit der unteren Elektrode verbunden ist oder eine Einheit mit dieser bildet; und wobei der eine oder die mehreren Kanalbereiche jeweils einen oder mehrere Nanodrähte oder jeweils HexaFETs aufweisen, wobei die Kanalbereiche voneinander getrennt sind und in einer Reihe von Zeilen und Spalten unter der ferroelektrischen Schicht der MFM-Struktur angeordnet sind.
Integrierter Schaltkreis nach Anspruch 9, wobei die Halbleiter-Kanalbereiche der Mehrzahl von Feldeffekttransistor-Strukturen voneinander getrennt sind.
Integrierter Schaltkreis nach Anspruch 9 oder 10, wobei: die Halbleiter-Kanalbereiche jeder der Mehrzahl von Feldeffekttransistor-Strukturen mehrere Seiten haben, und die Gate-Elektrode auf den mehreren Seiten ihres jeweiligen Halbleiter-Kanalbereichs angeordnet ist.
Integrierter Schaltkreis nach einem der Ansprüche 9 bis 11, wobei jeder der Halbleiter-Kanalbereiche von einer einzelnen Halbleiterfinne gebildet wird.
IC nach einem der Ansprüche 9 bis 12, wobei sich die ferroelektrische Schicht über den Halbleiter-Kanalbereichen jeder der Mehrzahl von Feldeffekttransistor-Strukturen erstreckt.
Integrierter Schaltkreis nach einem der Ansprüche 9 bis 13, der weiterhin einen Seitenwand-Abstandshalter (165) aufweist, der die Metall-Ferroelektrikum-Metall-Struktur und die Mehrzahl von Feldeffekttransistor-Strukturen umschließt.
Integrierter Schaltkreis nach Anspruch 14, wobei sich der Seitenwand-Abstandshalter (165) von einer Höhe benachbart zu der Mehrzahl von Feldeffekttransistor-Strukturen bis zu einer Höhe einer Oberseite der Metall-Ferroelektrikum-Metall-Struktur oder darüber hinaus erstreckt.