KR20210088395A - 캐패시턴스 매칭을 위한 3D 구조물의 FeFET - Google Patents

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Abstract

MFMIS-FET은, MFM 또는 MOSFET의 풋프린트보다 큰 유효 면적을 MOSFET이 가지도록 하는 3차원 구조물을 가지는 MOSFET을 포함한다. 일부 실시예에서, MOSFET의 게이트 전극은 MFM의 하부 전극과 일체화된다. 일부 실시예에서, 그들은 동일한 면적을 가진다. 일부 실시예에서, MFM 및 MOSFET은 거의 동일한 풋프린트를 가진다. 일부 실시예에서, MOSFET의 유효 면적은 MFM의 유효 면적보다 훨씬 크다. 이들 구조물은, 드레인 전류를 감소시키도록 MFM 구조물의 면적을 감소시키지 않고, MFM 구조물과 MOSFET 사이의 커패시턴스비를 줄인다.

Description

캐패시턴스 매칭을 위한 3D 구조물의 FeFET{FeFET OF 3D STRUCTURE FOR CAPACITANCE MATCHING}
많은 현대 전자 디바이스는 비(非)휘발성 메모리를 포함한다. 비휘발성 메모리는 전력이 없는 상태에서 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리에 있어서 유망한 후보는 강유전체 랜덤 액세스 메모리(Ferroelectric Random-Access Memory, FeRAM)이다. FeRAM은 비교적 단순한 구조를 가지며 상보형 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor, CMOS) 로직 제조 공정과 호환된다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 논의의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 교시의 일부 양태에 따른 MFMIS-FET을 가지는 집적 회로(Integrated Circuit, IC) 디바이스의 단면도를 도시한다.
도 2는 도 1의 IC 디바이스의 일부의 사시 내부도를 도시한다.
도 3은 본 교시의 일부 다른 양태에 따른 MFMIS-FET을 가지는 집적 회로(Integrated Circuit, IC) 디바이스의 단면도를 도시한다.
도 4는 본 교시의 일부 다른 양태에 따른 MFMIS-FET을 가지는 집적 회로(Integrated Circuit, IC) 디바이스의 단면도를 도시한다.
도 5는 본 교시의 일부 다른 양태에 따른 MFMIS-FET을 가지는 집적 회로(Integrated Circuit, IC) 디바이스의 단면도를 도시한다.
도 6 내지 도 47은, 본 교시의 일부 양태에 따른 제조 공정을 겪는 본 교시의 일부 양태에 따른 IC 디바이스의 일련의 단면도를 도시한다. 이들 도면 중 짝수 번호는 도 2의 단면(210)에 기하학적으로 대응한다. 이들 도면 중 홀수 번호는 도 2의 단면(220)에 기하학적으로 대응한다.
도 48은 본 교시의 일부 양태에 따른 제조 공정의 흐름도를 제시한다.
아래의 개시는 주어진 주제의 다양한 피처부를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하기 위한 컴포넌트 및 배열의 특정 예가 이하에서 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처부 위의 또는 그 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작업 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로 (90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
본 개시에 따른 집적 회로(Integrated Circuit, IC) 디바이스는 강유전체 랜덤 액세스 메모리(Ferroelectric Random-Access Memory, FeRAM)를 포함한다. FeRAM은, 상부 및 하부 전극을 제공하는 두 개의 금속층 사이에 강유전체층이 배열되는 금속/강유전체층/금속(Metal/Ferroelectric Layer/Metal, MFM) 구조물을 가진다. FeRAM은 분극 상태 사이를 전환하는 가역 공정을 통해 데이터를 저장한다. 분극 상태는, 강유전체층의 결정 구조물에 의해 유지되는 분극을 변화시키는 전기장을 이용하여 변경될 수 있다. 예를 들어, 강유전체층에 인가된 음의 전압 바이어스는, 제1 데이터 값(예를 들어, 논리적 '1')을 나타내는 제1 저항을 가지는 제1 배향(orientation)으로 시프팅하도록 원자를 유도하는 반면, 강유전체층에 인가된 양의 전압 바이어스는, 제2 데이터 값(예를 들어, 논리적 '0')을 나타내는 제2 저항을 가지는 제2 배향으로 시프팅하도록 원자를 유도할 수 있다.
FeRAM의 하나의 유형은, 예를 들어 MFM이 금속-산화물-반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET 또는 FET)의 드레인에 커플링되는, 1T1C 셀 구조화된 FeRAM과 같이, 커패시터와 연결된 트랜지스터를 가진다. FeRAM의 다른 유형은 금속-강유전체-절연체-반도체 전계-효과 트랜지스터(Metal-Ferroelectric-Insulator-Semiconductor Field-Effect Transistor, MFIS-FET 또는 FeFET)이며, 이는 본질적으로, 산화물과 게이트 사이에 강유전체층을 가지는 금속 게이트 FET이다. FeRAM의 세 번째 유형은, MFM 구조물의 하부 전극이 FET의 게이트에 커플링되는 금속-강유전체-금속-절연체-반도체 전계-효과 트랜지스터(Metal-Ferroelectric-Metal-Insulator-Semiconductor Field-Effect Transistor, MFMIS-FET)이다. MFM 구조물의 FET 게이트 및 하부 전극은 단일 플로팅 게이트로서 기능한다. MFMIS-FET은 비파괴적 읽기, 낮은 쓰기 전압 및 높은 내구성과 같은 장점을 가진다.
MFMIS-FET을 설계할 때, MFM 구조물의 커패시턴스를 FET의 커패시턴스보다 훨씬 작게 만드는 것이 바람직하다고 판단되었다. FET 구조물의 커패시턴스를 고정시키면서 MFM 구조물의 커패시턴스를 감소시키는 것은, 강유전체층에 걸친 전기장을 증가시키면서 FET 절연체에 걸친 전기장을 감소시킨다. FET 절연체에 걸친 전기장을 줄이는 것은 내구성(endurance)에 부정적인 영향을 줄 수 있는 전하 트래핑을 완화시킨다. 강유전체층에 걸쳐 전기장을 증가시키는 것은 쓰기 전압을 감소시킨다.
MFM 구조물의 커패시턴스는 MFM 구조물의 면적을 감소시킴으로써 FET의 커패시턴스에 비해 감소될 수 있다. MFM 구조물의 면적을 감소시키는 것의 부작용은 MFMIS-FET의 전체 커패시턴스가 감소된다는 것이다. 전체 커패시턴스 감소는 드레인 전류를 감소시키고, 이는 디바이스 성능을 제한할 수 있다.
본 교시의 일부 양태에 따르면, MFMIS-FET에서 MFM 구조물과 FET 사이의 커패시턴스 비(ratio)를 감소시키는 것의 문제점은, FET가 FET의 풋프린트보다 큰 유효 면적을 가질 수 있도록 하는 3차원 구조물로 FET을 구현함으로써 해결된다. 본 교시에 따르면, MFM 구조물은 FET 구조물의 풋프린트와 거의 동일한 유효 면적을 가질 수 있으며, 이에 의해 FET의 유효 면적과 FET의 풋프린트 사이의 비는 FET의 유효 면적과 MFM 구조물의 유효 면적 사이의 비와 대략 같다. 이 비를 높이면 전하 트래핑이 줄어들고 쓰기 전압이 줄어든다. 이들 교시 중 일부에서, 면적 비는 4 대 1 이상이며, 이는 만족스러운 내구성을 제공하기에 충분할 수 있다. 이들 교시 중 일부에서, 면적 비는 7 대 1 이상이며, 이는 양호한 내구성을 제공한다. 이들 교시 중 일부에서, 면적 비는 10 대 1 이상이며, 이는 거의 최적의 성능을 제공한다. 이들 교시 중 일부에서, MFM 구조물의 유효 면적은 FET의 풋프린트의 적어도 2/3이다.
이들 교시 중 일부에서, MFMIS-FET의 FET은, 다른 FET 구조물의 채널 영역으로부터 분리된(disjoint) 채널 영역을 각각 가지는 복수의 FET 구조물을 포함한다. 이들 교시 중 일부에서, MFMIS-FET의 FET은 하나 이상의 FinFET 구조물로 구현된다. 이들 교시 중 일부에서, MFMIS-FET의 FET은 복수의 FinFET 구조물로 구현된다. 이들 교시 중 일부에서, MFMIS-FET의 FET은 나노와이어 또는 헥사FET(HexaFET)과 같은 게이트 올-어라운드 구조물로 구현된다. 이들 교시 중 일부에서, MFMIS-FET은 제1 금속화층 아래에 형성된다.
이들 교시 중 일부에서, FET의 게이트 전극은 MFM 구조물의 하부 전극을 제공한다. 이들 교시 중 일부에서, 단일 측벽 스페이서는 MFM 구조물 및 FET을 모두 둘러싼다. 이들 교시 중 일부에서, 측벽 스페이서는 MFM 구조물의 상부로 또는 상부 위로 연장된다. 이들 구조물은, 대체 게이트 공정 동안 형성된 측벽 스페이서가 MFM 구조물의 크기를 규정하고 결정하는 것을 돕는 공정으로부터 초래될 수 있다.
도 1은 본 개시의 일부 양태에 따른 MFMIS-FET(125)을 포함하는 IC 디바이스(100)의 일부를 도시한다. 도 2는 MFMIS-FET(125)을 포함하는 IC 디바이스(100)의 다른 일부의 사시도를 제공한다. MFMIS-FET(125)은 MFM(127) 및 FET(143)를 포함한다. FET(143)은, 세 개의 반도체 핀(151) 주위에 형성된 세 개의 FET 구조물(145)을 포함한다. 각각의 FET 구조물(145)은 별개의 핀(151) 내의 별개의 채널 영역(153)을 포함하고 공통 게이트(167)를 공유한다. 각각의 채널 영역(153)은 절연체(169)에 의해 공통 게이트(167)로부터 분리된다. 공통 게이트(167)는 MFM(127)을 위한 하부 전극을 또한 제공한다. MFM(127)은, 상부 전극(133) 및 상부 전극(133)과 공통 게이트(167) 사이의 강유전체층(135)을 또한 포함한다. 공통 게이트(167)는 플로팅 게이트이고, 도전성 구조물이며, 다양한 조성물의 다층을 포함할 수 있다.
MFMIS-FET(125)은 기판(175) 위에 형성된다. 기판(175)은, 예를 들어 벌크 기판(예를 들어, 벌크 실리콘 기판), 절연체 상 실리콘(Silicon-On-Insulator, SOI) 기판 또는 임의의 다른 적절한 기판일 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역(173) 또는 그와 유사한 구조물이 기판(175)에 형성되어 채널 영역(153)의 높이를 규정할 수 있다. 더 넓은 STI 영역(173)은 인접한 MFMIS-FET(125) 사이에 절연부를 제공할 수 있다. 핀(151)은 기판의 반도체로부터 에칭되거나, 또는 기판(175) 상에 성장된 하나 이상의 다른 반도체일 수 있다.
금속 상호 연결 구조물(191)이 MFMIS-FET(125) 위에 형성된다. 금속 상호 연결 구조물(191)은 백-엔드-오브-라인(Back-End-Of-Line, BEOL) 처리의 생산물(product)이며, 에칭 정지층(131, 109), 금속 피처부(103)를 가지는 금속 상호 연결층(101, 111, 121) 및 인접한 금속 상호 연결층(101, 111, 121)에서 금속 피처부(103)를 연결하는 비아부(107)를 포함한다. 세 개의 금속 상호 연결층(101, 111, 121)만이 도시되어 있지만, 금속 상호 연결 구조물(191)은 임의의 개수의 금속 상호 연결층을 가질 수 있고, 일반적으로 세 개 이상을 포함한다. 금속 피처부(103) 및 비아부(107)는, 예를 들어 구리(Cu), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 지르코늄(Zi), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 도전성 탄화물, 산화물, 이들 금속의 합금 등일 수 있다. 금속 피처부(103) 및 비아부(107)는 층간 유전체(105)의 매트릭스에 의해 둘러싸일 수 있다. 에칭 정지층(109, 131)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SIOC), 실리콘 산화탄화질화물(SiOCN), 이의 조합 등의 하나 이상의 층을 포함할 수 있다.
층간 유전체층(105) 은 하나 이상의 로우-k 유전체 또는 극 로우-k 유전체일 수 있다. 로우-k 유전체는 SiO2보다 작은 유전 상수를 가지는 물질이다. SiO2는 약 3.9의 유전 상수를 가진다. 로우-k 유전체의 예는, 탄소-도핑된 실리콘 이산화물과 같은 유기 실리케이트 유리(OrganoSilicate Glasses, OSG), 불소-도핑된 실리콘 이산화물(또는 불화 실리카 유리(Fluorinated Silica Glass, FSG)로 지칭됨), 유기 폴리머 로우-k 유전체 및 다공성 실리케이트 유리를 포함한다. 극 로우-k 유전체는 약 2.1 이하의 유전 상수를 가지는 물질이다. 극 로우-k 유전체 물질은 일반적으로 다공성 구조물로 형성되는 로우-k 물질이다. 다공성은 유효 유전 상수를 감소시킨다.
MFMIS-FET(125)은 측벽 스페이서(165)에 의해 둘러싸인다. 일부 실시예에서, 측벽 스페이서(165)는 FET(143) 및 MFM(127) 모두의 측벽과 접한다. 일부 실시예에서, 측벽 스페이서(165)는 MFM(127)(의 상부)의 높이 이상으로 상승한다. 일부 실시예에서, 강유전체층(135)은 상부 전극(133)의 높이까지 상승한다. 일부 실시예에서, 강유전체층(135)은 인접한 측벽 스페이서(165)의 높이까지 상승하고, 절연체(169)의 연장에 의해 측벽 스페이서(165)로부터 분리될 수 있다. 이들 구조물은, FET(143)를 형성하기 위해 이용되는 대체 게이트 공정에서 더미 게이트에 의해 규정되는 공간 내에서의 MFM(127)의 형성과 관련된다. 인접하는 측벽 스페이서(165)는, 접촉 에칭 정지층(Contact Etch Stop Layer, CESL)(163) 및 층간 유전체층(Interlevel Dielectric Layer, ILD0)(161)과 같은 하나 이상의 유전체층에 의해 분리될 수 있다. 일부 실시예에서, ILD0(161)는 로우-k 유전체 또는 극 로우-k 유전체이다.
MFMIS-FET(125)은 폭(123), 길이(201), 및 폭(123)과 길이(201)의 곱인 풋프린트를 가질 수 있다. 풋프린트는 디바이스에 의해 점유된 기판(175) 위의 2차원 면적이다. FET(143) 및 MFM(127) 각각은 MFMIS-FET(125)와 대략 같은 풋프린트를 갖지만, 측벽 스페이서(165)의 측벽의 경사의 결과로 인해 약간의 변화가 발생할 수 있다. 일부 실시예에서, 폭(123)은 5 내지 100 nm의 범위이다. 일부 실시예에서, 폭(123)은 10 내지 60 nm의 범위이다. 일부 실시예에서, 길이(201)는 5 내지 30 nm의 범위이다. 일부 실시예에서, 길이(201)는 10 내지 20 nm의 범위이다.
MFM(127)은, 그것의 풋프린트와 거의 같은, 커패시턴스와 관련된 유효 면적을 가진다. 커패시턴스와 관련된 유효 면적은 다음 식으로 결정할 수 있다:
Figure pat00001
여기서 A는 유효 면적, C는 커패시턴스, d는 유전체(MFM(127)의 경우 강유전체층(135) 및 FET(143)의 경우 절연체(169))의 두께이며, ε0는 유전체의 유전 상수 또는 유전체가 다층 복합물인 경우 유효 유전 상수이다. MFM(127)의 유효 면적은 대략 상부 전극(133)의 길이(203)에 상부 전극(133)의 폭(139)을 곱한 것이다. 길이(203)는 대략 길이(201)에서 강유전체층(135)의 두께의 2배만큼 작다. 폭(139)은 대략 폭(123)에서 강유전체층(135)의 두께의 2배만큼 작다.
FET(143)은 그것의 풋프린트보다 큰 커패시턴스와 관련된 유효 면적 또는 MFM(127)의 유효 면적을 가진다. FET(143)은, FET(143)의 길이(203)와 거의 동일한 길이(201)를 가지지만, FET(143)의 단위 길이당 유효 면적은 MFM(127)의 그것보다 훨씬 큰데, 이것은 FET(143)가 각각의 핀(151)의 측부 및 상부의 기여를 포함하기 때문이다. MFM(127)의 단위 길이당 유효 면적은 단지 폭(139)에 비례한다. MFM(127)의 유효 면적(AMFM)에 대한 FET(143)의 유효 면적(AFET)의 비(Ratio, R)는 따라서 대략 다음과 같다:
Figure pat00002
여기서, NF는 핀(151)의 개수이고, WF는 핀 폭(147)이고, HF는 핀 높이(149)이고, WM은 MFM(127)의 폭(139)이다. 예를 들어, 핀 폭(147)이 5nm 인 경우, 핀 높이(149)는 50 nm이고, 폭(139)은 45 nm이고, 세 개의 핀(151)이 있으며, 면적비는 7 대 1이다. 일부 실시예에서, 핀 폭(147)은 1 nm 내지 20 nm의 범위이다. 일부 실시예에서, 핀 폭(147)은 2 nm 내지 10 nm의 범위이다. 일부 실시예에서, 핀 높이(149)는 10 nm 내지 150 nm의 범위이다. 일부 실시예에서, 핀 높이(149)는 20 nm 내지 100 nm의 범위이다. 이들 파라미터는 원하는 면적 비를 제공하도록 변경될 수 있다.
본 교시에 따르면, MFM(127)의 유효 면적은 비교적 크다. 그것의 유효 면적은 FET(143)의 풋프린트와 거의 동일하며, 이는 전체 MFMIS-FET(325)의 풋프린트와 본질적으로 같다. MFM(127)의 유효 면적을 비교적 크게 유지하면 드레인 전류가 디바이스 성능을 제한하는 것을 방지한다. MFM(127)의 유효 면적은 비교적 크지만, 그것은 FET(143)의 유효 면적보다 훨씬 작다. FET(143)의 유효 면적은, 핀, 나노와이어 및 헥사FET과 같은 구조물에 의해 증가된다. 일부 실시예에서, 각각의 MFMIS-FET(325) 내에 다수의 이들 구조물을 이용함으로써 유효 면적이 더 증가된다. FET(143)의 커패시턴스와 MFM(127)의 커패시턴스 사이의 원하는 비(ratio)는, MFM(127)의 유효 면적을 유지시키는 반면, 3차원 FET 구조물(145)을 가지는 FET(143)의 유효 면적을 증가시킴으로써 달성된다.
도 3은, FET(143) 바로 위에 형성된 MFM(127)을 가지는 대신에, 금속화층(111, 121)과 같은 하나 이상의 금속화층에 의해 FET(143)로부터 분리된 MFM(327)을 가진다는 점에서, MFMIS-FET(125)과 다른 MFMIS-FET(325)을 가진다는 점을 제외하고는, IC 디바이스(100)와 유사한 IC 디바이스(300)를 도시한다. MFM(327)은 제2 금속화층(111)과 제3 금속화층(101) 사이에 도시되지만, MFM(327)은 금속 상호 연결 구조물(191)에서 인접한 금속화층의 임의의 쌍 사이에 위치할 수 있다.
MFM(327)은 상부 전극(335), 강유전체층(333) 및 하부 전극층(365)을 포함한다. 상부 전극(335) 및 강유전체층(333)은, MFM(127)의 상부 전극(133) 및 강유전체층(135)과 두께 및 조성이 유사할 수 있다. MFM(327)은 제1 측벽 스페이서(317) 및 제2 측벽 스페이서(315)의 옆에 배치될 수 있다. 인접한 MFM(327)은 유전체(313)에 의해 더 분리된다. 제1 측벽 스페이서(317), 제2 측벽 스페이서(315) 및 유전체층(313)은, 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SIOC), 실리콘 산화탄화질화물(SiOCN) 등과 같은 적절한 유전체의 하나 이상의 층일 수 있다.
도 4는, FET(143) 대신에 FET(443)을 이용하는 것을 제외하고는, MFMIS-FET(125)와 유사한 MFMIS-FET(425)를 포함하는 것을 제외하고는, IC 디바이스(100)와 유사한 IC 디바이스(400)를 도시한다. FET(443)은, 반도체 나노와이어(451)에 의해 제공되는 채널 영역(453) 및 나노와이어(451)를 둘러싸고 공통 게이트(167)로부터 나노와이어(451)를 분리하는 절연체(469)를 각각 포함하는 나노와이어 FET 구조물(445)의 어레이를 포함한다. 나노와이어(451)들은 분리되어 있다(disjoint).
도 5는, FET(443) 대신에 FET(543)을 이용하는 것을 제외하고는, MFMIS-FET(425)과 같은 MFMIS-FET(525)을 포함하는 것을 제외하고는, IC 디바이스(400)와 유사한 IC 디바이스(500)를 도시한다. FET(543)은, 절연체(569)로 둘러싸인 채널 영역(553)을 제공하고 공통 게이트(167)를 공유하는 헥사고날(hexagonal) 반도체 구조물(551)을 각각 포함하는 헥사FET(545)의 어레이를 포함한다. FET(443) 및 FET(543)는 게이트-올-어라운드 구조물의 예를 제공한다. 이들은 또한, 주어진 채널 단면적을 여러 개의 작고 분리된 부분으로 나눌 수 있는 예이다. 이들 속성 모두는 면적비(area ratio, R)를 증가시키는 데 기여하고, 10 대 1 이상의 면적비와 같은 원하는 면적비를 달성하는 것을 용이하게 할 수 있다.
도 6 내지 도 47은, 본 교시의 공정에 따른 다양한 제조 단계에서의 본 교시에 따른 집적 회로 디바이스를 도시하는 일련의 단면도(600-4700)를 제공한다. 도 2를 참조하면, 이들 도면 중 짝수 번호는, 길이(201)를 따라 중간에서 핀(151)에 수직인 단면(210)에 대응한다. 이들 도면 중 홀수 번호는, 핀(151)의 중심부를 관통하는 단면(220)에 대응한다. 도 6 내지 도 47은 일련의 동작과 관련하여 설명되며, 동작의 순서는 일부 경우에 변경될 수 있고 이 일련의 동작은 도시된 것 이외의 구조물에 적용 가능하다는 것을 이해할 것이다. 일부 실시예에서, 이들 동작 중 일부는 전체적으로 또는 부분적으로 생략될 수 있다. 또한, 도 6 내지 도 47에 도시된 구조물은 제조 방법에 제한되지 않고 방법과 분리된 구조물로서 단독으로 존재할 수 있다는 것을 이해할 것이다.
도 6의 단면도(600) 및 도 7의 단면도(700)에 도시된 바와 같이, 공정은, 포토 레지스트 마스크(601)를 형성하는 단계 및 이를 이용하여 기판(175)에 트렌치(603)를 패터닝하는 단계로 시작된다. 일부 실시예에서, 트렌치(603)의 깊이(605)는 20 nm 내지 300 nm의 범위이다. 일부 실시예에서, 깊이(605)는 40 nm 내지 200 nm의 범위이다. 도 8 및 도 9의 단면도(800, 900)에 도시된 바와 같이, STI 영역(173)을 형성하도록, 포토 레지스트 마스크(601)가 스트리핑되고(stripped), 트렌치(603)가 유전체로 충전될 수 있다. 유전체는 실리콘 이산화물(SiO2) 등일 수 있다.
도 10 및 도 11의 단면도(1000, 1100)에 도시된 바와 같이, STI 영역(173) 사이에서 반도체를 리세스하여 트렌치(1001)를 형성하도록 에칭 공정이 수행될 수 있다. 일부 실시예에서, 트렌치(1001)의 깊이(1003)는 10 nm 내지 150 nm의 범위이다. 일부 실시예에서, 깊이(1003)는 20 nm 내지 100 nm의 범위이다.
도 12 및 도 13의 단면도(1200, 1300)에 도시된 바와 같이, 트렌치(1001)를 충전하고 핀(151)을 형성하도록 반도체가 성막되거나 성장할 수 있다. 핀(151)은 하나 이상의 반도체의 다층을 포함할 수 있다. 핀(151)에 적절한 반도체는 Si, SiGe, Ge, InP, InGaAs, InAs, GaSb 등 중 하나 이상을 포함할 수 있다. 핀(151)은 에피택셜 성장 공정에 의해 형성될 수 있다. 보다 일반적으로, 핀(151)은 도 6 내지 도 13의 단면도(600 내지 1300)에 도시된 것과 상이한 단계를 가지는 공정을 포함하는 임의의 적절한 공정에 의해 형성될 수 있다.
도 14 및 도 15의 단면도(1400, 1500)에 도시된 바와 같이, 핀(151) 주위의 STI 영역(173)을 리세스하도록 에칭 공정이 수행될 수 있다. 다음으로, 도 16 및 도 17의 단면도(1600, 1700)에 도시된 바와 같이, 더미 게이트 스택(1601)이 핀(151) 위에 형성될 수 있다. 더미 게이트 스택(1601)은 유전체층(1605) 및 더미 게이트층(1603)을 포함한다. 유전체층(1605)은, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 증착(Atomic Layer Deposition, ALD) 등에 의해 형성되는 실리콘 이산화물(SiO2) 등과 같은 성막된 층일 수 있다. 대안적으로, 유전체층(1605)은 핀(151)의 표면에서 얇은 층을 산화시킴으로써 성장할 수 있다. 더미 게이트층(1603)은 화학적 기상 증착(Chemical Vapor Deposition, CVD) 등에 의해 형성된 폴리실리콘 등일 수 있다. 일부 실시예에서, 핀(151) 위의 더미 게이트층(1603)의 두께(1701)는 10 nm 내지 300 nm의 범위이다. 일부 실시예에서, 두께(1701)는 20 nm 내지 100 nm의 범위이다.
도 18및 도 19의 단면도(1800, 1900)에 도시된 바와 같이, 더미 게이트층(1603)을 패터닝하여 더미 게이트(1803)를 형성하도록 포토 레지스트 마스크(1801)가 형성되어 이용될 수 있다. 더미 게이트층(1603)은 임의의 적절한 에칭 공정, 예를 들어 플라즈마 에칭 등과 같은 건식 에칭을 이용하여 패터닝될 수 있다. 더미 게이트(1803)는 수직 측벽을 가지는 것으로 도시되어 있지만, 그것의 측벽은 점진적인 경사를 가질 수 있다. 일부 실시예에서, 경사는 수직의 20° 이내이다.
도 20 및 도 21의 단면도(2000, 2100)에 도시된 바와 같이, 스페이서(165)가 더미 게이트(1803) 주위에 형성될 수 있다. 스페이서(165)는, (포토 레지스트 마스크(1801)를 스트리핑하는 단계 이후에) 도 18 및 도 19의 단면도(1800, 1900)에 도시된 구조물 위에 스페이서 물질의 층을 성막하는 단계에 이어 더미 게이트(1803)의 측부 상에만 스페이서 물질을 남기는 이방성 에칭 공정으로 형성된다. 스페이서(165)에 적절한 물질은, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 탄화질화물(SiCN), 실리콘 산화탄화물(SIOC), 실리콘 산화탄화질화물(SiOCN) 등을 포함하나, 이에 제한되지는 않는다. 적절한 공정은 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 증착(Atomic Layer Deposition, ALD) 등일 수 있다. 적절한 에칭 공정은 플라즈마 에칭 등과 같은 건식 에칭 공정일 수 있다. 스페이서(165)는 도시의 용이성을 위해 균일한 두께 및 급격히 수직인 측벽을 가지는 것으로 도시되어 있지만, 실제로는 더미 게이트(1803)의 상부 근처에서 약간 가늘어지고 좁아질 수 있다.
도 22 및 도 23의 단면도(2200, 2300)에 도시된 바와 같이, 더미 게이트(1803)에 의해 커버되지 않은 핀(151)의 영역이 도핑되어 소스/드레인 영역(2301)을 형성한다. 일부 도핑은 스페이서(165)를 형성하기 전에 일어날 수 있고, 일부 도핑은 스페이서(165)를 형성한 후에 일어날 수 있다. 유전체층(1605)는 도핑 전에 더미 게이트(180) 사이 또는 스페이서(165) 사이의 영역에서 제거될 수 있다. 대안적으로, 또는 추가적으로, 소스/드레인 영역(2301)을 형성 및/또는 확장하기 위해 에피택셜 성장 공정이 이용될 수 있다. 일부 실시예에서, 에피택셜 성장은, FET(143)의 인접한 핀(151) 상의 소스/드레인 영역(2301)이 병합되게 한다. 더미 게이트(1803)를 대체하는 단계 전에, 소스/드레인 영역(2301)에 대해 어닐링 공정이 수행될 수 있다.
도 24 및 도 25의 단면도(2400, 2500)에 도시된 바와 같이, CESL(163)이 형성되고 나서, ILD0(161)이 성막되고 더미 게이트(1803)의 상부에서 이들 물질을 제거하도록 평탄화가 이어질 수 있다. CESL(163)은, 예를 들어 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 실리콘 산화탄화물(SiOC) 등일 수 있고, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 증착(Atomic Layer Deposition, ALD) 등에 의해 성막될 수 있다. ILD0(161)은 로우-k 유전체, 극 로우-k 유전체, 또는 임의의 다른 유전체일 수 있다. ILD0(161)은 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 또는 임의의 다른 적절한 공정에 의해 형성될 수 있다. 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 임의의 다른 적절한 평탄화 공정에 의해 이루어질 수 있다.
도 26 및 도 27의 단면도(2600, 2700)에 도시된 바와 같이, 에칭 정지층(2701)이 더미 게이트(1803) 사이의 ILD0(161) 위에 형성될 수 있다. 에칭 정지층(2701)을 형성하는 단계는, 더미 게이트(1803) 사이에서 ILD0(161)를 리세스하도록 에칭하는 단계, 에칭 정지 물질의 층을 성막하는 단계, 및 더미 게이트(1803) 위의 에칭 정지 물질을 제거하도록 평탄화하는 단계를 포함할 수 있다. 리세스 공정은 건식 에칭, 습식 에칭 등일 수 있다. 에칭 정지 물질은 실리콘 질화물(Si3N4) 등일 수 있으며, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자층 증착(Atomic Layer Deposition, ALD) 등에 의해 성막될 수 있다. 평탄화 공정은 CMP 등일 수 있다.
도 28 및 29의 단면도(2800, 2900)에 도시된 바와 같이, 더미 게이트(1803)를 제거하기 위한 공정이 수행될 수 있다. 이 공정은 유전체층(1605) 또한 제거할 수 있다. 제거 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합 등일 수 있다.
도 30 및 도 31의 단면도(3000, 3100)에 도시된 바와 같이, 다음으로, 대체 게이트가 형성될 수 있다. 대체 게이트를 형성하는 단계는 절연체(169) 및 공통 게이트(167)를 성막하는 단계를 포함한다. 절연체(169)는 다층을 포함할 수 있다. 일부 실시예에서, 이들 층 중 적어도 하나는 하이-k 유전체이다. 예를 들어, 절연체(169)는 계면 유전체층에 의해 핀(151)으로부터 분리된 하이-k 유전체층을 포함할 수 있다. 계면층은 실리콘 이산화물(SiO2), 실리콘 산화질화물(SiON) 등일 수 있다. 계면층은, 핀(151)의 산화에 의해, 성막에 의해, 또는 하이-k 유전체와 핀(151)의 반도체 사이의 상호 작용의 결과로서 형성될 수 있다. 결과적인 게이트의 전체 등가 산화물 두께에 대한 계면층의 기여를 최소화하기 위해, 계면층은 매우 얇을 수 있다. 두께는 예를 들어 1 내지 20옹스트롬의 범위일 수 있다.
하이-k 유전체는 실리콘 이산화물(SiO2)보다 높은 유전 상수를 가지는 유전체이다. 하이-k 유전체의 예는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 하프늄 산화물 알루미늄 산화물(HfO2-Al2O3) 합금 등과 같은 하프늄계 물질을 포함한다. 하이-k 유전체의 추가적인 예는, 지르코늄 산화물(ZrO2), 탄탈럼 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 이트륨 산화물(Y2O3), 란타넘 산화물(La2O3), 스트론튬 티타늄 산화물(SrTiO3) 등을 포함하나, 이에 제한되지는 않는다. 하이-k 유전체층은, 예를 들어 5 내지 50옹스트롬 범위의 두께를 가질 수 있다. 하이-k 유전체층은 임의의 적절한 공정에 의해 형성될 수 있다. 적절한 공정의 예는 화학적 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 등을 포함하나 이에 제한되지는 않는다.
공통 게이트(167)는 상이한 조성의 다층을 포함할 수 있다. 기판(175)의 상이한 영역에 대해 상이한 금속이 이용될 수 있다. 하나 이상의 층은 일함수(work function) 금속일 수 있다. 일함수 금속의 예는, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 탄탈럼(Ta), 탄탈럼 탄화물(TaC), 탄탈럼 질화물(TaN), 탄탈럼 실리콘 질화물(TaSiN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 몰리브덴 산화질화물(MoON) 등을 포함하나, 이에 제한되지는 않는다. 추가적인 금속층은, 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 지르코늄(Zi), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 도전성 탄화물, 산화물 및 이들 금속의 합금 등을 포함할 수 있으나, 이에 제한되지는 않는다. 금속층은 임의의 적절한 공정 또는 공정의 조합에 의해 형성될 수 있다. 물리적 기상 증착(Physical Vapor Deposition, PVD)이 일반적인 공정이다. 적절할 수 있는 다른 금속층 형성 공정의 예는, 전기 도금, 무전해 도금, ALD 및 CVD를 포함한다. 예를 들어, 에칭 정지층(2701)의 높이 위의 물질을 제거하기 위한 CMP에 의한 평탄화는 도 30 및 도 31의 단면도(3000, 3100)에 도시된 구조물을 남긴다. 이 구조물은, 각각 세 개의 FET 구조물(145)을 가지는 FET(143)를 포함한다.
한편으로는 도 32 및 도 33의 단면도(3200, 3300), 다른 한편으로는 도 34 및 도 35의 단면도(3400, 3500)는, 공통 게이트(167)의 구조물을 위한 두가지 예를 제공하는데, 첫 번째는 두꺼운 일함수 금속(3201)을 특징으로 하고, 두 번째는 얇은 일함수 금속(3201)을 특징으로 한다. 일함수 금속(3201)은, 예를 들어 티타늄 질화물(TiN) 등일 수 있다. 다른 금속(3401)은 텅스텐(W) 등일 수 있다. 두꺼운 일함수 금속(3201)은 핀(151) 사이의 공간을 완전히 충전할 수 있다. 얇은 일함수 금속(3201)은 그렇지 않다. 두꺼운 일함수 금속(3201)이 스페이서(165) 사이의 공간을 완전히 충전하거나, 또는 다른 금속(3401)의 층을 위해 일부 공간이 남겨질 수 있다. 일함수 금속(3201)의 두께는 임계 전압을 변화시키기 위해 이용될 수 있다.
도 36 및 도 37의 단면도(3600, 3700)에 도시된 바와 같이, 스페이서(165)의 높이 아래로 공통 게이트(167)를 리세스하기 위한 공정이 수행될 수 있다. 공정은 습식 에칭, 건식 에칭 등일 수 있다. 일부 실시예에서, 깊이(3701)는 핀(151) 위의 스페이서(165)의 높이의 절반 이상이다. 일부 실시예에서, 깊이(3701)는 10 nm 내지 150 nm의 범위이다. 일부 실시예에서, 깊이(3701)는 20 nm 내지 50 nm의 범위이다.
도 38 및 도 39의 단면도(3800, 3900)에 도시된 바와 같이, 도 36 및 도 37의 단면도(3600, 3700)에 도시된 구조물 위에 강유전체층(3803) 및 상부 전극층(3801)이 형성되어, 공통 게이트(167)가 하부 전극층을 제공하는 MFM 셀 스택을 형성할 수 있다. 강유전체층(3803)의 물질은 어닐링 전에 강유전체이거나 그렇지 않을 수 있다. 강유전체가 아닌 경우, 후속 처리 중에 강유전체가 될 것이다. 강유전체층(3803)은 전기 쌍극자를 포함한다. 일부 실시예에서, 강유전체층(3803)의 두께는 1 nm 내지 15 nm의 범위이다. 일부 실시예에서, 강유전체층(3803)의 두께는 1 nm 내지 5 nm의 범위이다. 강유전체 물질의 예는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 지르코늄 산화물(HfZrO), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 란타넘 산화물(LaOx), BaSrTiOx (BST), PbZrTiOx (PZT) 등을 포함한다. 이들 물질 중 일부(예를 들어, HfO2, HfSiOx, HfZrOx, Al2O3, TiO2 및 LaOx)는 일부 하이-k 유전체 물질과 동일한 구성 요소를 포함하지만, 구성 요소의 비(ratio)나 결정 구조물이 다를 수 있다. 강유전체 물질은 CVD, PVD, ALD 등을 이용하여 형성될 수 있다.
상부 전극층(3801)은, 텅스텐(W), 티타늄(Ti), 탄탈럼(Ta), 은(Ag), 알루미늄(Al), 니켈(Ni), 이들의 도전성 합금 등과 같은 물질의 하나 이상의 층을 포함한다. 강유전체층(3803)에 대해 어닐링 단계 또한 수행될 수 있다. 어닐링 단계는, 열적 어닐링, 마이크로파 어닐링, 레이저 어닐링 또는 다른 적용 가능한 방법을 이용하여 수행될 수 있다. 어닐링 온도는 200℃ 내지 600℃의 범위일 수 있다. 이 어닐링은, 소스/드레인 영역(2301)에 이용되는 어닐링보다 온도가 더 낮거나 지속 시간이 짧을 수 있으며, 이는 일반적으로 1000℃에서 적어도 5초이다. 더 낮은 어닐링 온도 또는 더 짧은 지속 기간은, 절연체(169)의 하이-k 유전체가 공통 게이트(167)의 금속과 상호 작용하여 임계 전압을 변경하는 것을 방지할 수 있다.
도 40 및 도 41의 단면도(4000, 4100)에 도시된 바와 같이, 개별 MFM(127) 및 MFMIS-FET(125)을 규정하도록 평탄화 공정이 수행될 수 있다. 평탄화 공정은 CMP 등일 수 있다. 공정은, 강유전체층(3803)으로부터 개별 강유전체층(135) 및 상부 전극층(3801)으로부터 개별 상부 전극(133)을 형성한다. 에칭 정지층(2701)은 평탄화 공정의 종점(end point)을 규정하는 것을 도울 수 있다. 일부 실시예에서, 평탄화 공정은 에칭 정지층(2701)을 제거한다.
도 42 및 도 43의 단면도(4200, 4300)에 도시된 바와 같이, 스페이서(165)의 높이 아래로 MFM(127)을 리세스하기 위한 공정이 수행될 수 있다. 공정은 습식 에칭, 건식 에칭 등일 수 있다. 도 44 및 도 45의 단면도(4400, 4500)에 도시된 바와 같이, 리세스 공정에 의해 생성된 리세스(4201)가 충전되어, MFMIS-FET(125)을 커버하지만 ILD0(161)을 커버하지는 않는 에칭 정지층(131)을 생산할 수 있다. 이들 리세스(4201)를 충전하는 단계는, 에칭 정지 물질을 성막하는 단계에 이어 ILD0(161) 위에서 에칭 정지 물질을 제거하는 평탄화 공정을 포함할 수 있다. 에칭 정지 물질은 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON) 등일 수 있다. 성막 공정은 CVD, ALD 등일 수 있다. 평탄화 공정은 CMP 등일 수 있다.
도 46 및 도 47의 단면도(4600, 4700)에 도시된 바와 같이, 도 44 및 도 45의 단면도(4400, 4500)에 도시된 구조물 위에 층간 유전체(105)가 성막되고, 비아부(107)가 상부 전극(133)과 연결되도록 층간 유전체(105)를 통해 형성될 수 있다. 비아부(107)는, 층간 유전체(105)를 통해 개구부를 에칭하는 단계, 금속을 성막하는 단계, 및 층간 유전체(105) 위의 과잉 금속을 제거하도록 평탄화하는 단계에 의해 형성될 수 있다. 결과적인 구조물은 또한 도 2에 도시되어 있다. 소스/드레인 영역(2301)과 접촉하기 위해, 이 처리 단계에서 추가적인 비아부(미도시)가 형성될 수 있다. 다마신 또는 이중 다마신 공정을 포함할 수 있는 추가적인 처리는 도 1의 IC(100)의 구조물에 대응하는 구조물을 생산할 수 있다.
도 48은 본 개시의 일부 양태에 따른 공정(4800)의 흐름도를 제공한다. 공정(4800)은, 본 교시에 따른 집적 회로 디바이스를 생산하는 데 이용될 수 있다. 본 명세서에서, 공정(4800)은 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 도시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것을 이해할 것이다. 예를 들어, 일부 동작은 다른 순서로 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 모든 동작이 필요한 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
공정(4800)은 동작(4801)으로 시작되어, 도 6 및 도 8의 단면도(600, 800)에 도시된 바와 같이 STI 영역(173)을 형성한다. 공정(4800)은 동작(4803)으로 이어져서, 도 10 내지 도 13의 단면도(1000 내지 1300)에 도시된 바와 같이 핀(151)을 형성한다. 이것은, STI 영역(173)의 리세스와 같이 유전체에 리세스를 형성하는 단계 및 결과적인 리세스 내에 반도체를 성장시키는 단계를 포함할 수 있다. 대안적으로, 임의의 다른 적절한 공정이 핀(151)을 형성하도록 이용될 수 있다.
동작(4805)은, 도 14의 단면도(1400)에 도시된 바와 같이, 핀(151)을 노출시키도록, STI 영역(173)을 리세스하는 단계 또는 핀(151) 주위의 다른 유전체를 제거하는 단계이다. 동작(4807)은, 도 16 및 도 17의 단면도(1600, 1700)에 도시된 바와 같이, 핀(151) 위에 더미 게이트 스택(1601)을 형성하는 단계이다. 대안적으로, 이것은 규칙적인 게이트 스택일 수 있고, 대체 게이트 공정과 관련된 후속 단계가 제거될 수 있다. 동작(4809)은, 도 18 및 도 19의 단면도(1800, 1900)에 도시된 바와 같이, 더미 게이트 스택(1803)을 생산하도록 더미 게이트 스택(1601)을 패터닝하는 단계이다.
동작(4811)은, 도 21의 단면도(2100)에 도시된 바와 같이, 더미 게이트(1803) 주위에 측벽 스페이서(165)를 형성하는 단계이다. 동작(4813)은, 도 23의 단면도(2300)에 도시된 바와 같이, 소스/드레인 영역(2301)을 형성하는 단계이다. 소스/드레인 영역(2301)을 형성하는 단계는, 측벽 스페이서(165)를 형성하는 동작(4811) 이전 및/또는 이후에 도핑하는 단계를 포함할 수 있다. 소스/드레인 영역(2301)을 형성하는 단계는 반도체의 에피택셜 성장을 포함할 수도 있다.
동작(4815)은, 도 25의 단면도(2500)에 도시된 바와 같이, CESL(163)을 성막하는 단계이다. 동작(4817)은, 또한 도 25의 단면도(2500)에 도시된 바와 같이, ILD0(161)을 형성하는 단계이다. ILD0(161)을 형성하는 단계는, 도시된 것과 같은 구조물을 형성하도록 유전체를 성막하는 단계 및 평탄화하는 단계를 포함할 수 있다.
동작(4819)은, 스페이서(165)의 높이 아래로 ILD0(161)을 리세스하기 위한 에칭 공정이다. 동작(4821)은 에칭 정지층(2701)을 성막하는 단계이다. 동작(4823)은, 도 27의 단면도(2700)에 도시된 바와 같이, 동작(1817)에 의해 생성된 리세스 내에만 에칭 정지층(2701)을 남기도록 평탄화하는 단계이다.
동작(4825)은, 도 28 및 29의 단면도(2800, 2900)에 도시된 바와 같이, 더미 게이트(1803)를 제거하는 단계이다. 동작(4829) 및 동작(4831)은, 도 30 및 도 31의 단면도(3000, 3100)에 도시된 바와 같이, 대체 하이-k 금속 게이트(High-ĸ Metal Gate, HKMG) 게이트 스택을 형성한다. 동작(4829)은 절연체층(169)을 형성하는 단계이며, 절연체층(169)은 계면층(Interfacial Layer, IL) 및 하이-k 유전체층을 포함할 수 있다. 동작(4831)은 공통 게이트(167)를 형성하는 단계이며, 공통 게이트(167)는 FET(143)의 게이트이고 MFM(127)의 하부 전극층을 제공할 것이다. 공통 게이트(167)는 플로팅 게이트로서 또한 설명될 수 있고, 도 32 내지 도 35의 단면도(3200 내지 3500)에 도시된 다양한 물질의 다층을 포함할 수 있다.
동작(4833)은, 도 36 및 37의 단면도(3600, 3700)에 도시된 바와 같이, 스페이서(165)의 높이 아래로 공통 게이트(167)를 리세스하기 위한 에칭 공정이다. 이 리세스 공정에 의해 생성된 공간(리세스(3703))은, MFM(127)의 강유전체층(135) 및 상부 전극(133)을 수용할 것이다.
동작(4835)은, 도 38 및 도 39의 단면도(3800, 3900)에 도시된 바와 같이, MFM 셀 스택을 형성하도록 강유전체층(135) 및 상부 전극(133)을 성막하는 단계이다. 동작(4839)은, 강유전체층(135)에서 강유전체 특성을 실현하기 위해 이용될 수 있는 어닐링 공정이다. 동작(4841)은, 리세스(3703) 외부에서 MFM 셀 스택의 일부를 제거하도록 평탄화하는 단계이다. 평탄화 공정은, 도 40 및 도 41의 단면도(4000, 4100)에 도시된 바와 같이, MFM 셀 스택으로부터 MFM(127)을 규정한다. 평탄화는 개별 MFMIS-FET(125)의 규정(definition)을 또한 완성한다. 평탄화는 에칭 정지층(2701)을 또한 제거할 수 있다.
동작(4843)은, 도 43의 단면도(4300)에 도시된 바와 같이, 스페이서(165)의 높이 아래로 MFM(127)을 리세스하여 리세스(4301)를 형성하는 에칭 공정이다. 동작(4845)은, 에칭 정지층(131)을 성막하는 단계 및 평탄화하는 단계이고, 이에 의해 도 45의 단면도(4500)에 도시된 바와 같이, 에칭 정지층이 리세스(4301)에 한정된다.
동작(4847)은, 도 46 및 도 47의 단면도(4600, 4700)에 도시된 바와 같이, ILD0(161)의 다른 층으로 간주될 수 있는 층간 유전체(105)의 층을 성막하는 단계이다. 동작(4849)은, 비아부(107)를 위해, 층간 유전체(105)를 통해 개구부를 에칭하는 단계이고, 동작(4851)은, 또한 도 46 및 도 47의 단면도(4600, 4700) 및 도 2에 도시된 바와 같이, 비아부(107)를 형성하도록 도전성 물질로 이들 개구부를 충전하는 단계이다. 동작(4853)은 BEOL 처리 및 도 1의 IC 디바이스(100)와 같은 디바이스의 형성을 완료하기 위한 추가적인 동작을 포함한다.
본 교시의 일부 양태는, 기판, 전계-효과 트랜지스터(Field-Effect Transistor, FET), 및 금속-강유전체-금속 구조물(Metal-Ferroelectric-Metal, MFM)을 포함하는 집적 회로(Integrated Circuit, IC)에 관련된다. FET는 게이트 전극, 및 절연체에 의해 게이트 전극으로부터 분리된 하나 이상의 채널 영역을 포함한다. MFM 구조물은, 강유전체층에 의해 분리된 상부 전극 및 하부 전극을 포함한다. 게이트 전극은 하부 전극에 커플링되거나, 하부 전극과 본질적으로 같은 구조물이다. FET은 FET의 커패시턴스와 관련된 유효 면적을 가진다. FET은 기판 위에 풋프린트를 가진다. FET의 유효 면적은 FET의 풋프린트보다 크다.
본 교시의 일부 양태는, 금속-강유전체-금속 구조물 및 복수의 전계-효과 트랜지스터 구조물을 포함하는 집적 회로(Integrated Circuit, IC)에 관련된다. 금속-강유전체-금속 구조물은 강유전체층에 의해 분리된 상부 전극 및 하부 전극을 포함한다. 복수의 전계-효과 트랜지스터 구조물은, 반도체 채널 영역, 게이트 전극 및 게이트 전극과 반도체 채널 영역 사이의 절연체에 의해 분리된 반도체 소스/드레인 영역을 각각 포함한다. 게이트 전극은 하부 전극에 커플링되거나 하부 전극과 일체형이다.
본 교시의 일부 양태는, MFMIS-FET을 포함하는 집적 회로(Integrated Circuit, IC)를 제조하는 방법에 관련된다. 방법은, 반도체 핀을 형성하는 단계, 반도체 핀 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택을 패터닝하여 더미 게이트를 규정(define)하는 단계, 더미 게이트 주위에 측벽 스페이서를 형성하는 단계, 및 하이-k 유전체, 금속 게이트, 강유전체층 및 상부 전극층을 포함하는 MFMIS-FET로 더미 게이트를 대체하는 단계를 포함한다.
전술한 바는 몇몇 실시예의 피처부를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 명세서에서 소개하는 실시예와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 변화하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성물이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 수정을 행할 수 있음을 알 것이다.
<부기>
1. 집적 회로(Integrated Circuit, IC)에 있어서,
기판(175);
게이트 전극(167), 및 절연체(insulator)(169)에 의해 상기 게이트 전극(167)으로부터 분리된 하나 이상의 채널 영역(151)을 포함하는 전계-효과 트랜지스터(Field-Effect Transistor, FET)(143); 및
강유전체층(135)에 의해 분리된 상부 전극(133) 및 하부 전극(167)을 포함하는 금속-강유전체-금속 구조물(Metal-Ferroelectric-Metal, MFM)(127)
을 포함하고,
상기 게이트 전극(167)은 상기 하부 전극(167)에 커플링되거나 상기 하부 전극(167)과 일체형(unitary)이고;
상기 FET은 상기 FET의 커패시턴스와 관련된 유효 면적을 가지고;
상기 FET은 상기 기판 위에 풋프린트를 가지며;
상기 FET의 유효 면적은 상기 FET의 풋프린트보다 큰 것인 IC.
2. 제1항에 있어서, 상기 MFM은 상기 MFM의 커패시턴스와 관련된 유효 면적을 가지고;
상기 FET의 유효 면적은 상기 MFM의 유효 면적보다 큰 것인 IC.
3. 제1항에 있어서, 상기 FET의 게이트 전극(167)은 상기 MFM의 하부 전극(167)과 일체형인 것인 IC.
4. 제1항에 있어서, 상기 MFM은 상기 기판 위에 풋프린트를 가지고;
상기 FET은 상기 기판 위에 풋프린트를 가지며;
상기 MFM의 풋프린트는 상기 FET의 풋프린트와 동일하거나 더 큰 것인 IC.
5. 제1항에 있어서, 상기 MFM 및 상기 FET을 둘러싸는 측벽 스페이서(165)를 더 포함하는 IC.
6. 제1항에 있어서, 상기 FET에 인접한 측벽 스페이서(165)를 더 포함하고;
상기 MFM은 상기 측벽 스페이서의 상부에 또는 그 아래에 상부를 가지는 것인 IC.
7. 제1항에 있어서, 상기 기판 위에 형성된 복수의 금속화층들을 포함하는 금속 상호 연결 구조물(191)을 더 포함하고;
상기 MFM은 상기 금속 상호 연결 구조물 아래에 위치하는 것인 IC.
8. 제1항에 있어서, 상기 절연체는 복수의 반도체 핀(fin)들 위에 형성되는 것인 IC.
9. 제1항에 있어서, 상기 하나 이상의 채널 영역은, 하나 이상의 나노와이어를 각각 포함하거나, 헥사FET들을 각각 포함하고, 상기 채널 영역들은, 서로 불연속적이고, 상기 MFM 구조물의 상기 강유전체층 아래에 일련의 행들과 열들로 배열되는 것인 IC.
10. 집적 회로(Integrated Circuit, IC)에 있어서,
강유전체층(135)에 의해 분리된 상부 전극(133) 및 하부 전극(167)을 포함하는 금속-강유전체-금속 구조물(127); 및
반도체 채널 영역(151), 게이트 전극(167), 및 상기 게이트 전극과 상기 반도체 채널 영역 사이의 절연체(169)에 의해 분리된 반도체 소스/드레인 영역들을 각각 포함하는 복수의 전계-효과 트랜지스터 구조물들
을 포함하고;
상기 복수의 전계-효과 트랜지스터 구조물들 각각의 게이트 전극은 상기 하부 전극에 커플링되거나 상기 하부 전극과 일체형인 것인 IC.
11. 제10항에 있어서, 상기 복수의 전계-효과 트랜지스터 구조물들의 반도체 채널 영역들은 분리된(disjoint) 것인 IC.
12. 제10항에 있어서, 상기 복수의 전계-효과 트랜지스터 구조물들 각각의 반도체 채널 영역들은 다수의 측부들을 가지고;
상기 게이트 전극은 상기 게이트 전극의 각각의 반도체 채널 영역의 다수의 측부들 상에 있는 것인 IC.
13. 제10항에 있어서, 상기 반도체 채널 영역들 각각은 별개의(distinct) 반도체 핀에 의해 형성되는 것인 IC.
14. 제10항에 있어서, 상기 강유전체층은 상기 복수의 전계-효과 트랜지스터 구조물들 각각의 상기 반도체 채널 영역들 위로 연장되는 것인 IC.
15. 제10항에 있어서, 상기 금속-강유전체-금속 구조물 및 상기 복수의 전계-효과 트랜지스터 구조물들을 둘러싸는 측벽 스페이서(165)를 더 포함하는 IC.
16. 제15항에 있어서, 상기 측벽 스페이서(165)는, 상기 복수의 전계-효과 트랜지스터 구조물들에 인접한 높이로부터 상기 금속-강유전체-금속 구조물의 상부에 또는 이 상부를 초과하는 높이까지 연장되는 것인 IC.
17. MFMIS-FET을 포함하는 집적 회로(Integrated Circuit, IC)를 제조하는 방법에 있어서,
기판 위에 반도체 핀을 형성하는 단계;
상기 반도체 핀 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택을 패터닝하여 더미 게이트를 규정하는 단계;
상기 더미 게이트 주위에 측벽 스페이서를 형성하는 단계; 및
하이-k 유전체, 금속 게이트, 강유전체층, 및 상부 전극층을 포함하는 MFMIS-FET로 상기 더미 게이트를 대체하는 단계
를 포함하는 MFMIS-FET을 포함하는 집적 회로 제조 방법.
18. 제17항에 있어서, 상기 하이-k 유전체, 금속 게이트, 강유전체층, 및 상부 전극층을 포함하는 MFMIS-FET로 상기 더미 게이트를 대체하는 단계는:
하이-k 유전체 및 금속 게이트로 상기 더미 게이트를 대체하는 단계;
상기 측벽 스페이서의 높이 아래로 상기 금속 게이트를 리세스하여 리세스를 형성하는 단계; 및
상기 리세스 내에 강유전체층 및 상부 전극층을 형성하는 단계
를 포함하는 것인 방법.
19. 제17항에 있어서, 상기 더미 게이트는 복수의 반도체 핀들 위에 형성되는 것인 방법.
20. 제17항에 있어서,
상기 측벽 스페이서의 높이 아래로 상기 상부 전극층을 에칭하여 제2 리세스를 형성하는 단계; 및
상기 제2 리세스를 충전하여, 상기 상부 전극 위에 에칭 정지층을 형성하는 단계
를 더 포함하는 방법.

Claims (10)

  1. 집적 회로(Integrated Circuit, IC)에 있어서,
    기판(175);
    게이트 전극(167), 및 절연체(insulator)(169)에 의해 상기 게이트 전극(167)으로부터 분리된 하나 이상의 채널 영역(151)을 포함하는 전계-효과 트랜지스터(Field-Effect Transistor, FET)(143); 및
    강유전체층(135)에 의해 분리된 상부 전극(133) 및 하부 전극(167)을 포함하는 금속-강유전체-금속 구조물(Metal-Ferroelectric-Metal, MFM)(127)
    을 포함하고,
    상기 게이트 전극(167)은, 상기 하부 전극(167)에 커플링되거나 상기 하부 전극(167)과 일체형(unitary)이고;
    상기 FET은 상기 FET의 커패시턴스와 관련된 유효 면적을 가지고;
    상기 FET은 상기 기판 위에 풋프린트를 가지며;
    상기 FET의 상기 유효 면적은 상기 FET의 상기 풋프린트보다 큰 것인 IC.
  2. 제1항에 있어서, 상기 MFM은, 상기 MFM의 커패시턴스와 관련된 유효 면적을 가지고;
    상기 FET의 상기 유효 면적은 상기 MFM의 상기 유효 면적보다 큰 것인 IC.
  3. 제1항에 있어서, 상기 MFM은 상기 기판 위에 풋프린트를 가지고;
    상기 FET은 상기 기판 위에 풋프린트를 가지며;
    상기 MFM의 상기 풋프린트는, 상기 FET의 상기 풋프린트와 동일하거나 그 보다 큰 것인 IC.
  4. 제1항에 있어서, 상기 MFM 및 상기 FET을 둘러싸는 측벽 스페이서(165)를 더 포함하는 IC.
  5. 제1항에 있어서, 상기 FET에 인접한 측벽 스페이서(165)를 더 포함하고;
    상기 MFM은, 상기 측벽 스페이서의 상부에 또는 그 아래에 있는 상부를 가지는 것인 IC.
  6. 제1항에 있어서, 상기 기판 위에 형성된 복수의 금속화층들을 포함하는 금속 상호 연결 구조물(191)을 더 포함하고;
    상기 MFM은 상기 금속 상호 연결 구조물 아래에 있는 것인 IC.
  7. 집적 회로(IC)에 있어서,
    강유전체층(135)에 의해 분리된 상부 전극(133) 및 하부 전극(167)을 포함하는 금속-강유전체-금속 구조물(127); 및
    반도체 채널 영역(151), 게이트 전극(167), 및 상기 게이트 전극과 상기 반도체 채널 영역 사이의 절연체(169)에 의해 분리된 반도체 소스/드레인 영역들을 각각 포함하는 복수의 전계-효과 트랜지스터 구조물들
    을 포함하고;
    상기 복수의 전계-효과 트랜지스터 구조물들 각각의 상기 게이트 전극은, 상기 하부 전극에 커플링되거나 상기 하부 전극과 일체형인 것인 IC.
  8. 제7항에 있어서, 상기 복수의 전계-효과 트랜지스터 구조물들 각각의 상기 반도체 채널 영역들은 다수의 측부들을 가지고;
    상기 게이트 전극은, 상기 게이트 전극의 각각의 반도체 채널 영역의 상기 다수의 측부들 상에 있는 것인 IC.
  9. MFMIS-FET을 포함하는 집적 회로(IC)를 제조하는 방법에 있어서,
    기판 위에 반도체 핀을 형성하는 단계;
    상기 반도체 핀 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택을 패터닝하여 더미 게이트를 규정하는 단계;
    상기 더미 게이트 주위에 측벽 스페이서를 형성하는 단계; 및
    상기 더미 게이트를, 하이-k 유전체, 금속 게이트, 강유전체층, 및 상부 전극층을 포함하는 MFMIS-FET로 대체하는 단계
    를 포함하는 MFMIS-FET을 포함하는 집적 회로 제조 방법.
  10. 제9항에 있어서, 상기 더미 게이트를, 상기 하이-k 유전체, 금속 게이트, 강유전체층, 및 상부 전극층을 포함하는 MFMIS-FET로 대체하는 단계는:
    상기 더미 게이트를 하이-k 유전체 및 금속 게이트로 대체하는 단계;
    상기 금속 게이트를 상기 측벽 스페이서의 높이 아래로 리세싱하여 리세스를 형성하는 단계; 및
    상기 리세스 내에 강유전체층 및 상부 전극층을 형성하는 단계
    를 포함하는 것인 방법.
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