TW202347793A - 半導體裝置和互連結構 - Google Patents

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Abstract

描述了一種裝置及其形成方法。所述裝置包括基底、設置在基底上方的源極/汲極區、設置在基底上方的鐵電層、與鐵電層接觸的閘電極、設置在閘電極的第一端的第一導電接點，以及設置在與閘電極的第一端相對的第二端的第二導電接點。第一導電接點和第二導電接點被配置為允許電流從第一導電接點通過閘電極流到第二導電接點。

Description

鐵電場效電晶體及其形成方法
半導體積體電路（IC）行業經歷了指數級增長。IC材料和設計的技術進步產生了幾代IC，每一代的電路都比上一代更小、更複雜。在IC演進製程中，功能密度（即每晶片面積互連裝置的數量）普遍增加，而幾何尺寸（即可以使用製造過程創建的最小組件（或線））已減小。這種按比例縮小的製程通常通過提高生產效率和降低相關成本來提供好處。這種按比例縮小還增加了IC加工和製造的複雜性，為了實現這些進步，需要在IC加工和製造方面進行類似的發展。
多年來已經出現了幾種新穎的非揮發性記憶裝置，其中一種是鐵電場效電晶體（FeFET）。在一些示例中，FeFET包括設置在閘電極和通道之間的鐵電層。隨著裝置按比例縮小，鐵電層的引入可能會對按比例縮小FeFET帶來額外的挑戰。例如，傳統的鐵電材料在形成足夠的厚度時會產生足夠的極化。鐵電層的厚度可以增加寫入電壓。因此，儘管FeFET通常適用其預期目的，但它們並非在所有方面都令人滿意。
以下公開提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述組件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例並且不旨在進行限制。例如，在下面的描述中，在第二特徵上或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括在第一和第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。此外，本公開可以在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚之目的，並且其本身並不旨在限制所討論的各種實施例和/或配置之間的關係。
此外，為了方便起見，本文可以使用諸如“下”、“下方”、“下部”、“上”、“上方”、“之上”、“上部”等空間相關術語，來描述如圖所示一個構件或特徵與另一個構件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋裝置在使用或操作中的不同方向。設備可以以其他方式定向（旋轉90度或在其他方向），並且本文使用的空間相對描述符同樣可以相應地解釋。
更進一步，當用“大約”、“近似”等描述數字或數字範圍時，該術語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，例如在+/-10%內。所描述的數量的百分比或本領域技術人員理解的其他值。例如，術語“約5nm”包括從4.5nm到5.5nm的尺寸範圍。
已進行研究以識別可與現有IC製造過程整合的記憶裝置，其為非揮發性且具有低功耗。研究的概念之一是鐵電場效電晶體（FeFET），它具有設置在閘電極和通道之間的鐵電層。結果，FeFET的鐵電層成為設置在通道上方的閘極結構的一部分。FeFET以鐵電層的極化狀態記憶信息。鐵電層的極化狀態由具有恆定大小的向量（vector）描述，該向量可以指向兩個相反的方向，例如向上和向下。在n通道FET中，向上極化產生高閾值電壓，而向下極化產生低閾值電壓。通過在某個讀取電壓下檢測電晶體電流，可以區分向上和向下極化狀態。然而，在FeFET的閘極結構中包含鐵電層呈現幾個挑戰。例如，因為鐵電性是主體特性，所以鐵電層可能需要足夠的厚度來表現出鐵電性。通過這樣足夠的厚度，可能會增加寫入電壓。另一方面，如果鐵電層的厚度低於足夠的厚度，則寫入電壓可能會降低，但鐵電特性可能會喪失。此外，較薄的鐵電層易於漏電並且具有較差的耐久性。
本公開提供了一種具有鐵電層的FeFET，並且可以在FeFET的寫入操作之前或期間增加鐵電層的溫度，以降低將兩個極化狀態分開的阻障（barrier）。隨著兩個極化狀態之間的阻障因升高的溫度而降低，鐵電層的矯頑場（coercive field）降低，並且可以在不犧牲鐵電層厚度的情況下降低寫入電壓。
描述了示例方法和結構的一些變化。本領域普通技術人員將容易理解在其他實施例的範圍內可以進行的其他修改。儘管可以按特定順序描述方法實施例，但是可以按任何邏輯順序執行各種其他方法實施例並且可以包括比這裡描述的更少或更多的步驟。在一些圖中，可以省略其中示出的組件或特徵的一些參考編號以避免混淆其他組件或特徵；這是為了便於描繪這些圖示。
圖1是根據一些實施例的FeFET10的橫截面側視圖。如圖1所示，FeFET10包括基底12、源極/汲極（S/D）區14、設置在基底12上的界面層16、設置在界面層16上的鐵電層18，以及設置在鐵電層18上的閘電極20。基板12可以是半導體基板。例如，基底12可以包括矽或化合物半導體，例如砷化鎵（GaAs）、磷化銦（InP）、矽鍺（SiGe）、碳化矽（SiC）、其他合適的半導體材料和/或其組合。基底12可以摻雜有摻雜劑，例如n型摻雜劑或p型摻雜劑。S/D區14可以形成在基底12中。S/D區14可以摻雜有摻雜劑，例如n型摻雜劑或p型摻雜劑。S/D區域可以指源極或汲極，單獨或共同取決於上下文。通道區13設置在S/D區14之間。在一些實施例中，基底12是摻雜有諸如硼的p型摻雜劑的矽，並且S/D區14包括摻雜有諸如砷的n型摻雜劑的矽。S/D區14可以被隔離層（未示出）包圍，例如淺溝渠隔離（STI）。
界面層16設置在通道區13上。界面層16可以包括氧化物，例如氧化矽。在一些實施例中，界面層16是可選的。在一些實施例中，界面層16是形成在基底12上的天然氧化物。鐵電層18設置在界面層16上。鐵電層18可以是鐵電絕緣體，例如具有鐵電特性的介電材料。在一些實施例中，鐵電層18可以是具有大於約3.9的介電常數的高k介電層。例如，鐵電層18可以包括高k介電質，例如鉿基氧化物材料，例如二氧化鉿（HfO 2）。可以使用其他合適的鐵電介電材料。在一些實施例中，鐵電層18可以是摻雜有任何合適元素的鉿基膜，例如鋯、鋁、鑭、鈦、鉭、矽、釔、鈧、任何其他合適的元素或其組合。在一些實施例中，鐵電層18可以包括沿z方向的厚度在大約4奈米（nm）和大約20nm之間。
閘電極20設置在鐵電層18上。閘電極20可以包括一層或多層。例如，閘電極20可以包括一個或多個功函數層和主體層。在一些實施例中，功函數層包括一層或多層導電材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層，或兩種或多種這些材料的多層。主體層可以包括導電材料，例如金屬。在一些實施例中，主體層包括W、Cu、Ti、Al或Co。閘電極20可以包括附加層，例如膠層、阻障層、覆蓋層或任何合適的層。功函數層和附加層可以是可選的。
為了在FeFET10的寫入操作之前或期間增加鐵電層18的溫度，閘電極20是加熱器電路22的一部分。加熱器電路22包括電性連接到閘電極20的電壓源24，例如主體層。在一些實施例中，兩個導電接點42（圖3A）設置在閘電極20上，並且電壓源24在兩個導電接點之間產生電位差。結果，電流26流過閘電極20並且由於閘電極20的電阻而在閘電極20中藉由焦耳加熱（Joule heating）而產生熱量。然後熱量被傳遞到鐵電層18。施加到閘電極20的電壓不會導致FeFET10工作，因為施加的電壓實質上小於矯頑電壓（鐵電層上的電場超過矯頑場的電壓，導致翻轉極化方向）。加熱器電路22的目的是提高鐵電層18的溫度，這降低了兩個極化狀態之間的阻障。換言之，鐵電層18的加熱動態地降低矯頑場，從而降低寫操作期間的寫電壓。在一些實施例中，鐵電層18的溫度增加約10攝氏度至約99攝氏度。如果鐵電層18的溫度升高小於10攝氏度，則兩個極化狀態之間的阻障可能不會充分降低。另一方面，如果鐵電層18的溫度升高超過99攝氏度，則介電層的鐵電性質可能會降低。鐵電層18的溫度剛好在FeFET10處於寫入操作之前升高，例如在將數據寫入FeFET10之前大約幾毫秒，因此鐵電層18在寫入操作期間處於升高的溫度。
圖2A-2D是根據一些實施例的製造圖1的FeFET10的各個階段的橫截面側視圖。如圖2A所示，FeFET10包括基底12、S/D區14、通道區13、界面層16、鐵電層18和閘電極20。在一些實施例中，如上所述，閘電極20包括一個或多個功函數層30和主體層32。FeFET10還可以包括閘極間隙壁34、層間介電質（ILD）36和形成在ILD36中的導電接點28。
ILD36可以包括介電材料。在一些實施例中，介電材料包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃（SOG）、氟化石英玻璃（FSG）、碳摻雜氧化矽（例如，SiCOH）、無定形氟化碳、聚酰亞胺、其他適當的多孔聚合物材料、其他合適的介電材料和/或其組合。閘極間隙壁34可以形成在閘電極20、鐵電層18和界面層16的側壁上。閘極間隙壁34可以包括多個子間隙壁並且為了清楚起見未在圖2A-2D中示出。閘極間隙壁34可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、任何其他合適的介電材料和/或其組合。
導電接點28可以電性連接到對應的S/D區14。導電接點28可以包括導電材料，例如金屬。在一些實施例中，導電接點28包括W、Co、Cu或其他合適的金屬。可以在每個導電接點28和對應的S/D區14之間形成矽化物層（未示出）。
如圖2B所示，介電材料38形成在ILD36、導電接點28、閘電極20和閘極間隙壁34上。介電材料38可以包括與ILD36相同的材料。如圖2C所示，在介電材料38中形成兩個開口40（僅示出一個）。開口40可以填充有導電接點42，如圖2D所示。導電接點42包括導電材料，例如金屬。在一些實施例中，導電接點42包括W、Co、Cu、Pd或其他合適的金屬。在一些實施例中，導電接點42可以包括阻障層（未示出）和/或襯層（未示出）。
圖3A和3B是根據一些實施例的圖1的FeFET10的列50的各種視圖。圖3A是列50的示意俯視圖。FeFET10的一些組件，例如介電材料38、ILD36和閘極間隙壁34，在圖3A中為了清楚起見可以被省略。此外，圖3A中所示的組件可以位於沿z方向的不同層級（levels）。如圖3A所示，FeFET10的列50包括五個FeFET10。然而，列50可以包括任何數量的FeFET10。每個FeFET10包括S/D區14和相應的導電接點28。五個FeFET10共享一個閘電極20，並且兩個導電接點42設置在閘電極20的相對兩端。如上所述，在FeFET10的寫入操作之前，電壓源24（圖1）在導電接點42之間產生電位差，並且電流26（圖1）從一個導電接點流過閘電極20連接到另一個導電接點42。在FeFET10的寫入操作期間，相同的寫入電壓被施加到兩個導電接點42，使得導電接點42之間的電位差為零，並且沒有電流從導電接點之一流過閘電極20連接到另一個導電接點42。
圖3B是根據一些實施例沿橫截面AA截取的圖3A的FeFET10的列50的橫截面側視圖。如圖3B所示，隔離層52設置在相鄰的通道區13之間。如上所述，隔離層52可以是STI。在一些實施例中，如圖3B所示，界面層16設置在通道區13上而不是隔離層52上。在一些實施例中，界面層16設置在通道區13和隔離層52兩者上。在一些實施例中，鐵電層18和一個或多個功函數層30是共形層並且通過諸如原子層沉積（ALD）的共形製程形成。
圖4A和4B是根據替代實施例的圖1的FeFET10的列50的俯視圖。如圖4A所示，閘電極20包括交替的第一部分54和第二部分56。閘電極20的第一部分54可以設置在通道區13（圖3B）或主動區上方，並且閘電極20的第二部分56可以設置在隔離層52上方（圖3B）。在一些實施例中，第一部分54的長度L1可以是由裝置規格固定的閘極長度。因此，為了在不改變閘極長度的情況下產生更多熱量，可以減小第二部分56的長度L2。換言之，閘極20的主動部分，例如第一部分54，具有由裝置規格固定的第一長度L1，而閘極20的被動部分，例如第二部分56，具有明顯小於第一長度L1的第二長度L2。結果，由於較小的長度L2，在第二部分56中產生更多的熱量，由於閘電極20的材料的良好導熱性，熱量傳遞到第一部分54。
在一些實施例中，如圖4B所示，第二部分56的長度L2明顯大於第一部分54的第一長度L1。通過這種配置，熱量主要在由於長度L1較小而電阻最高的主動區域中產生。可以使用圖案化罩幕（未示出）形成具有不同長度L1、L2的閘電極20。在一些實施例中，界面層16、鐵電層18、一個或多個功函數層30和主體層32都具有圖4A或圖4B所示的閘電極20的圖案。
圖5是根據替代實施例的圖1的FeFET10的列50的橫截面側視圖。為了清楚起見，圖5中省略了介電材料38。代替改變閘電極20的長度，可以改變閘電極20的厚度。在一些實施例中，如圖5所示，第一部分54和第二部分56具有不同的厚度。在一些實施例中，類似於圖4A和4B中所示的閘電極20，閘電極20包括交替的第一部分54和第二部分56。第一部分54沿z方向具有第一厚度T1，第二部分56具有不同於第一厚度T1的第二厚度T2。在一些實施例中，第一厚度T1實質上小於第二厚度T2，如圖5所示。結果，由於較小的第一厚度T1，在主動區中產生更多熱量。在一些實施例中，第一厚度T1明顯大於第二厚度T2。在一些實施例中，閘電極20沿x方向的長度可以是恆定的，如圖3A所示的閘電極20。在一些實施例中，閘電極20的厚度和長度都可以變化。例如，閘電極20可以包括如圖5所示的變化的厚度T1和T2以及如圖4A或4B所示的變化的長度L1和L2。
圖4A、4B和5中所示的閘電極20的形狀可用於通過產生具有較小尺寸的部分來增加閘電極20（的部分）中的熱量產生。在一些實施例中，閘電極20的材料可用於增加閘電極20中的發熱。圖6A和6B是根據替代實施例的圖1的FeFET10的列50的各種視圖。如圖6A所示，為列50的俯視圖，為清楚起見省略了各種組件，閘電極20包括交替的第一部分54和第二部分56，並且第一部分54和第二部分56由不同的材料構成或包括不同的材料。在一些實施例中，第一部分54和第二部分56的材料可以是導電的但具有不同的電阻率。例如，第一部分54包括具有第一電阻率的第一材料，並且第二部分56包括具有不同於第一電阻率的第二電阻率的第二材料。第二電阻率可以實質上大於或實質上小於第一電阻率。第一部分54和第二部分56可以各自包括金屬，例如W、Cu、Ti、Al、Co或其他合適的金屬。在一些實施例中，第一部分54和第二部分56沿x方向具有相同的長度，如圖6A所示。然而，第一部分54和第二部分56的長度可以不同，例如圖4A和4B中所示的閘電極20。
圖6B是沿橫截面BB截取的圖6A的列50的橫截面側視圖。如圖6B所示，可以通過首先形成主體層32然後在主體層32中形成多個開口來形成閘電極20。然後在開口中形成第二部分56。在一些實施例中，一個或多個功函數層30可以在開口形成期間用作蝕刻停止層，並且第二部分56形成在一個或多個功函數層30上。在一些實施例中，在形成開口期間去除一個或多個功函數層30的部分，並且可以在鐵電層18上形成第二部分56。在一些實施例中，在形成開口期間去除部分鐵電層18，並且在界面層16或隔離層52上形成第二部分56。在一些實施例中，在形成開口期間去除部分界面層16或隔離層52，並且第二部分56延伸穿過閘電極20、鐵電層18、界面層16（如果形成在隔離層52上），並進入隔離層52。在一些實施例中，第一部分54和第二部分56的頂面是共面的，如圖6B所示。在一些實施例中，第一部分54和第二部分56的頂面是不共面的，以便進一步調整第一部分54和第二部分56的電阻。
先前圖中描述的FeFET10可以是平面FET。可以使用先閘極製程形成平面FET。然而，FeFET10可以用後閘極製程形成，並且鐵電層18和一個或多個功函數層30可以在xz平面中具有U形。FeFET10不限於平面FET，並且FeFET10可以是任何合適類型的FET，例如非平面FET。在一些實施例中，FeFET10是鰭式場效電晶體（FinFET）。圖7是根據替代實施例的FeFET10的列50的橫截面側視圖。為清楚起見，省略了界面層16。在一些實施例中，如圖7所示，FeFET10是FinFET。例如，每個FeFET10的通道區13是一個鰭，它在三個側面被閘電極20包圍。鐵電層18也可以圍繞通道區13的三個側面。隔離層52可以設置在相鄰的通道區13之間。
閘電極20在FeFET10的寫入操作之前被加熱到升高的溫度，以增加鐵電層18的溫度以降低鐵電層18的兩個極化狀態之間的阻障。在一些實施例中，閘電極20在FeFET10的寫入操作期間被加熱。圖8是根據替代實施例的FeFET10的橫截面側視圖。如圖8所示，FeFET10包括基底12、S/D區14、通道區13、界面層16、鐵電層18和閘電極20。在一些實施例中，FeFET10更包括介電層60和導電層62。導電層62是加熱器電路64的一部分。加熱器電路64包括電性連接到導電層62的電壓源66。電壓源66可以不同於用於向閘電極20施加寫入電壓以引起鐵電層18的極化切換的電壓源。在一些實施例中，兩個導電接點42（圖12A）設置在導電層62上，並且電壓源66在兩個導電接點之間產生電位差。結果，電流68流過導電層62並且由於導電層62的電阻而在導電層62中藉由焦耳加熱而產生熱量。然後熱量傳遞到介電層60，然後傳遞到閘電極20，並最終傳遞到鐵電層18。類似於加熱器電路22，加熱器電路64的目的是增加鐵電層18的溫度，例如將鐵電層18的溫度增加約10攝氏度至約99攝氏度。導電層62可以在FeFET10的寫入操作期間被加熱。
導電層62包括導電材料，例如金屬或金屬氮化物。導電層62的材料具有較高的電阻。在一些實施例中，導電層62包括Ti、TiAl、TiN或Pt。介電層60將閘電極20與導電層62電隔離。介電層60可以是任何合適的介電材料。在一些實施例中，介電層60具有良好的導熱性，因此熱量可以從導電層62傳遞到閘電極20。在一些實施例中，介電層60包括SiC、SiN、SiON、AlN、氧化鈹或其他合適的介電材料。在一些實施例中，介電層60包括與閘極間隙壁34（圖2A）相同的材料。在一些實施例中，介電層60是碳基材料，例如類金剛石碳（DLC）或石墨。
圖9A-9F是根據一些實施例的製造圖8的FeFET10的各個階段的橫截面側視圖。如圖9A所示，FeFET10可以包括與圖2A所示的FeFET10相同的組件。接著，如圖9B所示，在閘電極20上形成介電層60。介電層60可以通過首先形成毯式層然後使用罩幕（未示出）圖案化毯式層來形成。在一些實施例中，介電層60也形成在閘極間隙壁34上。
如圖9C所示，在ILD36上形成圖案化罩幕70。圖案化罩幕70可以是光阻層。介電層60和ILD36的與閘極間隙壁34相鄰的部分被暴露。圖案化罩幕70覆蓋導電接點28。接下來，如圖9D所示，使ILD36的暴露部分凹陷。可以通過任何合適的製程（例如乾法蝕刻、濕法蝕刻或其組合），使ILD36的暴露部分凹陷。在一些實施例中，執行各向異性乾法蝕刻製程，以使ILD36的暴露部分凹陷。乾法蝕刻製程可以是實質上不影響介電層60和閘極間隙壁34的選擇性製程。開口72形成在ILD36中與閘極間隙壁34相鄰。ILD36的一部分保留在每個導電接點28和對應的開口72之間，以便電隔離導電接點28和隨後形成在開口72中的導電層62。開口72的底部可以位於鐵電層18的頂面和底面之間的層級上。如果開口72的底部位於鐵電層18的底面下方的層級上，則使導電層62接觸S/D區14的風險增加。另一方面，如果開口72的底部位於鐵電層18的頂表面上方的層級，則可能無法實現從側面加熱鐵電層18。
如圖9E所示，導電層62形成在開口72中和介電層60上。導電層62包括頂部74和側部76。導電層62可以通過任何合適的製程形成，例如PVD或ALD。在一些實施例中，導電層62是由ALD形成的共形層。在一些實施例中，導電層62由PVD形成，並且頂部74沿z方向的厚度可以實質上大於側部76沿x方向的厚度。導電層62也可以形成在圖案化罩幕70上，並且可以進行平坦化製程，例如化學機械拋光（CMP）製程，以去除形成在圖案化罩幕70上的導電層62的部分，以暴露圖案化罩幕70。然後，通過實質上不影響導電層62、ILD36和導電接點28的選擇性製程去除圖案化罩幕70。在一些實施例中，如圖9E所示，導電層62覆蓋閘電極20的三個側面。例如，頂部74覆蓋閘電極20的頂部，而側部76覆蓋閘電極20的側面。鐵電層18的每一側的至少一部分也可以被導電層62覆蓋。鐵電層18的改良加熱可以通過具有頂部74和側部76的導電層62來實現。
如圖9F所示，介電材料38形成在導電層62、導電接點28和ILD36上，並且兩個導電接點42（其中一個被示出）形成在介電材料38中並且在與導電層62接觸。
圖10A-10E是根據替代實施例的製造圖8的FeFET10的各個階段的橫截面側視圖。如圖10A所示，介電層80形成在ILD36、導電接點28、閘極間隙壁34和閘電極20上。介電層80可以包括與介電層60相同的材料。導電層82形成在介電層80上，導電層82可以包括與導電層62相同的材料。介電層80和導電層82可以通過任何合適的製程形成，例如CVD、PVD或ALD。
接著，如圖10B所示，將導電層82圖案化以形成導電層62。可以通過任何合適的製程對導電層82進行圖案化。在一些實施例中，在導電層82的一部分上形成圖案化罩幕（未示出），並且通過任何合適的製程（例如乾法蝕刻、濕法蝕刻或其組合），去除導電層82的暴露部分。在一些實施例中，導電層62沿x方向的長度與閘電極20的長度實質上相同。作為圖案化導電層82的結果，部分介電層80被暴露。接著，如圖10C所示，在導電層62和部分介電層80上形成圖案化罩幕84，並暴露部分介電層。圖案化罩幕84可以包括任何合適的材料。在一些實施例中，圖案化罩幕84是光阻層。如圖10D所示，去除介電層80的暴露部分以形成介電層60。介電層80的暴露部分的去除可以通過任何合適的方法來執行，例如乾法蝕刻、濕法蝕刻或其組合。在一些實施例中，介電層60沿x方向的長度明顯大於導電層62的長度。
如圖10E所示，介電材料38形成在導電層62、介電層60、導電接點28和ILD36上，並且兩個導電接點42（其中一個被示出）形成在介電材料38並與導電層62接觸。
圖11A-11C是根據替代實施例的製造圖8的FeFET10的各個階段的橫截面側視圖。如圖11A所示，介電層86形成在ILD36、導電接點28、閘極間隙壁34和閘電極20上。介電層86可以包括與ILD36相同的材料。介電層60形成於介電層86中。在一些實施例中，在介電層86中形成開口，並且在開口中形成介電層60。在一些實施例中，在ILD36、導電接點28、閘極間隙壁34和閘電極20上形成諸如介電層80（圖10A）的毯式介電層，隨後去除介電層的部分以形成介電層60，然後形成介電層86。通過在形成介電層86之前形成介電層60，保護閘電極20免受蝕刻製程的影響。
接著，如圖11B所示，在介電層60和部分介電層86上形成導電層62。在一些實施例中，在介電層86和介電層60上形成諸如導電層82（圖10A）的毯式導電層，並且將導電層圖案化以形成導電層62。可以通過任何合適的製程對導電層進行圖案化。在一些實施例中，在導電層的一部分上形成圖案化罩幕（未示出），並且通過任何合適的製程（例如乾法蝕刻、濕法蝕刻或其組合），去除導電層的暴露部分。在一些實施例中，導電層62沿x方向的長度實質上大於介電層60的長度，如圖11B所示。
如圖11C所示，介電材料38形成在導電層62和介電層86上，並且兩個導電接點42（示出了一個）形成在介電材料38中並與導電層62接觸。
圖12A-12C是根據一些實施例的圖8的FeFET10的列50的俯視圖。在圖12A至12C中，為了清楚起見，可以省略FeFET10的一些組件，例如介電材料38、ILD36和閘極間隙壁34。此外，圖12A至12C中所示的組件可以位於沿z方向的不同層級。如圖12A所示，FeFET10的列50包括五個FeFET10。然而，列50可以包括任何數量的FeFET10。每個FeFET10包括S/D區14和相應的導電接點28。五個FeFET10共享一個閘電極20，並且導電層62設置在閘電極20上方。在一些實施例中，導電層62覆蓋閘電極20的三個側面，例如圖9F所示的導電層62。在一些實施例中，導電層62在x方向上的長度實質上大於閘電極20在x方向上的長度，例如圖11C中所示的導電層62。為了操作FeFET10，導電接點90設置在閘電極20上。因此，閘電極20沿y方向的寬度可以實質上大於導電層62的寬度，因此導電接點90與導電層62電隔離。介電材料38（圖11C）可以設置在導電接點90和導電層62之間。介電材料38也可以設置在導電接點90和導電接點42之間。在FeFET10的寫入操作期間，大於來自第一電壓源的矯頑電壓（或開關電壓）的電壓被施加到導電接點90以執行寫入操作，並且來自第二電壓源的不同電壓被施加到導電接點42，使電流從導電接點42之一跨過導電層62流到另一導電接點42。結果，鐵電層18在FeFET10的寫入操作期間被從導電層62產生的熱量加熱，從而減小了兩個極化狀態之間的阻障，從而減小了矯頑場。
在一些實施例中，如圖12B所示，導電層62沿x方向的長度明顯小於閘電極20沿x方向的長度。導電層62可以是圖10E所示的導電層62。在一些實施例中，如圖12C所示，導電層62包括交替的第一部分92和第二部分94。例如，第一部分92可以設置在閘電極20的在通道區13（圖13A）上方的部分之上，並且第二部分94可以設置在閘電極20的在隔離層52（圖13A）上方的部分之上。在一些實施例中，每個第一部分92具有長度L3並且每個第二部分94具有實質上大於長度L3的長度L4。如圖12C所示，長度L3可以實質上小於閘電極20的長度L5，或者實質上等於或大於閘電極20的長度L5。長度L4可以實質上等於、大於或小於閘電極20的長度L5。類似於圖4B中所示的閘電極20的第一部分54，由於較小的長度L3，可以在第一部分92中產生更多的熱量。如上所述，閘電極20的長度L5可以由裝置規格固定。然而，第一部分92的長度L3不受裝置規格的限制並且可以小於閘電極20的長度L5。具有第一部分92和第二部分94的導電層62可以通過使用圖案化罩幕（未示出）來形成。在一些實施例中，介電層60可以具有與導電層62相同的圖案。在一些實施例中，第一部分92和第二部分94包括不同的材料，其可以類似於圖6A和6B中所示的閘電極20的第一部分54和第二部分56。
圖13A-13C是根據一些實施例的圖8的FeFET10的列50的橫截面側視圖。為了清楚起見，在圖13A到13C中省略了介電材料38。代替改變導電層62的長度，可以改變導電層62的厚度。在一些實施例中，如圖13A所示，第一部分92和第二部分94具有不同的厚度。在一些實施例中，類似於圖12C中所示的導電層62，導電層62包括交替的第一部分92和第二部分94。第一部分92沿z方向具有厚度T3，第二部分94具有與厚度T3不同的厚度T4。在一些實施例中，厚度T3實質上小於厚度T4，如圖13A所示。結果，由於更小的厚度T3，在主動區中產生更多的熱量。在一些實施例中，厚度T3明顯大於厚度T4。在一些實施例中，導電層62沿x方向的長度可以是恆定的，例如圖12A和12B中所示的導電層62。在一些實施例中，導電層62的厚度和長度都可以變化。例如，導電層62可以包括如圖13A所示的變化的厚度T3和T4以及如圖12C所示的變化的長度L3和L4。
圖13B是根據替代實施例的FeFET10的列50的橫截面側視圖。為清楚起見，省略了界面層16。在一些實施例中，如圖13B所示，FeFET10是FinFET。例如，每個FeFET10的通道區13是一個鰭，它在三個側面被閘電極20包圍。鐵電層18也可以圍繞通道區13的三個側面。隔離層52可以設置在相鄰的通道區13之間。
圖13C是根據替代實施例的FeFET10的列50的橫截面側視圖。為清楚起見，省略了界面層16。在一些實施例中，如圖13C所示，FeFET10是FinFET，並且主體層32不存在於FeFET10中。在一些實施例中，介電層60為共形層且形成於一或多個功函數層30上，且導電層62形成於介電層60上。介電層60和導電層62的部分可以位於相鄰鰭或通道區13之間。導電接點90形成在一個或多個功函數層30上。
圖14A和14B是根據替代實施例的FeFET10的橫截面側視圖。圖14A和14B所示的FeFET10可以是在後段製程（BEOL）製程中形成的薄膜電晶體（TFT）。TFT的通道區可以包括類似於基底12（圖1）的半導體材料，或金屬氧化物半導體材料，例如氧化銦、氧化鎵、氧化銦錫、氧化銦鎢、銦鎵鋅氧化物（IGZO）或其他合適的金屬氧化物半導體材料。如圖14A所示，FeFET10包括閘電極20、設置在閘電極20上的鐵電層18、形成在鐵電層18上方的通道層27（或通道區）以及形成在通道層27上方的S/D區15。S/D區15電性連接到通道層27。S/D區15可以包括導電材料，例如金屬或金屬氮化物。在一些實施例中，S/D區15包括TiN、TaN、W或WN。在一些實施例中，S/D區15可以包括由導電材料製成的襯層（未示出）。例如，S/D區15可以包括由TiN製成的襯層和由W製成的主體層。
為了在FeFET10的寫入操作之前增加鐵電層18的溫度，閘電極20是加熱器電路23的一部分。加熱器電路23包括電性連接到閘電極20的電壓源25。在一些實施例中，閘電極20設置在兩個導電接點上，例如圖2D中所示的導電接點42，並且電壓源25在兩個導電接點之間產生電位差。結果，電流流過閘電極20並且由於閘電極20的電阻而在閘電極20中藉由焦耳加熱而產生熱量。然後熱量被傳遞到鐵電層18。
圖14B是根據替代實施例的FeFET10的橫截面側視圖。如圖14B所示，FeFET10包括導電層62、設置在導電層62上的介電層60、設置在介電層60上的閘電極20、設置在閘電極20上的鐵電層18、設置在鐵電層18上的通道層27，設置在通道層27上的S/D區15。導電層62是加熱器電路31的一部分。加熱器電路31包括電性連接到導電層62的電壓源33。電壓源33可以不同於用於將寫入電壓施加到閘電極20以使鐵電層18的極性切換的電壓源。在一些實施例中，導電層62設置在兩個導電接點上，例如圖9F中所示的導電接點42，並且電壓源33在兩個導電接點之間產生電位差。結果，電流流過導電層62並且由於導電層62的電阻而在導電層62中藉由焦耳加熱而產生熱量。然後熱量傳遞到介電層60，然後傳遞到閘電極20，並最終傳遞到鐵電層18。類似於加熱器電路23，加熱器電路31的目的是在寫入操作期間增加鐵電層18的溫度，例如將鐵電層18的溫度增加約10攝氏度至約99攝氏度。導電層62可以在FeFET10的操作期間被加熱。
圖15是根據一些實施例的半導體裝置結構100的橫截面側視圖。如圖15所示，半導體裝置結構100包括基底102和形成在基底102上的裝置層200。基板102可以是半導體基板。在一些實施例中，基底102包括至少在基底102的表面上的單晶半導主體層。基底102可以包括晶體半導體材料，例如但不限於矽（Si）、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、銻化銦（InSb）、磷化鎵（GaP）、銻化鎵（GaSb）、砷化銦鋁（InAlAs）、砷化銦鎵（InGaAs）、磷化鎵銻（GaSbP）、砷化鎵（GaAsSb）和磷化銦（InP）。例如，基板102由Si製成。在一些實施例中，基底102是絕緣體上矽（SOI）基底，其包括設置在兩個矽層之間的絕緣層（未示出）。在一個實施例中，絕緣層是含氧材料，例如氧化物。
基底102可以包括已經適當地摻雜有雜質（例如，p型或n型雜質）的各個區域。摻雜劑例如對於n型場效電晶體（FET）是磷或砷，對於p型FET是硼。
裝置層200包括多個裝置，例如電晶體、二極管、影像感測器、電阻器、電容器、電感器、記憶單元或其組合。在一些實施例中，裝置是電晶體，例如平面場效電晶體（FET）、FinFET、奈米結構電晶體或其他合適的電晶體。奈米結構電晶體可以包括奈米片電晶體、奈米線電晶體、環閘（GAA）電晶體、多橋通道（MBC）電晶體或具有圍繞通道部分的閘電極的任何電晶體。
如圖15所示，半導體裝置結構100還可以包括設置在裝置層200和基底102上方的互連結構300。互連結構300包括各種導電特徵，例如第一多個導電特徵304和第二多個導電特徵306，以及金屬間介電（IMD）層302以分離和隔離各種導電特徵304、306。在一些實施例中，第一多個導電特徵304是導線並且第二多個導電特徵306是導電通孔。互連結構300包括多個層級的導電特徵304，並且導電特徵304被佈置在每個層級中以提供到設置在下方的各種裝置的電通路。導電特徵306提供從裝置到導電特徵304和導電特徵304之間的垂直電路由。導電特徵304和導電特徵306可以由一種或多種導電材料製成，例如金屬、金屬合金、金屬氮化物或矽化物。例如，導電特徵304和導電特徵306由銅、鋁、鋁銅合金、鈦、氮化鈦、鉭、氮化鉭、氮化矽鈦、鋯、金、銀、鈷、鎳、鎢、鎢製成氮化物、鎢氮化矽、鉑、鉻、鉬、鉿、其他合適的導電材料或其組合。
IMD層302包括一種或多種介電材料以向各種導電特徵304、306提供隔離功能。IMD層302可以包括嵌入多層級導電特徵304、306的多個介電層。IMD層302由介電材料製成，例如SiO x、SiO xC yH z或SiO xC y，其中x、y和z為整數或非整數。
圖16是根據一些實施例的互連結構300的橫截面側視圖。圖14A或14B中所示的FeFET10可以設置在互連結構300中，例如在多個IMD層302中。例如，如圖16所示，兩個導電接點41（其中一個被示出）設置在第一IMD層302中，閘電極20設置在第二IMD層302中的導電接點41上，鐵電層18和通道層27設置在第三IMD層302中的閘電極20上方，並且S/D區15設置在第四IMD層302中的通道層27上方。FeFET10的元件可以通過在IMD層302中形成開口然後用相應元件填充開口來形成。可以在IMD層302中形成附加層作為FeFET10的一部分。如上所述，電流從設置在閘電極20一端的兩個導電接點41之一通過閘電極20流到設置在閘電極20相對端的兩個導電接點41中的另一個以產生電流。閘電極20中的熱量，這在FeFET10的寫入操作之前增加了鐵電層18的溫度。
圖17A-17D是根據一些實施例的圖14B的FeFET10的橫截面側視圖。如圖17A所示，在一些實施例中，介電層60在x方向上的長度與閘電極20的長度實質上相同，並且導電層62的長度實質上大於介電層60的長度。在一些實施例中，如圖17B所示，導電層62的長度實質上小於介電層60的長度。
如圖17C所示，在一些實施例中，介電層60和導電層62覆蓋閘電極20的三個側面以改善閘電極20的加熱。閘電極20沿x方向的長度可以與鐵電層18的長度實質上相同，如圖17C所示，或者閘電極20的長度可以實質上小於鐵電層18的長度，如圖17D所示。
圖18A-18E是根據替代實施例的在互連結構300中製造圖17C的FeFET10的各個階段的橫截面側視圖。圖17A至17D所示的FeFET10可以通過任何合適的製程形成。圖18A到18E示出了形成圖17C所示的FeFET10的一種製程流程。如圖18A所示，兩個導電接點41（其中一個被示出）設置在第一IMD層302中。第二IMD層302形成在第一IMD層302和導電接點41上，並且開口310形成在第二IMD層302中。在一些實施例中，開口310是溝渠。接著，如圖18B所示，在開口310和第二IMD層302上形成導電層312，並在導電層312上形成介電層314。導電層312可以包括與導電層62相同的材料，並且介電層314可以包括與介電層60相同的材料。導電層312和介電層314可以是通過ALD形成的共形層。
如圖18C所示，在開口310中和第二IMD層302上方形成導電材料316。導電材料316可以包括與閘電極20相同的材料。接下來，如圖18D所示，可以執行平坦化製程以去除導電層312、介電層314和導電材料316的部分。剩餘的導電層312、介電層314和導電材料316可以分別是導電層62、介電層60和閘電極20。鐵電層18和通道層27可以形成在閘電極20上，如圖18D所示。在一些實施例中，鐵電層18沿x方向的長度可以與閘電極20的長度實質上相同。在一些實施例中，鐵電層18的長度可以實質上大於閘電極20的長度。鐵電層18的長度可以與通道層27的長度實質上相同。閘電極20沿y方向具有第一寬度，鐵電層18具有第二寬度，通道層27具有第三寬度。在一些實施例中，第二寬度可以與第一寬度實質上相同或小於第一寬度，第三寬度可以與第一寬度實質上相同或實質上小於第一寬度。
接著，如圖18E所示，可以在鐵電層18和通道層27周圍形成第三IMD層302，在第三IMD層302和通道層27上形成第四IMD層302，在第四IMD層302中形成暴露部分通道層27的開口，S/D區15形成在開口中。在一些實施例中，S/D區15具有與第三寬度實質上相同的第四寬度。在一些實施例中，多個通道層27和成對的S/D區15沿y方向平行形成，閘電極20可以位於多個通道層27和成對的S/D區15的下方。結果，形成了一列FeFET10。
圖19A和19B是根據替代實施例的FeFET10的橫截面側視圖。在一些實施例中，FeFET10的通道層27可以是非平面的以改善通道特性。在一些實施例中，如圖19A所示，首先在兩個導電接點41（其中一個被示出）上形成導電層62，然後形成介電層60、閘電極20、鐵電層18，並且通道層27形成為圍繞導電層62的三個側面。在一些實施例中，介電層60、閘電極20、鐵電層18和通道層27可以都是共形層並且可以通過ALD形成。S/D區15可以形成在通道層27的相對端上，如圖19A所示。
在一些實施例中，首先形成導電層62、介電層60和閘電極20的堆疊，並且鐵電層18和通道層27形成為圍繞導電層62、介電層60和閘電極20的堆疊的三個側面，如圖19B所示。FeFET10可以以任何方式結合介電層60、導電層62和導電接點41。
圖20是根據一些實施例的互連結構300的橫截面側視圖，該互連結構300包括由導電層62隔開的成列的FeFET10。在一些實施例中，FeFET10的多列50設置在IMD層302中，並且導電層62設置在相鄰列50之間，如圖20所示。導電層62沒有結合到FeFET10中。因此，在一些實施例中，FeFET10的每一列50包括了包含通道區的任何合適的FeFET，例如平面通道區FeFET、非平面通道區FeFET、背閘FeFET或前閘FeFET。每個導電層62包括側面320，並且每個側面320與相鄰的FeFET10相距一距離D。在一些實施例中，距離D在約5nm至約10nm的範圍內。如果距離D小於約5nm，則在FeFET10的操作期間可能會發生電短路。另一方面，如果距離D大於約10nm，則閘電極20和鐵電層18的加熱可能變得無效。導電層62的底部可以位於高於閘電極20的底部的層級，並且導電層62的頂部可以位於低於通道層27的頂部的層級，為了有效地加熱閘電極20和鐵電層18。每個導電層62電性連接到兩個導電接點（未示出），其可以設置在導電層62的頂部或導電層62的下方。
圖21A-21C是根據一些實施例的互連結構300的俯視圖。在圖21A至21C中，為了清楚起見，可以省略互連結構300的一些組件，例如IMD層302。此外，圖21A至21C中所示的組件可以位於沿z方向的不同層級。如圖21A所示，互連結構300包括兩列50的FeFET10，每列50的FeFET10包括五個FeFET10。然而，每列50可以包括任何數量的FeFET10。圖21A至21C所示的FeFET10可以是圖14A所示的FeFET10。可以使用其他合適的FeFET。如圖21A所示，每個FeFET10包括用作通道區的通道層27，並且S/D區15設置在通道層27上。五個FeFET10共享一個閘電極20，閘電極20設置在通道層27下方。在一些實施例中，閘電極20可具有沿x方向的長度實質上小於通道層27的長度，如圖21A所示。在一些實施例中，閘電極20的長度可以與通道層27的長度實質上相同。導電接點90設置在閘電極20的一端。導電層62設置在FeFET10的多列50之間，並且兩個導電接點42設置在導電層62的相對端。如上所述，導電層62可以是加熱器電路（未示出）的一部分，並且電流從兩個導電接點42之一通過導電層62流到另一個導電接點42以藉由焦耳加熱來加熱導電層62。結果，閘電極20和鐵電層18由於靠近而被導電層62加熱。導電層62可以在FeFET10的寫入操作之前或期間被加熱。FeFET10的鐵電層18的溫度可以通過來自導電層62的熱量增加約10攝氏度至約99攝氏度。
在一些實施例中，導電層62的取向實質上平行於閘電極20，如圖21A所示，並且圖21A所示的互連結構300可以是圖20所示的互連結構300的俯視圖。在一些實施例中，導電層62實質上垂直於閘電極20定向，如圖21B所示。在一些實施例中，導電層62設置在多列50內的相鄰FeFET10之間，並且導電層62可以延伸跨過FeFET10的多列50。導電層62可以設置在閘電極20下方，而IMD層302設置在導電層62和閘電極20之間。換言之，圖21B中所示的多個導電層62可以設置在FeFET10的多列50下方，因此導電層62和閘電極20非常接近。
在一些實施例中，導電層62不延伸跨過FeFET10的多列50，如圖21C所示。例如，每個導電層62可以具有與FeFET10的S/D區14中的一個的邊緣實質上對準的第一邊緣和與FeFET10的S/D區14中的另一個的邊緣實質上對準的第二邊緣。
本公開提供了具有鐵電層18的FeFET10，該鐵電層18可以在FeFET10的寫入操作之前或期間被加熱。在一些實施例中，FeFET10的閘電極20在FeFET10的寫入操作之前被加熱。在一些實施例中，導電層62在FeFET10的寫入操作期間被加熱。一些實施例可以實現優點。例如，加熱的鐵電層18在不同極化狀態之間具有減小的阻障，從而減小了矯頑場。結果，可以降低寫入電壓。
一個實施例是一種半導體裝置。該裝置包括基底、設置在基底上方的源極/汲極區、設置在基底上方的鐵電層、與鐵電層接觸的閘電極、設置在閘電極的第一端的第一導電接點，以及設置在與閘電極的第一端相對的第二端的第二導電接點。第一和第二導電接點被配置為允許電流從第一導電接點通過閘電極流到第二導電接點。
另一個實施例是一種半導體裝置。該裝置包括源極/汲極區、電性連接到源極/汲極區的通道區、設置在通道區上方或下方的鐵電層，以及閘電極。鐵電層設置在閘電極和通道區之間。該裝置更包括與閘電極接觸的介電層、與介電層接觸的導電層、設置在導電層的第一端的第一導電接點、以及設置在與導電層的第一端相對的第二端的第二導電接點。第一和第二導電接點被配置為允許電流從第一導電接點通過導電層流到第二導電接點。
另一個實施例是互連結構。該結構包括第一列的第一多個裝置，並且第一多個裝置中的每個裝置包括第一源極/汲極區、第一鐵電層和第一閘電極。該結構更包括第二列的第二多個裝置，並且第二多個裝置中的每個裝置包括第二源極/汲極區、第二鐵電層和第二閘電極。該結構更包括被配置為增加第一和第二鐵電層的溫度的導電層。
前述概述了幾個實施例的特徵，以便本領域的技術人員可以更好地理解本公開的各個方面。本領域技術人員應當理解，他們可以容易地使用本公開作為設計或修改用於執行相同目的和/或實現本文介紹的實施例的相同優點的其他製程和結構的基礎。本領域技術人員也應該意識到，這樣的等效結構並不脫離本發明的精神和範圍，並且可以在不脫離本發明的精神和範圍的情況下對本文進行各種改動、替換和變更。
10:FeFET 12、50、102:基底 13:通道區 14、15:S/D區 16:界面層 18:鐵電層 20:閘電極 22、23、31、64:加熱器電路 24、25、33、66:電壓源 26、68:電流 27:通道層 28、41、42、90:導電接點 30:功函數層 32:主體層 34:閘極間隙壁 36:層間介電質 38:介電材料 40、72、310:開口 52:隔離層 54、92:第一部分 56、94:第二部分 60、80、86、314:介電層 62、82、312:導電層 70、84:圖案化罩幕 74:頂部 76:側部 100:半導體裝置結構 200:裝置層 300:互連結構 302:金屬間介電層 304、306:導電特徵 316:導電材料 320:側面 D:距離 L1、L2、L3、L4、L5:長度 T1、T2、T3、T4:厚度
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。值得注意的是，根據行業的標準慣例，各種特徵並未按比例繪製。事實上，為了討論的清晰，可以任意增加或減少各種特徵的尺寸。 圖1是根據一些實施例的鐵電場效電晶體的橫截面側視圖。 圖2A-2D是根據一些實施例的製造圖1的鐵電場效電晶體的各個階段的橫截面側視圖。 圖3A和3B是根據一些實施例的圖1的鐵電場效電晶體列的各種視圖。 圖4A和4B是根據替代實施例的圖1的鐵電場效電晶體列的俯視圖。 圖5是根據替代實施例的圖1的鐵電場效電晶體列的橫截面側視圖。 圖6A和6B是根據替代實施例的圖1的鐵電場效電晶體列的各種視圖。 圖7是根據替代實施例的鐵電場效電晶體列的橫截面側視圖。 圖8是根據替代實施例的鐵電場效電晶體的橫截面側視圖。 圖9A-9F是根據一些實施例的製造圖8的鐵電場效電晶體的各個階段的橫截面側視圖。 圖10A-10E是根據替代實施例的製造圖8的鐵電場效電晶體的各個階段的橫截面側視圖。 圖11A-11C是根據替代實施例的製造圖8的鐵電場效電晶體的各個階段的橫截面側視圖。 圖12A-12C是根據一些實施例的圖8的鐵電場效電晶體列的俯視圖。 圖13A-13C是根據一些實施例的圖8的鐵電場效電晶體列的橫截面側視圖。 圖14A和14B是根據替代實施例的鐵電場效電晶體的橫截面側視圖。 圖15是根據一些實施例的半導體裝置結構的橫截面側視圖。 圖16是根據一些實施例的互連結構的橫截面側視圖。 圖17A-17D是根據一些實施例的圖14B的鐵電場效電晶體的橫截面側視圖。 圖18A-18E是根據替代實施例的製造圖17C的鐵電場效電晶體的各個階段的橫截面側視圖。 圖19A和19B是根據替代實施例的鐵電場效電晶體的橫截面側視圖。 圖20是根據一些實施例的互連結構的橫截面側視圖，該互連結構包括由導電層隔開的成列的鐵電場效電晶體。 圖21A-21C是根據一些實施例的互連結構的俯視圖。
10:FeFET
12:基底
13:通道區
14:S/D區
16:界面層
18:鐵電層
20:閘電極
22:加熱器電路
24:電壓源
26:電流

Claims (20)

  1. 一種半導體裝置，包括： 基底； 源極/汲極區，設置在所述基底上方； 鐵電層，設置在所述基底上方； 閘電極，與所述鐵電層接觸； 第一導電接點，設置在所述閘電極的第一端；以及 第二導電接點，設置在與所述閘電極的所述第一端相對的第二端，其中所述第一導電接點和所述第二導電接點被配置為允許電流從所述第一導電接點通過所述閘電極流到所述第二導電接點。
  2. 如請求項1所述的半導體裝置，其中所述半導體裝置是平面鐵電場效電晶體。
  3. 如請求項1所述的半導體裝置，其中所述半導體裝置是鰭式場效電晶體。
  4. 如請求項1所述的半導體裝置，其中所述閘電極包括交替的第一部分和第二部分，所述第一部分具有第一長度，並且所述第二部分具有不同於所述第一長度的第二長度。
  5. 如請求項4所述的半導體裝置，其中所述第一部分設置在主動區上方，並且所述第二部分設置在所述隔離層上方。
  6. 如請求項4所述的半導體裝置，其中所述第一長度實質上大於所述第二長度。
  7. 如請求項4所述的半導體裝置，其中所述第二長度實質上大於所述第一長度。
  8. 如請求項4所述的半導體裝置，其中所述第一部分和所述第二部分包括不同的材料。
  9. 如請求項1所述的半導體裝置，其中所述閘電極包括交替的第一部分和第二部分，所述第一部分具有第一厚度，並且所述第二部分具有不同於所述第一厚度的第二厚度。
  10. 一種半導體裝置，包括： 源極/汲極區； 通道區，電性連接到所述源極/汲極區； 鐵電層，設置在所述通道區上方或下方； 閘電極，其中所述鐵電層設置在所述閘電極和所述通道區之間； 介電層，與所述閘電極接觸； 導電層，與所述介電層接觸； 第一導電接點，設置在所述導電層的第一端；以及 第二導電接點，設置在與所述導電層的所述第一端相對的第二端，其中所述第一導電接點和所述第二導電接點被配置為允許電流從所述第一導電接點通過所述導電層流到所述第二導電接點。
  11. 如請求項10所述的半導體裝置，其中所述導電層包括Ti、TiAl、TiN或Pt。
  12. 如請求項10所述的半導體裝置，更包括設置在所述通道區和所述鐵電層之間的界面層。
  13. 如請求項12所述的半導體裝置，其中所述界面層設置在所述通道區上，所述鐵電層設置在所述界面層上，並且所述閘電極設置在所述鐵電層上。
  14. 如請求項13所述的半導體裝置，其中所述導電層覆蓋所述閘電極的三個側面。
  15. 如請求項13所述的半導體裝置，其中所述導電層和所述介電層具有不同的長度。
  16. 如請求項10所述的半導體裝置，其中所述介電層設置在所述導電層上，所述閘電極設置在所述介電層上，並且所述鐵電層設置在所述閘電極上。
  17. 一種互連結構，包括： 第一列的第一多個裝置，其中所述第一多個裝置中的每個裝置包括： 第一源極/汲極區； 第一鐵電層；以及 第一閘電極； 第二列的第二多個裝置，其中所述第二多個裝置中的每個裝置包括： 第二源極/汲極區； 第二鐵電層；以及 第二閘電極；以及 導電層，被配置為增加所述第一鐵電層和所述第二鐵電層的溫度。
  18. 如請求項17所述的互連結構，其中所述導電層設置在所述第一列和所述第二列之間。
  19. 如請求項18所述的互連結構，其中所述導電層設置在所述第一閘電極和所述第二閘電極下方，其中所述導電層實質上垂直於所述第一閘電極和所述第二閘電極。
  20. 如請求項17所述的互連結構，其中所述第一多個裝置和所述第二多個裝置是鐵電場效電晶體。
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