CN115566002A - 内连线结构 - Google Patents

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蔡承孝
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Abstract

一种内连线结构，包括第一导电特征、具有第一顶面且设置在第一导电特征上的第一衬垫、邻近第一导电特征设置的第二导电特征以及设置在第二导电特征的至少一部分上的第二衬垫。第二衬垫具有第二顶面，且第一衬垫和第二衬垫各自包括二维材料。此内连线结构还包括设置在第一导电特征和第二导电特征之间的第一介电材料和设置在第一介电材料上的介电层。介电层具有第三顶面，且第一顶面、第二顶面和第三顶面是共平面的。

Description

内连线结构
技术领域
本公开实施例涉及一种内连线结构，尤其涉及一种形成包括二维材料的衬垫的内连线结构。
背景技术
随着半导体产业引入具有更高性能和更多功能的新一代集成电路(integratedcircuit；IC)，形成集成电路的元件的密度增加，而元件之间的尺寸和间距缩小。在过去，这种缩小仅受限于光刻定义结构的能力，具有较小尺寸的装置几何形状产生了新的限制因素。随着半导体装置尺寸的减小，需要具有降低电容耦合的改良半导体装置。
发明内容
本公开实施例提供一种内连线结构，包括：第一导电特征、具有第一顶面且设置在第一导电特征上的第一衬垫、邻近第一导电特征设置的第二导电特征以及设置在第二导电特征的至少一部分上的第二衬垫。第二衬垫具有第二顶面，且第一衬垫和第二衬垫各自包括二维材料。此内连线结构还包括设置在第一导电特征和第二导电特征之间的第一介电材料和设置在第一介电材料上的介电层。介电层具有第三顶面，且第一顶面、第二顶面和第三顶面是共平面的。
本公开实施例提供一种内连线结构，包括：第一导电特征、具有设置在第一导电特征上的第一顶面的第一衬垫、邻近第一导电特征设置的第二导电特征、具有第二顶面且设置在第二导电特征至少一部分上的第二衬垫、设置在第一导电特征和第二导电特征之间的第一介电材料、设置在第一介电材料上的第一介电层以及设置在第一介电层上的第二介电层。第二介电层具有第三顶面，且第一顶面、第二顶面和第三顶面大致共平面。此内连线结构还包括设置在第一衬垫、第二衬垫和第二介电层上方的第二介电材料。此内连线结构亦包括设置在第二介电材料中的第三导电特征，且第三导电特征与第二导电特征的至少一部分接触。
本公开实施例提供一种内连线结构的制造方法，包括：在一层上方形成导电层，在导电层中形成一或多个开口以形成一或多个导电特征并暴露此层的多个部分，在一或多个导电特征中的每一者上形成衬垫，选择性地在开口中形成第一介电材料，以及在每个第一介电材料上方选择性地形成第一介电层。第一介电层的顶面与衬垫的顶面共平面。
附图说明
根据以下的详细说明并配合所附附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种特征未必按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。
图1是根据一些实施例的制造半导体装置结构的阶段的截面侧视图。
图2是根据一些实施例的制造半导体装置结构的阶段的截面侧视图。
图3A至图3H是根据一些实施例的制造内连线结构的各个阶段的截面侧视图。
图4A至图4D是根据替代实施例的制造内连线结构的各个阶段的截面侧视图。
附图标记如下：
100:半导体装置结构
102:基底
104:基底部分
106:源极/漏极外延特征
118:接触蚀刻停止层
120:层间介电层
122:覆盖层
124:硅化物层
126:导电接触
128:间隔件
130:半导体层
132:内部间隔件
134:栅极介电层
136:栅极电极层
140:自对准接触层
200:装置层
300:内连线结构
301:介电层
302:金属间介电层
304,306:导电特征
305:导电层
307:开口
308:衬垫
310:介电材料
312:介电层
314,316:顶面
318:蚀刻停止层
320:介电材料
322:导电特征
324:第一部分
326:第二部分
400:介电结构
402:第一介电层
404:第二介电层
406:顶面
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同特征。在本公开所述的各种范例中可重复使用参考标号及/或字母。这些重复是为了简洁及清楚的目的，本身并不表示所公开的各种实施例及/或配置之间有任何关系。此外，以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征与第二特征是直接接触的实施例，亦可包括有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征可能未直接接触的实施例。此外，本公开可以在各种范例中重复标号及/或字母。这种重复是为了简单和清楚的目的，且其本身并不限定所述的各种实施例及/或配置之间的关系。
此外，在此可使用与空间相关用词。例如“底下”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，以便于描述附图中示出的一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此做同样的解释。
图1示出制造半导体装置结构100的阶段。如图1所示，半导体装置结构100包括基底102，基底102具有从基底102延伸的基底部分104和设置在基底部分104上方的源极/漏极(source/drain；S/D)外延特征106。基底102可以是半导体基底，例如体硅基底。在一些实施例中，基底102可以是元素半导体(例如结晶结构中的硅或锗)、化合物半导体(例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、其他适合的材料或前述的组合。可能的基底102还包括绝缘体上硅(silicon-on-insulator；SOI)基底。绝缘体上硅基底使用氧注入分离(separation by implantation of oxygen；SIMOX)、晶片接合及/或其他适合的方法来制造。基底部分104可以通过使基底102的部分凹陷来形成。因此，基底部分104可以包括与基底102相同的材料。基底102和基底部分104可以包括已经适当地掺杂有杂质的各种区域(例如p型或n型杂质)。掺杂剂例如是用于p型场效晶体管(p-type field effecttransistor；PFET)的硼和用于n型场效晶体管(n-type field effect transistor；NFET)的磷。源极/漏极外延特征106可以包括半导体材料(例如Si或Ge)、三五族(III-V)化合物半导体、二六族(II-VI)化合物半导体或其他适合的半导体材料。范例性源极/漏极外延特征106可包括但不限于Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP或其他类似的材料。源极/漏极外延特征106可以包括p型掺杂剂(例如硼)、n型掺杂剂(例如磷或砷)及/或其他适合的掺杂剂，包括前述的组合。
如图1所示，源极/漏极外延特征106可以通过一或多个半导体层130连接，半导体层130可以是场效晶体管的通道。在一些实施例中，场效晶体管是包括多个半导体层130的纳米结构场效晶体管，且每个半导体层130的至少一部分被栅极电极层136所包围。半导体层130可以是或包括Si、Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或其他适合的材料。在一些实施例中，每个半导体层130由Si制成。栅极电极层136包括一或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaN、TaCN、TaC、TaSiN、金属合金、其他适合的材料及/或前述的组合。在一些实施例中，栅极电极层136包括金属。栅极介电层134可以设置在栅极电极层136和半导体层130之间。栅极介电层134可以包括两层或更多层，例如界面层和高介电常数(high-k)介电层。在一些实施例中，界面层为氧化物层，高介电常数介电层包括氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、氧化铝铪(HfAlO)、氧化铪镧(HfAlO)。HfLaO)、氧化铪锆(HfZrO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化镧(LaO)、氧化铝(AlO)、氧化铝硅(AlSiO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧氮化硅(SiON)、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适合的高介电常数材料。
栅极介电层134和栅极电极层136可以通过内部间隔件132与源极/漏极外延特征106分离。内部间隔件132可以包括介电材料，例如SiON、SiCN、SiOC、SiOCN或SiN。间隔件128可以设置在多个半导体层130上方。间隔件128可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或前述的组合。在一些实施例中，自对准接触(self-aligned contact；SAC)层140形成在间隔件128、栅极介电层134和栅极电极层136上方，如图1所示。自对准接触层140可以包括任何适合的材料，例如SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN、AlO、AlON、ZrO、ZrN或前述的组合。
接触蚀刻停止层(contact etch stop layer；CESL)118和层间介电(interlayerdielectric；ILD)层120设置在源极/漏极外延特征106上方，如图1所示。接触蚀刻停止层118可以包括含氧材料或含氮材料，例如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、其他类似的材料或前述的组合。ILD层120的材料可以包括由四乙氧基硅烷(tetraethylorthosilicate；TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅玻璃(borophosphosilicate；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(boron doped siliconglass；BSG)及/或其他适合的介电材料。覆盖层122可以设置在层间介电层120上，且覆盖层122可以包括例如SiCN的含氮材料。
导电接触126可以设置在层间介电层120中和源极/漏极外延特征106上方，如图1所示。导电接触126可以包括一或多种导电材料，例如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN。硅化物层124可以设置在导电接触126和源极/漏极外延特征106之间。
如图1所示，半导体装置结构100可以包括基底102和设置在基底102上方的装置层200。装置层200可以包括一或多个装置，例如晶体管、二极管、图像感测器、电阻器、电容器、电感器、存储器单元、前述的组合及/或其他适合的装置。在一些实施例中，装置层200包括晶体管，例如上述具有被栅极电极层围绕的多个通道的纳米结构晶体管。术语“纳米结构”在本公开中是用于表示具有纳米级或甚至微米级尺寸且具有细长形状的任何材料部分，无论此部分的截面形状为何。因此，此术语表示具圆形和大致圆形截面的细长材料部分，以及包括例如圆柱形或具大致矩形截面的梁状或条状材料部分。半导体装置结构100的通道可以被栅极电极层围绕。纳米结构晶体管可被称为纳米片晶体管、纳米线晶体管、环绕式栅极(gate-all-around；GAA)晶体管、多桥通道(multi-bridge channel；MBC)晶体管或具有围绕通道的栅极电极层的任何晶体管。在一些实施例中，装置层200包括例如平面场效晶体管、鳍式场效晶体管(FinFET)、互补式场效晶体管(complementary FET；CFET)、叉形片(forksheet)场效晶体管或其他适合装置的装置。
如图2所示，半导体装置结构100还可以包括设置在装置层200和基底102上方的内连线结构300。内连线结构300包括各种导电特征，例如第一多个导电特征304和第二多个导电特征306，以及金属间介电(intermetal dielectric；IMD)层302以分离且隔离各种导电特征304、306。在一些实施例中，第一多个导电特征304是导线，且第二多个导电特征306是导电通孔。内连线结构300包括多层的导电特征304，且导电特征304被配置在每个层中以提供到位于下方的装置层200中的各种装置的电路径。导电特征306提供从装置层200到导电特征304以及导电特征304之间的垂直电路线。举例而言，内连线结构300的最底部的导电特征306可以电性连接到导电接触126(图1)和栅极电极层136(图1)。导电特征304和导电特征306可以由一或多种导电材料制成，例如金属、金属合金、金属氮化物或硅化物。举例而言，导电特征304和导电特征306由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、硅氮化钛、锆、金、银、钴、镍、钨、氮化钨、硅氮化钨、铂、铬、钼、铪、其他适合的导电材料或前述的组合。
金属间介电层302包括一或多种介电材料以向各种导电特征304、306提供隔离的作用。金属间介电层302可以包括嵌入有多层导电特征304、306的多个介电层。金属间介电层302是由介电材料制成，例如SiOx、SiOxCyHz或SiOxCy，其中x、y和z是整数或非整数。在一些实施例中，金属间介电层302包括介电常数值小于氧化硅的介电常数值的低介电常数介电材料。
图3A至图3H是根据一些实施例的制造内连线结构300的各个阶段的截面侧视图。如图3A所示，内连线结构300包括介电层301，其可以是层间介电层或金属间介电层。举例而言，介电层301可以是SiCOH且具有介于约2.5到约3的范围内的介电常数值。在一些实施例中，介电层301可以设置在层间介电层120上方(图1)。介电层301可以包括设置在其中的一或多个导电特征(未图示)。一或多个导电特征可以电性连接到源极/漏极外延特征106(图1)和栅极电极层136(图1)。在一些实施例中，导电特征是图2中所示的导电特征304或导电特征306。介电层301可以包括含氧材料(例如氧化硅或掺氟硅酸盐玻璃(FSG))、含氮材料(例如氮化硅、氮氧化硅(SiON)、SiOCN、SiCN)、低介电常数介电材料(例如介电常数值低于氧化硅的材料)、含碳材料(例如SiC、SiOC)或任何适合的介电材料。介电层301可以通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂、物理气相沉积(PVD)或其他适合的工艺来形成。
如图3A所示，在介电层301上方形成导电层305。在一些实施例中，在介电层301上形成胶层(未图示)且在胶层上形成导电层305。胶层可以包括Si、SiO、SiN、SiCN、SiON、SiOC、一或多种金属氮化物、一或多种金属或可沿形成在介电层301中的导电特征(未图示)提供导电层305与介电层301之间的粘着的其他适合的材料。导电层305可以包括导电材料，例如Cu、Co、Ru、Mo、Cr、W、Mn、Rh、Ir、Ni、Pd、Pt、Ag、Au、Al、Ta、FeCo、FeAl、前述的合金、前述的组合或其他适合的材料。在一些实施例中，导电层305包括一或多种金属。导电层305可以通过任何适合的工艺形成，例如物理气相沉积、化学气相沉积、电镀或原子层沉积。
如图3B所示，在导电层305中形成一或多个开口307。在一些实施例中，可以在形成一或多个开口307之前在导电层305上形成掩模(未图示)。可以将掩模图案化，且图案可以从掩模转移到导电层305以形成一或多个开口307。开口307将导电层305分隔成一或多个部分，例如多个部分。在一些实施例中，导电层305的每个部分是导电特征，例如导线。举例而言，导电层305的每个部分可以是图2中所示的导电特征304。
导电层305中的一或多个开口307可以通过一或多种蚀刻工艺形成，例如干式蚀刻、湿式蚀刻或前述的组合。举例而言，可以进行例如反应离子蚀刻(reaction ionetching；RIE)工艺的干式蚀刻工艺以形成一或多个开口307。反应离子蚀刻工艺可以是离子束蚀刻(ion-beam etching；IBE)，离子束蚀刻功率范围介于约100V至约2000V，光束角范围介于约0度至约70度，且在一或多种气体下进行，例如He、Ne、Ar、Kr或Xe。光束角可以在光束方向和Z方向之间。反应离子蚀刻工艺可以是电感耦合等离子体(inductive coupledplasma；ICP)反应离子蚀刻，其功率范围介于约100W至约2000W，例如约100W至约1500W，偏压范围介于约0V至约500V，例如约0V至约300V，且在一或多种气体下进行，例如CH3COOH、CH3OH、CH3CH2OH、CF4、CHF3、CH2F2、C4F8、C4F6、N2、O2、Ar、Cl2、SiCl4、BCl3或其他适合的有机气体。
在一些实施例中，可以进行湿式蚀刻工艺以形成一或多个开口307。湿式蚀刻可以包括湿式清洁成分和抑制剂成分。湿式清洁成分可包括苯乙腈、4-甲基-3-硝基苯甲腈、4-(溴甲基)苯甲腈、4-(氯甲基)苯甲腈、2-氟-4-(三氟甲基)苯甲腈、4-(三氟甲基)苯甲腈、二甘醇单丁醚、2-(2-丁氧乙氧)乙酸乙酯、二甘醇二甲醚、二甲亚砜、二甲基甲酰胺、聚(乙二醇)双(胺)、(2-甲基丁基)胺、三(2-乙基己)胺、(4-异硫氰酸基苯)(3-甲基苯)胺、聚(乙二醇)甲醚胺、聚(乙二醇)二胺、三乙醇胺盐酸盐、三乙醇胺、三乙醇胺、柳酸三乙醇胺、2-氯乙基乙烯醚、2-[4-(二甲氨基)苯]乙醇、四乙基乙二胺、乙酸铵、氯化铵、硫酸铵、甲酸铵、硝酸铵、碳酸铵、氟化铵、过硫酸铵、氨磺酸铵、磷酸铵、1-乙酰基胍、任何适合的酸或其他适合的湿式清洁成分。抑制剂成分可以包括1-氯苯并三唑、5-氯苯并三唑、5-甲基-1氢-苯并三唑、1-甲基-1氢-1,2,3-苯并三唑-5-甲醛、1-甲基-1氢-1,2,3-苯并三唑-5-胺、1-甲咪唑、2-巯基-1-甲咪唑、1-甲咪唑-2-磺酰氯、5-氯-1-甲咪唑、5-碘-1-甲咪唑、噻唑、1-甲咪唑氯化物、2,5-二溴-1-甲基-1氢-咪唑、1氢-苯并三唑-4-磺酸、苯并三唑(benzotriazole；BTA)、类似于苯并三唑的材料或其他适合的抑制剂成分。
如图3C所示，衬垫308选择性地形成在导电层305的每个部分上。衬垫308可以包括二维(two-dimensional；2D)材料。本公开中使用的术语“二维材料”是指单层材料或单层型材料，其为具有层内共价键和层间凡德瓦键的原子级薄结晶固体。二维材料的范例可以包括石墨烯、六方氮化硼(h-BN)或过渡金属二硫属化物(MX2)，其中M是过渡金属元素，X是硫属化物元素。一些范例性MX2材料可以包括但不限于Hf、Te2、WS2、MoS2、WSe2、MoSe2或前述的任何组合。由于二维材料的特性，衬垫308的二维材料可以用作阻挡层和电路热扩散层。
衬垫308可以选择性地形成在导电层305的每个部分上。举例而言，衬垫308的形成是金属催化工艺。因此，衬垫308形成在导电层305的每个部分的金属表面上，而非形成在介电层301的介电表面上。衬垫308可以通过任何适合的工艺例如化学气相沉积形成。在一些实施例中，衬垫308具有介于约30埃到约50埃的范围内的厚度。如果衬垫308的厚度小于约30埃，衬垫308可能不足以阻止随后形成的介电材料310(图3D)和介电层312(图3E)形成在导电层305上及/或作为电路热扩散层。另一方面，如果衬垫308的厚度大于约50埃，则制造成本可能会增加而不具显著的优势。
如图3D所示，介电材料310形成在每个开口307中的介电层301上方。介电材料310可以包括与介电层301相同的材料。介电材料310可以由任何适合的工艺形成。在一些实施例中，介电材料310以由下而上的方式通过热浸形成。举例而言，一或多种前驱物(例如含硅前驱物和含氧前驱物)可以在介电层301的介电表面上反应以形成介电材料310。由二维材料制成的衬垫308不为前驱物提供反应位点以形成介电材料310。如此一来，介电材料310基本上不会形成在衬垫308上。由于介电层301是由下而上形成，介电材料310可以与形成在导电层305的部分的垂直表面上的部分衬垫308接触。介电材料310未形成在形成于导电层305的部分的水平表面上的衬垫308的部分上。
沿Z方向的介电材料310的厚度可以比导电层305和衬垫308的组合厚度小约30埃至约50埃。通过以由下而上的方式形成介电材料310，可改善介电材料310的厚度控制。此外，由于介电材料310是由下而上形成，可以减少工艺的数量，例如接在平面化工艺之后的回蚀刻工艺。
如图3E所示，介电层312选择性地形成在开口307(图3C)中的介电材料310上。在一些实施例中，介电层312通过热原子层沉积工艺在约150摄氏度至约350摄氏度的温度下形成在介电材料310上而非衬垫308上。衬垫308的二维材料防止介电层312的前驱物吸附在衬垫308上。每个介电层312可以形成在导电层305的相邻部分之间。介电层312可以包括基于硅的材料，例如SixOy、SiOyNx、SixOyCz、金属氧化物(例如AlOx)或金属氮化物(例如AlNx、HfNx)，其中x、y和z可以是整数或非整数。介电层312的材料可以不同于随后形成的蚀刻停止层318(图3F)，因此介电层312的蚀刻率在蚀刻工艺期间可以大幅慢于蚀刻停止层318的蚀刻率。在一些实施例中，介电层312的介电常数值大于介电材料310的介电常数值。
介电层312可以具有介于约5埃到约100埃的范围内的厚度。在一些实施例中，介电层312的厚度范围介于约30埃到约50埃，且介电层312的顶面314可以与形成在导电层305的部分的水平面上的衬垫308的部分的顶面316大致上共平面，如图3E所示。介电层312防止随后形成的导电特征322(图3H)由于覆盖移位而进入导电层305的相邻部分之间。因此，如果介电层312的厚度小于约30埃，则介电层312可能不足以防止导电特征322(图3H)进入导电层305的相邻部分之间。另一方面，如果介电层312的厚度大于约50埃，制造成本可能会增加而不具有显著优势。此外，介电层312的顶面314和衬垫308的顶面316共平面可提高产品的良率百分比。
如图3F所示，蚀刻停止层318分别形成在共平面的介电层312的顶面314和衬垫308的顶面316上。蚀刻停止层318可由与介电层312相比具有不同蚀刻选择性的材料制成。在一些实施例中，蚀刻停止层318由包括金属的材料制成，例如金属氧化物。举例而言，蚀刻停止层318是金属氧化物，且可以包括Al、Hf、Zr、Y或其他适合的金属。在一些实施例中，蚀刻停止层318由氧化铝或氧化锆制成。蚀刻停止层318可以通过任何适合的工艺形成，例如化学气相沉积、原子层沉积、物理气相沉积、等离子体增加原子层沉积(plasma enhancedatomic layer deposition；PEALD)或等离子体增强化学气相沉积(plasma enhancedchemical vapor deposition；PECVD)。蚀刻停止层318可以具有介于约5埃到约50埃的范围内的厚度。
如图3G所示，介电材料320可以形成在蚀刻停止层318上。介电材料320可以包括与介电材料310相同的材料。在一些实施例中，介电材料320包括低介电常数介电材料，例如SiCxOyHz，其中x、y和z为整数或非整数。介电材料320可以通过任何适合的工艺形成，例如化学气相沉积、原子层沉积、物理气相沉积、等离子体增加原子层沉积或等离子体增强化学气相沉积，且可以具有介于约200埃到约500埃的范围内的厚度。在一些实施例中，介电材料320是通过原子层沉积形成，且蚀刻停止层318可以通过原子层沉积增加介电材料320的沉积速率。
如图3H所示，一或多个导电特征322形成在介电材料320中。导电特征322可以包括可以形成在每个导电特征322和介电材料320之间的阻挡层(未图示)。导电特征322可以包括设置在介电材料320中的第一开口中的第一部分324和设置在位于第一开口上方的第二开口中的第二部分326。第一开口和第二开口可以是双镶嵌工艺的结果。举例而言，可以首先通过图案化设置在介电材料320上的硬掩模(未图示)且将图案转移到介电材料320的一部分来形成第二开口。然后通过覆盖第二个开口的底部的一部分来形成第一开口。因此，第一开口的尺寸小于第二开口的尺寸。在一些实施例中，第一开口在第二开口之前形成。在一些实施例中，第一开口是通孔且第二开口是沟槽。介电材料320中的第一开口和第二开口可以通过任何适合的工艺形成，例如一或多个蚀刻工艺。在一些实施例中，一或多个蚀刻工艺包括干式蚀刻工艺和湿式蚀刻工艺。蚀刻工艺亦移除蚀刻停止层318的一部分。在一些实施例中，由于覆盖偏移，第一开口与导电层305的一部分略微未对准，且暴露出衬垫308的一部分和介电层312的一部分。在一些实施例中，衬垫308的暴露部分可以通过等离子体处理移除，且暴露出导电层305的一部分。
如图3H所示，导电特征322的第一部分324形成在介电层312的一部分上。如果介电层312不存在，则移除蚀刻停止层318的一部分的蚀刻工艺亦可以移除设置在导电层305的相邻部分之间的介电材料310的一部分。如此一来，后续形成的导电特征可能形成在导电层305的相邻部分之间的介电材料310中，这可能导致线对线的漏电。线对线漏电可能会导致可靠性问题，例如较差的击穿电压或与取决于时间的介电击穿。如此一来，电容耦合也可能增加。由于介电层312设置在介电材料310上，用于移除蚀刻停止层318的部分的蚀刻工艺基本上不会影响介电层312，因介电层312与蚀刻停止层318相比的蚀刻选择性显著不同。因此，利用介电层312，当存在覆盖偏移问题时，线对线漏电的风险降低，且电容耦合会降低。如第3H图所示，形成在蚀刻停止层318中的导电特征322设置在介电层312上方而非在导电层305的相邻部分之间。
图4A至图4D是根据替代实施例的制造内连线结构300的各个阶段的截面侧视图。在一些实施例中，在形成介电材料310之后，在位于导电层305的相邻部分之间的暴露介电材料310上形成介电结构400，如图4A所示。介电结构400包括第一介电层402和设置在第一介电层402上的第二介电层404。第一介电层402和第二介电层404可以通过与介电层312相同的工艺形成。与形成上述介电层312类似的是，用于形成第一介电层402和第二介电层404的前驱物不形成在衬垫308上。因此，介电结构400可以选择性地形成在介电材料310上而不会形成在衬垫上308。与第一介电层402相比，第二介电层404对蚀刻停止层318(图4B)可以具有增加的蚀刻选择性，且第一介电层402可以具有比第二介电层404低的介电常数值。举例而言，第一介电层402可以包括具有第一介电常数值的第一介电材料，第一介电常数值大致上等于或大于介电材料310的介电常数值，且第二介电层404可以包括具有大于第一介电常数值的第二介电常数值的第二介电材料。对于用在移除蚀刻停止层318(图4B)的部分的蚀刻剂，第二介电层404具有比第一介电层402的蚀刻速率更慢的蚀刻速率。第一介电层402的较低介电常数值有助于减少寄生电容。在一些实施例中，第一介电层402包括金属氧化物或氧化硅，而第二介电层404包括不同的金属氧化物或金属氮化物。如图4A所示，第二介电层404的顶面406可以与衬垫308的顶面316大致上共平面。
介电结构400沿Z方向的总厚度范围可以介于约30埃到约50埃。第二介电层404的厚度可为介电结构400的总厚度的约15％至约85％。第二介电层404可在蚀刻工艺中具有与第一介电层402相比较高的介电常数值和较慢的蚀刻速率以移除蚀刻停止层318(图4B)的一部分。因此，如果第二介电层404的厚度小于介电结构400的总厚度的约15％，则第二介电层404可能在移除蚀刻停止层318(图4B)的一部分期间被移除，且可能在导电层305的相邻部分之间形成导电特征322(图4D)。另一方面，如果第二介电层404的厚度大于介电结构400的总厚度的约85％，导电层305的相邻部分之间的介电材料的总介电常数值可能会不必要地增加。
如图4B所示，蚀刻停止层318可以形成在平坦表面上。如上所述，平坦表面会提高产品良率。如图4C所示，介电材料320可以形成在蚀刻停止层318上。如图4D所示，导电特征322可以形成在介电材料320中。在一些实施例中，一或多个导电特征322可能不与导电层305的相应部分大致对齐，如图4D所示。举例而言，作为覆盖偏移的结果，暴露部分导电层305的开口也可能暴露部分介电结构400。因为在形成开口的蚀刻工艺中第二介电层404具有比蚀刻停止层318的蚀刻速率显著更慢的蚀刻速率，所以第二介电层404可基本上不受用于移除蚀刻停止层318的一部分的蚀刻剂的影响。因此，形成在开口中的导电特征322不会进入导电层305的相邻部分之间。
本公开的各种实施例提供形成在导电层305的部分上的衬垫308，因此介电层312或第一介电层402、第二介电层404选择性地形成在介电材料310上。介电层312或第一介电层402、第二介电层404具有与蚀刻停止层318相比更高的蚀刻选择性，因此当蚀刻停止层318的一部分被移除时，介电层312或第一介电层402、第二介电层404基本上不受影响。一些实施例可以实现优势。举例而言，衬垫308使介电层312或第一介电层402、第二介电层404选择性地形成，这减少了工艺的数量(即因选择性沉积而可以省略平坦化工艺及/或回蚀刻工艺)。此外，介电层312或第一介电层402、第二介电层404防止在导电层305的相邻部分之间形成导电特征322，进而在发生覆盖偏移时导致减少的线对线漏电和降低的电容耦合。
一实施例是内连线结构。此内连线结构包括第一导电特征、具有第一顶面且设置在第一导电特征上的第一衬垫、邻近第一导电特征设置的第二导电特征以及设置在第二导电特征的至少一部分上的第二衬垫。第二衬垫具有第二顶面，且第一衬垫和第二衬垫各自包括二维材料。此内连线结构还包括设置在第一导电特征和第二导电特征之间的第一介电材料和设置在第一介电材料上的介电层。介电层具有第三顶面，且第一顶面、第二顶面和第三顶面大致共平面。
在一些实施例中，此内连线结构还包括设置在第一顶面上以及第二顶面和第三顶面中的每一者的至少一部分上的蚀刻停止层。
在一些实施例中，此内连线结构还包括设置在蚀刻停止层上的第二介电材料。
在一些实施例中，此内连线结构还包括设置在第二介电材料中的第三导电特征，其中第三导电特征与第二导电特征接触。
在一些实施例中，第三导电特征与介电层接触。
在一些实施例中，第一介电材料具有第一介电常数值，且介电层具有显著大于第一介电常数值的第二介电常数值。
在一些实施例中，第一介电材料与第一衬垫和第二衬垫接触。
在一些实施例中，介电层的厚度范围介于约30埃至约50埃。
另一实施例是内连线结构。此内连线结构包括第一导电特征、具有第一顶面且设置在第一导电特征上的第一衬垫、邻近第一导电特征设置的第二导电特征、具有第二顶面且设置在第二导电特征至少一部分上的第二衬垫、设置在第一导电特征和第二导电特征之间的第一介电材料、设置在第一介电材料上的第一介电层以及设置在第一介电层上的第二介电层。第二介电层具有第三顶面，且第一顶面、第二顶面和第三顶面大致共平面。此内连线结构还包括设置在第一衬垫、第二衬垫和第二介电层上方的第二介电材料。此内连线结构亦包括设置在第二介电材料中的第三导电特征，且第三导电特征与第二导电特征的至少一部分接触。
在一些实施例中，此内连线结构还包括设置在第一顶面、第二顶面和第三顶面上的蚀刻停止层，且第二介电材料设置在蚀刻停止层上。
在一些实施例中，蚀刻停止层由不同于第二介电层的材料制成。
在一些实施例中，第三导电特征与第二介电层接触。
在一些实施例中，第一介电层和第二介电层的总厚度范围介于约30埃至约50埃。
在一些实施例中，第一介电层和第二介电层共同具有第一厚度，第二介电层具有第二厚度，且第二厚度为第一厚度的约15％至约85％。
另一实施例是一种内连线结构的制造方法。此方法包括在一薄层上方形成导电层，在导电层中形成一或多个开口以形成一或多个导电特征并暴露此薄层的多个部分，在一或多个导电特征中的每一者上形成衬垫，选择性地在开口中形成第一介电材料，以及在每个第一介电材料上方选择性地形成第一介电层。第一介电层的顶面与衬垫的顶面大致共平面。
在一些实施例中，此方法还包括在第一介电层和衬垫的顶面上形成蚀刻停止层。
在一些实施例中，此方法还包括在蚀刻停止层上形成第二介电材料。
在一些实施例中，此方法还包括移除第二介电材料的一部分、蚀刻停止层的一部分和衬垫的一部分以暴露一或多个导电特征的其中一者的至少一部分。
在一些实施例中，此方法还包括在第二介电材料中形成导电特征，其中此导电特征与一或多个导电特征的上述其中一者的暴露部分接触。
在一些实施例中，此方法还包括在每个第一介电材料上形成第二介电层，其中第一介电层形成在第二介电层上。
以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的精神与范围。在不背离随附权利要求的精神与范围的前提下，可对本公开实施例进行各种改变、置换及变动。

Claims (1)

1.一种内连线结构，包括：
一第一导电特征；
一第一衬垫，设置在该第一导电特征上，其中该第一衬垫具有一第一顶面；
一第二导电特征，设置在该第一导电特征附近；
一第二衬垫，设置在该第二导电特征的至少一部分上，其中该第二衬垫具有一第二顶面，且该第一衬垫和该第二衬垫各自包括一二维材料；
一第一介电材料，设置在该第一导电特征和该第二导电特征之间；以及
一介电层，设置在该第一介电材料上，其中该介电层具有一第三顶面，且该第一顶面、该第二顶面和该第三顶面共平面。
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