TW202127629A - 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法 - Google Patents

用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法 Download PDF

Info

Publication number
TW202127629A
TW202127629A TW109117182A TW109117182A TW202127629A TW 202127629 A TW202127629 A TW 202127629A TW 109117182 A TW109117182 A TW 109117182A TW 109117182 A TW109117182 A TW 109117182A TW 202127629 A TW202127629 A TW 202127629A
Authority
TW
Taiwan
Prior art keywords
fet
mfm
integrated circuit
layer
metal
Prior art date
Application number
TW109117182A
Other languages
English (en)
Other versions
TWI737308B (zh
Inventor
江宏禮
張智勝
陳自強
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202127629A publication Critical patent/TW202127629A/zh
Application granted granted Critical
Publication of TWI737308B publication Critical patent/TWI737308B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Abstract

本發明實施例提供一種MFMIS-FET，包含具有三維結構的MOSFET，三維結構允許MOSFET具有大於MFM或MOSFET的佔據面積的有效面積。在一些實施例中，MOSFET的閘極電極與MFM的底部電極是結合的。在一些實施例中，MOSFET的閘極電極與MFM的底部電極具有相等面積。在一些實施例中，MFM與MOSFET具有幾乎相等的佔據面積。在一些實施例中，MOSFET的有效面積比MFM的有效面積大得多。此等結構以將減小汲極電流的方式在不減小MFM結構的面積的情況下減小MFM結構與MOSFET之間的電容比。

Description

用於電容匹配的3D結構的FeFET
許多現代電子元件均包含非揮發性記憶體。非揮發性記憶體為能夠在沒有電力的情況下儲存資料的電性記憶體。新一代非揮發性記憶體的有前景的候選項為鐵電隨機存取記憶體（ferroelectric random-access memory；FeRAM）。FeRAM具有相對簡單的結構且與互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）邏輯製造製程相容。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等具體實例僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可能不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......之上」、「上部」以及類似者的空間相對術語來描述如圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據本揭露內容的積體電路（IC）元件包含鐵電隨機存取記憶體（FeRAM）。FeRAM具有金屬/鐵電層/金屬（metal/ferroelectric layer/metal；MFM）結構，其中鐵電層配置於提供頂部電極及底部電極的兩個金屬層之間。FeRAM經由在偏振狀態之間切換的可逆製程來儲存資料。偏振狀態可使用電場來更改，所述電場改變藉由鐵電層的晶體結構來維持的偏振。舉例而言，施加於鐵電層的負偏壓可誘使原子偏移成第一定向，所述第一定向具有指示第一資料值（例如，邏輯「1」）的第一電阻，而施加於鐵電層的正偏壓可誘使原子偏移成第二定向，所述第二定向具有指示第二資料值（例如，邏輯「0」）的第二電阻。
一種類型的FeRAM具有與電容器連接的電晶體，例如具有1T1C胞結構的FeRAM，其中MFM耦接至金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor；MOSFET或FET）的汲極。另一種類型的FeRAM為金屬鐵電體絕緣層半導體場效電晶體（metal-ferroelectric-insulator- semiconductor field-effect transistor；MFIS-FET或FeFET），其基本上為具有位於氧化物與閘極之間的鐵電層的金屬閘極FET。第三種類型的FeRAM為金屬鐵電體金屬絕緣層半導體場效電晶體（metal-ferroelectric-metal-insulator-semiconductor field-effect transistor；MFMIS-FET），其中MFM結構的底部電極耦接至FET的閘極。FET閘極及MFM結構的底部電極充當單一浮動閘極。MFMIS-FET具有優點，諸如非破壞性讀取、低寫入電壓以及高耐久性。
已確定，在設計MFMIS-FET時，期望使MFM結構的電容比FET的電容小得多。在固定FET結構的電容時減小MFM結構的電容會減小FET絕緣層兩端的電場，同時增大鐵電層兩端的電場。減小FET絕緣層兩端的電場減少可不利地影響耐久性的電荷捕獲。增大鐵電層兩端的電場會減小寫入電壓。
可藉由減小MFM結構的面積來使MFM結構的電容相對於FET的電容減小。減小MFM結構的面積的副作用為減小了MFMIS-FET的總電容。總電容的減小使汲極電流減小，此可限制元件效能。
根據本教示內容的一些態樣，藉由實施具有三維結構的FET解決了減小MFMIS-FET中的MFM結構與FET之間的電容比的問題，所述三維結構允許FET具有大於FET的佔據面積的有效面積。根據本教示內容，MFM結構可具有與FET結構的佔據面積幾乎相等的有效面積，由此，FET的有效面積與FET的佔據面積之間的比與FET的有效面積與MFM結構的有效面積之間的比大致相同。增大此比減少電荷捕獲且減小寫入電壓。在此等教示內容中的一些中，面積比為4比1或大於4比1，此可足以提供令人滿意的耐久性。在此等教示內容中的一些中，面積比為7比1或大於7比1，此提供良好耐久性。在此等教示內容中的一些中，面積比為10比1或大於10比1，此提供幾乎最佳的效能。在此等教示內容中的一些中，MFM結構的有效面積為FET的佔據面積的至少2/3。
在此等教示內容中的一些中，MFMIS-FET的FET包含多個FET結構，所述多個FET結構各自具有與其他FET結構的通道區不相交的通道區。在此等教示內容中的一些中，藉由一或多個FinFET結構來實施MFMIS-FET的FET。在此等教示內容中的一些中，藉由多個FinFET結構來實施MFMIS-FET的FET。在此等教示內容中的一些中，藉由諸如奈米線或六FET（HexaFET）的環繞式閘極（gate all-around）結構來實施MFMIS-FET的FET。在此等教示內容中的一些中，MFMIS-FET形成於第一金屬化層下方。
在此等教示內容中的一些中，FET的閘極電極提供MFM結構的底部電極。在此等教示內容中的一些中，單一側壁間隔件包圍MFM結構及FET兩者。在此等教示內容中的一些中，側壁間隔件延伸至MFM結構的頂部或MFM結構的頂部之上。此等結構可由一製程產生，其中在替換閘極製程期間形成的側壁間隔件有助於定義及判定MFM結構的大小。
圖1示出根據本教示內容的一些態樣的包含MFMIS-FET 125的IC元件100的一部分。圖2提供包含MFMIS-FET 125的IC元件100的另一部分的透視圖。MFMIS-FET 125包含MFM 127及FET 143。FET 143包含環繞三個半導體鰭片151而形成的三個FET結構145。每一FET結構145包含相異鰭片151內的相異通道區153且共用共閘極167。每一通道區153藉由絕緣層169與共閘極167分隔開。共閘極167亦提供用於MFM 127的底部電極。MFM 127亦包含頂部電極133及頂部電極133與共閘極167之間的鐵電層135。共閘極167為浮動閘極、為導電結構，且可包含不同組成物的多個層。
MFMIS-FET 125形成於基底175上方。基底175可為例如塊狀基底（例如，塊狀矽基底）、絕緣層上矽（silicon-on-insulator；SOI）基底或任何其他合適的基底。淺溝渠隔離（Shallow trench isolation；STI）區173或相似結構可形成於基底175中以定義通道區153的高度。較寬STI區173可提供相鄰MFMIS-FET 125之間的隔離。鰭片151可自基底175的半導體蝕刻而形成且可為生長於基底175上的一或多個其他半導體。
金屬內連線結構191形成於MFMIS-FET 125上方。金屬內連線結構191為後段製程（back-end-of-line；BEOL）處理的產物，且包含蝕刻終止層131、蝕刻終止層109、具有金屬特徵103的金屬內連線層101、金屬內連線層111、金屬內連線層121以及連接相鄰金屬內連線層101、金屬內連線層111、金屬內連線層121中的金屬特徵103的通孔107。儘管僅繪示三個金屬內連線層101、金屬內連線層111、金屬內連線層121，但金屬內連線結構191可具有任何數目個金屬內連線層且通常包含大於三個金屬內連線層。金屬特徵103及通孔107可為例如銅（Cu）、鎢（W）、釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、鋯（Zi）、鈦（Ti）、鉭（Ta）、鋁（Al）、導電碳化物、氧化物、此等金屬的合金或類似者。金屬特徵103及通孔107可藉由層間介電質105的矩陣包圍。蝕刻終止層109、蝕刻終止層131可包含氮化矽（SiN）、碳化矽（SiC）、碳氮化矽（SiCN）、碳氧化矽（SIOC）、碳氮氧化矽（SiOCN）、其組合或類似者的一或多個層。
層間介電層105可為一或多個低k介電質或極低k介電質。低k介電質為具有比SiO2 更小的介電常數的材料。SiO2 具有約3.9的介電常數。低k介電質的實例包含有機矽酸鹽玻璃（organosilicate glass；OSG），諸如摻碳二氧化矽、摻氟二氧化矽（另外稱為氟化矽石玻璃（fluorinated silica glass；FSG））、有機聚合物低k介電質，以及多孔矽酸鹽玻璃。極低k介電質為具有約2.1或小於2.1的介電常數的材料。極低k介電材料通常為形成為多孔結構的低k介電材料。多孔性減小有效介電常數。
MFMIS-FET 125被側壁間隔件165包圍。在一些實施例中，側壁間隔件165毗鄰FET 143及MFM 127兩者的側壁。在一些實施例中，側壁間隔件165上升至MFM 127（的頂部）的高度或更高。在一些實施例中，鐵電層135上升至頂部電極133的高度。在一些實施例中，鐵電層135上升至相鄰側壁間隔件165的高度，且可藉由絕緣層169的延伸部與側壁間隔件165分隔開。此等結構與MFM 127在由用於形成FET 143的替換閘極製程中的虛設閘極定義的空間內的形成相關。相鄰側壁間隔件165可藉由諸如接觸蝕刻終止層（contact etch stop layer；CESL）163及層間介電層（interlevel dielectric layer；ILD0）161的一或多個介電層分隔開。在一些實施例中，ILD0 161為低k介電質或極低k介電質。
MFMIS-FET 125可具有寬度123、長度201以及寬度123及長度201的乘積的佔據面積。佔據面積為由元件佔據的基底175上方的二維面積。FET 143及MFM 127各自具有與MFMIS-FET 125大致相同的佔據面積，但可能由於側壁間隔件165的側壁的斜率而發生一些偏差。在一些實施例中，寬度123在5奈米至100奈米範圍內。在一些實施例中，寬度123在10奈米至60奈米範圍內。在一些實施例中，長度201在5奈米至30奈米範圍內。在一些實施例中，長度201在10奈米至20奈米範圍內。
MFM 127具有與電容相關的與其佔據面積幾乎相同的有效面積。可根據公式來判定與電容相關的有效面積：
Figure 02_image001
其中A 為有效面積，C 為電容，d為介電質（在MFM 127的情況下為鐵電層135且在FET 143的情況下為絕緣層169）的厚度，且ε0為介電質的介電常數或有效介電常數（若介電質為多層複合物）。MFM 127的有效面積大致為頂部電極133的長度203乘以頂部電極133的寬度139。長度203大致為長度201減去鐵電層135的兩倍厚度。寬度139大致為寬度123減去鐵電層135的兩倍厚度。
FET 143具有與電容相關的大於其佔據面積或大於MFM 127的有效面積的有效面積。FET 143具有與FET 143的長度203幾乎相等的長度201，但FET 143的每單位長度的有效面積比MFM 127的每單位長度的有效面積大得多，這是由於所述FET 143的每單位長度的有效面積包含來自鰭片151中的每一者的側面及頂部的比重（contribution）。MFM 127的每單位長度的有效面積僅與寬度139成比例。因此，FET 143的有效面積AFET 與MFM 127的有效面積AMFM 的比R 大致為：
Figure 02_image003
其中NF 為鰭片151的數目，WF 為鰭片寬度147，HF 為鰭片高度149，且WM 為MFM 127的寬度139。舉例而言，若鰭片寬度147為5奈米，鰭片高度149為50奈米，寬度139為45奈米，且存在三個鰭片151，則面積比為7比1。在一些實施例中，鰭片寬度147在1奈米至20奈米範圍內。在一些實施例中，鰭片寬度147在2奈米至10奈米範圍內。在一些實施例中，鰭片高度149在10奈米至150奈米範圍內。在一些實施例中，鰭片高度149在20奈米至100奈米範圍內。此等參數可改變以提供所需面積比。
根據本教示內容，MFM 127的有效面積相對較大。其有效面積與FET 143的佔據面積幾乎相等，所述FET 143的佔據面積與整個MFMIS-FET 325的佔據面積基本上相同。保持MFM 127的有效面積相對較大防止汲極電流限制元件效能。儘管MFM 127的有效面積相對較大，但其比FET 143的有效面積小得多。藉由諸如鰭片、奈米線以及六FET的結構來增大FET 143的有效面積。在一些實施例中，藉由在每一MFMIS-FET 325內使用大量此等結構來進一步增大有效面積。藉由增大具有三維FET結構145的FET 143的有效面積同時維持MFM 127的有效面積來達成FET 143的電容與MFM 127的電容之間的所需比。
圖3示出與IC元件100相似的IC元件300，例外為IC元件300具有不同於MFMIS-FET 125的MFMIS-FET 325，其不同之處在於MFMIS-FET 325具有藉由諸如金屬化層（金屬內連線層111）及金屬化層（金屬內連線層121）的一或多個金屬化層與FET 143分隔開的MFM 327，而非具有形成於FET 143正上方的MFM 127。儘管繪示MFM 327位於第二金屬化層（金屬內連線層111）與第三金屬化層（金屬內連線層101）之間，但MFM 327可位於金屬內連線結構191中的任何一對相鄰金屬化層之間。
MFM 327包含頂部電極335、鐵電層333以及底部電極層365。頂部電極335及鐵電層333可在厚度及組成上類似於MFM 127的頂部電極133及鐵電層135。MFM 327可與第一側壁間隔件317及第二側壁間隔件315側接。相鄰MFM 327藉由介電質313進一步分隔開。第一側壁間隔件317、第二側壁間隔件315以及介電層313可為合適的介電質的一或多個層，所述合適的介電質諸如二氧化矽（SiO2 ）、氮化矽（SiN）、碳化矽（SiC）、碳氮化矽（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN）或類似者。
圖4示出與IC元件100相似的IC元件400，例外為IC元件400包含與MFMIS-FET 125相似的MFMIS-FET 425，例外為所述MFMIS-FET 425使用FET 443來代替FET 143。FET 443包含奈米線FET結構445的陣列，每一奈米線FET結構445包含藉由半導體奈米線451提供的通道區453、包圍奈米線451且使奈米線451與共閘極167分隔開的絕緣層469。奈米線451不相交。
圖5示出與IC元件400相似的IC元件500，例外為IC元件500包含與MFMIS-FET 425相似的MFMIS-FET 525，例外為所述MFMIS-FET 525使用FET 543來代替FET 443。FET 543包含六FET 545的陣列，每一六FET 545包含六邊形半導體結構551，所述六邊形半導體結構551提供藉由絕緣層569包圍的通道區553且共用共閘極167。FET 443及FET 543提供環繞式閘極結構的實例。其亦為給定通道橫截面區域可經分割成許多小且不相交部分的實例。此等屬性均有助於增大面積比R 且可有助於達成所需面積比，諸如10比1或大於10比1的面積比。
圖6至圖47提供示出處於根據本教示內容的製程的各種製造階段的根據本教示內容的積體電路元件的一系列橫截面視圖600至橫截面視圖4700。參看圖2，此等數字中的偶數編號者對應於沿著長度201在中間位置垂直於鰭片151的橫截面210。此等數字中的奇數編號者對應於穿過鰭片151的中間延伸的橫截面220。儘管關於一系列動作來描述圖6至圖47，但應瞭解，所述動作的次序可在一些情況下經更改且此系列動作適用於不同於所示出結構的結構。在一些實施例中，可整個或部分地省略此等動作中的一些。此外，應瞭解，繪示於圖6至圖47中的結構不限於製造方法，而是可獨立作為與所述方法分開的結構。
如藉由圖6的橫截面視圖600及圖7的橫截面視圖700所示出，製程藉由形成光阻罩幕601及使用所述光阻罩幕601來使基底175中的溝渠603圖案化開始。在一些實施例中，溝渠603的深度605在20奈米至300奈米範圍內。在一些實施例中，深度605在40奈米至200奈米範圍內。如藉由圖8及圖9的橫截面視圖800及橫截面視圖900所示出，可剝除光阻罩幕601且可用介電質填充溝渠603以形成STI區173。介電質可為二氧化矽（SiO2 ）或類似者。
如藉由圖10及圖11的橫截面視圖1000及橫截面視圖1100所示出，可進行蝕刻製程以使半導體在STI區173之間凹進以形成溝渠1001。在一些實施例中，溝渠1001的深度1003在10奈米至150奈米範圍內。在一些實施例中，深度1003在20奈米至100奈米範圍內。
如藉由圖12及圖13的橫截面視圖1200及橫截面視圖1300所示出，可使半導體沉積或生長以填充溝渠1001且形成鰭片151。鰭片151可包括一或多個半導體的多個層。適用於鰭片151的半導體可包含Si、SiGe、Ge、InP、InGaAs、InAs、GaSb或類似者中的一或多者。鰭片151可藉由磊晶生長製程形成。更一般而言，鰭片151可藉由任何合適的製程形成，所述製程所包含的步驟不同於藉由圖6至圖13的橫截面視圖600至橫截面視圖1300所示出的步驟。
如藉由圖14及圖15的橫截面視圖1400及橫截面視圖1500所示出，可進行蝕刻製程以使環繞鰭片151的STI區173凹進。如藉由圖16及圖17的橫截面視圖1600及橫截面視圖1700所示出，虛設閘極堆疊1601可接著形成於鰭片151上方。虛設閘極堆疊1601包含介電層1605及虛設閘極層1603。介電層1605可為藉由化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）、原子層沉積（atomic layer deposition；ALD）或類似者來形成的諸如二氧化矽（SiO2 ）或類似者的沉積層。或者，介電層1605可藉由使鰭片151的表面處的薄層氧化來生長。虛設閘極層1603可為藉由化學氣相沉積（CVD）或類似者來形成的多晶矽或類似者。在一些實施例中，鰭片151上方的虛設閘極層1603的厚度1701在10奈米至300奈米範圍內。在一些實施例中，厚度1701在20奈米至100奈米範圍內。
如藉由圖18及圖19的橫截面視圖1800及橫截面視圖1900所示出，光阻罩幕1801可經形成及用於使虛設閘極層1603圖案化以形成虛設閘極1803。可使用任何合適的蝕刻製程（例如乾式蝕刻，諸如電漿蝕刻或類似者）來使虛設閘極層1603圖案化。繪示具有豎直側壁的虛設閘極1803，但所述虛設閘極1803的側壁可具有平緩斜率。在一些實施例中，所述斜率在豎直的20°內。
如圖20及圖21的橫截面視圖2000及橫截面視圖2100所示出，可形成環繞虛設閘極1803的間隔件165。間隔件165藉由以下步驟形成：（在剝除光阻罩幕1801之後）在藉由圖18及圖19的橫截面視圖1800及橫截面視圖1900所示出的結構上方沉積一層間隔件材料，隨後進行僅留下虛設閘極1803的側面上的間隔件材料的非等向性蝕刻製程。可適用於間隔件165的材料包含但不限於氮化矽（SiN）、碳化矽（SiC）、碳氮化矽（SiCN）、碳氧化矽（SIOC）、碳氮氧化矽（SiOCN）以及類似者。合適的製程可為化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或類似者。合適的蝕刻製程可為諸如電漿蝕刻或類似者的乾式蝕刻製程。為了易於示出，繪示具有均一厚度及急劇豎直側壁的間隔件165，但所述間隔件165實際上可略微成楔形且靠近虛設閘極1803的頂部變窄。
如藉由圖22及圖23的橫截面視圖2200及橫截面視圖2300所示出，未由虛設閘極1803覆蓋的鰭片151的區域經摻雜以形成源極/汲極區2301。摻雜中的一些可發生在形成間隔件165之前且摻雜中的一些可發生在形成間隔件165之後。可在摻雜之前移除虛設閘極1803之間或間隔件165之間的區域中的介電層1605。或者或另外，可使用磊晶生長製程來形成及/或擴展源極/汲極區2301。在一些實施例中，磊晶生長使FET 143的相鄰鰭片151上的源極/汲極區2301合併。可在替換虛設閘極1803之前對源極/汲極區2301進行退火製程。
如藉由圖24及圖25的橫截面視圖2400及橫截面視圖2500所示出，可形成CESL 163，隨後使ILD0 161沉積且平坦化，以自虛設閘極1803的頂部移除此等材料。CESL 163可為例如二氧化矽（SiO2 ）、氮化矽（Si3 N4 ）、氮氧化矽（SiON）、碳氧化矽（SiOC）或類似者，且可藉由化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或類似者來沉積。ILD0 161可為低k介電質、極低k介電質或任何其他介電質。ILD0 161可藉由化學氣相沉積（CVD）、物理氣相沉積（PVD）或任何其他合適的製程來形成。平坦化可藉由化學機械拋光（CMP）或任何其他合適的平坦化製程。
如藉由圖26及圖27的橫截面視圖2600及橫截面視圖2700所示出，蝕刻終止層2701可形成於虛設閘極1803之間的ILD0 161上方。形成蝕刻終止層2701可包含蝕刻以使ILD0 161在虛設閘極1803之間凹進、沉積一層蝕刻終止層材料以及平坦化以移除虛設閘極1803上方的蝕刻終止層材料。凹進製程可為乾式蝕刻、濕式蝕刻或類似者。蝕刻終止層材料可為氮化矽（Si3 N4 ）或類似者，且可藉由化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或類似者來沉積。平坦化製程可為CMP或類似者。
如圖28及圖29的橫截面視圖2800及橫截面視圖2900所示出，可接著進行一製程以移除虛設閘極1803。所述製程亦可移除介電層1605。移除製程可為乾式蝕刻、濕式蝕刻、其組合或類似者。
如藉由圖30及圖31的橫截面視圖3000及橫截面視圖3100所示出，可接著形成替換閘極。形成替換閘極包含沉積絕緣層169及共閘極167。絕緣層169可包含多個層。在一些實施例中，彼等層中的至少一者為高k介電質。舉例而言，絕緣層169可包含藉由界面介電層與鰭片151分隔開的高k介電層。界面層可為二氧化矽（SiO2 ）、氮氧化矽（SiON）或類似者。界面層可藉由鰭片151的氧化、藉由沉積或由於高k介電質與鰭片151的半導體之間的相互作用而形成。界面層可為極薄的以最小化界面層對所得閘極的總等效氧化物厚度的比重（contribution）。舉例而言，厚度可在1埃至20埃範圍內。
高k介電質為具有比二氧化矽（SiO2 ）更高的介電常數的介電質。高k介電質的實例包含鉿類材料，諸如氧化鉿（HfO2 ）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鉿氧化鋁（HfO2 -Al2 O3 ）合金以及類似者。高k介電質的額外實例包含但不限於氧化鋯（ZrO2 ）、氧化鉭（Ta2 O5 ）、氧化鋁（Al2 O3 ）、氧化釔（Y2 O3 ）、氧化鑭（La2 O3 ）、氧化鍶鈦（SrTiO3 ）以及類似者。舉例而言，高k介電層可具有在5埃至50埃範圍內的厚度。高k介電層可藉由任何合適的製程形成。可能合適的製程的實例包括但不限於化學氣相沉積（CVD）、原子層沉積（ALD）以及類似者。
共閘極167可包含不同組成物的多個層。可將不同金屬用於基底175的不同區。所述層中的一或多者可為功函數金屬。功函數金屬的實例包含但不限於鈦（Ti）、氮化鈦（TiN）、氮化鉭（TaN）、鉭（Ta）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、氮化鎢（WN）、氮化鉬（MoN）、氮氧化鉬（MoON）以及類似者。額外金屬層可包含但不限於鎢（W）、釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）、鋯（Zi）、鈦（Ti）、鉭（Ta）、鋁（Al）、導電碳化物、氧化物、以及此等金屬的合金以及類似者。金屬層可藉由任何合適的製程或製程的組合來形成。物理氣相沉積（PVD）為典型製程。可能合適的其他金屬層形成製程的實例包含電鍍、無電式鍍覆、ALD以及CVD。用以移除蝕刻終止層2701的高度之上的材料的平坦化（例如藉由CMP）留下藉由圖30及圖31的橫截面視圖3000及橫截面視圖3100所繪示的結構。所述結構包含各自具有三個FET結構145的FET 143。
圖32及圖33的橫截面視圖3200及橫截面視圖3300以及圖34及圖35的橫截面視圖3400及橫截面視圖3500另提供共閘極167的結構的兩個實例，第一實例的特徵在於厚功函數金屬3201且第二實例的特徵在於薄功函數金屬3201。功函數金屬3201可為例如氮化鈦（TiN）或類似者。另一金屬3401可為鎢（W）或類似者。厚功函數金屬3201可完全填充鰭片151之間的空間。薄功函數金屬3201則不會完全填充鰭片151之間的空間。厚功函數金屬3201可完全填充間隔件165之間的空間，或可為一層另一金屬3401留下一些空間。可使用功函數金屬3201的厚度來改變臨限值電壓。
如藉由圖36及圖37的橫截面視圖3600及橫截面視圖3700所示出，可進行一製程以使共閘極167凹進間隔件165的高度下方。所述製程可為濕式蝕刻、乾式蝕刻或類似者。在一些實施例中，深度3701為鰭片151上方的間隔件165的高度的一半或大於一半。在一些實施例中，深度3701在10奈米至150奈米範圍內。在一些實施例中，深度3701在20奈米至50奈米範圍內。
如藉由圖38及圖39的橫截面視圖3800及橫截面視圖3900所示出，鐵電層3803及頂部電極層3801可形成於藉由圖36及圖37的橫截面視圖3600及橫截面視圖3700所示出的結構上方以形成MFM胞堆疊，其中共閘極167提供底部電極層。鐵電層3803的材料在退火之前可為或可不為鐵電體。若其不為鐵電體，則其將在後續處理期間變為鐵電體。鐵電層3803包含電偶極。在一些實施例中，鐵電層3803的厚度在1奈米至15奈米範圍內。在一些實施例中，鐵電層3803的厚度在1奈米至5奈米範圍內。鐵電材料的實例包含氧化鉿（HfO2 ）、氧化鉿矽（HfSiO）、氧化鉿鋯（HfZrO）、氧化鋁（Al2 O3 ）、氧化鈦（TiO2 ）、氧化鑭（LaOx ）、氧化鋇鍶鈦（BaSrTiOx ）（BST）、氧化鉛鋯鈦（PbZrTiOx ）（PZT）或類似者。此等材料（諸如HfO2 、HfSiOx、HfZrOx 、Al2 O3 、TiO2 以及LaOx ）中的一些包含與一些高k介電材料相同的元素，但元素的比或晶體結構可能不同。可使用CVD、PVD、ALD或類似者來形成鐵電材料。
頂部電極層3801包含材料的一或多個層，所述材料諸如鎢（W）、鈦（Ti）、鉭（Ta）、銀（Ag）、鋁（Al）、鎳（Ni）、其導電合金或類似者。亦可對鐵電層3803進行退火步驟。可使用熱退火、微波退火、雷射退火或其他可適用的方法來進行退火。退火溫度可在200℃至600℃範圍內。此退火可比對源極/汲極區2301使用的退火的溫度更低或持續時間更短，對源極/汲極區2301使用的退火通常為在1000℃下至少5秒。更低退火溫度或更短持續時間可藉由將更改臨限值電壓的方式防止絕緣層169中的高k介電質與共閘極167中的金屬相互作用。
如藉由圖40及圖41的橫截面視圖4000及橫截面視圖4100所示出，可進行平坦化製程以定義單獨MFM 127及MFMIS-FET 125。平坦化製程可為CMP或類似者。製程由鐵電層3803形成單獨鐵電層135且由頂部電極層3801形成單獨頂部電極133。蝕刻終止層2701可有助於定義平坦化製程的端點。在一些實施例中，平坦化製程移除蝕刻終止層2701。
如藉由圖42及圖43的橫截面視圖4200及橫截面視圖4300所示出，可進行一製程以使MFM 127凹進間隔件165的高度下方。所述製程可為濕式蝕刻、乾式蝕刻或類似者。如藉由圖44及圖45的橫截面視圖4400及橫截面視圖4500所示出，藉由凹進製程來創造的凹部4301可經填充以產生覆蓋MFMIS-FET 125但不覆蓋ILD0 161的蝕刻終止層131。填充此等凹部4301可包含沉積蝕刻終止層材料，隨後進行平坦化製程以自ILD0 161上方移除蝕刻終止層材料。蝕刻終止層材料可為氮化矽（Si3 N4 ）、氮氧化矽（SiON）或類似者。沉積製程可為CVD、ALD或類似者。平坦化製程可為CMP或類似者。
如藉由圖46及圖47的橫截面視圖4600及橫截面視圖4700所示出，層間介電質105可沉積於藉由圖44及圖45的橫截面視圖4400及橫截面視圖4500所示出的結構上方，且通孔107可穿過層間介電質105形成以與頂部電極133連接。通孔107可藉由以下步驟形成：穿過層間介電質105蝕刻開口、沉積金屬以及平坦化以移除層間介電質105之上的多餘金屬。所得結構亦藉由圖2示出。額外通孔（未繪示）可在此處理階段處形成以與源極/汲極區2301進行接觸。進一步處理（其可包含金屬鑲嵌或雙金屬鑲嵌製程）可產生對應於圖1的IC元件100的結構的結構。
圖48提供根據本教示內容的一些態樣的製程4800的流程圖。製程4800可用以產生根據本教示內容的積體電路元件。儘管製程4800在本文中經示出及描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所示出排序。舉例而言，除本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序發生及/或同時發生。此外，可能並不需要所有所示出動作來實施本文中的描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個獨立動作及/或階段進行。
製程4800開始於動作4801，從而形成STI區173，如藉由圖6及圖8的橫截面視圖600及橫截面視圖800所示出。製程4800繼續動作4803，從而形成鰭片151，如藉由圖10及圖13的橫截面視圖1000至橫截面視圖1300所示出。此可包含在介電質（諸如STI區173的介電質）中形成凹部及在所得凹部內生長半導體。在替代例中，可使用任何其他合適的製程來形成鰭片151。
動作4805為使STI區173凹進或移除環繞鰭片151的其他介電質以暴露鰭片151，如藉由圖14的橫截面視圖1400所繪示。動作4807為在鰭片151上方形成虛設閘極堆疊1601，如藉由圖16及圖17的橫截面視圖1600及橫截面視圖1700所繪示。或者，此可為常規閘極堆疊且可除去與替換閘極製程相關的後續步驟。動作4809為使虛設閘極堆疊1601圖案化以產生虛設閘極1803，如藉由圖18及圖19的橫截面視圖1800及橫截面視圖1900所繪示。
動作4811為形成環繞虛設閘極1803的側壁間隔件165，如藉由圖21的橫截面視圖2100所繪示。動作4813為形成源極/汲極區2301，如藉由圖23的橫截面視圖2300所繪示。形成源極/汲極區2301可包含在形成側壁間隔件165的動作4811之前及/或之後進行摻雜。形成源極/汲極區2301亦可包含半導體的磊晶生長。
動作4815為沉積CESL 163，如藉由圖25的橫截面視圖2500所繪示。動作4817為形成ILD0 161，如亦藉由圖25的橫截面視圖2500所繪示。形成ILD0 161可包含沉積介電質及平坦化以形成與所示出的結構相似的結構。
動作4819為用以使ILD0 161凹進間隔件165的高度下方的蝕刻製程。動作4821為沉積蝕刻終止層2701。動作4823為平坦化以僅留下藉由動作4817來創造的凹部內的蝕刻終止層2701，如藉由圖27的橫截面視圖2700所繪示。
動作4825為移除虛設閘極1803，如藉由圖28及圖29的橫截面視圖2800及橫截面視圖2900所繪示。動作4829及動作4831形成替換高k金屬閘極（high-Kmetal gate；HKMG）閘極堆疊，如藉由圖30及圖31的橫截面視圖3000及橫截面視圖3100所繪示。動作4829為形成絕緣層169，所述絕緣層169可包含界面層（interfacial layer；IL）及高k介電層。動作4831為形成共閘極167，所述共閘極167為FET 143的閘極且將提供MFM 127的底部電極層。亦可將共閘極167描述為浮動閘極且可包含各種材料的多個層，如藉由圖32及圖35的橫截面視圖3200至橫截面視圖3500所示出。
動作4833為用以使共閘極167凹進間隔件165的高度下方的蝕刻製程，如藉由圖36及圖37的橫截面視圖3600及橫截面視圖3700所繪示。藉由此凹進製程來創造的空間（凹部3703）將容納MFM 127的鐵電層135及頂部電極133。
動作4835為沉積鐵電層135及頂部電極133以形成MFM胞堆疊，如圖38及圖39的橫截面視圖3800及橫截面視圖3900中所繪示。動作4839為可用以實現鐵電層135中的鐵電性質的退火製程。動作4841為平坦化以移除凹部3703外部的MFM胞堆疊的部分。平坦化製程自MFM胞堆疊定義MFM 127，如藉由圖40及圖41的橫截面視圖4000及橫截面視圖4100所繪示。平坦化亦完成對單獨MFMIS-FET 125的定義。平坦化亦可移除蝕刻終止層2701。
動作4843為用以使MFM 127凹進間隔件165的高度下方從而形成凹部4301的蝕刻製程，如藉由圖43的橫截面視圖4300所繪示。動作4845為沉積蝕刻終止層131且平坦化，藉以使蝕刻終止層131受限於凹部4301，如藉由圖45的橫截面視圖4500所繪示。
動作4847為沉積一層層間介電質105，可將所述一層層間介電質105視為另一層ILD0 161，如藉由圖46及圖47的橫截面視圖4600及橫截面視圖4700所繪示。動作4849為蝕刻穿過層間介電質105的開口以用於通孔107，且動作4851為藉由導電材料填充彼等開口以形成通孔107，如亦藉由圖46及圖47的橫截面視圖4600及橫截面視圖4700且藉由圖2所繪示。動作4853涵蓋額外動作以完成BEOL處理及諸如圖1的IC元件100的元件的形成。
本教示內容的一些態樣是關於一種積體電路（IC），所述積體電路包含基底、場效電晶體（field-effect transistor；FET）以及金屬鐵電體金屬結構（MFM）。所述FET包含閘極電極及一或多個通道區，所述一或多個通道區藉由絕緣層與所述閘極電極分隔開。所述MFM結構包含藉由鐵電層分隔開的頂部電極及底部電極。所述閘極電極耦接至所述底部電極或為與底部電極基本上相同的結構。所述FET具有與所述FET的電容相關的有效面積。所述FET具有所述基底上方的佔據面積。所述FET的所述有效面積大於所述FET的所述佔據面積。
本教示內容的一些態樣是關於一種積體電路（IC），所述積體電路包含金屬鐵電體金屬結構及多個場效電晶體結構。所述金屬鐵電體金屬結構包含藉由鐵電層分隔開的頂部電極及底部電極。所述多個場效電晶體結構各自包含藉由半導體通道區分隔開的半導體源極/汲極區、閘極電極以及所述閘極電極與所述通道區之間的絕緣層。所述閘極電極耦接至所述底部電極或與所述底部電極為一體。
本教示內容的一些態樣是關於一種製造具有MFMIS-FET的積體電路（IC）的方法。所述方法包含：形成半導體鰭片；在所述半導體鰭片上方形成虛設閘極堆疊；使所述虛設閘極堆疊圖案化以定義虛設閘極；形成環繞所述虛設閘極的側壁間隔件；以及藉由包含高k介電質、金屬閘極、鐵電層以及頂部電極層的MFMIS-FET來替換所述虛設閘極。
前文概述若干實施例的特徵，使得所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100、300、400、500:IC元件 101、111、121:金屬內連線層 103:金屬特徵 105、161:層間介電層 107:通孔 109、131、2701:蝕刻終止層 123、139:寬度 125、325、425、525:MFMIS-FET 127、327:MFM 133、335:頂部電極 135、333、3803:鐵電層 143、443、543:FET 145:FET結構 147:鰭片寬度 149:鰭片高度 151:鰭片 153、453、553:通道區 163:接觸蝕刻終止層 165:間隔件 167:共閘極 169、469、569:絕緣層 173:淺溝渠隔離區 175:基底 191:金屬內連線結構 201、203:長度 210、220:橫截面 313:介電質 315:第二側壁間隔件 317:第一側壁間隔件 365:底部電極層 445:奈米線FET結構 451:奈米線 545:六FET 551:六邊形半導體結構 600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600、3700、3800、3900、4000、4100、4200、4300、4400、4500、4600、4700:橫截面視圖 601、1801:光阻罩幕 603、1001:溝渠 605、1003、3701:深度 1601:虛設閘極堆疊 1603:虛設閘極層 1605:介電層 1701:厚度 1803:虛設閘極 2301:源極/汲極區 3201:功函數金屬 3401:另一金屬 3703、4301:凹部 3801:頂部電極層 4800:製程 4801、4803、4805、4807、4809、4811、4813、4815、4817、4819、4821、4823、4825、4829、4831、4833、4835、4839、4841、4843、4845、4847、4849、4851、4853:動作
結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據本教示內容的一些態樣的具有MFMIS-FET的積體電路（integrated circuit；IC）元件的橫截面視圖。 圖2示出圖1的IC元件的一部分的透視剖視圖。 圖3示出根據本教示內容的一些其他態樣的具有MFMIS-FET的積體電路（IC）元件的橫截面視圖。 圖4示出根據本教示內容的一些其他態樣的具有MFMIS-FET的積體電路（IC）元件的橫截面視圖。 圖5示出根據本教示內容的一些其他態樣的具有MFMIS-FET的積體電路（IC）元件的橫截面視圖。 圖6至圖47示出經歷根據本教示內容的一些態樣的製造製程的根據本教示內容的一些態樣的IC元件的一系列橫截面視圖。此等數字中的偶數編號者在幾何學上對應於圖2的橫截面210。此等數字中的奇數編號者在幾何學上對應於圖2的橫截面220。 圖48呈現根據本教示內容的一些態樣的製造製程的流程圖。
100:IC元件
101、111、121:金屬內連線層
103:金屬特徵
105、161:層間介電層
107:通孔
109、131:蝕刻終止層
123、139:寬度
125:MFMIS-FET
127:MFM
133:頂部電極
135:鐵電層
143:FET
145:FET結構
147:鰭片寬度
149:鰭片高度
151:鰭片
153:通道區
163:接觸蝕刻終止層
165:側壁間隔件
167:共閘極
169:絕緣層
173:淺溝渠隔離區
175:基底
191:金屬內連線結構

Claims (20)

  1. 一種積體電路（IC），包括： 基底； 場效電晶體（FET），包括閘極電極及一或多個通道區，所述一或多個通道區藉由絕緣層與所述閘極電極分隔開；以及 金屬鐵電體金屬結構（MFM），包括藉由鐵電層分隔開的頂部電極及底部電極； 其中所述閘極電極耦接至所述底部電極或與所述底部電極為一體； 所述FET具有與所述FET的電容相關的有效面積； 所述FET具有所述基底上方的佔據面積；且 所述FET的所述有效面積大於所述FET的所述佔據面積。
  2. 如請求項1所述的積體電路，其中： 所述MFM具有與所述MFM的電容相關的有效面積； 所述FET的所述有效面積大於所述MFM的所述有效面積。
  3. 如請求項1所述的積體電路，其中所述FET的所述閘極電極與所述MFM的所述底部電極為一體。
  4. 如請求項1所述的積體電路，其中： 所述MFM具有所述基底上方的佔據面積； 所述FET具有所述基底上方的佔據面積； 所述MFM的所述佔據面積與所述FET的所述佔據面積相同或大於所述FET的所述佔據面積。
  5. 如請求項1所述的積體電路，更包括包圍所述MFM及所述FET的側壁間隔件。
  6. 如請求項1所述的積體電路，更包括： 側壁間隔件，與所述FET相鄰； 其中所述MFM具有頂部，所述頂部位於所述側壁間隔件的頂部處或位於所述側壁間隔件的所述頂部下方。
  7. 如請求項1所述的積體電路，更包括： 金屬內連線結構，包括形成於所述基底上方的多個金屬化層； 其中所述MFM位於所述金屬內連線結構下方。
  8. 如請求項1所述的積體電路，其中所述絕緣層形成於多個半導體鰭片上方。
  9. 如請求項1所述的積體電路，其中所述一或多個通道區分別包括一或多個奈米線或分別包括一或多個六FET（hexaFET），其中所述通道區彼此不連續且在所述MFM結構的所述鐵電層之下配置成一連串的列及一連串的行。
  10. 一種積體電路（IC），包括： 金屬鐵電體金屬結構，包括藉由鐵電層分隔開的頂部電極及底部電極；以及 多個場效電晶體結構，各自包括藉由半導體通道區分隔開的半導體源極/汲極區、閘極電極以及所述閘極電極與所述半導體通道區之間的絕緣層； 其中所述多個場效電晶體結構中的每一者的所述閘極電極耦接至所述底部電極或與所述底部電極為一體。
  11. 如請求項10所述的積體電路，其中所述多個場效電晶體結構的所述半導體通道區不相交。
  12. 如請求項10所述的積體電路，其中： 所述多個場效電晶體結構中的每一者的所述半導體通道區具有多個側面；且 所述閘極電極位於其各別半導體通道區的所述多個側面上。
  13. 如請求項10所述的積體電路，其中所述半導體通道區中的每一者藉由相異半導體鰭片來形成。
  14. 如請求項10所述的積體電路，其中所述鐵電層在所述多個場效電晶體結構中的每一者的所述半導體通道區上方延伸。
  15. 如請求項10所述的積體電路，更包括側壁間隔件，所述側壁間隔件包圍所述金屬鐵電體金屬結構及所述多個場效電晶體結構。
  16. 如請求項15所述的積體電路，其中所述側壁間隔件自與所述多個場效電晶體結構相鄰的高度延伸至所述金屬鐵電體金屬結構的頂部處或所述金屬鐵電體金屬結構的所述頂部之上的高度。
  17. 一種製造包括MFMIS-FET的積體電路（IC）的方法，所述方法包括： 在基底上方形成半導體鰭片； 在所述半導體鰭片上方形成虛設閘極堆疊； 使所述虛設閘極堆疊圖案化以定義虛設閘極； 形成環繞所述虛設閘極的側壁間隔件；以及 藉由包括高k介電質、金屬閘極、鐵電層以及頂部電極層的MFMIS-FET來替換所述虛設閘極。
  18. 如請求項17所述的方法，其中藉由包括高k介電質、金屬閘極、鐵電層以及頂部電極層的MFMIS-FET來替換所述虛設閘極包括： 藉由所述高k介電質及所述金屬閘極來替換所述虛設閘極； 使所述金屬閘極凹進所述側壁間隔件的高度下方以形成凹部；以及 在所述凹部內形成鐵電層及頂部電極層。
  19. 如請求項17所述的方法，其中所述虛設閘極形成於多個半導體鰭片上方。
  20. 如請求項17所述的方法，更包括： 將所述頂部電極層蝕刻至所述側壁間隔件的高度下方以形成凹部；以及 填充所述凹部以在所述頂部電極上方形成蝕刻終止層。
TW109117182A 2020-01-03 2020-05-22 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法 TWI737308B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/733,398 US11289602B2 (en) 2020-01-03 2020-01-03 FeFET of 3D structure for capacitance matching
US16/733,398 2020-01-03

Publications (2)

Publication Number Publication Date
TW202127629A true TW202127629A (zh) 2021-07-16
TWI737308B TWI737308B (zh) 2021-08-21

Family

ID=75963152

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109117182A TWI737308B (zh) 2020-01-03 2020-05-22 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法

Country Status (5)

Country Link
US (3) US11289602B2 (zh)
KR (1) KR102343524B1 (zh)
CN (1) CN113078161A (zh)
DE (1) DE102020100126B3 (zh)
TW (1) TWI737308B (zh)

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10341002A (ja) 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法
DE19805712A1 (de) * 1998-02-12 1999-08-26 Siemens Ag Speicherzellenanordnung und entsprechendes Herstellungsverfahren
KR100391404B1 (ko) 1999-07-13 2003-07-12 가부시끼가이샤 도시바 반도체 메모리
JP4938921B2 (ja) 2000-03-16 2012-05-23 康夫 垂井 トランジスタ型強誘電体不揮発性記憶素子
US6642564B2 (en) 2001-07-18 2003-11-04 Matsushita Electric Industrial Co., Ltd. Semiconductor memory and method for fabricating the same
US6630380B1 (en) * 2002-09-30 2003-10-07 Chartered Semiconductor Manufacturing Ltd Method for making three-dimensional metal-insulator-metal capacitors for dynamic random access memory (DRAM) and ferroelectric random access memory (FERAM)
WO2005064614A1 (en) * 2003-12-22 2005-07-14 Koninklijke Philips Electronics N.V. Non-volatile ferroelectric thin film device using an organic ambipolar semiconductor and method for processing such a device
JP2007525829A (ja) * 2003-12-22 2007-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性強誘電体メモリ装置の製造方法及びその方法によって得られるメモリ装置
KR100876136B1 (ko) 2007-04-12 2008-12-29 서울시립대학교 산학협력단 엠에프엠아이에스 구조를 갖는 전계효과 트랜지스터 및강유전체 메모리 장치와 그 제조방법
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US20160064510A1 (en) * 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10868132B2 (en) 2017-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells with header/footer switch including negative capacitance
JP7016177B2 (ja) * 2017-09-29 2022-02-04 国立研究開発法人産業技術総合研究所 半導体装置
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10818562B2 (en) * 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof

Also Published As

Publication number Publication date
KR20210088395A (ko) 2021-07-14
DE102020100126B3 (de) 2021-06-10
US20230327020A1 (en) 2023-10-12
TWI737308B (zh) 2021-08-21
US11289602B2 (en) 2022-03-29
US11715798B2 (en) 2023-08-01
US20210210636A1 (en) 2021-07-08
CN113078161A (zh) 2021-07-06
KR102343524B1 (ko) 2021-12-28
US20220173250A1 (en) 2022-06-02

Similar Documents

Publication Publication Date Title
US11476156B2 (en) Semiconductor device structures
TWI548096B (zh) 於鰭式場效電晶體半導體裝置上形成接觸結構的方法及其所產生的裝置
CN109427905A (zh) 制造半导体器件的方法以及半导体器件
US11804486B2 (en) Backside power rail and methods of forming the same
TW202038449A (zh) 半導體元件及其製造方法
US20220302171A1 (en) Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same
CN108735672A (zh) 用于栅极高度控制及无空洞rmg填充的集成方案
CN112687682A (zh) 集成电路装置
TW202145561A (zh) 電晶體
US20210328064A1 (en) Selective internal gate structure for ferroelectric semiconductor devices
US20230403860A1 (en) Embedded ferroelectric finfet memory device
CN114038800A (zh) 半导体结构的制造方法
KR102611247B1 (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
TWI737308B (zh) 用於電容匹配的積體電路及製造包括mfmis-fet的積體電路的方法
US11749677B2 (en) Semiconductor structure and methods of forming the same
US20240015952A1 (en) Semiconductor structure and manufacturing method thereof
TWI821535B (zh) 一種製作半導體元件的方法
US20230395648A1 (en) Capacitor and method for forming the same
JP2023133256A (ja) メモリ装置構造及びその製造方法
TW202347793A (zh) 半導體裝置和互連結構
TW201906160A (zh) 半導體裝置結構及其製造方法