TW202038449A - 半導體元件及其製造方法 - Google Patents

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陳佑昇
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Abstract

一種半導體元件包含邏輯電路，其包含設置在基板上的電晶體。多層，各該層包含金屬佈線層以及層間介電層，分別地設置在邏輯電路上以及記憶體陣列上。所述多層的金屬佈線包含，按靠近所述基板的順序，第一、第二、第三及第四層，以及記憶體陣列，其包含設置在所述的第三層中的下方層。

Description

包含記憶體單元的半導體元件及其製造 方法
已經研究並期望包括記憶體單元的邏輯半導體元件。特別是，將記憶體單元整合在金屬佈線層中的需求。
10‧‧‧基板
20‧‧‧鰭結構
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
50‧‧‧源極/汲極區
60‧‧‧介電層
70‧‧‧源極/汲極觸點
110‧‧‧第一ILD層
112‧‧‧第一通孔
112A‧‧‧通孔
114‧‧‧第一金屬佈線
114A‧‧‧金屬佈線
120‧‧‧第二ILD層
122‧‧‧第二通孔
122A‧‧‧通孔114A
124‧‧‧第二金屬佈線
124A‧‧‧金屬佈線
125‧‧‧蝕刻終止層
127‧‧‧通孔
129‧‧‧通孔
130‧‧‧第三ILD層
132‧‧‧第三通孔
134‧‧‧第三金屬佈線
134‧‧‧第三佈線
137‧‧‧中間蝕刻終止層
137‧‧‧通孔
138‧‧‧通孔
139‧‧‧通孔
140‧‧‧第四ILD層
142‧‧‧第四通孔
144‧‧‧第四金屬佈線
146‧‧‧通孔
147‧‧‧通孔
148‧‧‧通孔
149‧‧‧通孔
150‧‧‧第五ILD層
152‧‧‧第五通孔
153‧‧‧通孔
154‧‧‧第五金屬佈線
160‧‧‧第六ILD層
162‧‧‧第六通孔
164‧‧‧第六金屬佈線
170‧‧‧第七ILD層
172‧‧‧第七通孔
174‧‧‧第七金屬佈線
200‧‧‧記憶體層
202‧‧‧第一記憶體陣列、下記憶體陣列
203‧‧‧記憶體陣列
204‧‧‧第二記憶體陣列、上記憶體陣列
206‧‧‧下記憶體陣列
207‧‧‧記憶體陣列
208‧‧‧上記憶體陣列
210‧‧‧第一傳導層
210‧‧‧位元線
211‧‧‧第三位元線
215‧‧‧第一絕緣層
220‧‧‧遮罩層
220‧‧‧第二傳導層
220‧‧‧第二位元線
221‧‧‧第四位元線
225‧‧‧第二絕緣層
230‧‧‧第三絕緣層
235‧‧‧第四絕緣層
235‧‧‧第四絕緣層
240‧‧‧記憶體層
245‧‧‧選擇器層
245‧‧‧選擇器材料層
250‧‧‧字線
251‧‧‧第三傳導層
255‧‧‧傳導層
300‧‧‧第一遮罩層
305‧‧‧第二遮罩層
310‧‧‧第三遮罩層
314‧‧‧隔離層
315‧‧‧隔離牆圖案
315‧‧‧分隔牆圖案
320‧‧‧硬遮罩層
112A、122A‧‧‧通孔
114A、124A‧‧‧金屬佈線
130-1‧‧‧下第三ILD層
130-2‧‧‧上第三ILD層
202、206‧‧‧下記憶體層
204、208‧‧‧上記憶體層
H1‧‧‧高度
H2‧‧‧高度
H3‧‧‧高度
M1‧‧‧金屬佈線層
M2‧‧‧金屬佈線層
M3‧‧‧金屬佈線層
M4‧‧‧金屬佈線層
M5‧‧‧金屬佈線層
M6‧‧‧金屬佈線層
M7‧‧‧金屬佈線層
NFET‧‧‧n型場效電晶體
PFET‧‧‧p型場效電晶體
RL‧‧‧邏輯電路
RM‧‧‧記憶體陣列區
RP‧‧‧周邊電路
本揭露之一些實施例之態樣在結合附圖閱讀以下詳細說明時得以最清晰地理解。應注意，依據產業中之標準慣例，各種特徵並非按比例繪製。事實上，各種特徵之尺寸可任意增大或減小，以便於論述明晰。
第1A圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元的半導體積體電路(IC)的一橫剖面圖。
第1B圖繪示根據本揭露的一實施例之)包含邏輯電路以及記憶體單元的半導體積體電路(IC的一平面布置圖(佈局)。
第2圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第3圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第4圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第5圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第6圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第7圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第8圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第9圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第10圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一的橫剖面圖。
第11圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第12圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第13圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第14圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第15圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第16圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第17圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖。
第18A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖，以及第18B圖繪示所述各個階段之一橫剖面圖。
第19A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖，以及第19B圖繪示所述各個階段之一橫剖面圖。
第20A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一透視圖，以及第20B圖繪示所述各個階段之一橫剖面圖。
第21圖繪示根據本揭露的另一實施例之半導體積體電路的記憶體單元部份之連續製造過程的各個階段之一橫剖面圖。
第22圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元的半導體積體電路(IC)的一橫剖面圖。
第23圖繪示根據本揭露的一實施例之半導體積體電路(IC)的一橫剖面圖。
第24圖繪示根據本揭露的一實施例之半導體積體電路(IC)的一橫剖面圖。
第25圖繪示根據本揭露的一實施例之半導體積體電路(IC)的一透視圖。
以下的揭露內容提供許多不同實施例或示例，以實施本揭露之一些實施例的不同結構。以下敘述構件及排列方式的特定實施例或示例，以求簡化本揭露之一些實施例內容。當然，這些僅為範例說明並非用以限定本揭露之一些實施例。舉例來說，構件尺寸並未限定於所揭露的範圍或數值，而是根據製程條件及/或元件的期望特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了上述第一特徵部件與上述第二特徵部件形成直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使得上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。為達簡化及明確目的，不同特徵部件可隨意繪製成不同尺寸。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”以上”、”上”等，在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。此外，”由... 所製成”一詞可意味”包含”或”僅包含”。在此揭露中"A，B和C中的至少一個"一詞意味"A，B及/或C"(A，B，C，A及B，A及C，B及C，A，B及C)，除非另有說明，否則並不表示A中的一個元素，B中的一個元素以及C中的一個元素。
本揭露之一些實施例有關具有高密度嵌入式記憶體陣列的半導體邏輯電路器件。記憶體陣列包括記憶體單元。記憶體單元包括電阻式記憶體(RRAM)單元，相變化隨機存取記憶體(PCRAM)單元，鐵電式隨機存取記憶體(FRAM)單元，磁阻式隨機存取記憶體(MRAM)單元，奈米管隨機存取記憶體(NRAM)單元中的至少一者，以及與奈米級邏輯電路兼容的任何類型的記憶體。在一些實施例中，記憶體邏輯電路具有小於約100nm的閘極間距。該架構的記憶體陣列包括堆疊金屬層，選擇器層和提供不同狀態的記憶體層。記憶體陣列包括位元線和字線，並且記憶體還包括周邊電路，例如字線驅動器，位元線驅動器和解碼器。在本揭露之一些實施例中，記憶體陣列位於相對較低層的佈線層(例如，第三及/或第四佈線層)中，並且記憶體陣列下方的區域的一部分也用於記憶體陣列的周邊電路、邏輯電路、I/O(input/output，輸入/輸出)電路，ESD(electrostatic discharge，靜電放電)電路和任何其他電路。
第1A圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元(記憶體陣列)的半導體積體電路(IC)的一橫剖面圖。
在一些實施例中，半導體元件包含電晶體，其形成設置在基板上的邏輯電路。電晶體包含n型場效電晶體(NFET)以及p型場效電晶體(PFET)。在一些實施例中，電晶體係為鰭式場效電晶體(FIN FETs)，環繞式閘極FET(GAA FETs)，或平面式FET。
形成電晶體在基板10上，在一些實施例中，電晶體為鰭式場效電晶體，其形成在鰭結構20上。電晶體進一步包含閘極結構40以及源極/汲極區50。電晶體藉由隔離絕緣層30與其他的電晶體電氣隔離，例如淺溝槽隔離(STI)層。藉由介電層60覆蓋電晶體，以及源極/汲極觸點70設置在介電層60中。
電晶體連結到各種金屬佈線以及通孔(接觸窗)垂直地連結到金屬佈線，在一些實施例中，半導體元件包含多個金屬佈線層Mx，其中x=1，2，3，…。即使第1A圖繪示7金屬佈線層M1，M2，M3，M4，M5，M6及M7，金屬佈線層的數目(x)可以少於7或多於7。在一些實施例中，層的數量最多為20。
多個金屬佈線層的每個包含一或多個層間介電(ILD)層、連結至下佈線層的通孔及金屬佈線。舉例來說，第一金屬佈線層M1包含第一ILD層110、第一通孔112以及第一金屬佈線114；第二金屬佈線層M2包含第二ILD層 120、第二通孔122以及第二金屬佈線124；第三金屬佈線層M3包含第三ILD層130、第三通孔132以及第三金屬佈線134；第四金屬佈線層M4包含第四ILD層140、第四通孔142以及第四金屬佈線144；第五金屬佈線層M5包含第五ILD層150、第五通孔152以及第五金屬佈線154；第六金屬佈線層M6包含第六ILD層160、第六通孔162以及第六金屬佈線164；第七金屬佈線層M7包含第七ILD層170、第七通孔172以及第七金屬佈線174。
在一些實施例中，相鄰層的金屬佈線的方向彼此交叉延伸(例如，彼此垂直)，舉例來說，當第一金屬佈線114在X方向中延伸，第二金屬佈線124在Y方向中延伸，以及第三金屬佈線134在X方向中延伸。金屬佈線的設計規則(例如金屬佈線的間距)通常隨著佈線層級的增加而增加。
在一些實施例中，記憶體陣列203及207分別設置在M3及M4金屬佈線層中。在一些實施例中，記憶體陣列203及207分別包含下記憶體層202及206，以及上記憶體層204及208。
在一些實施例中，金屬佈線層M1及M2用於記憶體陣列的周邊電路RP，例如，列(字線)及行(位元線)解碼器。在一些實施例中，周邊電路RP位於記憶體陣列203及207下方。在一些實施例中，周邊電路RP包含通孔112A、122A以及金屬佈線114A及124A。
在一些實施例中，在前段(FEOL)製造操作中製造電晶體。在後段(BEOL)製造操作中製造金屬佈線。
第1B圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元之半導體積體電路(IC)的一平面布置圖(佈局)。
如上所述，記憶體陣列的周邊電路RP位於記憶體陣列區RM下方如第1A及1B圖所示。周邊電路RP的面積小於記憶體陣列區RM下的總面積約20%。在一些實施例中，周邊電路RP的面積小於記憶體陣列區RM下的總面積約10%且大於約1%。
第2圖至第10圖繪示根據本揭露的一實施例之製造如第1A圖所示的半導體元件之連續操作。須知在其他的實施例中，可於第2圖至10圖所繪示的製程以及下文所述的操作的之前、期間或之後加入額外的操作。所述的操作/製程步驟可以調換。
第2圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。如第2圖所示，形成電晶體(例如FIN FET)在基板10上。
基板10，例如，係為p型矽基板，其具有雜質濃度在約1×1015cm-3至約1×1018cm-3的範圍內。在其他實施例中，基板10是n型矽基板，其雜質濃度在約1×1015cm-3至約1×1018cm-3的範圍內。或者，基板10可以包括另一種基本半導體，例如鍺；化合物半導體，包括IV-IV族化合物半導體，如SiC和SiGe，III-V族化合物半導體，如GaAs，GaP，GaN，InP，InAs，InSb，GaAsP，AlGaN，AlInAs，AlGaAs，GaInAs，GaInP及/或GaInAsP；或其組合。在 一個實施例中，基板10是SOI(silicon-on insulator；絕緣層上覆矽)的矽層。非晶形基板，例如非晶Si或非晶SiC，或絕緣材料，例如氧化矽，也可以用作基板10。基板10可以包括已經適當地摻雜有雜質的各種區域(例如，p型或n型導電性)。
可藉由任何合適的方式圖案化鰭結構20。例如，可使用一或多個微影製程圖案化鰭結構20，包含雙重圖案化或多重圖案化操作。一般來說，可以使用一或多個光刻操作來圖案化鰭狀結構，包括雙重曝光或多重曝光圖案化操作。一般而言，相較於單次直接光刻，雙重曝光或多重曝光圖案化結合微影和自對準操作，可製造具有較小節距的圖案。例如，在一實施例中，形成犧牲層在基板上以及使用微影操作圖案化之。使用自對準操作沿著犧牲層形成間隔物。接著移除犧牲層，以及可以使用剩下的間隔物來圖案化鰭結構20。
在形成鰭結構20之後，形成隔離絕緣層30。隔離絕緣層30包括藉由LPCVD(低壓化學氣相沉積)，電漿CVD或可流動CVD形成的一或多層絕緣材料，例如氧化矽，氧氮化矽或氮化矽。在可流動的CVD中，沉積除氧化矽以外的可流動之介電材料。可流動的介電材料，顧名思義，可以在沉積期間“流動”以填充具有高深寬比的間隙或空間。通常，將各種化學物質添加到含矽前驅物中以使沉積的膜流動。在一些實施方案中，添加氮化氫鍵。可流動的介電質前驅物，特別是可流動的氧化矽前驅物的實例包括矽酸 鹽，矽氧烷，甲基倍半矽氧烷(methyl silsesquioxane，MSQ)，氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)，MSQ和HSQ的混合物，全氫矽氮烷(perhydrosilazane，TCPS)，全氫聚矽氮烷。全氫聚矽氮烷(perhydro-polysilazane，PSZ)，四乙氧基矽烷(tetraethyl orthosilicate，TEOS)，或甲矽烷基胺，如三甲矽烷基胺(trisilylamine，TSA)。這些可流動的氧化矽材料以多個操作過程形成。在沉積可流動薄膜之後，將其固化接著退火以除去不需要的元素以形成氧化矽。可流動膜可以摻雜硼及/或磷。在一些實施例中，隔離絕緣層30可以由一層或多層旋塗玻璃(SOG)，SiO，SiON，SiOCN及/或氟化物摻雜的矽酸鹽玻璃(FSG)形成。
在一些實施例中，使用閘極置換技術。在閘極置換技術中，形成虛設閘極結構在部分的鰭結構上，形成介電層及多晶矽層，接著執行圖案化操作以獲得虛設閘極結構包含由多晶矽及虛設閘極介電層製成的虛設閘極電極層。藉由使用硬遮罩執行多晶矽層的圖案化，硬遮罩包含氮化矽層和氧化物層。虛設閘極介電層可以是藉由CVD，PVD，ALD，電子束蒸發或其他合適操作形成的氧化矽。在一些實施例中，虛設閘極介電層可包括一或多層氧化矽，氮化矽，氮氧化矽或高k電介質。在一些實施例中，虛設閘極電極層可以是具有均勻或非均勻摻雜的摻雜多晶矽。
再者，形成側壁間隔物在虛設閘極結構的相對的多個側邊。形成用於側壁間隔物的絕緣材料層在虛設閘極 結構上。絕緣材料層包含一或多者的SiN，SiON及SiCN或任何合適的介電材料。絕緣材料層可由ALD或CVD或任何其他合適的方式形成。接著，藉由異向性蝕刻移除絕緣材料層的底部，從而形成側壁間隔物。
隨後，向下蝕刻(凹陷化)未被虛設閘極結構覆蓋的鰭結構20的源極/汲極區50，以形成源極/汲極凹陷，在一些實施例中，在形成源極/汲極凹陷之後，形成一或多個源極/汲極磊晶層50在源極/汲極凹陷中。在一些實施例中，形成第一磊晶層、第二磊晶層及第三磊晶層。在其他實施例中，未形成凹陷以及形成磊晶層在鰭結構上。在一些實施例中，第一磊晶層包含用於n型FinFET的SiP或SiCP，以及在一些實施例中，用於p型FinFET的摻雜B之SiGe。
接著，在S/D磊晶層以及虛設閘極結構上形成介電層60。用於介電層的材料包含Si、O、C及/或H，例如氧化矽、SiCOH、SiOC、以及SiOCN、低k材料、有機材料、或任何合適的介電材料。在形成介電層60之後，執行平坦化操作，例如CMP，使得虛設閘極電極層的頂部份暴露出。在一些實施例中，在形成介電層60之前，形成接觸蝕刻終止層，例如氮化矽層或氮氧化矽層。接著，移除虛設閘極電極層以及虛設閘極介電層，從而形成閘極空間。在移除虛設閘極結構之後，在閘極空間中暴露鰭結構20的通道區。
接著，形成界面層在鰭結構20上以及形成閘極介電層在界面層上。在一些實施例中，使用化學氧化形成界 面層。在一些實施例中，閘極介電層包含一或多層的介電材料，例如氧化矽，氮化矽或高k介電材料，其他合適的介電材料，及/或上述組合。高k介電材料的示例包含HfO2，HfSiO，HfSiON，HfTaO，HfTiO，HfZrO，氧化鋯，氧化鋁，氧化鈦，二氧化鉿-氧化鋁(HfO2-Al2O3)合金，La2O3，HfO2-La2O3，Y2O3或其他合適的高k介電材料，及/或上述組合。
接著，多個傳導層包含阻障層，形成一或多個功函數調整層以及主體閘極金屬層在閘極介電層上。在一些實施例中，阻障層包含一或多個的TaN，TiN，Ti及Ta。在一些實施例中，功函數調整層由導電材料製成，例如單層的TiN，WN，TaAlC，TiC，TaC，Co，Al，TiAl，或TiAlC，或者這些材料中的兩種或更多種的多層。用於n通道FET，使用一或多個的TaN，TaAlC，TiN，TiC，Co，或TiAl作為功函數調整層，以及用於p通道FET，使用一或多個的TiAlC，Al，TiAl，TaN，TaAlC，TiN，WN，TiC及Co作為功函數調整層。功函數調整層可藉由ALD，PVD，CVD，電子束蒸發或其他合適的操作形成。此外，可以分別形成功函數調整層用於n通道FET和p通道FET，其可以使用不同的金屬層。
主體閘極金屬層包含一或多層的導電材料，例如多晶矽，鋁，銅，鈦，鉭，鎢，鈷，鉬，氮化鉭，矽化鎳，矽化鈷，TiN，WN，TiAl，TiAlN，TaCN，TaC，TaSiN，金屬合金，其他合適的材料，及/或上述組合。主體金屬層 可以通過CVD，ALD，電鍍或其他合適的方法形成。在第2圖的實施例中。閘極結構40至少包括界面層，閘極介電層，阻障層，功函數調整層，以及主體金屬層以及側壁間隔物。
再來，形成源極/汲極觸點70在介電層60中，源極/汲極觸點由導電材料製成，例如Co，Ni，W，Cu，Al，Mo，Ti，Ta及其合金，或任何其它合適的導電材料。
用於邏輯電路RL的電晶體以及記憶體陣列的周邊電路RP，在一些實施例中同時形成。
第3圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
隨後，形成金屬佈線層M1及M2在電晶體上，M1佈線層包含第一ILD層110、第一通孔112及第一金屬佈線114。M2佈線層包含第二ILD層120、第二通孔122及第二金屬佈線124。第一及第二ILD層110及120由材料包含Si，O，C及/或H，例如氧化矽，SiCOH，SiOC和SiOCN，低k材料，有機材料或任何其它合適的介電材料所製成。用於第一ILD層110的材料與介電層60的材料相同或不同，以及用於第二ILD層120的材料與第一ILD層110的材料相同或不同。形成第一及第二通孔112及122及/或第一及第二金屬佈線114及124，舉例來說，使用雙重鑲嵌(dual damascene)技術。
第4圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
隨後，形成下記憶體層200在第二ILD層120及第二金屬佈線124上。製造下記憶體層及記憶體陣列的操作將在下文中解釋。在一些實施例中，形成下記憶體層200在如第4圖所示的結構的整個上表面上。在其他實施例中，下記憶體層200形成在有限區域上，而其餘區域被保護層覆蓋。
第5圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
在形成下記憶體層200之後，部分的下記憶體層200隨後變成記憶體陣列，其被遮罩層220所覆蓋，例如光阻圖案，以及使用合適的蝕刻操作移除暴露部份的下記憶體層200。藉由所述蝕刻操作，形成下記憶體陣列203。然後移除遮罩層220。
第6圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
在移除遮罩層220之後，形成第三ILD層130在下記憶體陣列203及第二ILD層120上。第三ILD層130由材料包含Si，O，C及/或H，如氧化矽，SiCOH，SiOC和SiOCN，低k材料，有機材料或任何其他合適的介電材料所製成。用於第三ILD層130的材料與第二ILD層120的材料相同或不同。
第7圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
隨後執行平坦化操作，例如CMP，以平坦化第三ILD層130以及暴露下記憶體陣列203的上表面。在一些實施例中，形成蝕刻終止層，例如氮化矽層，在下記憶體陣列203及/或第二ILD層120上。在此狀況下，CMP操作止於蝕刻終止層。
第8圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
在平坦化操作之後，使用單重或雙重鑲嵌(dual damascene)技術形成第三通孔132及第三金屬佈線134。
第9圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖。
重複如第4圖至第8圖所解釋的操作，以形成上記憶體陣列207、用於第四金屬佈線層M4的第四ILD層140、第四通孔以及第四金屬佈線144。
重複用於形成ILD層、通孔、金屬佈線的操作，以形成金屬佈線層M4-M7如第10圖所示。第10圖繪示根據本揭露的一實施例之半導體積體電路(IC)的連續製造過程的各個階段之一橫剖面圖，所述實施例與第1A圖相同。
第11圖至第20B圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程。須知在其他的實施例中，可於第11圖至第20B圖所繪示的製程以及下文所述的操作的之前、期間或之後加入額外的操作。所述的操作/製程步驟可以調換。
第11圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
如第11圖所示，形成堆疊層在ILD層上，例如，第二ILD層120。在一些實施例中，堆疊層包含，從底部到頂部，蝕刻終止層125、第一傳導層210、第一絕緣層215、第二傳導層220、第二絕緣層225、第三絕緣層230以及第四絕緣層235。再者，形成遮罩層包含第一遮罩層300、第二遮罩層305及第三遮罩層310在第四絕緣層235上。
在一些實施例中，第一及第二傳導層210及220包含W，Co，Ni，Cu，Al，Ti，Ta，其合金，矽化物或任何其他合適的導電材料。在特定的實施例中，第一及第二傳導層210及220由W製成。在一些實施例中，隨後第一及第二傳導層210及220被圖案化以形成位元線。在一些實施例中，第一及第二傳導層210及220的厚度在約20nm至約40nm的範圍內。第一及第二傳導層210及220的厚度可以彼此相等或不相等。第一及第二傳導層可由ALD，PVD，CVD，電子束蒸發或其他合適的操作形成。
蝕刻終止層125由含氮化矽材料製成，例如氮化矽或氮氧化矽。在一些實施例中，蝕刻終止層125的厚度在約5nm至約20nm的範圍內。蝕刻終止層可由ALD，CVD其他合適的操作所形成。
第一絕緣層215由含矽氧的材料製成，例如氧化矽或氮氧化矽。在一些實施例中，第一絕緣層215的厚度 在約5nm至約20nm的範圍內。第一絕緣層可由ALD，CVD其他合適的操作形成。
第二絕緣層225由除了含矽的絕緣材料(例如，氧化矽和氮化矽)之外的絕緣材料製成。在一些實施例中，第二絕緣層225包含含鋁的絕緣材料，例如氧化鋁或AlON或AlN製成，在特定的實施例中，使用氧化鋁。在一些實施例中，第二絕緣層225的厚度在約1nm至約10nm的範圍內。第二絕緣層可以藉由ALD，CVD或其他合適的操作形成。
第三絕緣層230由含氧化矽的材料製成，例如氧化矽或氮氧化矽。在特定的實施例中，使用氧化矽。在一些實施例中，第三絕緣層230的厚度在約5nm至約20nm的範圍內。第三絕緣層可以藉由ALD，CVD或其他合適的操作形成。
第四絕緣層235由含氮化矽的材料製成，例如氮化矽或氮氧化矽。在某些實施例中，使用氮化矽。在一些實施例中，第四絕緣層235的厚度在約1nm至約10nm的範圍內。第四絕緣層可以藉由ALD，CVD或其他合適的操作形成。
在一些實施例中，第一遮罩層300包含氧化矽，第二遮罩層305包含包括氮化矽，第三遮罩層包括氧化矽。
第12圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
如第12圖所示，接著藉由一或多個微影及蝕刻操作圖案化堆疊層以形成位元線。在一些實施例中，形成光阻層在第三遮罩層310上以及藉由一或多個微影操作圖案化之。使用圖案化的光阻層作為蝕刻遮罩，蝕刻一或多個硬遮罩。接著，使用圖案化的硬遮罩作為蝕刻遮罩，圖案化堆疊層，如第12圖所示。在一些實施例中，藉由圖案化的第三遮罩層310圖案化第二遮罩層305，以及使用圖案化的第二遮罩層305作為蝕刻遮罩，圖案化堆疊層。在一些實施例中，移除部分的蝕刻終止層125。
第13圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
在圖案化之後，移除遮罩層，例如，移除第二及第一遮罩層305及300。如第13圖所示，獲得線-及-間隙的圖案，以及暴露在線圖案的頂部的第四絕緣層235。在一些實施例中，線圖案(位元線)的寬度在約10nm至約50nm的範圍內，以及線-及-間隙的間距在約20nm至約200nm的範圍內。
第14圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
然後，形成隔離層314以及形成硬遮罩層320在隔離層314上。隔離層314由含氧化矽的材料製成，例如氧化矽或氮氧化矽。在某些實施例中，使用氧化矽。硬遮罩層320由含氮化矽材料製成，例如氮化矽或氮氧化矽。在某些實施例中，使用氮化矽。隔離層314填充在位元線圖案之間的空間並覆蓋位元線圖案。然後，執行諸如CMP的平坦化操作以暴露第四絕緣層235。然後，在隔離層314以及暴露的第四絕緣層235上形成硬遮罩層320。隔離層314及硬遮罩層320可以藉由ALD，CVD或其他合適的操作所形成。在一些實施例中，硬遮罩層320包含多個層，類似於如第11圖所示的硬遮罩層。
第15圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
藉由使用一或多個微影及蝕刻操作，形成與位元線圖案交叉的隔離牆圖案315。
在一些實施例中，形成光阻層在硬遮罩層320上以及使用一或多個微影操作圖案化之。藉由使用圖案化的光阻層作為蝕刻遮罩，蝕刻所述硬遮罩層。接著，使用圖案化的硬遮罩作為蝕刻遮罩，將隔離絕緣層314圖案化為隔離牆圖案315。再者，蝕刻第四絕緣層235的一部份以及未被圖案化的硬遮罩層所覆蓋的第三絕緣層230。蝕刻在第二絕緣層225處停止。因此，沿著X方向，隔離牆圖案315包含一部份的隔離絕緣層314以及第四及第三絕緣層235及 230。在一些實施例中，隔離牆圖案315的寬度在約5nm至約50nm的範圍內以及隔離牆圖案315的間距在約15nm至約150nm的範圍內。
第16圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
在一些實施例中，隨後形成記憶體層240以及進一步形成選擇器層245在記憶體層240上。在一些實施例中，記憶體層24包含相變化材料或電阻率變化材料。在一些實施例中，記憶體層240包括非化學計量(例如，摻雜機制)金屬氧化物，例如HfOx，TiOx，TaOx，ZrOx，WOx，AlOx，NbOx，FeOx，GeOx或GdOx，或金屬氧化物，例如NiO，CeO，NiO，ZrO和CuO。在其他的實例中，記憶體層240包括二元相變化材料，例如GeSb，InSb，InSe，SbTe，GeTe，及/或GaSb；三元系統，例如GeSbTe，InSbTe，GaSeTe，SnSbTe，InSbGe，及/或GaSbTe；或四元系統，如GeSnSbTe，GeSbSeTe，TeGeSbS，GeSbTeO，及/或GeSbTeN。在特定的實施例中，相變化材料是具有或不具有氮摻雜及/或氧化矽的Ge-Sb-Te合金(例如Ge2Sb2Te5)。在其他的實例中，記憶體層240包括鐵電材料，例如Pb3Ge5O11(PGO)，鋯鈦酸鉛(PZT)，SrBi2Ta2O9(SBT或SBTO)，SrB4O7(SBO)，SraBibTacNbdOx(SBTN)，SrTiO3(STO)，BaTiO3(BTO)，(BixLay)Ti3O12(BLT)，LaNiO3(LNO)， YMnO3，ZrO2，矽酸鋯，ZrAlSiO，HfO2，HfZrO2，矽酸鉿，HfAlO，LaAlO，氧化鑭，摻雜Si(HfSiOx)的HfO2或Ta2O5。在一些實施例中，PbZr0.5Ti0.5O3或Hf0.5Zr0.5O2用作鐵電層。在一些實施例中，未使用選擇器材料層。例如，FRAM不使用選擇器材料層。
在一些實施例中，記憶體層240的厚度在約2nm至約10nm的範圍內，以及在其他的實施例中，厚度在約3nm至約5nm的範圍內。記憶體層240可藉由ALD、CVD或其他合適的操作形成。
在一些實施例中，選擇器材料層245包括一或多種材料選自於由摻雜有一或多種選自於由N，P，S，Si和Te所組成的群組之GeSe、摻雜有一或多種選自於由N，P，S，Si和Te所組成的群組之AsGeSe、以及摻雜有一或多種選自於由N，P，S，Si和Te所組成的群組之AsGeSeSi所組成的群組。在其他實施例中，選擇器材料層由包括SiOx，TiOx，AlOx，WOx，TixNyOz，HfOx，TaOx，NbOx等的材料或其合適的組合製成，其中x，y和z是非化學計量值。在特定實施例中，選擇器材料層240是硫族化物或包含Ge，Sb，S和Te中的一或多種的固體電解質材料。在一些實施例中，選擇器材料層245的厚度在約5nm至約20nm的範圍內，並且在其他實施例中在約10nm至約14nm的範圍內。選擇器材料層245可以藉由ALD，CVD或其他合適的操作形成。
第17圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖。
然後形成第三傳導層251在選擇器材料層245上。在一些實施例中，第三傳導層251包括W，Co，Ni，Cu，Al，Ti，Ta，其合金，其矽化物或任何其他合適的傳導材料。在某些實施例中，第三傳導層251由W製成。第三傳導層251填充在選擇器材料之間的空間(位元線圖案和圖案化的分隔牆)並完全覆蓋選擇器材料層245。隨後圖案化第三傳導層251以形成字線。第三傳導層251可以藉由CVD，ALD，電鍍或其他合適的方法形成。
第18A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖，以及第18B圖繪示所述各個階段之一橫剖面圖。
如第18A圖及第18B圖所示，隨後執行平坦化操作，例如CMP，在第三傳導層上暴露分隔牆圖案315的上表面。剩餘部份的第三傳導層251係為字線圖案250。
第19A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖，以及第19B圖繪示所述各個階段之一橫剖面圖。
在一些實施例中，如第19A圖及第19B圖所示，藉由蝕刻凹陷化字線圖案250、選擇器材料層245及記憶體層240的頂部。在一些實施例中執行一或多個蝕刻操作以相對分隔牆圖案315選擇性地蝕刻部份的字線圖案 250、選擇器材料層245及記憶體層240。在一些實施例中，凹陷的量(D1)在約5nm至約30nm的範圍內。
第20A圖繪示根據本揭露的一實施例之半導體積體電路的記憶體層200的連續製造過程的各個階段之一透視圖，以及第20B圖繪示所述各個階段之一橫剖面圖。
接著，形成額外的傳導層255在凹陷中以形成T型字線(250+255)，在一些實施例中，額外的傳導層255由與第三傳導層251(字線圖案250)的材料相同的材料所製成。
在一些實施例中，如第21圖所示，額外的傳導層260由與第三傳導層251(字線圖案250)的材料不相同的材料所製成。在一些實施例中額外的傳導層260由Cu，Al，Ni，Co，其合金，矽化物或電阻率低於W的任何其他導電材料中的一種或多種製成。
第22圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元的半導體(IC)的M3和M4佈線層之橫剖面圖。
如第22圖所示，記憶體陣列203設置在M3佈線層及記憶體陣列207設置在M4佈線層。記憶體陣列203包含第一記憶體陣列202及第二記憶體陣列204；第一記憶體陣列202包括由第一傳導層所形成的第一元線210；第一記憶體陣列204包括第二傳導層所形成的第二元線220。一般而言，提供字線250至第一記憶體陣列202以及第二記憶體陣列204。
在一些實施例中，第三通孔132的高度H1實質上與第三佈線134的高度H2相等。在一些實施例中，H1與H2的差異少於約2nm。記憶體陣列203的高度H3，其與隔離牆的高度相等，實質上相等於H1+H2。在一些實施例中，H3與H1+H2的差異少於約2nm。在一些實施例中，H1及H2在約20nm至約120nm的範圍內，以及在其他的實施例中，H1及H2在約40nm至約90nm的範圍內。在其他的實施例中，H3在約40nm至約240nm的範圍內，以及在其他的實施例中，H3在約80nm至約180nm的範圍內。記憶體陣列207具有與第一記憶體陣列203相同或相似的結構。
在一些實施例中，佈線層M3包含下第三ILD層130-1及上第三ILD層130-2。在一些實施例中，形成記憶體陣列203之後(參見第6圖)，形成下第三ILD層130-1，以及形成中間蝕刻終止層137在下第三ILD層130-1上，接著，形成第三通孔132。之後，形成上第三ILD層130-2，以及形成第三佈線134。
類似地，在一些實施例中，佈線層M4包含下第四ILD層140-1及上第四ILD層140-2。在一些實施例中，形成記憶體陣列207之後，形成下第四ILD層140-1，以及形成中間蝕刻終止層147在下第四ILD層140-1上，然後，形成第四通孔142。之後，形成上第四ILD層140-2，以及形成第四佈線144。
第23圖繪示根據本揭露的一實施例之包含邏輯電路以及記憶體單元的半導體(IC)，沿著所述半導體的 X方向切割字線的橫剖面圖，以及第24圖繪示沿著Y方向切割字線的橫剖面圖。
在第三佈線層M3中，記憶體陣列包含第一位元線210及第二位元線220，以及在第四佈線層M4中，記憶體陣列包含第三位元線211及第四位元線221。在一些實施例中，第一位元線210藉由通孔137及147耦接至上層(例如，M5或更高)，以及第三位元線211藉由通孔146耦接至上層(例如，M5或更高)。在一些實施例中，第二位元線220藉由通孔136耦接至下層(例如，M2或更低)，以及第四位元線221藉由通孔148及138耦接至下層(例如，M2或更低)。
再者，在一些實施例中，M3層中的字線250藉由通孔127耦接至下層(例如，M2或更低)以及藉由通孔149耦接至上層(例如，M5更高)。在一些實施例中，M4層中的字線251藉由通孔153耦接至上層(例如，M5更高)。
第25圖繪示根據本揭露的一實施例之半導體IC的一透視圖。
字線250在X方向上延伸以及位元線210及220在Y方向延伸。在一些實施例中，字線250的端部藉由通孔127耦接至下佈線層或者上佈線層。第一位位元線210的端部藉由通孔129耦接至下佈線層或者上佈線層。第二位元線220的端部藉由通孔139耦接至下佈線層或者上佈線層。在每個其他的字線及/或位元線的端部提供通孔，以及在每個其他的字線及/或位元線的其他端部提供其他通孔。
在前述的實施例中，記憶體陣列設置在第三和第四佈線層上。然而，記憶體陣列的位置不限於M3和M4佈線層。在一些實施例中，第五佈線層M5還包括與第1A圖所示的位置209處的記憶體陣列203及207相同或相似的記憶體陣列。在一些實施例中，記憶體陣列位於第四和第五佈線層中。在其他實施例中，記憶體陣列位於第四，第五和第六佈線層中。在一些實施例中，記憶體陣列位於第二和第三佈線層中。在其他實施例中，記憶體陣列位於第二，第三和第四佈線層中。
在本揭露之一些實施例中，提供了在邏輯電路上嵌入金屬/ILD層中的高密度記憶體陣列。記憶體陣列的記憶體單元包括堆疊層，包括金屬墊。金屬墊用於阻障或在記憶體中提供均勻的電場。記憶體單元還包括選擇器材料層和記憶體層。記憶體單元包括RRAM，PCRAM，FRAM，MRAM及/或NRAM或與奈米級邏輯電路兼容的任何類型的記憶體。具有奈米線(位元線)和正交金屬片(字線)的水平陣列在邏輯電路的BEOL中製造。記憶體陣列的周邊電路和PnR(佈局和佈線)可以整合到邏輯電路的FEOL/BEOL中。
由於記憶體陣列位於BEOL(M3至M4)中，所以陣列下的區域可以被設計者用作邏輯單元，I/O，ESD及/或記憶體陣列的周邊電路的區域。利用本揭露之一些實施例的配置，可以實現增強電路設計的性能和高靈活性，以 及由於晶片上較低面積的消耗而降低的成本，易於與邏輯電路整合。
應當理解，並非所有優點都已在本文中討論，所有實施例或示例不需要求特定優點，以及其他實施例或示例可能提供不同的優點。
在另一例示性態樣中，一種半導體元件包含邏輯電路，其包含設置在基板上的電晶體。多層的各該層包含分別設置在該邏輯電路上的多個金屬佈線層以及層間介電層。所述各層的金屬佈線層包含，按靠近該基板的順序，第一、第二、第三及第四層，以及記憶體陣列，其包含設置在所述的第三層中的多個下方層。在前述或以下一或多個實施例中，記憶體陣列包含設置在第四層中的上方層。在前述或以下一或多個實施例中，記憶體陣列的下方層及上方層每個包含二個記憶體層。在前述或以下一或多個實施例中，二個記憶體層包含垂直堆疊的二層位元線以及交叉於二層位元線的多個字線。在前述或以下一或多個實施例中，用以操作記憶體陣列的周邊電路設置在記憶體陣列下方。在前述或以下一或多個實施例中，邏輯電路的一部份設置在記憶體陣列下方。在前述或以下一或多個實施例中，記憶體陣列包含多個相變化記憶體單元。在前述或以下一或多個實施例中，相變化記憶體單元包含相變化記憶體層，其由一或多者選自於由Ge、Ga、Sn和In所組成的群組、以及一或多者選自於由Sb和Te所組成的群組製成。在前述或以下一或多個實施例中，相變化記憶體層更包含一或多者選自於由氮，鉍和氧化 矽所組成的群組。在前述或以下一或多個實施例中，相變化記憶體單元包含選擇器材料層，其由一或多者選自於由摻雜有一或多者選自N，P，S，Si和Te所組成的群組之AsGeSe、以及摻雜有一或多者選自於由N，P，S，Si和Te所組成的群組之AsGeSeSi所組成的群組製成。在前述或以下一或多個實施例中，記憶體陣列包含多個電阻式記憶體單元。在前述或以下一或多個實施例中，每個電阻式記憶體單元包含相變化記憶體層，由一或多者選自於由HfOx、TiOx、TaOx、ZrOx、WOx、AlOx、NbOx、FeOx、GeOx、GdOx、NiO、CeO、NiO、ZrO和CuO所組成的群組製成。在前述或以下一或多個實施例中，記憶體陣列包含多個磁阻式記憶體單元。在前述或以下一或多個實施例中，記憶體陣列包含多個鐵電式記憶體單元。在前述或以下一或多個實施例中，所述各層的金屬佈線包括，按靠近第四層的順序，在第四層上的，第五層，第六層和第七層。
在另一例示性態樣中，一種半導體元件包含邏輯電路，其包含多個電晶體設置在基板上。多層並且各該層包含分別設置在邏輯電路上的金屬佈線層以及層間介電層，以及記憶體陣列設置在所述多層的至少一個中。記憶體陣列的周邊電路設置在記憶體陣列的下方。在前述或以下一或多個實施例中，在平面圖中，周邊電路的面積少於記憶體陣列的面積的10%。在前述或以下一或多個實施例中，設置在所述多層的至少一個中的記憶體陣列的高度，實質上與所述多層的至少一個的高度相等。在前述或以下一或多個實施 例中，記憶體陣列包含垂直堆疊的二層位元線以及交叉於二層位元線的多個字線。
在另一例示性態樣中，一種半導體元件包含邏輯電路，其包含多個電晶體設置在基板上。多層並且各該層包含分別設置在邏輯電路上的金屬佈線層以及層間介電層，以及記憶體陣列設置在所述多層的至少一個中。記憶體陣列包含垂直堆疊的二層位元線以及交叉於所述二層位元線的多個字線，以及包含記憶體層及選擇器材料層的記憶體陣列，記憶體層及選擇器材料層設置在所述二層位元線與多個字線之間。
另一例示性態樣中，一種半導體元件的製造方法，形成包含電晶體的邏輯電路於基板上，以及形成第一及第二佈線層於電晶體上。第一及第二佈線層每個包含金屬佈線以及層間介電層。形成第一記憶體陣列層於第二佈線層上，形成第三佈線層，形成第二記憶體陣列層於第一記憶體陣列層上，以及形成第四佈線層。第一記憶體陣列層設置在與第三佈線層相同的一層，以及第二記憶體陣列層設置在與第四佈線層相同的一層。在前述或以下一或多個實施例中，半導體裝置包含在平面圖中的邏輯電路區及記憶體區，以及在形成第一記憶體陣列層時，在邏輯電路區域上形成第一毯覆記憶體層，以及移除在邏輯電路區上的第一毯覆記憶體層。在前述和以下實施例中的一個或多個中，在形成第一記憶體陣列層之後，形成第三佈線層的佈線結構。在前述和以下實施例中的一個或多個中，在形成第二記憶體陣列層時， 形成第二毯覆記憶體層在邏輯電路區和記憶區上，以及移除邏輯電路區上的第二毯覆記憶體層。在前述和以下實施例中的一個或多個中，在形成第二記憶體陣列層之後，形成第四佈線層的佈線結構。在前述和以下實施例中的一個或多個中，在第四佈線層和第二記憶體陣列層上形成第五佈線層。在前述和以下實施例中的一個或多個中，藉由以下操作形成第一記憶體陣列層。在第二佈線層上形成膜堆疊層。膜堆疊層包括依次堆疊的第一傳導層，第一絕緣層，第二傳導層，第二絕緣層，第三絕緣層和第四絕緣層。將膜堆疊層圖案化為沿第一方向延伸的位元線圖案，在位元線圖案上形成分隔牆圖案，其在與第一方向交叉的第二方向上延伸，形成記憶層在位元線圖案及分隔牆圖案上，以及形成沿第二方向延伸的字線圖案。在前述和以下實施例中的一個或多個中，操作更包括在形成記憶層與形成字線圖案之間，形成選擇器材料層。在前述和以下實施例中的一個或多個中，第二絕緣層由除含矽絕緣材料之外的材料製成。在前述和以下實施例中的一個或多個中，第一，第三和第四絕緣層由含矽絕緣材料製成。在前述和以下實施例中的一個或多個中，在形成分隔牆圖案之後，暴露第二絕緣層的上表面。在前述和以下實施例中的一個或多個中，分隔壁圖案包括主體絕緣層以及第三和第四絕緣層的一部分。在前述和以下實施例中的一個或多個中，在形成第一記憶體陣列層之前，在第二佈線層上形成第一蝕刻終止層。在前述和後續實施例中的一個或多個中，在 形成第一記憶體陣列層之後，部分地減小第一蝕刻終止層的厚度。
根據本揭露之一些實施例的另一方面，在製造包括記憶體陣列的半導體器件的方法中，在下金屬佈線層上形成蝕刻終止層。一種記憶體陣列，包括堆疊結構，其包括蝕刻終止層上方的第一傳導層，第一傳導層上方的第一絕緣層，第一絕緣層上方的第二傳導層，第二傳導層上方的第二絕緣層，第二絕緣層上的第三絕緣層，以及第三絕緣層上的第四絕緣層。藉由圖案化堆疊結構形成位元線圖案，形成介電層在位元線圖案上，圖案化介電層，從而形成與位元線圖案交叉的牆圖案，形成記憶體層，藉由形成第三導電層，其填充在位元線圖案與牆圖案之間的空間來形成字線圖案，移除一部分的記憶體陣列層，以及在下金屬佈線層上形成金屬佈線層。在前述和以下實施例中的一個或多個中，形成選擇器材料層在記憶層上。在前述和以下實施例中的一個或多個中，記憶層包括相變化材料或電阻率變化材料。在前述和後述實施例中的一個或多個中，第二絕緣層由氧化鋁製成，第一，第三和第四絕緣層由氧化矽或氮化矽製成。在前述和以下實施例中的一個或多個中，第一和第二傳導層由鎢製成。
根據本揭露之一些實施例的另一方面，製造包括記憶體陣列的半導體元件的方法中，在下金屬佈線層上形成蝕刻終止層，形成記憶體器陣列層。所述記憶體陣列層包括堆疊結構，堆疊結構包括在蝕刻停止層上方的第一傳導層，在第一傳導層上方的第一絕緣層，在第一絕緣層上方的 第二傳導層，在第二傳導層上方的第二絕緣層，在第二絕緣層上方的第三絕緣層和在第三絕緣層上方的第四絕緣層。通過圖案化堆疊結構形成位元線圖案，在位元線圖案上形成介電層，圖案化介電層，從而形成與位元線圖案交叉的牆圖案，形成記憶體層，形成選擇器材料層，形成第三傳導層，其填充位元線圖案和壁圖案之間的空間，沿牆圖案形成凹陷，藉由使用第四傳導層填充凹陷形成字線圖案，移除部分的記憶體陣列層，並在下金屬佈線層上形成金屬佈線層。
前述內容概述了許多實施例或示例的特徵，使本技術領域中具有通常知識者可以從各方面更佳了解本揭露之一些實施例。本技術領域中具有通常知識者應可理解，且輕易地以本揭露之一些實施例為基礎來設計或修飾其他製程和結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同的優點。本技術領域中具有通常知識者也應理解這些相等的結構並未背離本揭露之一些實施例的發明精神與範圍。在不背離本揭露之一些實施例的發明精神和範圍的情況下，可對本揭露之一些實施例進行各種改變，替換和變更。
10‧‧‧基板
20‧‧‧鰭結構
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
50‧‧‧源極/汲極區
60‧‧‧介電層
70‧‧‧源極/汲極觸點
110‧‧‧第一ILD層
112‧‧‧第一通孔
112A‧‧‧通孔
114‧‧‧第一金屬佈線
114A‧‧‧金屬佈線
120‧‧‧第二ILD層
122‧‧‧第二通孔
122A‧‧‧通孔114A
124‧‧‧第二金屬佈線
124A‧‧‧金屬佈線
130‧‧‧第三ILD層
132‧‧‧第三通孔
134‧‧‧第三金屬佈線
140‧‧‧第四ILD層
142‧‧‧第四通孔
144‧‧‧第四金屬佈線
150‧‧‧第五ILD層
152‧‧‧第五通孔
154‧‧‧第五金屬佈線
160‧‧‧第六ILD層
162‧‧‧第六通孔
164‧‧‧第六金屬佈線
170‧‧‧第七ILD層
172‧‧‧第七通孔
174‧‧‧第七金屬佈線
202‧‧‧第一記憶體陣列
203、207‧‧‧記憶體陣列
204‧‧‧第二記憶體陣列
206‧‧‧下記憶體層
208‧‧‧上記憶體層
209‧‧‧位置
M1‧‧‧金屬佈線層
M2‧‧‧金屬佈線層
M3‧‧‧金屬佈線層
M4‧‧‧金屬佈線層
M5‧‧‧金屬佈線層
M6‧‧‧金屬佈線層
M7‧‧‧金屬佈線層
NFET‧‧‧n型場效電晶體
PFET‧‧‧p型場效電晶體
RP‧‧‧周邊電路

Claims (20)

  1. 一種半導體元件，包含：
    一邏輯電路包含設置在一基板上的一電晶體；
    多層，各該層包含多個金屬佈線層以及一層間介電層，分別設置在該邏輯電路上；以及
    多個記憶體陣列，其中：
    所述多層的該金屬佈線包含，按靠近該基板的順序，一第一、一第二、一第三及一第四層，以及
    該些記憶體陣列包含設置在該第三層中之該些層的多個下方層。
  2. 如請求項1所述的半導體元件，其中：
    該些記憶體陣列包含設置在該第四層中之該些層的多個上方層。
  3. 如請求項2所述的半導體元件，其中該些記憶體陣列的該些下方層及該些上方層每個包含二個記憶體層。
  4. 如請求項3所述的半導體元件，其中該二個記憶體層包含垂直堆疊的二層位元線以及交叉於該二層位元線的多個字線。
  5. 如請求項1所述的半導體元件，其中用以操作該些記憶體陣列的多個周邊電路設置在該些記憶體陣列下方。
  6. 如請求項4所述的半導體元件，其中該邏輯電路的一部份設置在該些記憶體陣列下方。
  7. 如請求項1所述的半導體元件，其中該些記憶體陣列包含多個相變化記憶體單元。
  8. 如請求項7所述的半導體元件，其中該些相變化記憶體單元包含一相變化記憶體層，其由一或多者選自於由Ge、Ga、Sn和In所組成的群組、以及一或多者選自Sb和Te所組成的群組製成。
  9. 如請求項8所述的半導體元件，其中該相變化記憶體層更包含一或多者選自於由氮，鉍和氧化矽所組成的群組。
  10. 如請求項7所述的半導體元件，其中該些相變化記憶體單元包含一選擇器材料層，其由一或多者選自於由摻雜有一或多者選自N，P，S，Si和Te所組成的群組之AsGeSe、以及摻雜有一或多者選自N，P，S，Si和Te所組成的群組之AsGeSeSi所組成的群組製成。
  11. 如請求項1所述的半導體元件，其中該些記憶體陣列包含多個電阻式記憶體單元。
  12. 如請求項11所述的半導體元件，其中每個該些電阻式記憶體單元包含一相變化記憶體層，由一或多者選自於由HfOx、TiOx、TaOx、ZrOx、WOx、AlOx、NbOx、FeOx、GeOx、GdOx、NiO、CeO、NiO、ZrO和CuO所組成的群組製成。
  13. 如請求項1所述的半導體元件，其中該些記憶體陣列包含多個磁阻式記憶體單元。
  14. 如請求項1所述的半導體元件，其中該些記憶體陣列包含多個鐵電式記憶體單元。
  15. 如請求項1所述的半導體元件，其中所述多層的該金屬佈線包含，按靠近該第四層的順序，在該第四層上的，一第五層，一第六層及一第七層。
  16. 一種半導體元件，包含：
    一邏輯電路包含設置在一基板上的多個電晶體；
    多層，各該層包含多個金屬佈線層以及一層間介電層，分別設置在該邏輯電路上；以及
    多個記憶體陣列設置在所述多層的至少一個中，其中：
    該些記憶體陣列的一周邊電路設置在該些記憶體陣列下方。
  17. 如請求項16所述的半導體元件，其中在平面圖中，該周邊電路的一面積少於該些記憶體陣列的一面積的10%。
  18. 如請求項17所述的半導體元件，其中設置在所述多層的至少一個中的該記憶體陣列的一高度，實質上與所述多層的至少一個的一高度相等。
  19. 如請求項16所述的半導體元件，其中該些記憶體陣列包含垂直堆疊的二層位元線以及交叉於該二層位元線的多個字線。
  20. 一種半導體元件的製造方法，包含：
    形成一邏輯電路包含多個電晶體於一基板上；
    形成一第一及一第二佈線層於該些電晶體上，該第一及該第二佈線層每個包含多個金屬佈線以及一層間介電層；
    形成一第一記憶體陣列層於該第二佈線層上；
    形成一第三佈線層；
    形成一第二記憶體陣列層於該第一記憶體陣列層上；以及
    形成一第四佈線層；
    其中該第一記憶體陣列層設置在與該第三佈線層相同的一層，以及該第二記憶體陣列層設置在與該第四佈線層相同的一層。
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