KR20200066548A - 메모리 셀을 포함하는 반도체 디바이스 및 그 제조 방법 - Google Patents

메모리 셀을 포함하는 반도체 디바이스 및 그 제조 방법 Download PDF

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KR20200066548A
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Abstract

반도체 디바이스는, 기판 위에 배치된 트랜지스터를 포함하는 로직 회로부와, 각각 금속 배선층 및 층간 유전체층을 포함하고 각각 로직 회로부 위에 배치되는 다층과, 메모리 어레이를 포함한다. 다층의 금속 배선은, 기판에 더 가까운 순서로, 제1, 제2, 제3 및 제4 층을 포함하고, 메모리 어레이는 제3 층에 배치된 하부 다층을 포함한다.

Description

메모리 셀을 포함하는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING MEMORY CELLS AND METHOD FOR MANUFACTURING THEREOF}
<관련 출원>
본 출원은 2018년 11월 30일에 출원한 미국 가출원번호 제62/774,144호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
<배경>
메모리 셀을 포함하는 로직 반도체 디바이스가 요망되어 연구되고 있다. 특히, 금속 배선층에의 메모리 셀의 통합이 요구되고 있다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처들이 비율에 따라 도시되지 않으며, 예시적인 목적으로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀을 포함하는 반도체 집적 회로(IC)의 단면도를 보여준다.
도 1b는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀을 포함하는 반도체 집적 회로(IC)의 평면도(레이아웃)를 보여준다.
도 2는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 3은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 4는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 5는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 6은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 7은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 8은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 9는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 10은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 11은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 12는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 13은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 14는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 15는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 16은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 17은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 18a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 18b는 단면도이다.
도 19a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 19b는 단면도이다.
도 20a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 20b는 단면도이다.
도 21은 본 개시내용의 또 다른 실시형태에 따른 반도체 IC의 메모리 셀 부분의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 22는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀을 포함하는 반도체 집적 회로(IC)의 단면도를 보여준다.
도 23은 본 개시내용의 일 실시형태에 따른 반도체 집적 회로(IC)의 단면도를 보여준다.
도 24는 본 개시내용의 일 실시형태에 따른 반도체 집적 회로(IC)의 단면도를 보여준다.
도 25는 본 개시내용의 일 실시형태에 따른 반도체 집적 회로(IC)의 투시도를 보여준다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(being made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다. 본 개시내용에 있어서, "A, B, 및 C 중 하나"라는 기재는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하고, 달리 기재하는 않는다면, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트 및 C로부터의 하나의 엘리먼트를 의미하지는 않는다.
본 개시내용은 고밀도 임베디드 메모리 어레이를 구비한 반도체 로직 회로에 관한 것이다. 메모리 어레이는 메모리 셀을 포함한다. 메모리 셀은 저항성 랜덤 액세스 메모리(RRAM) 셀, 상변화 RAM(PCRAM) 셀, 강유전성 RAM(FRAM) 셀, 자기 RAM(MRAM) 셀, 나노튜브 RAM(NRAM) 셀, 및 나노스케일 로직 회로와 호환 가능한 임의 유형의 메모리 중의 적어도 하나를 포함한다. 일부 실시형태에서, 나노스케일 로직 회로는 약 100 nm 미만의 게이트 피치를 갖는다. 이 아키텍처를 위한 메모리 어레이는 스택형 금속층, 셀렉터층 및 상이한 상태를 제공하는 메모리층을 포함한다. 메모리 어레이는 비트 라인 및 워드 라인을 포함하고, 메모리는 워드 라인 드라이버, 비트 라인 드라이버, 및 디코더와 같은 주변 회로를 더 포함한다. 본 개시내용에서, 메모리 어레이는 상대적으로 더 낮은 레벨의 배선층(예를 들어, 제3 및/또는 제4 배선층)에 위치하고, 메모리 어레이의 아래 영역의 일부는 메모리 어레이의 주변 회로뿐만 아니라, 로직 회로, I/O(입력/출력) 회로, ESD(정전기 방전) 회로, 및 기타 회로에 사용된다.
도 1a는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀(메모리 어레이)을 포함하는 반도체 집적 회로(IC)의 단면도를 보여준다.
일부 실시형태에서, 반도체 디바이스는 기판 상에 배치되는 로직 회로부를 형성하는 트랜지스터를 포함한다. 트랜지스터는 n타입 전계 효과 트랜지스터(NFET) 및 p타입 전계 효과 트랜지스터(PFET)를 포함한다. 일부 실시형태에서, 트랜지스터는 핀 FET(FIN FET), 게이트-올-어라운드 FET(GAA FET), 또는 평면형 FET이다.
트랜지스터는 기판(10) 위에 형성된다. 일부 실시형태에서, 트랜지스터는 핀 구조(20) 위에 형성된 FIN FET이다. 트랜지스터는 게이트 구조(40) 및 소스/드레인 영역(50)을 더 포함한다. 트랜지스터는 STI(shallow trench isolation) 층과 같은 격리 절연층(30)에 의해 다른 트랜지스터와 전기적으로 분리된다. 트랜지스터는 유전체층(60)에 의해 덮여지고, 소스/드레인 컨택(70)은 유전체층(60) 내에 배치된다.
트랜지스터는 다양한 금속 배선에, 그리고 금속 배선을 수직으로 접속하는 비아(컨택 플러그)에 접속된다. 일부 실시형태에서, 반도체 디바이스는 다수의 배선층(Mx, 여기서 x=1, 2, 3, …)을 포함한다. 도 1은 7개의 금속층(M1, M2, M3, M4, M5, M6 및 M7)을 보여주고 있지만, 금속층의 수(x)는 7 미만일 수도 7을 초과할 수도 있다. 일부 실시형태에서는, 층 수가 최대 20이다.
금속 배선층 각각은 하나 이상의 층간 유전체(ILD)층, 하부 배선층으로의 비아, 및 금속 배선을 포함한다. 예를 들어, 제1 금속 배선층(M1)은 제1 ILD층(110), 제1 비아(112) 및 제1 금속 배선(114)을 포함하고; 제2 금속 배선층(M2)은 제2 ILD층(120), 제2 비아(122) 및 제2 금속 배선(124)을 포함하며; 제3 금속 배선층(M3)은 제3 ILD층(130), 제3 비아(132) 및 제3 금속 배선(134)을 포함하고; 제4 금속 배선층(M4)은 제4 ILD층(140), 제4 비아(142) 및 제4 금속 배선(144)을 포함하며; 제5 금속 배선층(M5)은 제5 ILD층(150), 제5 비아(152) 및 제5 금속 배선(154)을 포함하고; 제6 금속 배선층(M6)은 제6 ILD층(160), 제6 비아(162) 및 제6 금속 배선(164)을 포함하며; 제7 금속 배선층(M7)은 제7 ILD층(170), 제7 비아(112) 및 제7 금속 배선(174)을 포함한다.
일부 실시형태에서, 인접한 층들의 금속 배선이 연장되는 방향이 서로 교차한다(예컨대, 서로 수직으로). 예를 들어, 제1 금속 배선(114)이 X 방향으로 연장될 경우, 제2 금속 배선(124)은 Y 방향으로 연장되고, 제3 금속 배선(134)은 X 방향으로 연장된다. 배선층의 설계 규칙(예컨대, 금속 배선의 피치)은 배선 레벨이 증가함에 따라 일반적으로 증가한다.
일부 실시형태에서, 메모리 어레이(203 및 207)는 M3 및 M4 금속 배선층에 각각 배치된다. 메모리 어레이(203 및 207)는 일부 실시형태에서 각각 하부 메모리층(202 및 206) 및 상부 메모리층(204 및 208)을 포함한다.
일부 실시형태에서, 금속 배선층(M1 및 M2)은 메모리 어레이의 주변 회로(RP), 예컨대 로우(워드 라인) 및 컬럼(비트 라인) 디코더에 사용된다. 일부 실시형태에서, 주변 회로(RP)는 메모리 어레이(203 및 207) 아래에 위치한다. 일부 실시형태에서, 주변 회로(RP)는 비아(112A, 122A) 및 금속 배선(114A 및 124A)을 포함한다.
일부 실시형태에서는, 트랜지스터가 FEOL(front-end-of-line) 제조 작업에서 제조된다. 금속 배선은 BEOL(back-end-of-line) 제조 작업에서 제조된다.
도 1b는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀을 포함하는 반도체 집적 회로(IC)의 평면도(레이아웃)를 보여준다.
전술한 바와 같이, 메모리 어레이의 주변 회로(RP)는 도 1a와 도 1b에 도시하는 바와 같이 메모리 어레이 영역(RM) 아래에 위치한다. 주변 회로(RP)의 면적은 메모리 어레이 영역(RM) 아래의 총 면적의 약 20% 미만이다. 일부 실시형태에서는, 주변 회로(RP)의 면적이 메모리 어레이 영역(RM) 아래의 총 면적의 약 10% 미만, 그리고 약 1% 초과이다.
도 2 내지 도 10은 본 개시내용의 일 실시형태에 따라 도 1a에 도시한 반도체 디바이스를 제조하는 순차적 작업을 보여준다. 도 2 내지 도 10에 도시하는 공정 이전, 도중, 및 이후에 추가 작업이 제공될 수 있고, 후술하는 작업의 일부는 방법의 추가 실시형태에 맞게 대체 또는 제거될 수 있음을 이해할 것이다. 작업/공정의 순서는 교체될 수도 있다.
도 2는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다. 도 2에서, 트랜지스터(예컨대, FIN FET)가 기판(10) 위에 형성된다.
기판(10)은 예컨대 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위의 불순물 농도를 가진 p타입 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 예컨대 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위의 불순물 농도를 가진 n타입 실리콘 기판이다. 한편, 기판(10)은 게르마늄 등의 다른 원소 반도체와, SiC 및 SiGe 등의 IV-IV족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판(10)은 SOI(실리콘 온 절연체, silicon-on insulator) 기판의 실리콘층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연성 재료도 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예, p타입 또는 n타입 전도성)이 적절하게 도핑된 다양한 영역들을 포함할 수 있다.
핀 구조(20)는 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀 구조(20)는 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서가 이어서 기판 구조(20)를 패터닝하는데 사용될 수 있다.
핀 구조(20)가 형성된 후에, 격리 절연층(30)이 형성된다. 격리 절연층(30)은 LPCVD(저압 화학적 기상 증착), 플라즈마 또는 유동성 CVD(flowable CVD)에 의해 형성된, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 등의 절연성 재료의 하나 이상의 층을 포함한다. 유동성 CVD에서는, 실리콘 산화물 대신에 유동성 유전체 재료가 퇴적된다. 유동성 유전체 재료는, 그 이름 그대로, 고 종횡비를 갖는 갭이나 공간을 충전하는 퇴적 중에 "흐를" 수 있다. 보통, 다양한 화학물질이 실리콘 함유 전구체에 첨가되어 적층된 막이 흐르게 할 수 있다. 일부 실시형태에 있어서, 질소 수소화물 본드가 첨가된다. 유동성 유전체 전구체, 구체적으로 유동성 실리콘 산화물 전구체의 예는, 실리케이트(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane, MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane, HSQ), MSQ와 HSQ의 혼합물, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 트리실릴아민(TSA, trisilylamine) 등의 실릴-아민(silyl-amine)을 포함한다. 이들 유동성 실리콘 산화물 재료는 다단계 공정(multiple-operation process)에서 형성된다. 유동성 막이 퇴적된 후에, 그 막은 경화된 다음, 실리콘 산화물을 형성하는데 바람직하지 못한 요소(들)를 제거하기 위해 어닐링된다. 유동성 막은 붕소 및/인으로 도핑될 수 있다. 격리 절연층(30)은 일부 실시형태에서 SOG(스핀-온-글래스), SiO, SiON, SiOCN 및/또는 불소 도핑 실리케이트 글래스(fluoride-doped silicate glass, FSG)의 하나 이상의 층에 의해 형성될 수 있다.
일부 실시형태에서는, 게이트 대체 기법이 채택된다. 게이트 대체 기법에서는, 더미 게이트 구조가 핀 구조의 일부 위에 형성된다. 유전체층과 폴리 실리콘층이 형성된 다음, 폴리 실리콘으로 제조된 더미 게이트 전극층 및 더미 게이트 유전체층을 포함하는 더미 게이트 구조를 획득하기 위해 패터닝 작업이 수행된다. 일부 실시형태에서, 폴리 실리콘층의 패터닝은 실리콘 질화물층과 산화물층을 포함하는 하드 마스크를 사용하여 행해진다. 더미 게이트 유전체층은 CVD, PVD, ALD, e-빔 기화(evaporation), 또는 기타 적절한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시형태에 있어서, 더미 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체로 된 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 더미 게이트 전극층은 균일 또는 불균일 도핑으로 도핑된 폴리 실리콘일 수 있다.
또한, 측벽 스페이서가 더미 게이트 구조의 양 측면 상에 형성된다. 측벽 스페이서에 대한 절연성 재료층이 더미 게이트 구조 위에 형성된다. 절연성 재료층은 SiN, SiON 및 SiCN 중 하나 이상 또는 기타 적절한 유전체 재료를 포함한다. 절연성 재료층은 ALD 또는 CVD, 또는 기타 적절한 방법으로 형성될 수 있다. 다음으로, 절연성 재료층의 바닥부가 비등방성 에칭에 의해 제거되고, 그에 따라 측벽 스페이서를 형성한다.
후속하여, 일부 실시형태에서, 더미 게이트 구조로 덮이지 않은 핀 구조(20)의 소스/드레인 영역(50)이 아래로 에칭되어(리세싱되어) 소스/드레인 리세스를 형성한다. 소스/드레인 리세스가 형성된 후에, 하나 이상의 소스/드레인 에피택셜층(50)이 소스/드레인 리세스에 형성된다. 일부 실시형태에서, 제1 에피택셜층, 제2 에피택셜층 및 제3 에피택셜층이 형성된다. 다른 실시형태에서는, 리세스가 형성되지 않고 에피택셜층이 핀 구조 위에 형성된다. 제1 에피택셜층은, 일부 실시형태에서 n타입 FinFET의 경우 SiP 또는 SiCP를 포함하고, 일부 실시형태에서 p타입 FINFET의 경우 B가 도핑된 SiGe를 포함한다.
그런 다음, 유전체층(60)이 S/D 에피택셜층과 더미 게이트 구조 위에 형성된다. 유전체층의 재료는 실리콘 산화물, SiCOH, SiOC, 및 SiOCN과 같은 Si, O, C 및/또는 H를 포함한 화합물, 로우-k 재료, 유기 재료 또는 기타 적절한 유전체 재료를 포함한다. 유전체층(60)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어 더미 게이트 전극층의 상단부가 노출된다. 일부 실시형태에서, 유전체층(60)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 컨택 에칭 정지층이 형성된다. 이어서, 더미 게이트 전극층 및 더미 게이트 유전체층이 제거되고, 이에 따라 게이트 스페이스를 형성한다. 더미 게이트 구조가 제거된 후에, 핀 구조(20)의 채널 영역이 게이트 스페이스에서 노출된다.
그런 다음, 계면층이 핀 구조(20) 상에 형성되고, 게이트 유전체층이 계면층 상에 형성된다. 일부 실시형태에 있어서, 계면층은 화학적 산화를 사용하여 형성된다. 일부 실시형태에 있어서, 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 기타 적절한 유전체 재료, 및/또는 이들의 조합 등의 유전체 재료로 된 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, La2O3, HfO2-La2O3, Y2O3 또는 기타 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다.
이어서, 배리어층을 포함하는 다수의 전도체층, 하나 이상의 일함수 조정층, 및 바디 게이트 금속층이 게이트 유전체층 위에 형성된다. 일부 실시형태에서, 배리어층은 TaN, TiN, Ti 및 Ta 중 하나 이상을 포함한다. 일부 실시형태에서, 일함수 조정층은 TiN, WN, TaAlC, TiC, TaC, Co, Al, TiAl, 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층과 같은 전도성 재료로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, 또는 TiAl 중 하나 이상이 일함수 조정층으로서 사용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, WN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조절층은 ALD, PVD, CVD, e-빔 기화(evaporation), 또는 기타 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절층은 상이한 금속층을 사용할 수 있는 n채널 FET와 p채널 FET마다 별도로 형성될 수도 있다.
바디 게이트 금속층은 폴리실리콘, 알루미늄, 구리, 티탄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적절한 재료, 및/또는 이들의 조합 같은 전도성 재료로 된 하나 이상의 층을 포함한다. 바디 금속층은 CVD, ALD, 전기 도금, 또는 기타 적절한 방법으로 형성될 수 있다. 도 2의 실시형태에서, 게이트 구조(40)는 적어도 계면층, 게이트 유전체층, 배리어층, 일함수 조정층, 및 바디 금속층뿐만 아니라 측벽 스페이서도 포함한다.
또한, 소스/드레인 컨택(70)이 유전체층(60)에 형성된다. 소스/드레인 컨택은 Co, Ni, W, Cu, Al, Mo, Ti, Ta 및 이들의 합금, 또는 기타 적절한 전도성 재료와 같은 전도성 재료로 제조된다.
일부 실시형태에서는 메모리 어레이의 주변 회로(RP) 및 로직 회로(RL)의 트랜지스터들이 동시에 형성된다.
도 3은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
이어서, 금속 배선층(M1 및 M2)이 트랜지스터 위에 형성된다. M1 배선층은 제1 ILD층(110), 제1 비아(112) 및 제1 금속 배선(114)을 포함하다. M2 배선층은 제2 ILD층(120), 제2 비아(122) 및 제2 금속 배선(124)을 포함하다. 제1 및 제2 ILD층(110 및 120)은 실리콘 산화물, SiCOH, SiOC, 및 SiOCN과 같은 Si, O, C 및/또는 H를 포함한 재료, 로우-k 재료, 유기 재료 또는 기타 적절한 유전체 재료로 제조된다. 제1 ILD층(110)의 재료는 유전체층(60)의 재료와 동일하거나 상이한 것이고, 제2 ILD층(120)의 재료는 제1 ILD층(60)의 재료와 동일하거나 상이한 것이다. 제1 및 제2 비아(112 및 122) 및/또는 제1 및 제2 금속 배선(114 및 124)은 예컨대 싱글 또는 더블 다마신 기법을 사용하여 형성된다.
도 4는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
이어서, 하부 메모리층(200)이 제2 ILD층(120)과 제2 금속 배선(124) 위에 형성된다. 하부 메모리층(200) 및 메모리 어레이를 제조하는 작업은 후술한다. 일부 실시형태에서, 하부 메모리층(200)은 도 4에 도시한 구조의 전체 상부면 위에 형성된다. 다른 실시형태에서, 하부 메모리층(200)은 제한된 영역 상에 형성되고, 나머지 영역은 보호층으로 덮인다.
도 5는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
하부 메모리층(200)이 형성된 후에, 후속해서 메모리 어레이가 되는 하부 메모리층(200)의 일부가 포토 레지스트 패턴과 같은 마스크층(220)으로 덮이고, 하부 메모리층(200)의 노출부는 적절한 에칭 작업에 의해 제거된다. 이 에칭 작업에 의해, 하부 메모리 어레이(203)가 형성된다. 다음으로, 마스크층(220)이 제거된다.
도 6은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
마스크층(220)이 제거된 후에, 제3 ILD층(130)이 하부 메모리 어레이(203)과 제2 ILD층(120) 위에 형성된다. 제3 ILD층(130)은 실리콘 산화물, SiCOH, SiOC, 및 SiOCN과 같은 Si, O, C 및/또는 H를 포함한 재료, 로우-k 재료, 유기 재료 또는 기타 적절한 유전체 재료로 제조된다. 제3 ILD층(130)의 재료는 제2 ILD층(120)의 재료와 동일하거나 상이한 것이다.
도 7은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
CMP와 같은 평탄화 작업이 후속해서 행해져서 제3 ILD층(130)을 평탄화하고 하부 메모리 어레이(203)의 상부면을 노출시킨다. 일부 실시형태에서, 실리콘 질화물층과 같은 에칭 정지층이 하부 메모리 어레이(203) 및/또는 제2 ILD층(120) 위에 형성된다. 이 경우에, CMP 작업은 에칭 정지층에서 멈춘다.
도 8은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
평탄화 작업이 행해진 후, 제3 비아(132)와 제3 금속 배선(134)이 싱글 또는 더블 다마신 기법을 사용하여 형성된다.
도 9는 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여준다.
도 4 내지 도 8에서 설명한 작업은 상부 메모리 어레이(207)를 형성하기 위해 반복되고, 제4 배선층(M4)의 제4 ILD층(140), 제4 비아(142), 및 제4 금속 배선(144)이 형성된다.
ILD층과 비아 및 금속 배선을 형성하는 작업은 도 10에 도시한 금속 배선층(M5-M7)을 형성하기 위해 반복된다. 도 10은 본 개시내용의 일 실시형태에 따른 반도체 IC의 순차적인 제조 작업의 다양한 스테이지 중 하나의 단면도를 보여주며, 도 1a와 동일하다.
도 11 내지 도 20b는 본 개시내용의 일 실시형태에 따른 메모리층(200)을 제조하는 순차적 작업을 보여준다. 도 2 내지 도 20b에 도시하는 공정 이전, 도중, 및 이후에 추가 작업이 제공될 수 있고, 후술하는 작업의 일부는 방법의 추가 실시형태에 맞게 대체 또는 제거될 수 있음을 이해할 것이다. 작업/공정의 순서는 교체될 수도 있다.
도 11은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 11에 도시하는 바와 같이, 스택형 층이 ILD층, 예컨대 제2 ILD층(120) 위에 형성된다. 일부 실시형태에서, 스택형 층은 바닥부에서 상단부로, 에칭 정지층(125), 제1 전도체층(210), 제1 절연층(215), 제2 전도체층(220), 제2 절연층(225), 제3 절연층(230) 및 제4 절연층(235)을 포함한다. 또한, 제1 마스크층(300), 제2 마스크층(305) 및 제3 마스크층(310)을 포함하는 마스크층이 제4 절연층(235) 위에 형성된다.
일부 실시형태에서, 제1 및 제2 전도체층(210 및 220)은 W, Co, Ni, Cu, Al, Ti, Ta, 이들의 합금, 실리사이드, 또는 기타 적절한 전도성 재료를 포함한다. 소정의 실시형태에서는, 제1 및 제2 전도체층(210 및 220)이 W로 제조된다. 제1 및 제2 전도체층(210 및 220)은 후속해서 비트 라인을 형성하도록 패터닝된다. 일부 실시형태에 있어서, 제1 및 제2 전도체층(210 및 220)의 두께는 약 20 nm 내지 약 40 nm의 범위이다. 제1 및 제2 전도체층(210 및 220)의 두께는 서로 동일할 수도 상이할 수도 있다. 제1 및 제2 전도체층은 ALD, PVD, CVD, e-빔 기화, 또는 기타 적절한 공정에 의해 형성될 수 있다.
에칭 정지층(125)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 질화물계 재료로 제조된다. 일부 실시형태에 있어서, 에칭 정지층(125)의 두께는 약 5 nm 내지 약 20 nm의 범위이다. 에칭 정지층은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
제1 절연층(215)은 실리콘 산화물 또는 실리콘 산질화물과 같은 실리콘 산화물계 재료로 제조된다. 소정의 실시형태에서는, 실리콘 산화물이 사용된다. 일부 실시형태에 있어서, 제1 절연층(215)의 두께는 약 5 nm 내지 약 20 nm의 범위이다. 제1 절연층은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
제2 절연층(225)은 실리콘계 절연성 재료(예컨대, 실리콘 산화물 및 실리콘 질화물)과는 다른 절연성 재료로 제조된다. 일부 실시형태에서, 제2 절연층(225)은 알루미늄 산화물 또는 AlON 또는 AlN과 같은 알루미늄계 절연성 재료를 포함한다. 소정의 실시형태에서는, 알루미늄 산화물이 사용된다. 일부 실시형태에 있어서, 제2 절연층(225)의 두께는 약 1 nm 내지 약 10 nm의 범위이다. 제2 절연층은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
제3 절연층(230)은 실리콘 산화물 또는 실리콘 산질화물과 같은 실리콘 산화물계 재료로 제조된다. 소정의 실시형태에서는, 실리콘 산화물이 사용된다. 일부 실시형태에 있어서, 제3 절연층(230)의 두께는 약 5 nm 내지 약 20 nm의 범위이다. 제3 절연층은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
제4 절연층(235)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 질화물계 재료로 제조된다. 소정의 실시형태에서는, 실리콘 질화물이 사용된다. 일부 실시형태에 있어서, 제4 절연층(235)의 두께는 약 1 nm 내지 약 10 nm의 범위이다. 제4 절연층은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
일부 실시형태에서, 제1 마스크층(300)은 실리콘 산화물을 포함하고, 제2 마스크층(305)은 실리콘 질화물을 포함하며, 제3 마스크층은 실리콘 산화물을 포함한다.
도 12는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
도 12에 도시하는 바와 같이, 이어서 스택형 층은 비트 라인을 형성하도록 하나 이상의 리소그래피 및 에칭 작업에 의해 패터닝된다. 일부 실시형태에서는, 포토 레지스트층이 제3 마스크층(310) 위에 형성되고 하나 이상의 리소그래피 작업에 의해 패터닝된다. 패터닝된 포토 레지스트층을 에칭 마스크로서 사용하여, 하드 마스크층의 하나 이상의 층이 에칭된다. 그런 다음, 패터닝된 하드 마스크를 에칭 마스크로서 사용하여, 도 12에 도시하는 바와 같이, 스택형 층이 패터닝된다. 일부 실시형태에서는, 패터닝된 제3 마스크층(310)을 사용하여 제2 마스크층(305)이 패터닝되고, 패터닝된 제2 마스크층(305)을 에칭 마스크로서 사용하여, 스택형 층이 패터닝된다. 일부 실시형태에서는, 에칭 정지층(125)의 일부가 제거된다.
도 13은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
패터닝 후에, 마스크층, 예컨대 제2 및 제1 마스크층(305 및 300)이 제거된다. 도 13에 도시하는 바와 같이, 라인 앤드 스페이스 패턴(line-and-space pattern)이 취득되고, 제4 절연층(235)은 라인 패턴의 상단부에서 노출된다. 일부 실시형태에 있어서, 라인 패턴(비트 라인 패턴)의 폭은 약 10 nm 내지 약 50 nm의 범위이고, 라인 앤드 스페이스 패턴의 피치는 약 20 nm 내지 약 200 nm의 범위이다.
도 14는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
그런 다음 절연층(314)이 형성되고, 하드 마스크층(320)이 절연층(314) 위에 형성된다. 절연층(314)은 실리콘 산화물 또는 실리콘 산질화물과 같은 실리콘 산화물계 재료로 제조된다. 소정의 실시형태에서는, 실리콘 산화물이 사용된다. 하드 마스크층(320)은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 질화물계 재료로 제조된다. 소정의 실시형태에서는, 실리콘 질화물이 사용된다. 절연층(314)은 비트 라인 패턴 사이의 공간을 충전하고 비트 라인 패턴을 덮는다. 그런 다음, CMP와 같은 평탄화 작업이 수행되어 제4 절연층(235)을 노출한다. 하드 마스크층(320)이 절연층(314)과 노출된 제4 절연층(235) 상에 형성된다. 절연층(314)과 하드 마스크층(320)은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다. 일부 실시형태에서, 하드 마스크층(320)은 도 11에 도시한 하드 마스크층과 유사한 다층을 포함한다.
도 15는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
하나 이상의 리소그래피 및 에칭 작업을 사용하여, 라인 비트 패턴과 교차하여 격리벽 패턴(315)이 형성된다.
일부 실시형태에서는, 포토 레지스트층이 하드 마스크층(320) 위에 형성되고 하나 이상의 리소그래피 작업에 의해 패터닝된다. 패터닝된 포토 레지스트층을 에칭 마스크로서 사용하여, 하드 마스크층이 에칭된다. 그런 다음, 패터닝된 하드 마스크를 에칭 마스크로서 사용하여, 격리 절연층(314)이 격리벽 패턴(315)으로 패터닝된다. 또한, 패터닝된 하드 마스크로 덮이지 않은, 제4 절연층(235) 및 제3 절연층(230)의 부분도 에칭된다. 에칭은 제2 절연층(225)에서 멈춘다. 이에, X 방향을 따라, 격리벽 패턴(315)은 격리층(314)의 부분 및 제4 및 제3 절연층(235 및 230)을 포함한다. 일부 실시형태에 있어서, 격리벽 패턴(315)의 폭은 약 5 nm 내지 약 50 nm의 범위이고, 격리벽 패턴(315)의 피치는 약 15 nm 내지 약 150 nm의 범위이다.
도 16은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
일부 실시형태에서, 후속으로 메모리층(240)이 형성되고, 또한 메모리층(240) 위에 셀렉터층(245)도 형성된다. 일부 실시형태에서, 메모리층(240)은 상변화 재료 또는 저항률 변화 재료를 포함한다. 일부 실시형태에서, 메모리층(240)은 HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx 또는 GdOx와 같은 비화학량론적(예를 들어, 산소 결핍) 금속 산화물, 또는 NiO, CeO, NiO, ZrO 및 CuO와 같은 금속 산화물을 포함한다. 다른 실시형태에서, 메모리층(240)은 GeSb, InSb, InSe, SbTe, GeTe, 및/또는 GaSb와 같은 2원(binary) 상변화 재료; GeSbTe, InSbTe, GaSeTe, SnSbTe, InSbGe, 및/또는 GaSbTe와 같은 3원(ternary) 시스템; 또는 GeSnSbTe, GeSbSeTe, TeGeSbS, GeSbTeO, 및/또는 GeSbTeN와 같은 4원(quaternary) 시스템을 포함한다. 소정의 실시형태에서, 상변화 재료는 질소 도핑 및/또는 실리콘 산화물이 있거나 없는 Ge-Sb-Te 합금(예컨대, Ge2Sb2Te5)이다. 다른 실시형태에서, 메모리층(240)은 Pb3Ge5O11(PGO), 티탄산 지르콘산 납(PZT), SrBi2Ta2O9(SBT 또는 SBTO), SrB4O7(SBO), SraBibTacNbdOx(SBTN), SrTiO3(STO), BaTiO3(BTO), (BixLay)Ti3O12(BLT), LaNiO3(LNO), YMnO3, ZrO2, 지르코늄 실리케이트, ZrAlSiO, HfO2, HfZrO2, 하프늄 실리케이트, HfAlO, LaAlO, 란탄 산화물, Si(HfSiOx)이 도핑된 HfO2, 또는 Ta2O5와 같은 강유전성 재료를 포함한다. 일부 실시형태에서는, PbZr0.5Ti0.5O3 또는 Hf0.5Zr0.5O2가 강유전체층으로서 사용된다. 일부 실시형태에서는, 셀렉터 재료층이 사용되지 않는다. 예를 들어, FRAM은 셀렉터 재료층을 사용하지 않는다.
메모리층(240)의 두께는 일부 실시형태에서는 약 2 nm 내지 약 10 nm의 범위이고, 다른 실시형태에서는 약 3 nm 내지 약 5 nm이다. 메모리층(240)은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
일부 실시형태에서, 셀렉터 재료층(245)은 N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 GeSe; N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSe; 및 N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSeSi로 이루어진 그룹에서 선택된 하나 이상의 재료를 포함한다. 다른 실시형태에서, 셀렉터 재료층은 SiO x , TiO x , AlO x , WO x , Ti x N y O z , HfO x , TaO x , NbO x 등, 또는 이들의 적절한 조합을 포함하는 재료로 제조되며, 여기서 x, y 및 z는 비화학량론적 값이다. 소정의 실시형태에서, 셀렉터 재료층(240)은 칼코게나이드 또는 Ge, Sb, S 및 Te 중 하나 이상을 함유하는 고체 전해질 재료이다. 셀렉터 재료층(245)의 두께는 일부 실시형태에서는 약 5 nm 내지 약 20 nm의 범위이고, 다른 실시형태에서는 약 10 nm 내지 약 14 nm이다. 셀렉터 재료층(245)은 ALD, CVD, 또는 기타 적절한 공정에 의해 형성될 수 있다.
도 17은 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여준다.
이어서, 셀렉터 재료층(245) 위에 제3 전도체층(251)이 형성된다. 일부 실시형태에서, 제3 전도체층(251)은 W, Co, Ni, Cu, Al, Ti, Ta, 이들의 합금, 이들의 실리사이드, 또는 기타 적절한 전도성 재료를 포함한다. 소정의 실시형태에서, 제3 전도체층(251)은 W로 제조된다. 제3 전도체층(251)은 셀렉터 재료(비트 라인 패턴 및 격리벽 패턴) 사이에 있는 공간을 충전하고 셀렉터 재료층(245)을 완전히 덮는다. 제3 전도체층(251)은 이어서 워드 라인을 형성하도록 패터닝된다. 제3 전도체층(251)은 CVD, ALD, 전기 도금, 또는 기타 적절한 방법에 의해 형성될 수 있다.
도 18a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 18b는 단면도이다.
CMP와 같은 평탄화 작업이 후속해서 제3 전도체층에 대해 행해져서 도 18a와 도 18b에 도시하는 바와 같이 격리벽 패턴(315)의 상부면을 노출시킨다. 제3 전도체층(215)의 잔여 부분이 워드 라인 패턴(250)이다.
도 19a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 19b는 단면도이다.
일부 실시형태에서, 도 19a와 도 19b에 도시하는 바와 같이, 메모리층(240)과 셀렉터 재료층(245), 워드 라인 패턴(250)의 상단이 에칭에 의해 리세싱된다. 일부 실시형태에서, 하나 이상의 에칭 작업이 행해져서 격리벽 패턴(315)에 대해 워드 라인 패턴(250), 셀렉터 재료층(245) 및 메모리층(240)의 부분을 선택적으로 에칭한다. 일부 실시형태에서는, 리세스 양(D1)은 약 5 nm 내지 약 30 nm의 범위이다.
도 20a는 본 개시내용의 일 실시형태에 따른 반도체 IC의 메모리층(200)의 순차적인 제조 작업의 다양한 스테이지 중 하나의 투시도를 보여주고 도 20b는 단면도이다.
그런 다음 추가 전도체층(255)이 리세스에 형성되어 T자형 워드 라인(250+255)을 형성한다. 일부 실시형태에서, 추가 전도체층(255)은 제3 전도체층(251)(워드 라인 패턴(250))과 동일한 재료로 제조된다.
일부 실시형태에서, 도 21에 도시하는 바와 같이, 추가 전도체층(260)은 제3 전도체층(251)(워드 라인 패턴(250))과는 상이한 재료로 제조된다. 일부 실시형태에서, 추가 전도체층(260)은 Cu, Al, Ni, Co, 이들의 합금, 실리사이드 또는 W보다 저항률이 낮은 기타 전도성 재료로 제조된다.
도 22는 본 개시내용의 일 실시형태에 따른 로직 회로 및 메모리 셀을 포함하는 반도체 IC의 M3 및 M3 배선층의 단면도를 보여준다.
도 22에 도시하는 바와 같이, 메모리 어레이(203)는 M3 배선층에 배치되고, 메모리 어레이(207)는 M4 배선층에 배치된다. 메모리 어레이(203)는 제1 전도체층에 의해 형성된 제1 비트 라인(210)을 포함하는 제1 메모리 어레이(202)와 제2 전도체층에 의해 형성된 제2 비트 라인(220)을 포함하는 제2 메모리 어레이(204)를 포함한다. 워드 라인(250)은 제1 메모리 어레이(202)와 제2 메모리 어레이(204)에 공통으로 제공된다.
일부 실시형태에서, 제3 비아(132)의 높이(H1)는 제3 배선(134)의 높이(H2)와 실질적으로 같다. H1와 H2 사이의 차이가 일부 실시형태에서는 약 2 nm 미만이다. 격리벽의 높이와 같은, 메모리 어레이(203)의 높이(H3)는 실질적으로 H1+H2와 같다. H3과 H1+H2 사이의 차이가 일부 실시형태에서는 약 2 nm 미만이다. 일부 실시형태의 경우 H1와 H2는 약 20 nm 내지 약 120 nm의 범위이고, 다른 실시형태의 경우 H1와 H2는 약 40 nm 내지 약 90 nm의 범위이다. 일부 실시형태의 경우 H3은 약 40 nm 내지 약 240 nm의 범위이고, 다른 실시형태의 경우 H3은 약 80 nm 내지 약 180 nm의 범위이다. 메모리 어레이(207)는 제1 메모리 어레이(203)와 동일하거나 유사한 구조를 갖는다.
일부 실시형태에서, 배선층(M3)은 하부의 제3 ILD층(130-1)과 상부의 제3 ILD층(130-2)을 포함한다. 일부 실시형태에서, 메모리 어레이(203)가 형성된 후(도 6 참조), 하부의 제3 ILD층(130-1)이 형성되고, 중간의 에칭 정지층(137)이 하부의 제3 ILD층(130-1) 상에 형성된다. 그런 다음, 제3 비아(132)가 형성된다. 이후에, 상부의 제3 ILD층(130-2)이 형성되고, 제3 배선(134)이 형성된다.
마찬가지로, 일부 실시형태에서, 배선층(M4)은 하부의 제4 ILD층(140-1)과 상부의 제4 ILD층(140-2)을 포함한다. 일부 실시형태에서, 메모리 어레이(207)가 형성된 후, 하부의 제4 ILD층(140-1)이 형성되고, 중간의 에칭 정지층(147)이 하부의 제4 ILD층(140-1) 상에 형성된다. 그런 다음, 제4 비아(142)가 형성된다. 이후에, 상부의 제4 ILD층(140-2)이 형성되고, 제4 배선(144)이 형성된다.
도 23은 본 개시내용의 일 실시형태에 따른 로직 회로와 메모리 셀을 포함하는 반도체 IC의 워드 라인을 커팅하는 Y 방향을 따른 투시도를 보여주고 도 24는 X 방향을 따른 단면도이다.
제3 배선층(M3)에서, 메모리 어레이는 제1 비트 라인(210)과 제2 비트 라인(220)을 포함하고, 제4 배선층(M4)에서, 메모리 어레이는 제3 비트 라인(211)과 제4 비트 라인(221)을 포함한다. 일부 실시형태에서, 제1 비트 라인(210)은 비아(137 및 147)에 의해 상부층(예컨대, M5 또는 그 이상)에 결합되고, 제3 비트 라인(211)은 비아(146)에 의해 상부층(예컨대, M5 또는 그 이상)에 결합된다. 일부 실시형태에서, 제2 비트 라인(220)은 비아(136)에 의해 하부층(예컨대, M2 또는 그 이하)에 결합되고, 제4 비트 라인(221)은 비아(146 및 138)에 의해 하부층(예컨대, M2 또는 그 이하)에 결합된다.
또한, 일부 실시형태에서, M3층 내의 워드 라인(250)은 비아(127)에 의해 하부층(예컨대, M2 또는 그 이하)에 그리고 비아(149)에 의해 상부층(예컨대, M5 또는 그 이상)에 결합된다. 일부 실시형태에서, M4층 내의 워드 라인(251)은 비아(153)에 의해 상부층(예컨대, M5 또는 그 이상)에 결합된다.
도 25는 본 개시내용의 일 실시형태에 따른 반도체 IC의 투시도를 보여준다.
워드 라인(250)은 X 방향으로 연장되고, 비트 라인(210 및 220)은 Y 방향으로 연장된다. 일부 실시형태에서, 워드 라인(250)의 단부는 비아(127)에 의해 하부 배선층에 또는 상부 배선층에 결합된다. 제1 비트 라인(210)의 단부는 비아(129)에 의해 하부 배선층에 또는 상부 배선층에 결합된다. 제2 비트 라인(220)의 단부는 비아(139)에 의해 하부 배선층 또는 상부 배선층에 결합된다. 비아는 단부에서 격 워드 라인 및 비트 라인에 제공되고, 다른 비아는 다른 단부에서 격 워드 라인 및/또는 비트 라인에 제공된다.
전술한 실시형태에서, 메모리 어레이는 제3 및 제4 배선층 상에 배치된다. 그러나, 메모리 어레이의 위치는 M3 및 M3 배선층에 제한되지 않는다. 일부 실시형태에서, 또한 제5 배선층(M5)은 도 1a에 도시한 위치(209)에서의 메모리 어레이(203 및 207)와 동일하거나 유사한 메모리 어레이를 포함한다. 일부 실시형태에서, 메모리 어레이는 제4 및 제5 배선층에 위치한다. 다른 실시형태에서, 메모리 어레이는 제4, 제5, 및 제6 배선층에 위치한다. 일부 실시형태에서, 메모리 어레이는 제2 및 제3 배선층에 위치한다. 다른 실시형태에서, 메모리 어레이는 제2, 제3, 및 제4 배선층에 위치한다.
본 개시내용에서, 로직 회로부 위에서 금속/ILD층에 매립된 고밀도 메모리 어레이가 제공된다. 메모리 어레이의 메모리 셀은 금속 패드를 포함하는 스택형 층을 포함한다. 금속 패드는 배리어로서 기능하거나 메모리에 균일한 전기장을 제공하기 위한 것이다. 메모리 셀은 셀렉터 재료층과 메모리층도 포함한다. 메모리 셀은 RRAM, PCRAM, FRAM, MRAM 및/또는 NRAM, 또는 나노스케일 로직 회로와 호환 가능한 임의 유형의 메모리를 포함한다. 나노와이어(비트 라인) 및 직교 금속 슬라이스(워드 라인)를 갖는 수평 어레이가 로직 회로의 BEOL에서 제조된다. 메모리 어레이를 위한 PnR(placement and routing) 및 주변 회로가 로직 회로의 FEOL/BEOL에 통합될 수 있다.
메모리 어레이가 BEOL(M3 내지 M4)에 위치하기 때문에, 어레이 아래의 영역이 설계자에 의해 로직 회로의 영역으로서 그리고/또는 메모리 어레이를 위한 주변 회로로서 사용될 수 있다. 본 개시내용의 구성을 이용하면, 회로 설계에 있어서 높은 유연성 및 성능 강화, 로직 회로와의 용이한 통합, 및 칩 상에서의 면적 소비 감소로 인한 비용 절감을 달성할 수 있다.
본 명세서에서는 모든 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에서 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 트랜지스터를 포함하는 로직 회로부와, 각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층(multiple layers)과, 메모리 어레이를 포함한다. 다층의 금속 배선은, 상기 기판에 더 가까운 순서로, 제1, 제2, 제3 및 제4 층을 포함하고, 상기 메모리 어레이는 상기 제3 층에 배치된 하부 다층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 제4 층에 배치된 상부 다층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이의 상부 다층 및 하부 다층 각각은 2개의 메모리층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 2개의 메모리층은 수직으로 적층된 2개 층의 비트 라인과, 상기 2개 층의 비트 라인과 교차하는 워드 라인을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 메모리 어레이를 동작시키기 위한 주변 회로가 상기 메모리 어레이 아래에 배치된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 로직 회로부의 부분이 상기 메모리 어레이 아래에 배치된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 상변화 메모리 셀을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 상변화 메모리 셀 각각은 Ge, Ga, Sn 및 In로 이루어진 그룹에서 선택된 하나 이상과, Sb 및 Te로 이루어진 그룹에서 선택된 하나 이상으로 제조된 상변화 메모리층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 상변화 메모리 셀은 질소, 비스무트 및 실리콘 산화물로 이루어진 그룹에서 선택된 하나 이상을 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 상변화 메모리 셀 각각은, N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSe; 및 N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSeSi로 이루어진 그룹에서 선택된 하나 이상으로 제조된 셀렉터 재료층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 저항률 변화 메모리 셀을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 저항률 변화 메모리 셀 각각은 HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx, GdOx, NiO, CeO, NiO, ZrO 및 CuO로 이루어진 그룹에서 선택된 하나 이상으로 제조된 상변화 메모리층을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 자기 메모리 셀을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 강유전성 메모리 셀을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 다층의 금속 배선은 제4 층에 더 가까운 순서로, 상기 제4 층 위에 제5, 제6, 및 제7 층을 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부와, 각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층과, 상기 다층 중의 적어도 하나에 배치된 메모리 어레이를 포함한다. 메모리 어레이를 위한 주변 회로가 메모리 어레이 아래에 배치된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 평면도에서, 상기 주변 회로의 면적은 상기 메모리 셀 어레이의 면적의 10% 미만이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 다층 중의 적어도 하나에 배치된 메모리 셀 어레이의 높이는 상기 다층 중의 적어도 하나의 높이와 실질적으로 같다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리 어레이는 수직으로 적층된 2개 층의 비트 라인과, 상기 2개 층의 비트 라인과 교차하는 워드 라인을 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부와, 각각 금속 배선층 및 층간 유전체층을 포함하는 다층과, 상기 다층 중의 적어도 하나에 배치된 메모리 어레이를 포함한다. 상기 메모리 어레이는 수직으로 적층된 2개 층의 비트 라인과, 상기 2개 층의 비트 라인과 교차하는 워드 라인을 포함하고, 상기 메모리 어레이는 상기 2개 층의 비트 라인과 상기 워드 라인 사이에 배치되는, 메모리층과 셀렉터 재료층을 포함한다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스 제조 방법에 있어서, 트랜지스터를 포함하는 로직 회로부가 기판 위에 형성되고, 제1 및 제2 배선층이 상기 기판 위에 형성된다. 상기 제1 및 제2 배선층 각각은 금속 배선층과 층간 유전체층을 포함한다. 제1 메모리 어레이층이 상기 제2 배선층 위에 형성되고, 제3 배선층이 형성되며, 제2 메모리 어레이층이 상기 제1 메모리 어레이층 위에 형성되고, 제4 배선층이 형성된다. 상기 제1 메모리 어레이층은 상기 제3 배선층과 동일한 층에 배치되고, 상기 제2 메모리 어레이층은 상기 제4 배선층과 동일한 층에 배치된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 반도체 디바이스는 평면도에서 로직 회로 영역과 메모리 영역을 포함하고, 상기 제1 메모리 어레이층을 형성할 때에, 제1 블랭킷 메모리층이 상기 로직 회로 영역과 상기 메모리 영역 위에 형성되고, 상기 로직 회로 영역 상의 제1 블랭킷 메모리층은 제거된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 메모리 어레이층이 형성된 후에, 제3 배선층의 배선 구조가 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제2 메모리 어레이층을 형성할 때에, 제2 블랭킷 메모리층이 상기 로직 회로 영역과 상기 메모리 영역 위에 형성되고, 상기 로직 회로 영역 상의 제2 블랭킷 메모리층은 제거된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제2 메모리 어레이층이 형성된 후에, 제4 배선층의 배선 구조가 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 제5 배선층이 상기 제4 배선층과 상기 제2 메모리 어레이층 위에 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 메모리 어레이층은 다음의 단계에 의해 형성된다. 막 스택이 상기 제2 배선층 위에 형성된다. 막 스택은 이 순서대로 적층된 제1 전도체층, 제1 절연층, 제2 전도체층, 제2 절연층, 제3 절연층 및 제4 절연층을 포함한다. 막 스택은 제1 방향으로 연장되는 비트 라인 패턴을 형성하도록 패터닝되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 격리벽 패턴이 비트 라인 패턴 위에 형성되며, 메모리층이 비트 라인 패턴과 격리벽 패턴 위에 형성되고, 제2 방향으로 연장되는 워드 라인 패턴이 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 단계는 상기 메모리층을 형성하는 것과 상기 워드 라인 패턴을 형성하는 것의 사이에, 셀렉터 재료층을 형성하는 것을 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제2 절연층은 실리콘계 절연성 재료와는 다른 재료로 제조된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1, 제3 및 제4 절연층은 실리콘계 절연성 재료로 제조된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 격리벽 패턴이 형성된 후에, 상기 제2 절연층의 상부면이 노출된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 격리벽 패턴은 바디 절연층과 상기 제3 및 제4 절연층의 부분을 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 메모리 어레이층이 형성되기 전에 제1 에칭 정지층이 상기 제2 배선층 위에 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 메모리 어레이층이 형성된 후에, 상기 제1 에칭 정지층의 두께가 부분적으로 줄어든다.
본 개시내용의 다른 양태에 따르면, 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 에칭 정지층이 하부 금속 배선층 위에 형성된다. 메모리 어레이는 에칭 정지층 위의 제1 전도체층, 상기 제1 전도체층 위의 제1 절연층, 상기 제1 절연층 위의 제2 전도체층, 상기 제2 전도체층 위의 제2 절연층, 상기 제2 절연층 위의 제3 절연층, 및 상기 제3 절연층 위의 제4 절연층을 포함한다. 스택형 구조를 패터닝함으로써 비트 라인 패턴이 형성되고, 비트 라인 패턴 위에 유전체층이 형성되며, 상기 유전체층이 형성됨에 따라, 상기 비트 라인 패턴과 교차하는 벽 패턴을 형성하고, 메모리층이 형성되며, 비트 라인 패턴과 벽 패턴 사이의 공간을 충전하는 제3 전도체층을 형성함으로써 워드 라인 패턴이 형성되고, 메모리 어레이층의 일부가 제거되고, 하부 금속 배선층 위에 금속 배선층이 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 셀렉터 재료층이 상기 메모리층 상에 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 메모리층은 상변화 재료 또는 저항률 변화 재료를 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제2 절연층은 알루미늄 산화물로 제조되고, 상기 제1, 제3 및 제4 절연층은 실리콘 산화물 또는 실리콘 질화물로 제조된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에 있어서, 상기 제1 및 제2 전도체층은 텅스텐으로 제조된다.
본 개시내용의 다른 양태에 따르면, 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 에칭 정지층이 하부 금속 배선층 위에 형성되고, 메모리 어레이층이 형성된다. 메모리 어레이층은 에칭 정지층 위의 제1 전도체층, 상기 제1 전도체층 위의 제1 절연층, 상기 제1 절연층 위의 제2 전도체층, 상기 제2 전도체층 위의 제2 절연층, 상기 제2 절연층 위의 제3 절연층, 및 상기 제3 절연층 위의 제4 절연층을 포함한다. 스택형 구조를 패터닝함으로써 비트 라인 패턴이 형성되고, 비트 라인 패턴 위에 유전체층이 형성되며, 상기 유전체층이 형성됨에 따라, 상기 비트 라인 패턴과 교차하는 벽 패턴을 형성하고, 메모리층이 형성되며, 셀렉터 재료층이 형성되고, 비트 라인 패턴과 벽 패턴 사이의 공간을 충전하는 제3 전도체층이 형성되며, 벽 패턴을 따라 리세스가 형성되고, 상기 리세스를 제4 전도체층으로 충전함으로써 워드 라인 패턴이 형성되고, 메모리 어레이층의 일부가 제거되고, 하부 금속 배선층 위에 금속 배선층이 형성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있음을 알 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
기판 위에 배치된 트랜지스터를 포함하는 로직 회로부와,
각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층(multiple layers)과,
메모리 어레이를 포함하고,
상기 다층의 금속 배선은, 상기 기판에 더 가까운 순서로, 제1, 제2, 제3 및 제4 층을 포함하며,
상기 메모리 어레이는 상기 제3 층에 배치된 하부 다층을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 메모리 어레이는 상기 제4 층에 배치된 상부 다층을 포함하는, 반도체 디바이스.
3. 제2항에 있어서, 상기 메모리 어레이의 상부 다층 및 하부 다층 각각은 2개의 메모리층을 포함하는, 반도체 디바이스.
4. 제3항에 있어서, 상기 2개의 메모리층은 수직으로 적층된 2개 층의 비트 라인과, 상기 2개 층의 비트 라인과 교차하는 워드 라인을 포함하는, 반도체 디바이스.
5. 제1항에 있어서, 상기 메모리 어레이를 동작시키기 위한 주변 회로가 상기 메모리 어레이 아래에 배치되는, 반도체 디바이스.
6. 제4항에 있어서, 상기 로직 회로부의 부분이 상기 메모리 어레이 아래에 배치되는, 반도체 디바이스.
7. 제1항에 있어서, 상기 메모리 어레이는 상변화 메모리 셀을 포함하는, 반도체 디바이스.
8. 제7항에 있어서, 상기 상변화 메모리 셀 각각은 Ge, Ga, Sn 및 In로 이루어진 그룹에서 선택된 하나 이상과, Sb 및 Te로 이루어진 그룹에서 선택된 하나 이상으로 제조된 상변화 메모리층을 포함하는, 반도체 디바이스.
9. 제8항에 있어서, 상기 상변화 메모리층은 질소, 비스무트 및 실리콘 산화물로 이루어진 그룹에서 선택된 하나 이상을 더 포함하는, 반도체 디바이스.
10. 제7항에 있어서, 상기 상변화 메모리 셀 각각은, N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSe; 및 N, P, S, Si 및 Te로 이루어진 그룹에서 선택된 하나 이상이 도핑된 AsGeSeSi로 이루어진 그룹에서 선택된 하나 이상으로 제조된 셀렉터 재료층을 포함하는, 반도체 디바이스.
11. 제1항에 있어서, 상기 메모리 어레이는 저항률 변화 메모리 셀을 포함하는, 반도체 디바이스.
12. 제11항에 있어서, 상기 저항률 변화 메모리 셀 각각은 HfOx, TiOx, TaOx, ZrOx, WOx, AlOx, NbOx, FeOx, GeOx, GdOx, NiO, CeO, NiO, ZrO 및 CuO로 이루어진 그룹에서 선택된 하나 이상으로 제조된 상변화 메모리층을 포함하는, 반도체 디바이스.
13. 제1항에 있어서, 상기 메모리 어레이는 자기 메모리 셀을 포함하는, 반도체 디바이스.
14. 제1항에 있어서, 상기 메모리 어레이는 강유전성 메모리 셀을 포함하는, 반도체 디바이스.
15. 제1항에 있어서, 상기 다층의 금속 배선은 제4 층에 더 가까운 순서로, 상기 제4 층 위에 제5, 제6, 및 제7 층을 포함하는, 반도체 디바이스.
16. 반도체 디바이스에 있어서,
기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부와,
각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층과,
상기 다층 중의 적어도 하나에 배치된 메모리 어레이를 포함하고,
상기 메모리 어레이를 위한 주변 회로가 상기 메모리 어레이 아래에 배치되는, 반도체 디바이스.
17. 제16항에 있어서, 평면도에서, 상기 주변 회로의 면적은 상기 메모리 셀 어레이의 면적의 10% 미만인, 반도체 디바이스.
18. 제17항에 있어서, 상기 다층 중의 적어도 하나에 배치된 메모리 셀 어레이의 높이는 상기 다층 중의 적어도 하나의 높이와 실질적으로 같은, 반도체 디바이스.
19. 제16항에 있어서, 상기 메모리 어레이는 수직으로 적층된 2개 층의 비트 라인과, 상기 2개 층의 비트 라인과 교차하는 워드 라인을 포함하는, 반도체 디바이스.
20. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부를 형성하는 단계와,
상기 트랜지스터들 위에 제1 및 제2 배선층을 형성하는 단계로서, 상기 제1 및 제2 배선층 각각은 금속 배선과 층간 유전체층을 포함하는, 상기 제1 및 제2 배선층 형성 단계와,
상기 제2 배선층 위에 제1 메모리 어레이층을 형성하는 단계와,
제3 배선층을 형성하는 단계와,
상기 제1 메모리 어레이층 위에 제2 메모리 어레이층을 형성하는 단계와,
제4 배선층을 형성하는 단계를 포함하고,
상기 제1 메모리 어레이층은 상기 제3 배선층과 동일한 층에 배치되고, 상기 제2 메모리 어레이층은 상기 제4 배선층과 동일한 층에 배치되는, 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위에 배치된 트랜지스터를 포함하는 로직 회로부와,
    각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층(multiple layers)과,
    메모리 어레이
    를 포함하고,
    상기 다층의 금속 배선은, 상기 기판에 더 가까운 순서로, 제1, 제2, 제3 및 제4 층을 포함하며,
    상기 메모리 어레이는 상기 제3 층에 배치된 하부 다층을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 메모리 어레이는 상기 제4 층에 배치된 상부 다층을 포함하는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 메모리 어레이를 동작시키기 위한 주변 회로가 상기 메모리 어레이 아래에 배치되는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 메모리 어레이는 상변화 메모리 셀을 포함하는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 메모리 어레이는 저항률 변화 메모리 셀을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 메모리 어레이는 자기 메모리 셀을 포함하는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 메모리 어레이는 강유전성 메모리 셀을 포함하는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 다층의 금속 배선은 상기 제4 층에 더 가까운 순서로, 상기 제4 층 위에 제5, 제6, 및 제7 층을 포함하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부와,
    각각 금속 배선층 및 층간 유전체층을 포함하고 각각 상기 로직 회로부 위에 배치되는 다층과,
    상기 다층 중의 적어도 하나에 배치된 메모리 어레이
    를 포함하고,
    상기 메모리 어레이를 위한 주변 회로가 상기 메모리 어레이 아래에 배치되는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 배치된 트랜지스터들을 포함하는 로직 회로부를 형성하는 단계와,
    상기 트랜지스터들 위에 제1 및 제2 배선층을 형성하는 단계로서, 상기 제1 및 제2 배선층 각각은 금속 배선과 층간 유전체층을 포함하는, 상기 제1 및 제2 배선층 형성 단계와,
    상기 제2 배선층 위에 제1 메모리 어레이층을 형성하는 단계와,
    제3 배선층을 형성하는 단계와,
    상기 제1 메모리 어레이층 위에 제2 메모리 어레이층을 형성하는 단계와,
    제4 배선층을 형성하는 단계
    를 포함하고,
    상기 제1 메모리 어레이층은 상기 제3 배선층과 동일한 층에 배치되고, 상기 제2 메모리 어레이층은 상기 제4 배선층과 동일한 층에 배치되는, 반도체 디바이스 제조 방법.
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