DE102014119660A1 - Vertikale vorrichtungsarchitektur - Google Patents

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Abstract

Die vorliegende Offenbarung betrifft eine vertikale Transistorvorrichtung mit rechteckigen vertikalen Kanalleisten, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken, und ein zugehöriges Herstellungsverfahren. In einigen Ausführungsformen hat die vertikale Transistorvorrichtung ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist. Ein Kanalgebiet mit einer oder mehreren vertikalen Kanalleisten ist über dem Source-Gebiet angeordnet. Die eine oder mehreren vertikale(n) Kanalleiste(n) hat (haben) eine Bodenfläche, die gegen das Source-Gebiet liegt, die eine rechteckige Form aufweist (d. h., eine Form mit vier Seiten, wobei benachbarte Seiten unterschiedliche Längen aufweisen, und vier rechten Winkeln). Ein Gate-Gebiet ist über dem Source-Gebiet an einer Position angeordnet, die gegen die vertikalen Kanalleisten liegt, und ein Drain-Gebiet ist über dem Gate-Gebiet und den vertikalen Kanalleisten angeordnet. Die rechteckige Form der vertikalen Kanalleisten sieht eine vertikale Vorrichtung mit guter Leistung und Zellflächendichte vor.

Description

  • HINTERGRUND
  • Das Mooresche Gesetz besagt, dass sich die Anzahl von Transistoren in einer integrierten Schaltung etwa alle zwei Jahre verdoppelt. Zur Erfüllung des Mooreschen Gesetzes hat die Industrie für integrierte Schaltungen die Größe integrierter Schaltungskomponenten beständig verringert (d. h., skaliert). In den letzten Jahren wurde eine Skalierung jedoch schwieriger, da die physikalischen Grenzen von Materialien, die in der Herstellung integrierter Schaltungen verwendet werden, annähernd erreicht sind. Somit hat die Halbleiterindustrie als Alternative zum herkömmlichen Skalieren begonnen, alternative Technologien (z. B. FinFETs) einzusetzen, um weiterhin das Mooresche Gesetz zu erfüllen.
  • Eine Alternative zu herkömmlichen Silizium-Planar-Feldeffektransistoren (FETs), die vor kurzem aufgetaucht ist, sind Nanodraht-Transistorvorrichtungen. Nanodraht-Transistorvorrichtungen verwenden einen Nanodraht oder mehrere Nanodrähte als Kanalgebiet, das sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstreckt. Die Nanodrähte haben typischerweise Durchmesser in der Größenordnung von zehn Nanometern oder weniger, so dass die Bildung einer Transistorvorrichtung möglich ist, die viel kleiner als jene ist, die mit einer herkömmlichen Siliziumtechnologie erreichbar ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Figuren verständlich. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
  • 1A–1C zeigen einige Ausführungsformen einer vertikalen Transistorvorrichtung mit vertikalen Kanalleisten in rechteckiger Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • 2A–2B zeigen einige Ausführungsformen eines integrierten Chips, der vertikale Transistorvorrichtungen mit vertikalen Kanalleisten in rechteckiger Form umfasst, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • 3 zeigt einige Ausführungsformen, die vertikale Kanalleistenkonfigurationen auf einem Source-Gebiet einer offenbarten vertikalen Transistorvorrichtung aufweisen.
  • 4 zeigt einige Ausführungsformen eines beispielhaften SRAM-Layouts unter Verwendung einer offenbarten vertikalen Transistorvorrichtung mit vertikalen Kanalleisten.
  • 5 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Herstellung einer vertikalen Transistorvorrichtung mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • 6 zeigt ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens zur Herstellung eines integrierten Chips mit vertikalen Transistorvorrichtungen mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • 7–8 zeigen einige Ausführungsformen von Querschnittsansichten, die ein Verfahren zur Herstellung einer vertikalen Transistorvorrichtung mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken, darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des vorgesehenen Gegenstandes vor. In der Folge sind spezielle Beispiele von Komponenten und Anordnungen zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur als Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie ”unterhalb”, ”unter”, ”unterer”, ”über”, ”oberer” und dergleichen, hier für eine Vereinfachung der Beschreibung verwendet werden, um ein Verhältnis von einem Element oder Merkmal zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung beschreiben. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein und die hier verwendeten, raumbezogenen, beschreibenden Begriffe können demensprechend interpretiert werden.
  • Vertikale Nanodraht-Transistorvorrichtungen umfassen häufig einen Nanodraht mit einem kreisförmigen oder quadratischen Querschnitt, der vertikal zwischen einem darunter liegenden Source-Gebiet und einem darüber liegenden Drain-Gebiet angeordnet ist. Während des Betriebs eines vertikalen Nanodraht-Transistors kann eine Spannung, die an ein Gate-Gebiet (d. h., eine Gate-Elektrode) angelegt wird, das den Nanodraht an einer Position umgibt, die vertikal zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist, bewirken, dass Strom entweder durch den Nanodraht fließt oder abgeschnürt wird.
  • Aufgrund der geringen Größe von Nanodrähten (z. B. typischerweise zwischen 0,1 nm und 10 nm) sind einzelne Nanodrähte nicht imstande, ausreichend Strom zwischen dem Source-Gebiet und dem Drain-Gebiet zu führen, um eine effiziente Transistorvorrichtung zu bilden. Daher werden häufig mehrere parallele Nanodrähte zwischen einem Source-Gebiet und einem Drain-Gebiet derselben vertikalen Transistorvorrichtung angeordnet. Da die mehreren parallelen Nanodrähte unter der Steuerung desselben Gate-Gebiets stehen, sind die mehreren parallelen Nanodrähte imstande, als eine einzige Transistorvorrichtung zu arbeiten.
  • Die vorliegende Offenbarung betrifft eine vertikale Transistorvorrichtung mit verbesserter Leistung und Zellflächendichte, umfassend vertikale Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken, und ein zugehöriges Herstellungsverfahren. In einigen Ausführungsformen umfasst die vertikale Transistorvorrichtung ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist. Ein Kanalgebiet, das eine oder mehrere vertikale Kanalleiste(n) umfasst, ist über dem Source-Gebiet angeordnet. Die eine oder mehreren vertikale(n) Kanalleiste(n) hat (haben) eine Bodenfläche, die gegen das Source-Gebiet liegt, die eine rechteckige Form aufweist (d. h., eine Form mit vier Seiten, die durch vier rechte Winkel getrennt sind, wobei benachbarte Seiten unterschiedliche Längen aufweisen). Die vertikale Transistorvorrichtung umfasst des Weiteren ein Gate-Gebiet, das über dem Source-Gebiet an einer Position liegt, die die eine oder mehreren vertikale(n) Kanalleiste(n) umgibt, und ein Drain-Gebiet, das über dem Gate-Gebiet und der einen oder den mehreren vertikalen Kanalleiste(n) liegt. Die rechteckige Form der vertikalen Kanalleisten ermöglicht Verbesserungen in Leistung und Zellflächendichte in der offenbarten vertikalen Transistorvorrichtung in Bezug auf eine vertikale Transistorvorrichtung, die kreisförmige oder quadratische Nanodrähte verwendet.
  • 1A zeigt eine dreidimensionale Ansicht einiger Ausführungsformen einer vertikalen Transistorvorrichtung 100 mit vertikalen Kanalleisten 108 mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet 104 und einem Drain-Gebiet 110 erstrecken.
  • Die vertikale Transistorvorrichtung 100 umfasst ein Source-Gebiet 104, das über einer Halbleiterträgerschicht 102 liegt. In einigen Ausführungsformen umfasst das Source-Gebiet 104 ein hoch dotiertes Gebiet mit einem ersten Dotierungstyp (z. B. einer Dotierung vom n-Typ oder einer Dotierung vom p-Typ mit einer Dotierungskonzentration von mehr als etwa 1017 Atomen/cm3). In verschiedenen Ausführungsformen kann die Halbleiterträgerschicht 102 jede Art von Halbleiterkörper umfassen (z. B. Silizium, Silizium-Germanium (SiGe, SOI, usw.), wie einen Halbleiterwafer oder einen oder mehrere Nacktchips auf einem Wafer, wie auch jede andere Art von Halbleiter und/oder epitaxialen Schichten, die darauf gebildet sind und/oder auf andere Art und Weise damit verknüpft sind.
  • Eine oder mehrere vertikale Kanalleiste(n) 108a und 108b sind über dem Source-Gebiet 104 angeordnet. Die eine oder mehreren vertikale(n) Kanalleiste(n) 108a und 108b bilden ein Kanalgebiet 109 der vertikalen Transistorvorrichtung 100. Die eine oder mehreren vertikale(n) Kanalleiste(n) 108a und 108b haben eine Bodenfläche 107, die auf einer oberen Oberfläche des Source-Gebiets 104 liegt. Die Bodenfläche 107 hat eine rechteckige Form, wobei benachbarte Seiten ungleiche Längen aufweisen. In einigen Ausführungsformen hat die eine bzw. haben die mehreren vertikale(n) Kanalleiste(n) 108a und 108b einen zweiten Dotierungstyp, der sich vom ersten Dotierungstyp (z. B. eine Dotierung vom p-Typ oder eine Dotierung vom n-Typ) des Source-Gebiets 104 unterscheidet. In anderen Ausführungsformen kann die eine bzw. können die mehreren vertikale(n) Kanalleiste(n) 108a und 108b ein nicht dotiertes Material umfassen. In einigen Ausführungsformen können die vertikalen Kanalleisten 108a und 108b ein Halbleitermaterial wie Silizium (Si), Silizium-Germanium (SiGe), Germanium (Ge), Indium-Arsenid (InAs), Gallium-Arsenid (GaAs), usw. umfassen. Obwohl die vertikale Transistorvorrichtung 100 zwei vertikale Kanalleisten 108a und 108b zeigt, ist klar, dass eine solche Ausführungsform nicht in einem einschränkenden Sinn zu verstehen ist. Vielmehr kann eine offenbarte vertikale Transistorvorrichtung 100 eine beliebige Anzahl vertikaler Kanalleisten haben (z. B. 1, 2, 3, 4, usw.).
  • Ein Drain-Gebiet 110 ist über der einen oder den mehreren vertikalen Kanalleiste(n) 108a und 108b angeordnet. Das Drain-Gebiet 110 liegt an einer oberen Oberfläche (gegenüber der Bodenfläche 107) der vertikalen Kanalleiste(n) 108a und 108b, so dass sich die vertikale(n) Kanalleiste(n) 108a und 108b zwischen dem Source-Gebiet 103 und dem Drain-Gebiet 110 erstreckt (erstrecken). In einer Ausführungsform umfasst das Drain-Gebiet 110 ein hoch dotiertes Gebiet mit dem ersten Dotierungstyp des Source-Gebiets (z. B. eine Dotierung vom n-Typ oder eine Dotierung vom p-Typ mit einer Dotierungskonzentration von mehr als etwa 1017 Atomen/cm3).
  • Ein Gate-Gebiet 106, das ein leitendes Material umfasst, ist vertikal zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 110 an einer Position angeordnet, die neben der einen oder den mehreren vertikalen Kanalleiste(n) 108a und 108b liegt. Während des Betriebs der vertikalen Transistorvorrichtung 100 kann selektiv eine Spannung an das Gate-Gebiet 106 angelegt werden. Die angelegte Spannung bewirkt, dass das Gate-Gebiet 106 den Fluss von Ladungsträgern 111 entlang der vertikalen Kanalleisten 108a und 108b zwischen dem Source-Gebiet 104 und dem Drain-Gebiet 110 steuert. In einigen Ausführungsformen umgibt das Gate-Gebiet 106 die eine oder mehreren vertikale(n) Kanalleiste(n) 108a und 108b, um eine Gate-all-Around-(GAA)Transistorvorrichtung zu bilden.
  • 1B zeigt einige Ausführungsformen einer Draufsicht 112 der vertikalen Transistorvorrichtung 100.
  • Wie in der Draufsicht 112 dargestellt, haben die vertikalen Kanalleisten 108a und 108b eine rechteckige Form mit vier Seiten, die durch rechte Winkel getrennt sind. Die rechteckige Form der vertikalen Kanalleisten 108a und 108b bewirkt, dass benachbarte Seiten verschiedene Längen haben. Zum Beispiel haben die vertikalen Kanalleisten 108a und 108b jeweils zwei erste gegenüber liegende Seiten mit einer Länge l und zwei zweite gegenüber liegende Seiten mit einer Breite w, wobei die Länge l einen größeren Wert als die Breite w hat. In einigen Ausführungsformen sind die zwei ersten gegenüber liegenden Seiten der mehreren vertikalen Kanalleisten 108a und 108b in einer Fläche über dem Source-Gebiet 104 parallel zueinander ausgerichtet (d. h., zwei erste gegenüber liegende Seiten der ersten vertikalen Kanalleiste 108a sind mit zwei ersten gegenüber liegenden Seiten der zweiten vertikalen Kanalleiste 108a parallel ausgerichtet).
  • In einigen Ausführungsformen kann die Länge l der vertikalen Kanalleisten 108a und 108b im Bereich von etwa dem Vierfachen bis etwa Zwanzigfachen des Wertes der Breite w der vertikalen Kanalleisten 108a und 108b liegen. Zum Beispiel kann in einigen Ausführungsformen die Länge l einen Wert haben, der zwischen etwa 20 nm und etwa 100 nm liegt, und die Breite w kann einen Wert haben, der zwischen etwa 5 nm und etwa 10 nm liegt. In anderen Ausführungsformen können die Länge l und die Breite w geringere Werte haben, die abhängig von einer gewünschten Eigenschaft der Transistorvorrichtung variieren. Es ist klar, dass ein Vergrößern einer Fläche, in welcher das Gate-Gebiet 106 Elemente des Kanalgebiets 109 umgibt, auch eine effektive Breite der vertikalen Transistorvorrichtung 100 vergrößert. Daher vergrößert die rechteckige Form der einen oder mehreren vertikalen Kanalleiste(n) 108a und 108b die effektive Breite (Weff) des Kanalgebiets 109 relativ zu einer vertikalen Transistorvorrichtung mit quadratischen oder kreisförmigen Nanodrähten.
  • 1C zeigt einige Ausführungsformen einer Seitenansicht 114 der vertikalen Transistorvorrichtung 100.
  • Wie in der Seitenansicht 114 dargestellt, umgibt das Gate-Gebiet 106 die vertikalen Kanalleisten 108a und 108b an einer Position, die vertikal vom Drain-Gebiet 104 und vom Drain-Gebiet 110 getrennt ist. Das Gate-Gebiet 106 ist von den vertikalen Kanalleisten 108a und 108b durch eine Gate-Dielektrikumschicht 116 getrennt, die an den Seitenwänden der vertikalen Kanalleisten 108a und 108b anliegt.
  • 2A–2B zeigen einige Ausführungsformen eines integrierten Chips 200, der vertikale Transistorvorrichtungen 201a und 201b mit vertikalen Kanalleisten 108 mit einer rechteckigen Form zwischen einem oder mehreren Source-Gebiet(en) 104 und einem oder mehreren Drain-Gebiet(en) 216 umfasst.
  • 2A zeigt einige Ausführungsformen einer Seitenansicht des integrierten Chips 200.
  • Der integrierte Chip 200 umfasst ein Isolationsgebiet 204 (z. B. ein Grabenisolationsgebiet), das zwischen Source-Gebieten 104 von vertikalen Transistorvorrichtungen 201a und 201b angeordnet ist. In einigen Ausführungsformen können die Source-Gebiete 104 innerhalb eines Wannengebiets oder mehrerer Wannengebiete 202 angeordnet sein, die sich in einer Halbleiterträgerschicht 102 befinden. In solchen Ausführungsformen haben die Source-Gebiete 103 einen anderen Dotierungstyp als das eine oder die mehreren Wannengebiet(e) 202 (z. B. haben die Source-Gebiete 104 einen ersten Dotierungstyp, während das (die) Wannengebiet(e) 202 einen zweiten Dotierungstyp haben können, der sich vom ersten Dotierungstyp unterscheidet). Eine erste Isolationsschicht 206 ist über den Source-Gebieten 104 angeordnet. In verschiedenen Ausführungsformen kann die erste Isolationsschicht 206 eine oder mehrere verschiedene dielektrische Schicht(en) umfassen. In einigen Ausführungsformen kann die erste Isolationsschicht 206 eines oder mehrere von Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxynitrid (SiCON) usw. umfassen.
  • Eine Gate-Dielektrikumschicht 208 ist über der ersten Isolationsschicht 206 angeordnet. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 208 ein dielektrisches Material hoher Dielektrizitätszahl umfassen, wie zum Beispiel Hafniumoxid (HfOx), Zirkoniumoxid (ZrOx) oder Aluminiumoxid (Al2O3). Die Gate-Dielektrikumschicht 208 kann eine ”L”-förmige Struktur mit einem horizontalen Schenkel 208a und einem vertikalen Schenkel 208b umfassen. Der horizontale Schenkel 208a ist parallel zu einer oberen Oberfläche der Source-Gebiete 104 ausgerichtet und der vertikale Schenkel 208b ist parallel zu einer Seitenwand vertikaler Kanalleisten 108 ausgerichtet.
  • Ein Gate-Gebiet 210 ist über der Gate-Dielektrikumschicht 208 angeordnet. Die erste Isolationsschicht 206 und die Gate-Dielektrikumschicht 208 sind zum elektrischen Isolieren des Source-Gebiets 104 vom Gate-Gebiet 210 konfiguriert. Das Gate-Gebiet 210 umfasst ein leitendes Material (z. B. Metall oder Polysilizium). In einigen Ausführungsformen kann das Gate-Gebiet 210 eine oder mehrere verschiedene Schicht(en) umfassen. Zum Beispiel kann in einigen Ausführungsformen das Gate-Gebiet 210 eine erste Gate-Schicht 210a umfassen, die eine Gate-Arbeitsfunktionsschicht, die ein Material enthält, das so ausgewählt ist, dass es einer vertikalen Transistorvorrichtung 201a und 201b eine ausgewählte Arbeitsfunktion verleiht, und eine darüber liegende zweite Gate-Schicht 210b umfasst, die eine Gate-Metallschicht umfasst. In einigen Ausführungsformen kann die erste Gate-Schicht 210a Titannitrid (TiN), Tantalnitrid (TaN), Titanaluminiumcarbid (TiAlC), Tantalaluminiumcarbid (TaAlC) usw. umfassen. In einigen Ausführungsformen kann die zweite Gate-Schicht 210b zum Beispiel Wolfram (W) oder Aluminium (Al) umfassen. In einigen Ausführungsformen kann das Gate-Gebiet 210 auch eine 'L'-förmige Struktur umfassen.
  • Eine dielektrische Schicht 212 ist über dem Gate-Gebiet 210 angeordnet. In einigen Ausführungsformen kann die dielektrische Schicht 212 eine oder mehrere verschiedene dielektrische Schicht(en) umfassen. In einigen Ausführungsformen kann die dielektrische Schicht 212 eine erste dielektrische Schicht 212a, die auf dem Gate-Gebiet 210 angeordnet ist, und eine darüber liegende dielektrische Zwischenebenen-(ILD)Schicht 212b umfassen. In einigen Ausführungsformen kann die erste dielektrische Schicht 212a Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxymidtrid (SiCON) usw. umfassen. In einigen Ausführungsformen kann die ILD-Schicht 212b Siliziumdioxid (SiO2), Phosphorsiliziumglas (PSG), Borsiliziumglas (BSG) umfassen.
  • Ein Drain-Abstandhalter 214 ist über dem Gate-Gebiet 212 und der dielektrischen Schicht 212 an Positionen angeordnet, die seitlich zwischen den vertikalen Kanalleisten 108 angeordnet sind. Der Drain-Abstandhalter 214 ist zum elektrischen Isolieren des Gate-Gebiets 210 vom Drain-Gebiet 216 konfiguriert. In einigen Ausführungsformen kann das Drain-Gebiet 216 einen oder mehrere separate Drain-Kontakte 217 (z. B. ein leitendes Material wie ein Metall) umfassen. In einigen Ausführungsformen kann der Drain-Abstandhalter 214 eines oder mehrere von zum Beispiel Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxynitrid (SiCON) umfassen.
  • 33 zeigt einige Ausführungsformen einer Draufsicht 218 des integrierten Chips 200. Wie in der Draufsicht 218 dargestellt, ist die Seitenansicht des integrierten Chips 200 (in 2A dargestellt) entlang der Querschnittslinie A-A' aufgenommen.
  • 3 zeigt verschiedene Ausführungsformen in Draufsichten 300a–300c, die vertikale Kanalleistenkonfigurationen auf einem Source-Gebiet einer offenbarten vertikalen Transistorvorrichtung zeigen.
  • Eine erste Draufsicht 300a einer vertikalen Transistorvorrichtung zeigt mehrere Einzeldrahtkanäle 304, die über einem Source-Gebiet 302 liegen. Die mehreren Einzeldrahtkanäle 204 haben quadratische Querschnitte (haben z. B. vier Seiten gleicher Längen). Ein Abstand zwischen den mehreren Einzeldrahtkanälen 20 bewirkt, dass das Source-Gebiet 204 eine Länge l1 und eine Breite w1 hat.
  • Eine zweite Draufsicht 300b einer vertikalen Transistorvorrichtung zeigt mehrere vertikale Kanalleisten 308, die über einem Source-Gebiet 306 angeordnet sind. Die mehreren vertikalen Kanalleisten 308 haben rechteckige Querschnitte mit einer Länge, die sich in eine Richtung erstreckt, die zu einer Länge (d. h., einer größeren Abmessung) des Source-Gebiets 206 parallel verläuft (d. h., so, dass eine lange Seite der mehreren vertikalen Kanalleisten 308 parallel zu einer langen Seite des Source-Gebiets 306 ausgerichtet ist).
  • Der Abstand zwischen den mehreren vertikalen Kanalleisten 2308 bewirkt, dass das Source-Gebiet 306 eine l2 und eine Breite w2 hat, die jeweils kleiner als die Länge l1 und die Breite w1 der vertikalen Transistorvorrichtung sind, die in Draufsicht 300a dargestellt ist (da die vertikalen Kanalleisten 308 durch einen selbstausgerichteten Prozess gebildet werden, wie in Bezug auf Verfahren 600 dargestellt). In einigen Ausführungsformen könnte ein Austausch der mehreren Einzeldrahtkanäle 304 durch die mehreren vertikalen Kanalleisten 308 eine Größe eines Source-Gebiets um das 1,2-Fache oder mehr verringern.
  • Eine dritte Draufsicht 300c einer vertikalen Transistorvorrichtung zeigt mehrere vertikale Kanalleisten 310, die über einem Source-Gebiet 306 angeordnet sind. Die mehreren vertikalen Kanalleisten 310 haben rechteckige Querschnitte mit einer Länge, die sich in eine Richtung erstreckt, die zu einer Länge (d. h., einer größeren Abmessung) des Source-Gebiets 306 senkrecht verläuft (d. h., zu vertikalen Kanalleisten 308 senkrecht verläuft).
  • Draufsichten 300d–300k zeigen alternative Ausführungsformen von vertikalen Transistorvorrichtungen mit mehreren vertikalen Kanalleisten 308, die sich an verschiedenen Stellen über einem Source-Gebiet 306 befinden. In verschiedenen Ausführungsformen können die mehreren vertikalen Kanalleisten 308 aus verschiedenen Gründen unterschiedliche Positionen über dem Source-Gebiet 306 haben. Zum Beispiel können in einigen Ausführungsformen die verschiedenen Positionen der vertikalen Kanalleisten 308 relativ zum Source-Gebiet 306 auf eine Fehlausrichtung während der Herstellung zurückzuführen sein. In solchen Ausführungsformen kann der Austausch der mehreren Einzeldrahtkanäle 304 durch die mehreren vertikalen Kanalleisten 308 Ausrichtungsprobleme aufgrund der Länge der vertikalen Kanalleisten 308 mildern (z. B. haben selbst bei einer Fehlausrichtung die mehreren vertikalen Kanalleisten 308 noch einen großen Schnittpunkt mit dem Source-Gebiet 306, so dass Fehlausrichtungsprobleme gemildert werden).
  • 4 zeigt einige Ausführungsformen einer schematischen Darstellung 400 einer 6T SRAM (statischer Direktzugriffsspeicher) Zelle und ein entsprechendes beispielhaftes SRAM-Layout 402, das vertikale Transistorvorrichtungen mit vertikalen Kanalleisten umfasst.
  • Wie in der schematischen Darstellung 400 gezeigt, umfasst die 6T SRAM-Zelle sechs Transistorvorrichtungen T1–T6. Transistoren T2, T3, T4 und T5 bilden zwei kreuzgekoppelte Wechselrichter (z. B. einen ersten Wechselrichter, der T2 und T3 umfasst, und einen zweiten Wechselrichter, der T4 und T5 umfasst), die zum Speichern von Daten konfiguriert sind. Zwei zusätzliche Zugriffstransistoren T1 und T6 dienen zur Steuerung des Zugriffs auf die SRAM-Zelle während Lese- und Schreibvorgängen über Bit-Leitungen BL, BLB und Wortleitungen WL.
  • Das SRAM-Layout 402 umfasst Gate-Gebiete 404a und 404, die über aktiven Gebieten 406 liegen, die durch einen leitenden Pfad 410 verbunden werden können. Vertikale Kanalleisten 408 sind so konfiguriert, dass sie sich durch Gate-Gebiete 404a erstrecken, um Zugriffstransistoren T1 und T6 zu bilden. Vertikale Kanalleisten 408 sind so konfiguriert, dass sie sich durch Gate-Gebiete 404b erstrecken, um Transistoren T2, T3, T4 und T5 zu bilden. Durch Verwendung von vertikalen Kanalleisten 408 zur Bildung von Transistoren T1–T6 kann die Größe des SRAM-Layouts 402 in Bezug auf SRAMs, die Transistorvorrichtungen mit Einzeldrahtkanälen verwenden, verringert werden.
  • 5 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 500 zur Herstellung einer vertikalen Transistorvorrichtung mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • Während offenbarte Verfahren (z. B. Verfahren 500 und 600) hier als eine Reihe von Vorgängen oder Ereignissen beschrieben sind, ist klar, dass die dargestellte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn zu verstehen ist. Zum Beispiel können einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen, abgesehen von den hier dargestellten und/oder beschrieben, erfolgen. Zusätzlich könnten nicht alle dargestellten Vorgänge zur Ausführung eines Aspekts oder mehrerer Aspekte oder Ausführungsformen der vorliegenden Beschreibung erforderlich sein. Ferner kann ein Vorgang oder können mehrere Vorgänge, wie hier dargestellt, in einem Vorgang und/oder einer Phase oder in mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In 503 wird ein Source-Gebiet über einer Halbleiterträgerschicht gebildet.
  • In 504 wird eine oder werden mehrere vertikale Kanalleiste(n) mit einer rechteckigen Form an Positionen gebildet, die über dem Source-Gebiet liegen. Die rechteckige Form der vertikalen Kanalleisten bewirkt, dass benachbarte Seiten der vertikalen Kanalleisten unterschiedliche Längen haben.
  • In 506 wird ein Gate-Gebiet so gebildet, dass es an der einen oder den mehreren vertikalen Kanalleiste(n) an Positionen anliegt, die über dem Source-Gebiet liegen.
  • In 508 wird ein Drain-Gebiet über der einen oder den mehreren vertikalen Kanalleiste(n) gebildet. Durch Bildung des Drain-Gebiets über der einen oder den mehreren vertikalen Kanalleiste(n) erstrecken sich die eine oder die mehreren vertikale(n) Kanalleiste(n) zwischen dem Source-Gebiet und dem Drain-Gebiet.
  • 6 zeigt ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens 600 zur Herstellung eines integrierten Chips mit vertikalen Transistorvorrichtungen mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken.
  • In 602 wird eine Vorrichtungskanalschicht, die über einer Source-Schicht liegt, selektiv geätzt, um mehrere vertikale Kanalleisten über der Source-Schicht zu bilden.
  • In 604 wird die Source-Schicht mit Hilfe einer ersten Maskierungsstruktur, die die vertikalen Kanalleisten umfasst, selektiv geätzt, um einen Graben zu bilden, der Source-Gebiete räumlich von benachbarten vertikalen Transistorvorrichtungen trennt.
  • In 606 wird ein Isolationsgebiet in dem Graben gebildet.
  • In 608 werden eine Gate-Dielektrikumschicht und eine Gate-Schicht auf der Trägerschicht an Positionen gebildet, die sich zwischen und über den vertikalen Kanalleisten erstrecken.
  • In 610 wird die Gate-Schicht von über der einen oder den mehreren vertikalen Kanalleisten zurück geätzt.
  • In 612 wird die Gate-Schicht mit Hilfe einer zweiten Maskierungsstruktur, die die vertikalen Kanalleisten umfasst, selektiv geätzt, um räumlich getrennte Gate-Gebiete von benachbarten vertikalen Transistorvorrichtungen zu bilden.
  • In 614 wird ein Planarisierungsprozess durchgeführt.
  • In 616 wird ein Drain-Gebiet über der einen oder den mehreren vertikalen Kanalleiste(n) gebildet.
  • 7–18 zeigen einige Ausführungsformen in Querschnittsansichten, die ein Verfahren zur Herstellung einer vertikalen Transistorvorrichtung mit vertikalen Kanalleisten mit einer rechteckigen Form zeigen, die sich zwischen einem Source-Gebiet und einem Drain-Gebiet erstrecken. Obwohl 7–18 in Bezug auf das Verfahren 600 beschrieben sind, ist klar, dass die in 7–18 offenbarten Strukturen nicht auf das Verfahren 600 beschränkt sind, sondern stattdessen eigenständig als Strukturen, unabhängig von dem Verfahren 600, verwendet werden können. Auch wenn das Verfahren in Bezug auf 7–18 beschrieben ist, ist es ebenso klar, dass das Verfahren 600 nicht auf die in 7–18 offenbarten Strukturen beschränkt ist, sondern stattdessen eigenständig, unabhängig von den in 7–18 offenbarten Strukturen, verwendet werden kann.
  • 7 zeigt einige Ausführungsformen einer Querschnittsansicht 700, die dem Vorgang 602 entspricht.
  • Wie in der Querschnittsansicht 700 dargestellt, ist eine Vorrichtungskanalschicht 706 auf einer Source-Schicht 704 angeordnet, die sich über einer Halbleiterträgerschicht 102 befindet. In einigen Ausführungsformen kann die Source-Schicht 704 durch selektives Implantieren der Halbleiterträgerschicht 102 mit Dotierungsmitteln gebildet werden. In einigen Ausführungsformen kann die Source-Schicht 704 in einem Wannengebiet 702 angeordnet sein, das in der Halbleiterträgerschicht 102 gebildet ist. In solchen Ausführungsformen hat die Source-Schicht 704 einen anderen Dotierungstyp als das Wannengebiet 702. Zum Beispiel kann die Source-Schicht 704 einen ersten Dotierungstyp haben, während das Wannengebiet 702 einen zweiten Dotierungstyp haben kann, der sich vom ersten Dotierungstyp unterscheidet. In verschiedenen Ausführungsformen kann die Vorrichtungskanalschicht 706 Silizium (Si), Silizium-Germanium (SiGe), Germanium (Ge), usw. umfassen.
  • Eine Maskierungsschicht 708 wird selektiv über der Vorrichtungskanalschicht 706 an Positionen gebildet, die eine oder mehrere vertikale Kanalleiste(n) 108 definieren (z. B. kann die Maskierungsschicht 708 an Positionen gebildet werden, die über den Positionen der vertikalen Kanalleisten 108 liegen). Die Vorrichtungskanalschicht 706 wird dann einem ersten Ätzmittel 710 ausgesetzt. Das erste Ätzmittel ist zum Entfernen der Vorrichtungskanalschicht 706 aus Flächen gestaltet, die nicht von der Maskierungsschicht 708 bedeckt sind, was zur Bildung der einen oder mehreren vertikalen Kanalleiste(n) 108 auf der Source-Schicht 704 führt. In einigen Ausführungsformen kann das erste Ätzmittel 710 ein Nassätzmittel (z. B. mit verdünnter Salzsäure (HCl) oder ein Trockenätzmittel (z. B. mit einer Ätzchemikalie, die eines oder mehrere von Fluor (F), Tetrafluormethan (CF4), Ozon (O2) oder C4F8 (Octafluorcyclobutan) umfasst) sein.
  • 8–9 zeigen einige Ausführungsformen von Querschnittsansichten 800 und 900, die dem Vorgang 604 entsprechen.
  • Wie in der Querschnittsansicht 800 dargestellt, können vertikale Kanalleistenabstandhalter 801 durch Abscheiden einer dielektrischen Schicht oder mehrerer dielektrischer Schichten gebildet wird. Zum Beispiel können eine erste dielektrische Schicht 802 und eine zweite dielektrische Schicht 804 zwischen den vertikalen Kanalleisten 108 abgeschieden werden. Nach dem Abscheiden können die erste und zweite dielektrische Schicht 802 und 804 mit einem anisotropischen Ätzmittel selektiv geätzt werden, um die vertikalen Kanalleistenabstandhalter 801 zu bilden. Das anisotropische Ätzen führt zur Bildung von vertikalen Kanalleistenabstandhaltern 801 an Seitenwänden der vertikalen Kanalleisten 108.
  • Wie in der Querschnittsansicht 900 dargestellt, wird eine Fotolackschicht 902 zwischen den vertikalen Kanalleisten 108 einer selben vertikalen Transistorvorrichtung gebildet. Wie zum Beispiel in der Querschnittsansicht 800 dargestellt, werden vertikale Kanalleisten 108a und 108b von einer ersten vertikalen Transistorvorrichtung 903a benutzt, während vertikale Kanalleisten 108c und 108d von einer zweiten vertikalen Transistorvorrichtung 903b benutzt werden. Die vertikalen Kanalleistenabstandhalter 801, die Fotolackschicht 902 und die vertikalen Kanalleisten 108 bilden gemeinsam eine erste Maskierungsstruktur 905.
  • Nach Bildung der Fotolackschicht 902 wird die Source-Schicht 704 selektiv einem zweiten Ätzmittel 904 ausgesetzt, das zum Ätzen der Source-Schicht 704 gemäß der ersten Maskierungsstruktur 905 gestaltet ist, um einen Graben 906 zu bilden, der zwischen räumlich getrennten Source-Gebieten 104a und 104b benachbarter vertikaler Transistorvorrichtungen 903a und 903b angeordnet ist. Durch Verwendung der vertikale Kanalleistenabstandhalter 801 als Teil der ersten Maskierungsstruktur 905, die die räumlich getrennten Source-Gebiete 104a und 104b definiert, können diese sehr eng beieinander gebildet werden, wodurch möglich ist, dass Source-Gebiete 104a und 104b eine relativ kleine Fläche einnehmen.
  • 10–11 zeigen einige Ausführungsformen von Querschnittsansichten 1000 und 1100, die dem Vorgang 606 entsprechen.
  • Wie in der Querschnittsansicht 1000 dargestellt, ist ein dielektrisches Material in dem Graben 906 und zwischen benachbarten vertikalen Kanalleisten 108 gebildet. In einigen Ausführungsformen kann das dielektrische Material 1002 ein Oxid umfassen, das durch einen Abscheidungsprozess gebildet wird. Dann wird ein Planarisierungsprozess durchgeführt. Der Planarisierungsprozess entfernt einen Überschuss des dielektrischen Materials 1002 und/oder der Maskierungsschicht 708, wodurch eine ebene obere Oberfläche 1004 gebildet wird.
  • Wie in der Querschnittsansicht 1100 dargestellt ist, wird das dielektrische Material einem dritten Ätzmittel 1102 ausgesetzt, das zum Zurückätzen des dielektrischen Materials 1002 gestaltet ist, um ein Isolationsgebiet 204 (z. B. ein Grabenisolationsgebiet) an einer Position seitlich zwischen den räumlich getrennten Source-Gebieten 104a und 104b zu bilden. In einigen Ausführungsformen kann das Isolationsgebiet 204 eine obere Oberfläche haben, die mit einer oberen Oberfläche der räumlich getrennten Source-Gebiete 104a und 104b ausgerichtet ist. Die vertikalen Kanalleistenabstandhalter 801 werden nach dem Zurückätzen auch entfernt (z. B. durch selektives Ätzen). In einigen Ausführungsformen kann eine Source-Silicidschicht 1104 in den räumlich getrennten Source-Gebieten 104a und 104b an Positionen neben den vertikalen Kanalleisten 108 gebildet werden. Obwohl die Source-Silicidschicht 1104 wie in der Querschnittsansicht 1100 gebildet dargestellt ist, ist klar, dass sie in anderen Ausführungsformen an anderen Punkten des Prozesses gebildet werden kann.
  • 12 zeigt einige Ausführungsformen einer Querschnittsansicht 1200, die dem Vorgang 608 entspricht.
  • Wie in der Querschnittsansicht 1200 dargestellt, wird eine Isolationsschicht 1202 über den räumlich getrennten Source-Gebieten 104a und 104b und dem Isolationsgebiet 204 gebildet. Die Isolationsschicht 1202 kann in verschiedenen Ausführungsformen eine erste Isolationsschicht 1202a und eine darüber liegende zweite Isolationsschicht 1202b umfassen. Die erste und zweite Isolationsschicht 1202a und 1202b können in einigen Ausführungsformen eines oder mehrere von Siliziumdioxid (SiO2), Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxynitrid (SiCON) usw. umfassen.
  • Anschließend wird eine Gate-Dielektrikumschicht 1204 über der ersten Isolationsschicht 1202 gebildet und eine Gate-Schicht 1206 wird über der Gate-Dielektrikumschicht 1204 gebildet. Die Gate-Dielektrikumschicht 1204 und die Gate-Schicht 1206 werden an Positionen gebildet, die sich zwischen und über den vertikalen Kanalleisten 108 erstrecken. In einigen Ausführungsformen können die Gate-Dielektrikumschicht 1204 und die Gate-Schicht 1206 durch Dampfabscheidungstechniken (z. B. CVD, PVD usw.) oder durch Atomlagenabscheidung (ALD) gebildet werden. In einigen Ausführungsformen kann die Abscheidung bewirken, dass die Gate-Dielektrikumschicht 1204 und die Gate-Schicht 1206 'L'-förmige Strukturen umfassen. In einigen Ausführungsformen kann die Gate-Dielektrikumschicht 1204 ein Gate-Dielektrikummaterial hoher Dielektrizitätszahl umfassen (z. B. Hafniumoxid (HfOx), Zirkoniumoxid (ZrOx) oder Aluminiumoxid (Al2O3, usw.). In einigen Ausführungsformen kann die Gate-Schicht 1206 eine erste Gate-Schicht 1206a enthalten, die ein Material (z. B. TiN, TaN, TiAlC, TaAlC, usw.) umfasst, das so ausgewählt ist, dass es eine Arbeitsfunktion einer zugehörigen Transistorvorrichtung einstellt, sowie eine darüber liegende zweite Gate-Schicht 1206b, die eine Gate-Metallschicht (z. B. W, Al, usw.) umfasst.
  • In einigen Ausführungsformen kann eine dielektrische Schicht 1208 über der Gate-Schicht 1206 angeordnet sein. Die dielektrische Schicht 1208 kann eine erste dielektrische Schicht 1208a und eine darüber liegende dielektrische Zwischenebenen-(ILD)Schicht 1209b umfassen. In einigen Ausführungsformen kann die erste dielektrische Schicht 1208a Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxymidtrid (SiCON) usw. umfassen. In einigen Ausführungsformen kann die ILD-Schicht 1208b Siliziumdioxid (SiO2), Phosphorsiliziumglas (PSG), Borsiliziumglas (BSG) umfassen.
  • 13 zeigt einige Ausführungsformen einer Querschnittsansicht 1300, die dem Vorgang 610 entspricht.
  • Wie in der Querschnittsansicht 1300 dargestellt, werden die Gate-Dielektrikumschicht 1204 und die Gate-Schicht 1206 einem vierten Ätzmittel 1302 ausgesetzt, das zur Bildung einer Gate-Dielektrikumschicht 1204' und der Gate-Schicht 1206' durch Zurückätzen der Gate-Dielektrikumschicht 1204 und der Gate-Schicht 1206 von über einer oder mehreren vertikalen Kanalleiste(n) 108 gestaltet ist. Das Zurückätzen der Gate-Dielektrikumschicht 1204 und der Gate-Schicht 1206 legt die vertikalen Kanalleisten 108 in Flächen frei, die vertikal über der dielektrischen Schicht 1208 liegen (d. h. so, dass ein oberer Teil der vertikalen Kanalleisten 108 von der Gate-Dielektrikumschicht 1204' umgeben ist, während ein zweiter oberer Teil der vertikalen Kanalleisten 108 nicht von der Gate-Dielektrikumschicht 1204' umgeben ist).
  • 14–16 zeigen einige Ausführungsformen in Querschnittsansichten 1400–1600, die dem Vorgang 61 entsprechen.
  • Wie in der Querschnittsansicht 1400 dargestellt, wird ein Abstandhaltermaterial, das ein elektrisches Isolationsmaterial enthält, auf der Trägerschicht abgeschieden und selektiv geätzt, um Drain-Abstandhalter 1402 an gegenüber liegenden Seiten der vertikalen Kanalleisten 108 zu bilden. In einigen Ausführungsformen können die Drain-Abstandhalter 1402 ein Oxid (z. B. Siliziumdioxid), Siliziumnitrid (SiN), Siliziumcarbonnitrid (SiCN), Siliziumcarbonoxynitrid (SiCON) usw. umfassen.
  • Wie in der Querschnittsansicht 1500 dargestellt, wird eine Strukturierungsschicht 1501 über den Drain-Abstandhaltern 1402 und der dielektrischen Schicht 212 gebildet. Die Strukturierungsschicht 1501 kann eine oder mehrere Maskierungsschichten 1502–1506 umfassen, die über der dielektrischen Schicht 212 gebildet ist bzw. sind. Die Drain-Abstandhalter 1402, die vertikalen Kanalleisten 108 und die Strukturierungsschicht 1501 bilden eine zweite Maskierungsstruktur, die beim selektiven Ätzen der Gate-Schicht 1206' verwendet wird. Die Gate-Schicht 1206' wird einem fünften Ätzmittel 1510 entsprechend der zweiten Maskierungsstruktur ausgesetzt, um einen Hohlraum 1508 zu bilden, der räumlich getrennte Gate-Gebiete 210 für benachbarte vertikale Transistorvorrichtungen bildet. Nach dem Ätzen wird die Strukturierungsschicht 1501 entfernt, wie in der Querschnittsansicht 1600 dargestellt ist.
  • 17 zeigt einige Ausführungsformen einer Querschnittsansicht 1700, die dem Vorgang 614 entspricht.
  • Wie in der Querschnittsansicht 1700 dargestellt, wird ein Planarisierungsprozess durchgeführt. In einigen Ausführungsformen kann vor dem Planarisierungsprozess eine zusätzliche ILD-Schicht 1702 gebildet werden, die die Drain-Abstandhalter 1402 umgibt. Der Planarisierungsprozess entfernt die Maskierungsschicht 708 und einen Teil der Drain-Abstandhalter 214 und die zusätzliche ILD-Schicht 1702, wodurch eine ebene obere Oberfläche 1704 gebildet wird und auch eine Länge der vertikalen Kanalleisten 108 zwischen den räumlich getrennten Source-Gebieten 104a und 104b und einem anschließend gebildeten Drain-Gebiet definiert wird.
  • 18 zeigt einige Ausführungsformen einer Querschnittsansicht 1800, die dem Vorgang 616 entspricht.
  • Wie in der Querschnittsansicht 1800 dargestellt, werden Drain-Gebiete 216 über einer oder mehreren vertikalen Kanalleiste(n) 108 gebildet. In einigen Ausführungsformen können die Drain-Gebiete 216 durch Bilden eines dotierten Siliziummaterials über den vertikalen Kanalleisten 108 und anschließendes selektives Ätzen des dotierten Siliziummaterials zur Definition der Drain-Gebiete 216 gebildet werden.
  • Daher betrifft die vorliegende Offenbarung eine vertikale Transistorvorrichtung mit vertikalen Kanalleisten mit einer rechteckigen Form, die sich zwischen einem Drain-Gebiet und einem Drain-Gebiet erstrecken, und ein zugehöriges Herstellungsverfahren.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine vertikale Transistorvorrichtung. Die vertikale Transistorvorrichtung umfasst ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist. Die vertikale Transistorvorrichtung umfasst ferner ein Kanalgebiet, das eine oder mehrere vertikale Kanalleiste(n) umfasst, die über dem Source-Gebiet angeordnet ist (sind), wobei die eine oder mehreren vertikale(n) Kanalleiste(n) eine Bodenfläche mit einer rechteckigen Form aufweisen, die gegen das Source-Gebiet liegt. Die vertikale Transistorvorrichtung umfasst ferner ein Gate-Gebiet, das über dem Source-Gebiet an einer Position liegt, die von Seitenwänden der einen oder mehreren vertikalen Kanalleiste(n) durch eine Gate-Dielektrikumschicht getrennt ist, und ein Drain-Gebiet, das über dem Gate-Gebiet der einen oder mehreren vertikalen Kanalleiste(n) angeordnet ist.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine vertikale Transistorvorrichtung. Die vertikale Transistorvorrichtung umfasst ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist, und ein Drain-Gebiet, das über dem Source-Gebiet angeordnet ist. Mehrere vertikale Kanalleisten erstrecken sich zwischen dem Source-Gebiet und dem Drain-Gebiet. Die mehreren vertikalen Kanalleisten haben eine Bodenfläche, die gegen das Source-Gebiet liegt, die zwei erste gegenüber liegende Seiten mit einer Länge und zwei zweite gegenüber liegende Seiten mit einer Breite hat, die kleiner als die Länge ist. Ein Gate-Gebiet umgibt die mehreren vertikalen Kanalleisten an einer Position, die vertikal vom Source-Gebiet getrennt ist und vertikal vom Drain-Gebiet getrennt ist.
  • In weiteren Ausführungsformen betrifft die vorliegende Oberfläche ein Verfahren zum Herstellen einer vertikalen Transistorvorrichtung. Das Verfahren umfasst die Bildung eines Source-Gebiets über einer Halbleiterträgerschicht. Das Verfahren umfasst ferner die Bildung einer vertikalen Kanalleiste oder mehrerer vertikaler Kanalleisten mit einer rechteckigen Form an Positionen, die über dem Source-Gebiet liegen. Das Verfahren umfasst ferner die Bildung eines Gate-Gebiets, das die eine oder mehreren vertikale(n) Kanalleiste(n) umgibt, an einer Position, die über dem Source-Gebiet liegt, und die Bildung eines Drain-Gebiets über der einen oder den mehreren vertikalen Kanalleiste(n).
  • Zuvor wurden Merkmale mehrerer Ausführungsformen dargelegt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung sofort als Grundlage zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vertikale Transistorvorrichtung, umfassend: ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist; ein Kanalgebiet, das eine oder mehrere vertikale Kanalleiste(n) umfasst, das über dem Source-Gebiet angeordnet ist, wobei die eine oder mehreren vertikale(n) Kanalleiste(n) eine Bodenfläche mit einer rechteckigen Form hat (haben), die gegen das Source-Gebiet liegt; ein Gate-Gebiet, das über dem Source-Gebiet an einer Position liegt, die von Seitenwänden der einen oder mehreren vertikalen Kanalleiste(n) durch eine Gate-Dielektrikumsschicht getrennt ist; und ein Drain-Gebiet, das über dem Gate-Gebiet und der einen oder den mehreren vertikalen Kanalleiste(n) angeordnet ist.
  2. Vertikale Transistorvorrichtung nach Anspruch 1, wobei die eine oder mehreren vertikale(n) Kanalleiste(n) jeweils zwei erste gegenüber liegende Seiten mit einer Länge und zwei zweite gegenüber liegende Seiten mit einer Breite, die kleiner als die Länge ist, haben; wobei die zwei ersten gegenüber liegenden Seiten der einen oder mehreren vertikalen Kanalleiste(n) parallel über dem Source-Gebiet ausgerichtet sind.
  3. Vertikale Transistorvorrichtung nach Anspruch 2, wobei sich die zwei ersten gegenüber liegenden Seiten der einen oder mehreren vertikalen Kanalleiste(n) in eine Richtung erstrecken, die senkrecht zu einer Länge des Source-Gebiets ist.
  4. Vertikale Transistorvorrichtung nach Anspruch 2, wobei sich die zwei ersten gegenüber liegenden Seiten der einen oder mehreren vertikalen Kanalleiste(n) in eine Richtung erstrecken, die parallel zu einer Länge des Source-Gebiets ist.
  5. Vertikale Transistorvorrichtung nach Anspruch 2, wobei die Länge der einen oder mehreren vertikalen Kanalleiste(n) etwa zweimal bis etwa zwanzigmal größer ist als die Breite der einen oder mehreren vertikalen Kanalleiste(n).
  6. Vertikale Transistorvorrichtung nach Anspruch 1, wobei sich das Gate-Gebiet entlang eines Teils der einen oder mehreren vertikalen Kanalleiste(n) erstreckt, der durch ein Isolationsmaterial vertikal vom Drain-Gebiet getrennt ist.
  7. Vertikale Transistorvorrichtung nach Anspruch 1, wobei das Gate-Gebiet die eine oder mehreren vertikale(n) Kanalleiste(n) umgibt.
  8. Vertikale Transistorvorrichtung nach Anspruch 1, wobei das Gate-Gebiet eine 'L'-förmige Struktur mit einem horizontalen Schenkel und einem vertikalen Schenkel aufweist; und wobei der horizontale Schenkel parallel zu einer oberen Oberfläche des Source-Gebiets ausgerichtet ist und der vertikale Schenkel parallel zu den Seitenwänden der einen oder mehreren vertikalen Kanalleiste(n) ausgerichtet ist.
  9. Vertikale Transistorvorrichtung nach Anspruch 8, wobei die Gate-Dielektrikumschicht ein dielektrisches Material hoher Dielektrizitätszahl umfasst, das über dem Source-Gebiet angeordnet ist und gegen die Seitenwände der einen oder mehreren vertikalen Kanalleiste(n) liegt; wobei das Gate-Gebiet umfasst: eine Gate-Arbeitsfunktionsschicht, die auf der Gate-Dielektrikumschicht angeordnet ist und zum Beeinflussen der Arbeitsfunktion der vertikalen Transistorvorrichtung gestaltet ist; und eine Gate-Metallschicht, die ein leitendes Material umfasst, das auf der Gate-Arbeitsfunktionsschicht angeordnet ist.
  10. Vertikale Transistorvorrichtung, umfassend: ein Source-Gebiet, das über einer Halbleiterträgerschicht angeordnet ist; ein Drain-Gebiet, das über dem Source-Gebiet angeordnet ist; mehrere vertikale Kanalleisten, die sich zwischen dem Source-Gebiet und dem Drain-Gebiet erstrecken, wobei die mehreren vertikalen Kanalleisten eine Bodenfläche haben, die gegen das Source-Gebiet liegt, die zwei erste gegenüber liegende Seiten mit einer Länge und zwei zweite gegenüber liegende Seiten mit einer Breite, die kleiner als die Länge ist, hat; und ein Gate-Gebiet, das die mehreren vertikalen Kanalleisten an einer Position umgibt, die vertikal vom Source-Gebiet getrennt ist und vertikal vom Drain-Gebiet getrennt ist.
  11. Vertikale Transistorvorrichtung nach Anspruch 10, wobei sich die zwei ersten gegenüber liegenden Seiten der mehreren vertikalen Kanalleisten in eine Richtung erstrecken, die senkrecht zu einer Länge des Source-Gebiets ausgerichtet ist.
  12. Vertikale Transistorvorrichtung nach Anspruch 10, wobei sich die zwei ersten gegenüber liegenden Seiten der mehreren vertikalen Kanalleisten in eine Richtung erstrecken, die parallel zu einer Länge des Source-Gebiets ausgerichtet ist.
  13. Vertikale Transistorvorrichtung nach Anspruch 10, wobei das Gate-Gebiet eine 'L'-förmige Struktur mit einem horizontalen Schenkel und einem vertikalen Schenkel aufweist; und wobei der horizontale Schenkel parallel zu einer oberen Oberfläche des Source-Gebiets ausgerichtet ist und der vertikale Schenkel parallel zu den Seitenwänden der mehreren vertikalen Kanalleisten ausgerichtet ist.
  14. Vertikale Transistorvorrichtung nach Anspruch 13, des Weiteren umfassend: eine Gate-Dielektrikumschicht, die ein dielektrisches Material hoher Dielektrizitätszahl umfasst, das über dem Source-Gebiet angeordnet ist und gegen die Seitenwände der vertikalen Kanalleisten liegt; wobei das Gate-Gebiet umfasst: eine Gate-Arbeitsfunktionsschicht, die auf der Gate-Dielektrikumschicht angeordnet ist und zum Beeinflussen einer Arbeitsfunktion der vertikalen Transistorvorrichtung gestaltet ist; und eine Gate-Metallschicht, die ein leitendes Material umfasst, das auf der Gate-Arbeitsfunktionsschicht angeordnet ist.
  15. Vertikale Transistorvorrichtung nach Anspruch 10, wobei die Länge der mehreren vertikalen Kanalleisten etwa zweimal bis etwa zwanzigmal größer ist als die Breite der mehreren vertikalen Kanalleisten.
  16. Verfahren zur Herstellung einer vertikalen Transistorvorrichtung, umfassend: Bilden eines Source-Gebiets über einer Halbleiterträgerschicht; Bilden einer oder mehrerer vertikalen Kanalleiste(n) mit einer rechteckigen Form an Positionen, die über dem Source-Gebiet liegen; Bilden eines Gate-Gebiets, das die eine oder mehreren vertikale(n) Kanalleiste(n) umgibt, an einer Position, die über dem Source-Gebiet liegt; und Bilden eines Drain-Gebiets über der einen oder den mehreren vertikalen Kanalleiste(n).
  17. Verfahren nach Anspruch 16, wobei das Bilden der einen oder mehreren vertikale(n) Kanalleiste(n) umfasst: selektives Ätzen einer Vorrichtungskanalschicht, die über einer Source-Schicht liegt, entsprechend einer Maskierungsschicht, um die eine oder mehreren vertikale(n) Kanalleiste(n) über der Source-Schicht zu bilden.
  18. Verfahren nach Anspruch 17, des Weiteren umfassend: selektives Ätzen der Source-Schicht, entsprechend einer ersten Maskierungsstruktur, die die eine oder mehreren vertikale(n) Kanalleiste(n) umfasst, um einen Graben, der räumlich von Source-Gebieten getrennt angeordnet ist, für benachbarte vertikale Transistorvorrichtungen zu bilden.
  19. Verfahren nach Anspruch 18, des Weiteren umfassend: selektives Ätzen einer Gate-Schicht, entsprechend einer zweiten Maskierungsstruktur, die die eine oder mehreren vertikale(n) Kanalleiste(n) umfasst, um räumlich getrennte Gate-Gebiete für die benachbarten vertikalen Transistorvorrichtungen zu bilden.
  20. Verfahren nach Anspruch 16, wobei die eine oder mehreren vertikale(n) Kanalleiste(n) jeweils zwei erste gegenüber liegende Seiten mit einer Länge und zwei zweite gegenüber liegende Seiten mit einer Breite, die kleiner als die Länge ist, haben; und wobei die zwei ersten gegenüber liegenden Seiten der einen oder mehreren vertikalen Kanalleiste(n) über dem Source-Gebiet parallel zueinander sind.
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