JP2005285809A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる半導体装置およびその製造方法を提供することにある。
【解決手段】高誘電率ゲート絶縁膜5上に、トランジスタの閾値電圧を制御できる仕事関数を有する、金属を含む第1ゲート電極層6を堆積し、第1ゲート電極層6上にドライエッチングで垂直に加工し易い材料からなる第2ゲート電極層7を堆積する。第2ゲート電極層7として、例えば、ポリシリコンまたはシリサイドまたはW,Mo.Tiなどの高融点金属を採用する。そして、第2ゲート電極層7上にSiO2 からなるエッチングマスク9を形成し、エッチングマスク9を用いて第1ゲート電極層6および第2ゲート電極層7をエッチングすることにより、ゲート電極8を形成する。
【選択図】図4

Description

本発明は、半導体装置およびその製造方法に関する。
近年、低消費電力型のMOSFET向けに、メタル/高誘電率(High−k)ゲート絶縁膜の積層構造を搭載したMOSトランジスタの研究が活発になっている。この中で、高誘電率ゲート絶縁膜は、MOSトランジスタの性能指標となる等価的ゲート絶縁膜膜厚(equivalent oxide thickness :EOT)を1.0nm以下にすることで、ゲートリーク電流を同じ物理膜厚のSiO2 ゲート絶縁膜の数分の1以下にできるため、次世代のMOSトランジスタのゲート絶縁膜として期待されている。メタルゲート電極は、ポリシリコンゲートの空乏化、p+ ポリシリコンゲート電極からのSi基板へのB突き抜けを防止できるので、次世代のMOSトランジスタのゲート電極として期待されている。
なお、メタルゲートエッチング技術として、いくつかの技術が開示されている(特許文献1〜4参照)。
従来例のnチャンネルのメタルMOSトランジスタは、p型Si基板上に次のようなプロセスを経て作製される。
図6(a)に示すように、例えばシャロートレンチアイソレーション(STI)からなる素子分離絶縁膜22により素子分離されたp型Si基板からなる半導体基板21に、CVD法により極薄のSiON膜23を膜厚1nmで形成して、更に、MOCVD法によりHfO2 膜24を膜厚4nmで堆積する。これにより、SiON膜23とHfO2 膜24からなる高誘電率ゲート絶縁膜25が形成される。続いて、反応性スパッタ法によりHfN1.1 膜を膜厚80nmで堆積してメタルゲート電極用層28とする。膜の組成比はHf:N=1:1.1となる。HfN1.1 は仕事関数4.7eVを与えることでMOSトランジスタの閾値電圧を制御する。
<HfN1.1 の成膜条件> Ar/N2 =35/5sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットHf
続いて、メタルゲート電極用層28上に、CVD法によりSiO2 膜を堆積する。既知のリソグラフィー法により、図示しないレジストをパターニングして、SiO2 膜のドライエッチングにより、SiO2 膜にゲートパターンを転写する。レジストはO2 アッシング除去されて、エッチングマスク29ができる。
特開2000−138202号公報 特開2001−160549号公報 特開2001−313282号公報 特開平10−88373号公報
従来例のメタルMOSトランジスタでは、ICP放電型プラズマエッチング装置を用いて、SiO2 膜からなるエッチングマスク29を用いてメタルゲート電極用層28であるHfN1.1 膜をドライエッチングする際に、次のようなエッチング条件を用いる。
<HfN1.1 のエッチング条件> HBr=50sccm、圧力=1.0Pa、ICPソースパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、電極温度=60℃
上記エッチング条件では、プラズマ中にHBrガスから解離したBrラジカルと、同時に生成したBr+ イオンが、HfN1.1 膜とイオンアシストエッチング反応を起こす。
Br+ イオンはバイアスパワーを30Wと比較的低い値にしている為、ウェーハ直上のプラズマのシース領域を低加速エネルギーで垂直に入射してHfN1.1 表面に到達する。Brラジカルは電気的に中性であるため、シース中及びHfN1.1 表面にも存在している。この時のエッチング反応を示す化学式を次に推定する。簡潔に示すために、HfN、Brとしている。
〔化1〕
- + HBr→ H+Br+e- (1)
HfN+xBr→ HfBrx +N (2)
HfN+xBr+O→HfOBrx +N (3)
HfN+xBr→ HfNBrx (4)
HfNは反応生成物HfBrx 、HfOBrx 、HfNBrx を発生させる。これらの反応生成物の揮発性は低く、膜厚80nmのHfNをエッチングする際に、HfN1.1 膜からなるメタルゲート電極28aの側壁に覆い重なるように増えながら再付着してエッチングを阻害する。イオンの加速エネルギーも比較的低く(RFプラズマのpeak topeak電圧の絶対値|Vpp|=240V)、図6(b)に示すように、この側壁付着物30をスパッタリング除去しづらくなっている。
このような作用で、側壁付着物30のマスク効果によりHfN1.1 膜からなるメタルゲート電極28aがテーパー化してしまう。テーパー角度は80°から86°の範囲におさまる。ここでは86°であり、寸法変換差は5.6nmと太めに仕上がってしまう。つまり、設計のマスク寸法75nmに対して、ゲート電極両側で11.2nmほどの寸法変換差が生じており、国際半導体ロードマップのリソグラフィー要求仕様に示されている寸法変換差精度(3σを含む)4.7nm以下を満たすことが出来ない。
このような太いゲート電極が形成されると、トランジスタ長及び実効的なチャネル長が設計値と異なり、MOSトランジスタの基本性能の閾値電圧がずれてしまいトランジスタ性能が得られなくなる。
図7を参照して、このメタルゲート電極28aのテーパー化を回避するように、バイアスパワーを上げたエッチング条件でHfN1.1 膜をドライエッチングした場合について説明する。以下に、HfN1.1 のエッチング条件の一例を示す。
<HfN1.1 のメインエッチング条件> HBr=50sccm、圧力=1.0Pa、ICPソースパワー=1200W、RFバイアスパワー=80W(電力密度=0.98W/cm2 )、電極温度=60℃
<HfN1.1 のオーバーエッチング条件> HBr/O2 =45/5sccm、圧力=1.0Pa、ICPソースパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、電極温度=60℃
バイアスパワーが80Wと比較的高いため、イオンの加速エネルギーが高く(|Vpp|=460V)、Br+ イオンによって再付着した反応生成物をスパッタリングして、且つ、HfN1.1 表面のエッチングも進行するため、HfN1.1 からなるメタルゲート電極28aのテーパー角度が88°程度の形状となる。
しかしながら、HfNのオーバーエッチングの際に、低いバイアスパワーに切り替えるエッチング終点検出のタイミングが非常に難しく、ウェーハ面内の加工状態を調べると、エッチング時に露出したHfO2 膜24が局所的にエッチングされてしまい、図7に示すように基板掘れ31が起こってしまう。
基板掘れ31は、Si基板中にイオン衝突による物理的ダメージ(結晶欠陥など)を与えて、ソースあるいはドレイン領域とウェル界面のpn接合における逆方向リーク電流の増大でトランジスタ特性が劣化する。また、メインエッチングで80Wの高いバイアスパワーを使うため、Br+ イオンがHfN1.1 膜からなるメタルゲート電極28aの側壁に残す物理的ダメージも大きく、膜質を弱めてしまい、ドライエッチング後の酸洗浄の際に、側壁の部分的な欠損などを起こすことがある。
エッチング終点検出のタイミングを早めて、ややアンダーエッチングの状態でオーバーエッチングを行った場合、エッチングが不完全でHfN1.1 膜からなるメタルゲート電極28aの側壁の底分にすそ引きが起こり易く、寸法変換差が太る方向にゲートが仕上がってしまう。つまり、トランジスタ長及び実効的なチャネル長が設計値と異なり、トランジスタ性能が得られなくなる。
この他の問題点として、図8を参照して、HfN0.1 /HfO2 ゲート絶縁膜を持つMOSトランジスタのHfN0.1 膜のゲートエッチングについて説明する。
このメタルMOSトランジスタでは、膜厚50nmのSiO2 膜からなるエッチングマスク29を用いて、ICP放電型プラズマエッチング装置でメタルゲート電極28bとなるHfN0.1 膜をドライエッチングする際に、次のようなSiO2 の成膜およびエッチング条件、O2 アッシング条件、HfN0.1 エッチング条件を用いる。尚、反応性スパッタ法によりゲート電極用HfN0.1 膜を膜厚80nmで堆積する。膜の組成比はHf:N=1:0.1となる。
<HfN0.1 の成膜条件> Ar/N2 =38/2sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットHf
<SiO2 の成膜条件> SiH4 =50sccm、O2 =100sccm、圧力=0.05Torr、温度=420℃
<SiO2 のエッチング条件> CHF3 =30sccm、圧力=0.5Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<O2 アッシング条件> O2 =800sccm、圧力=850mTorr、RFパワー=900W、温度=70℃
<HfN0.1 のエッチング条件> HBr=50sccm、圧力=1.0Pa、ICPソースパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、電極温度=60℃
SiO2 からなるエッチングマスク29が成膜、エッチング、アッシングにより加工された後に、ICP放電型プラズマエッチング装置でHfN0.1 膜をドライエッチングする。しかしながら、HfN0.1 の表面は、メタリックなHfと同じように、非常に酸化されやすい性質をもっている。
HfN0.1 の表面は、SiO2 を成膜、エッチング、アッシングする工程で、O2 による酸化を受けており、SiO2 からなるエッチングマスク29加工後に、露出したHfN0.1 の最表面は、数nmのHfO2 層32が被覆している。この状態でHfN0.1 膜のエッチングを行うと、まず、HfO2 層32をエッチングする為に予期しないエッチングレートの低下が起こる。
図9のHfN組成比に対するエッチングレートとテーパー角度のグラフに示すように、本来ならば、HfN0.6 と同等以上のエッチングレートとなるはずのHfN0.1 のレートが著しく低下する。さらに、エッチング時間が長くなることで、SiO2 からなるエッチングマスクの後退量も多くなる。HfO2 やSiO2 がエッチングされると、反応生成物HfOBrx 、SiOBrx が発生する。この反応生成物は、HfN0.1 ゲート側壁に覆い重なるように増えながら再付着してエッチングを阻害する。
図10は、X線光電子分光法(XPS)によるHfNエッチング表面のHf−N、Hf−O結合に関するスペクトルのピーク強度面積比のグラフである。このグラフの、HfNエッチング表面は、部分エッチングしてHfN表面を露出させているので、エッチング前に存在した最表面のHfO2 層はない。
最表面のHfO2 層が無くなったHfNエッチング表面に関して、HfN組成比(N/Hf比)が0以上0.6以下のサンプルには、エッチング後に、著しいHf−N結合の減少とHf−O結合の増加が同時に起きている。N/Hf比が0.6より大きく1.4以下のものには、エッチング前後で、Hf−N、Hf−O結合の比の変化は少ない。
HfN組成比(N/Hf比)が0以上0.6以下のサンプルでは、エッチング時に著しい表面酸化が起きている。また、反応生成物のHfO2 も多く発生していると推測され、このHfO2 がゲート側壁再付着物30となりエッチングを阻害する。
これらの作用で、側壁部分に付着した反応生成物のマスク効果によりHfN0.1 のメタルゲート電極28bがテーパー化してしまう。テーパー角度は80°を下回る。したがって、寸法変換差を設計水準に維持できない。このような太いゲート電極が形成されると、トランジスタ長及び実効的なチャネル長が設計値と異なり、MOSトランジスタの基本性能の閾値電圧がずれてしまいトランジスタ性能が得られなくなる。
これらの問題により、MOSトランジスタの特性が劣化して、LSI自体の性能低下、品質低下をもたらしてしまう。
本発明は上記の事情に鑑みてなされたものであり、その目的は、寸法変換差が少なく、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止するのに最適なゲート電極構造を採用することにより、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる半導体装置を提供することにある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる半導体装置の製造方法を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成された高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレイン領域となる半導体領域と、を有し、前記ゲート電極は、前記高誘電率ゲート絶縁膜上に形成され、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第1ゲート電極層と、前記第1ゲート電極層上に形成され、前記第1ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第2ゲート電極層とを有する。
上記の本発明の半導体装置では、トランジスタのしきい値は第1ゲート電極層の仕事関数により制御される。また、ゲート電極の垂直加工性は第2ゲート電極層の存在により向上する。ゲート電極の垂直加工性が向上するのは、第1ゲート電極層と第2ゲート電極層の積層構造を採用することにより、単一層からなるメタルゲートの膜厚に比べて、金属を含む第1ゲート電極層の膜厚を小さくできるからである。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上に、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第1ゲート電極層を堆積する工程と、前記第1ゲート電極層上に、前記第1ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第2ゲート電極層を堆積する工程と、前記第2ゲート電極層上にゲート電極パターンをもつエッチングマスクを形成する工程と、前記エッチングマスクを用いて、前記第2ゲート電極層、前記第1ゲート電極層をエッチングすることにより、ゲート電極に加工する工程とを有する。
上記の本発明の半導体装置の製造方法では、第1ゲート電極層と第2ゲート電極層の積層構造を採用することにより、単一層からなるメタルゲートの膜厚に比べて、金属を含む第1ゲート電極層の膜厚を小さくすることが可能となる。
従って、エッチングマスクを用いて、第2ゲート電極層、第1ゲート電極層をドライエッチングする際に以下に説明するようにエッチングが進行する。
まず、第2ゲート電極層はドライエッチングによる垂直加工性が容易な材料からなることから、側壁付着物の堆積が抑制されて垂直に加工される。
第2ゲート電極層のドライエッチングによる側壁付着物の堆積が少なく、かつ、第1ゲート電極層の膜厚を小さくできることから、第1ゲート電極層のドライエッチングに伴い堆積する側壁付着物の量は小さくなるため、第1ゲート電極層が垂直に加工される。
本発明の半導体装置によれば、寸法変換差が少なく、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止するのに最適なゲート電極構造を採用することにより、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる。
本発明の半導体装置の製造方法によれば、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる。
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
図1は、実施例1に係る半導体装置の断面図である。実施例1では、nチャンネルMOSトランジスタを例に、図面を参照して説明する。
図1に示す半導体装置は、例えばp型Si基板からなる半導体基板1に、シャロートレンチアイソレーション(STI)からなる素子分離絶縁膜2が形成されており、当該素子分離絶縁膜2により素子分離されている。素子分離絶縁膜2により区画された半導体基板1の活性領域に、1nm程度の極薄のSiON膜3と4nm程度のHfO2 膜4からなる高誘電率ゲート絶縁膜5が形成されている。高誘電率ゲート絶縁膜5上には、第1ゲート電極層6および第2ゲート電極層7からなるゲート電極8が形成されている。ゲート電極8は、ゲート電極材料として金属を含むいわゆるメタルゲート電極である。
高誘電率ゲート絶縁膜5とは、従来ゲート絶縁膜として採用していたSiO2 (誘電率が4.1〜4.5程度)よりも誘電率が高いものをいう。HfO2 膜4が実質的に高誘電率ゲート絶縁膜として機能する。
第1ゲート電極層6は、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む電極材料により形成される。実施例1では、第1ゲート電極層6として、HfN1.1
を採用する例について説明する。第1ゲート電極層6の膜厚は、例えば20nm程度である。
第1ゲート電極層6の膜厚は、0.5nmから50nmの範囲であることが好ましい。金属が波数空間もしくは速度空間でフェルミ球を成して、バルク本来のメタリックな性質を発現するには、フェルミ波数から導かれる自由電子の波長が基本波の波長に達しなければならない。つまり、基本波の波長以上の金属膜厚がないと、自由電子の波が存在できなくなる。簡略化した式は、下記式(1)および(2)により示される。
[数1]
F =(3π2 N/V)1/3 [cm-1] (1)
λ =2π/kF [cm] (2)
上記式(1)、(2)において、kF はフェルミ波数、N/V[cm-3]は金属の電子濃度、λは自由電子の波長、Nは電子の数、V[cm3 ]は体積である。
Agの場合を例に計算すると、N/V=5.85×1022[cm-3]であり、λ=0.52[nm]となる。なお、Agは、金属の中でも電子濃度が高い方なので波長は短い。従って、金属膜厚(第一に堆積する電気材料膜厚)は0.5nm以上が必要となる。上限については、50nmより大きい時は、加工後のゲート電極のテーパー角度が88°より低下してしまうからである。
第2ゲート電極層7は、第1ゲート電極層よりもドライエッチングによる垂直加工性が容易な電極材料により形成される。実施例1では、第2ゲート電極層7として、WSi2
を採用する例について説明する。第2ゲート電極層7の膜厚は、例えば60nm程度である。
ゲート電極8上には、ゲート電極8をエッチングするのに使用したエッチングマスク9が残っている。ゲート電極8の側壁には、例えばSiO2 からなる第1側壁絶縁膜10と、SiNからある第2側壁絶縁膜11が形成されている。
ゲート電極8の両側における半導体基板1には、例えばn型の2つのエクステンション領域12が浅く形成されている。エクステンション領域12の外側には例えばn型の2つのソース/ドレイン領域13が深く形成されている。ソース/ドレイン領域13の不純物濃度は、エクステンション領域12の不純物濃度よりも高い。
上記構成の半導体装置は、後述するように、寸法変換差が少なく、高誘電率ゲート絶縁膜5の削れ及び半導体基板1の掘れを防止するのに最適なゲート電極構造を採用している。そのため、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる。
次に、上記の実施例1に係る半導体装置の製造方法について、図2〜図5に示す工程断面図を参照して説明する。
図2に示すように、シャロートレンチアイソレーション(STI)からなる素子分離絶縁膜2により素子分離されたp型Si基板からなる半導体基板1に、CVD法により極薄のSiON膜3を膜厚1nmで形成する。SiON膜3上に、MOCVD法によりHfO2 膜4を膜厚4nmで堆積する。これにより、SiON膜3とHfO2 膜4からなる高誘電率ゲート絶縁膜5が形成される。以下に、SiON膜3とHfO2 膜4の成膜条件の一例を示す。
<SiONの成膜条件> NH3 =1.0slm、圧力=100Pa、温度=800℃
<HfO2 の成膜条件> Hf(MMP)4 =0.40sccm、エチルシクロヘキサン=0.20sccm、圧力=100Pa、温度=400℃
次に、図2(b)に示すように、反応性スパッタ法によりHfN1.1 膜を膜厚20nmで堆積し、第1ゲート電極層6とする。膜の組成比はHf:N=1:1.1となる。HfN1.1 は仕事関数を4.7eVと与えることでMOSトランジスタの閾値電圧を制御する。
金属窒化物の中で、HfNまたはZrNまたはTiNは、反応熱(標準生成エンタルピー)が負値で最も高く(HfNは−88.2kcal/mol、ZrNは−88.0kcal/mol、TiNは−80.4kcal/mol)、耐熱性に優れており、メタルゲート/高誘電率ゲート絶縁膜の積層構造に適すると考えられている。以下に、HfN1.1
膜の成膜条件を示す。
<HfN1.1 の成膜条件> Ar/N2 =35/5sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットHf
次に、図3(a)に示すように、スパッタ法によりWSi2 膜を膜厚60nmで堆積し、第2ゲート電極層7とする。以下に、WSi2 膜の成膜条件を示す。
<WSi2 の成膜条件> Ar=40sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットWSi2
次に、第2ゲート電極層7上に、CVD法によりSiO2 膜を膜厚50nmで堆積し、EBリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅75nmでパターニングする。そのレジストをマスクとして、ICP放電型プラズマエッチング装置によりSiO2 膜をエッチングして、SiO2 膜にゲートパターンを転写する。最後に、レジストをO2 アッシングにより除去する。これにより、図3(b)に示すように、SiO2 膜からなるエッチングマスク(ハードマスク)9のゲート線幅が、75nmに仕上がる。以下に、SiO2 の成膜条件、EBリソグラフィー条件、SiO2 のエッチング条件、O2 アッシング条件の一例について示す。
<SiO2 の成膜条件> SiH4 =50sccm、O2 =100sccm、圧力=0.05Torr、温度=420℃
<EBリソグラフィー条件> ネガレジスト NEB31(富士フィルムアーチ社製)、電子線ドーズ量 70μC/cm2
<SiO2 のエッチング条件> CHF3 =30sccm、圧力=0.5Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<O2 アッシング条件> O2 =800sccm、圧力=850mTorr、RFパワー=900W、温度=70℃
次に、図4(a)に示すように、エッチングマスク9を用いて、ICP放電型プラズマエッチング装置でWSi2 /HfN1.1 の積層膜をドライエッチングする。これにより、WSi2 /HfN1.1 の積層膜からなるゲート電極8を形成する。以下に、WSi2 /HfN1.1 のエッチング条件の一例を示す。
<WSi2 のメインエッチング条件> HBr/Cl2 =25/25sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<HfN1.1 のメインエッチング条件> HBr=50sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<HfN1.1 のオーバーエッチング条件> HBr/O2 =45/5sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=10W(電力密度=0.12W/cm2 )、温度=60℃
第2ゲート電極層7であるWSi2 膜のエッチングでは、圧力が1.0Paと低圧力でイオンの直進性が良い。反応生成物WOClx 、WOBrx は揮発性が比較的に高く、速やかに除去されてWSi2 のゲート側壁に堆積することがほとんど無い。これらの作用により、膜厚60nmのWSi2 ゲート側壁は垂直に加工される。
WSi2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第1ゲート電極層6であるHfN1.1 膜のメインエッチングに進む。圧力が1.0Paと低圧力でイオンの直進性が良い。
HfN1.1 膜のエッチングの際に、反応生成物HfBrx 、HfOBrx 、HfNBrx が発生する。これらの反応生成物の揮発性は低いが、膜厚20nmと比較的薄いHfN1.1 膜をエッチングする際に、HfNゲート側壁に再付着する量は比較的少なくエッチングを阻害することはない。また、HfN1.1 のメインエッチングの初期状態を見ると、WSiゲート側壁は始めから側壁付着物が少ないために、マスク効果をもたらす余分な付着物がない。
このような作用でほぼ垂直なHfN1.1 のゲート側壁が形成される。エッチング終点は発光波長518nm付近のスペクトルで検出している。終点は高精度に検出されているので、HfN1.1 ゲート側壁の底部分のエッチング残りは少ない。
HfN1.1 のオーバーエッチングはバイアスパワーを10Wとして、イオン加速エネルギーがきわめて低い(|Vpp|=120V)。HfO2 膜4は、Br+ イオン入射エネルギーが閾値以上にならないと、イオンアシスト反応が起こらずエッチングが進行しない。ここでもHfO2 膜4はほとんどエッチングされない。HfN1.1 のエッチングに対するHfO2 のエッチング選択比は50以上に保たれている。
膜厚80nmに対してオーバーエッチング30%を実施した場合でも、HfO2 の初期膜厚4nmは、エッチング後に残膜が3nm程度あり、ほとんど膜減りしていない。つまり、Si基板表面はHfO2 膜4で保護されているために、Si基板掘れが完全に抑制される。また、ジャストエッチング時にゲート側壁の底部分にわずかに残っていたHfN1.1 は、オーバーエッチング時に完全になくなる。また、低加速なBr+ イオンはゲート側壁をわずかにトリミングする作用があるので、なめらかな側壁を持つWSi2 /HfN1.1 の積層膜が垂直に加工される。最終的なゲート線幅は75nmに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
メタルゲートエッチング条件は、圧力が0.1Pa以上5.0Pa以下の範囲、下部電極に印加するRFバイアスパワーの電力密度が0.06W/cm2 以上0.62W/cm2 以下の範囲であることが好ましい。
0.1Pa未満では圧力制御が困難であり、5.0Paより大きい圧力では、ハロゲンラジカルによる等方性エッチングが強まりゲートに予期しないサイドエッチが入るからである。
0.06W/cm2 未満では、RFバイアスの安定な制御が困難であり、0.62W/cm2 より大きいRFバイアスパワー(換言すれば、|Vpp|が330Vよりも大きい)では、高誘電率ゲート絶縁膜5に対する高選択比加工ができず、高誘電率ゲート絶縁膜5が削れて基板掘れを抑制できないからである。
第1ゲート電極層6の膜厚は、0.5nmから50nmの範囲であることが好ましい。下限については上記した通りであり、上限については、50nmより大きい時は、加工後のゲート電極のテーパー角度が88°より低下してしまうからである。
図4(b)に示すように、WSi2 /HfN1.1 の積層膜からなるゲート電極8が形成された半導体基板1上に、CVD法により、薄いSiO2 膜からなる保護膜14を敷き、既知のイオン注入法によりエクステンション用のイオン注入をして、エクステンション領域12を形成する。薄い保護膜14は、イオン注入時のメタル汚染を防止する働きをしている。
イオン注入後、図5(a)に示すように、酸洗浄によるウェットエッチングにより、薄い保護膜14(SiO2 膜)、HfO2 膜4、極薄のSiON膜3を除去する。薄い保護膜14、HfO2 膜4、SiON膜3は、イオン注入による物理的なダメージを受けて、膜質が弱まっているので、酸洗浄で容易に除去できる。
図5(b)に示すように、CVD法によりSiO2 膜、その上にSiN膜を堆積した後に、プラズマエッチング装置でSiN/SiO2 の積層膜を既知のドライエッチングによりエッチバックする。これにより、SiO2 膜からなる第1側壁絶縁膜10と、SiN膜からなる第2側壁絶縁膜11とが、ゲート電極8の側壁に形成される。
次に、第1側壁絶縁膜10および第2側壁絶縁膜11をストッパーとして、イオン注入法によりソース/ドレイン領域13を形成する。これにより、エクステンション領域12およびソース/ドレイン領域13を自己整合的に持つ図1に示すMOSトランジスタを備えた半導体装置が作製される。続いて、アニール、多層配線を形成する為の成膜、リソグラフィー、エッチング、CMP、水素化アニール工程などを経て、最終的な半導体装置が作製される。
以上説明したように、実施例1に係る半導体装置の製造方法によれば、仕事関数を制御する第1ゲート電極層6上に、第1ゲート電極層6よりもドライエッチングで垂直に加工し易い第2ゲート電極層7を積層し、最適化された材料膜厚と最適化されたゲートエッチング条件を用いることにより、高誘電率ゲート絶縁膜5の削れ及び半導体基板1の掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる。
寸法変換差が少ないことから、設計値に近いトランジスタの閾値電圧が得られ、かつ、高誘電率ゲート絶縁膜5の削れ及び半導体基板1の掘れを防止していることから、高性能で高品質な半導体装置を製造することができる。
以下、実施例2について、nチャンネルMOSトランジスタを例に、実施例1で用いた図面を参照して説明する。実施例1と共通する点は省略する。
実施例2では、実施例1と異なり、第1ゲート電極層6として、HfN0.1 を採用する例について説明する。第1ゲート電極層6の膜厚は、0.5nmから50nmの範囲であることが好ましい点については実施例1で説明した通りであり、第1ゲート電極層6の膜厚は、例えば20nm程度である。
次に、実施例2に係る半導体装置の製造方法について、実施例1で用いた図2〜図5に示す工程断面図を参照して説明する。
図2(a)に示すように、シャロートレンチアイソレーション(STI)からなる素子分離絶縁膜2により素子分離されたp型Si基板からなる半導体基板1に、CVD法により極薄のSiON膜3を膜厚1nmで形成する。SiON膜3上に、MOCVD法によりHfO2 膜4を膜厚4nmで堆積する。これにより、SiON膜3とHfO2 膜4からなる高誘電率ゲート絶縁膜5が形成される。SiON膜3とHfO2 膜4の成膜条件は、実施例1と同様である。
次に、図2(b)に示すように、反応性スパッタ法によりHfN0.1 膜を膜厚20nmで堆積し、第1ゲート電極層6とする。膜の組成比はHf:N=1:0.1となる。以下に、HfN0.1 膜の成膜条件を示す。
<HfN0.1 の成膜条件> Ar/N2 =38/2sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットHf
次に、図3(a)に示すように、スパッタ法によりWSi2 膜を膜厚60nmで堆積し、第2ゲート電極層7とする。以下に、WSi2 膜の成膜条件を示す。
<WSi2 の成膜条件> Ar=40sccm、DCパワー=1kW、圧力0.5Pa、ターゲットWSi2
次に、第2ゲート電極層7上に、CVD法によりSiO2 膜を膜厚50nmで堆積し、EBリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅75nmでパターニングする。そのレジストをマスクとして、ICP放電型プラズマエッチング装置によりSiO2 膜をエッチングして、SiO2 膜にゲートパターンを転写する。最後に、レジストをO2 アッシングにより除去する。これにより、図3(b)に示すように、SiO2 膜からなるエッチングマスク(ハードマスク)9のゲート線幅が、75nmに仕上がる。SiO2 の成膜条件、EBリソグラフィー条件、SiO2 のエッチング条件、O2 アッシング条件については、実施例1と同様である。
次に、図4(a)に示すように、エッチングマスク9を用いて、ICP放電型プラズマエッチング装置でWSi2 /HfN0.1 の積層膜をドライエッチングする。これにより、WSi2 /HfN0.1 の積層膜からなるゲート電極8を形成する。以下に、WSi2 /HfN0.1 のエッチング条件の一例を示す。
<WSi2 のメインエッチング条件> HBr/Cl2 =25/25sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<HfN0.1 のメインエッチング条件> HBr=50sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<HfN0.1 のオーバーエッチング条件> HBr/O2 =45/5sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=10W(電力密度=0.12W/cm2 )、温度=60℃
第2ゲート電極層7であるWSi2 膜のエッチングは、実施例1と同じで、膜厚60nmのWSi2 ゲート側壁は垂直に加工される。
WSi2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第1ゲート電極層6であるHfN0.1 膜のメインエッチングに進む。HfN0.1 は比較的容易にエッチングできる。メインエッチングでは、圧力が1.0Paと低圧力でイオンの直進性が良い。
従来例では、HfN0.1 膜の上に成膜、加工されたSiO2 マスクの影響で、HfN0.1 の表面に数nmのHfO2 層が出来ておりエッチングを阻害していたが、本実施例では、WSi2 がHfN0.1 を保護するように積層されているので、酸化の問題は起きない。
第1ゲート電極層6に用いるHfN0.1 は、HfN組成比(N/Hf比)が0以上0.6以下に該当する。エッチングの進んだHfN0.1 エッチング表面は、エッチング時に著しい表面酸化が起き、また、反応生成物HfO2 、HfBrx 、HfOBrx が主に発生すると推測される。しかしながら、膜厚20nmと比較的薄いHfN0.1 をエッチングする際、HfNゲート側壁に再付着する量は比較的少なく、エッチングを阻害することはない。
これらの作用で、ほぼ垂直なHfN0.1 のゲート側壁が形成される。エッチング終点は発光波長518nm付近のスペクトルで検出している。終点は高精度に検出されているので、HfN0.1 ゲート側壁の底部分のエッチング残りは少ない。
第1ゲート電極層6を構成するHfN0.1 膜のオーバーエッチングはバイアスパワーを10Wとして、イオン加速エネルギーがきわめて低い(|Vpp|=120V)。HfN0.1 のエッチングに対するHfO2 のエッチング選択比は50以上に保たれている。
膜厚80nmに対してオーバーエッチング30%を実施した場合でも、HfO2 膜4の初期膜厚4nmは、エッチング後に残膜が3nm程度あり、ほとんど膜減りしていない。Si基板掘れが完全に抑制される。また、ジャストエッチング時にゲート側壁の底部分にわずかに残るHfN0.1 は、オーバーエッチング時に完全になくなる。なめらかな側壁を持つWSi2 /HfN0.1 の積層膜が垂直に加工される。最終的なゲート線幅は75nmに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
以降の工程としては、実施例1と同様の工程を経ることにより、容易にWSi2 /HfN0.1 /HfO2 ゲート絶縁膜の積層構造を持つMOSトランジスタ構造ができる。これにより、実施例1と同様の効果を奏することができる。更に、HfN0.1 の仕事関数はHfN1.1 とは異なった値なので、MOSトランジスタの閾値電圧を所望の値に変えることができる。
以下、実施例3について、nチャンネルMOSトランジスタを例に、実施例1で用いた図面を参照して説明する。実施例1と共通する点は省略する。
実施例3では、実施例1と異なり、第1ゲート電極層6として、RuTaを採用する例について説明する。第1ゲート電極層6の膜厚は、0.5nmから50nmの範囲であることが好ましい点については実施例1で説明した通りであり、第1ゲート電極層6の膜厚は、例えば20nm程度である。
次に、実施例3に係る半導体装置の製造方法について、実施例1で用いた図2〜図5に示す工程断面図を参照して説明する。
図2(a)に示すように、シャロートレンチアイソレーション(STI)からなる素子分離絶縁膜2により素子分離されたp型Si基板からなる半導体基板1に、CVD法により極薄のSiON膜3を膜厚1nmで形成する。SiON膜3上に、MOCVD法によりHfO2 膜4を膜厚4nmで堆積する。これにより、SiON膜3とHfO2 膜4からなる高誘電率ゲート絶縁膜5が形成される。SiON膜3とHfO2 膜4の成膜条件は、実施例1と同様である。
次に、図2(b)に示すように、同時スパッタ(Co−sputter)法によりRuTa膜を膜厚20nmで堆積し、第1ゲート電極層6とする。膜の組成比はRu:Ta=1:1となる。RuTaは4.3eVの仕事関数をもつことでMOSトランジスタの閾値電圧を制御する。以下に、RuTa膜の成膜条件を示す。
<RuTaの成膜条件> (1)Ar=40sccm、DCパワー=500W、圧力=0.5Pa、ターゲットRu
(2)Ar=40sccm、DCパワー=500W、圧力=0.5Pa、ターゲットTa
次に、図3(a)に示すように、スパッタ法によりWSi2 膜を膜厚60nmで堆積し、第2ゲート電極層7とする。以下に、WSi2 膜の成膜条件を示す。
<WSi2 の成膜条件> Ar=40sccm、DCパワー=1kW、圧力=0.5Pa、ターゲットWSi2
次に、第2ゲート電極層7上に、CVD法によりSiO2 膜を膜厚50nmで堆積し、EBリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅75nmでパターニングする。そのレジストをマスクとして、ICP放電型プラズマエッチング装置によりSiO2 膜をエッチングして、SiO2 膜にゲートパターンを転写する。最後に、レジストをO2 アッシングにより除去する。これにより、図3(b)に示すように、SiO2 膜からなるエッチングマスク(ハードマスク)9のゲート線幅は、75nmに仕上がる。SiO2 の成膜条件、EBリソグラフィー条件、SiO2 のエッチング条件、O2 アッシング条件については、実施例1と同様である。
次に、図4(a)に示すように、エッチングマスク9を用いて、ICP放電型プラズマエッチング装置でWSi2 /RuTaの積層膜をドライエッチングする。これにより、WSi2 /RuTaの積層膜からなるゲート電極8を形成する。以下に、WSi2 /RuTaのエッチング条件の一例を示す。
<WSi2 のメインエッチング条件> HBr/Cl2 =25/25sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2 )、温度=60℃
<RuTaのメインエッチング条件> Cl2 =50sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=30W(電力密度=0.37W/cm2
)、温度=60℃
<RuTaのオーバーエッチング> Cl2 /O2 =45/5sccm、圧力=1.0Pa、ICPパワー=1200W、RFバイアスパワー=10W(電力密度=0.12W/cm2 )、温度=60℃
第2ゲート電極層7であるWSi2 膜のエッチングでは、実施例1と同じように、膜厚60nmのWSi2 ゲート側壁は垂直に加工される。
WSi2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第1ゲート電極層6であるRuTa膜のメインエッチングに進む。RuTa膜はハロゲンであるCl2 でエッチングされる。ここでも圧力が1.0Paと低圧力でイオンの直進性が良い。
RuTa膜のエッチングの際に、反応生成物RuOx 、RuClx 、TaClx が主に発生する。RuOx 以外の反応生成物の揮発性は低いが、膜厚20nmと比較的薄いRuTaをエッチングする際に、RuTaゲート側壁に再付着する量は比較的少なくエッチングを阻害することはない。また、RuTaのメインエッチングの初期状態を見ると、WSi2 ゲート側壁に始めから側壁付着物が少ないため、マスク効果をもたらす余分な付着物はない。このような作用でほぼ垂直なRuTaのゲート側壁が形成される。
第1ゲート電極層6を構成するRuTa膜のオーバーエッチングはバイアスパワーを10Wとして、イオン加速エネルギーがきわめて低い(|Vpp|=120V)。RuTaのエッチングに対するHfO2 のエッチング選択比は50以上に保たれている。
膜厚80nmに対してオーバーエッチング30%を実施した場合でも、HfO2 の初期膜厚4nmは、エッチング後に残膜が2nm程度あり、ほとんど膜減りしない。Si基板掘れが完全に抑制される。また、ジャストエッチング時(エッチング終点はTaの発光波長332nm付近のスペクトルで検出)にゲート側壁の底部分にわずかに残るRuTaは、オーバーエッチング時に完全になくなる。なめらかな側壁を持つWSi2 /RuTaの積層膜が垂直に加工される。最終的なゲート線幅は75nmに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
以降の工程としては、実施例1と同様の工程を経ることにより、容易にWSi2 /RuTa/HfO2 ゲート絶縁膜の積層構造を持つMOSトランジスタ構造ができる。これにより、実施例1と同様の効果を奏することができる。更に、RuTaの仕事関数はHfN1.1 とは異なった値なので、MOSトランジスタの閾値電圧を所望の値に変えることができる。
本発明は、上記の実施例の説明に限定されない。
第1ゲート電極層6として、実施例ではHfN1.1 、HfN0.1 、RuTaを用いたが、MOSトランジスタの閾値電圧を制御できる仕事関数を有する金属であればよい。第1ゲート電極層6としては、単一金属、金属窒化物、シリサイド、二元合金、三元合金を用いることができる。例えば、Hf、Zr、Ta、Nb、V、Ti、Ni、Co、Ir、Pt、Mo、W、ZrNx 、NbNx 、TiNx 、TaNx 、HfSix 、ZrSix 、TaSix 、CoSix 、NiSix 、PtSix 、PtTa、TiAlNなどを用いることができる。
第2ゲート電極層7として、実施例ではWSi2 を用いたが、ドライエッチングで垂直に加工しやすい導電性材料であればよい。例えば、W、Mo、Tiなどの高融点金属や、poly−Si、あるいはMoSix 、TiSix 、CoSix 、NiSix 等のシリサイドを用いることができる。
電極材料をエッチングするエッチングガスとして、実施例では、HBr、Cl2 、HBr/Cl2 、HBr/O2 、Cl2 /O2 を用いたが、HBr、Cl2 、BCl3 、HIなどのハロゲンを少なくとも一つ含むガスであればよい。BCl3 、BCl3 /Cl2 、HCL、HIなどを用いることができる。
電極材料をゲート形状にドライエッチングする装置として、実施例では、ICP型プラズマエッチング装置を用いたが、メタルゲートを異方性エッチング加工できる装置であればよい。例えば、RIE装置、マグネトロンRIE装置、2周波励起RIE装置、ECRプラズマエッチング装置などが適用できる。
第2ゲート電極層7の上に、ゲート電極の加工のためのエッチングマスクを形成するが、本実施例では、レジストパターンをSiO2 膜にドライエッチングすることによりエッチングマスクを形成しているが、この他にも、ゲート電極パターンを形成できればエッチングマスクの材料に限定はない。例えば、レジスト/SOG/炭素を含む塗布膜による積層エッチングマスクなどを用いることができる。
ゲート絶縁膜材料として、実施例ではHfO2 を用いたが、Hf、Zr、ランタノイド元素の内、少なくともこれらを一つ含む高誘電率絶縁物であればよい。例えば、ZrO2
、LaO2 、CeO2 、HfSiOx 、HfSiON、HfAlOx などを用いることができる。堆積方法は、CVD法、MOCVD法、ALD法、Layer by LayerDeposition and Anneal法などの高誘電率絶縁物を堆積できる方法が適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本実施例に係る半導体装置の断面図である。 本実施例に係る半導体装置の製造方法の工程断面図である。 本実施例に係る半導体装置の製造方法の工程断面図である。 本実施例に係る半導体装置の製造方法の工程断面図である。 本実施例に係る半導体装置の製造方法の工程断面図である。 従来例の半導体装置の製造方法の工程断面図である。 従来例の半導体装置の製造方法の問題点を指摘する工程断面図である。 従来例の半導体装置の製造方法の問題点を指摘する工程断面図である。 HfN組成比に対するエッチングレート及びテーパー角度を示す図である。 X線光電子分光法(XPS)によるHfNエッチング表面のHf−N、Hf−O結合に関するスペクトルのピーク強度面積比を示す図である。
符号の説明
1…半導体基板、2…素子分離絶縁膜、3…SiON膜、4…HfO2 膜、5…高誘電率ゲート絶縁膜、6…第1ゲート電極層、7…第2ゲート電極層、8…ゲート電極、9…エッチングマスク、10…第1側壁絶縁膜、11…第2側壁絶縁膜、12…エクステンション領域、13…ソース/ドレイン領域、14…保護膜、21…半導体基板、22…素子分離絶縁膜、23…SiON膜、24…HfO2 膜、25…高誘電率ゲート絶縁膜、28…メタルゲート電極用層、28a…メタルゲート電極,28b…メタルゲート電極、29…エッチングマスク、30…側壁付着物、31…基板掘れ、32…HfO2

Claims (12)

  1. 半導体基板上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレイン領域となる半導体領域と、を有し、
    前記ゲート電極は、
    前記高誘電率ゲート絶縁膜上に形成され、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第1ゲート電極層と、
    前記第1ゲート電極層上に形成され、前記第1ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第2ゲート電極層と
    を有する半導体装置。
  2. 前記第1ゲート電極層は、単一金属、金属窒化物、シリサイド、二元合金、三元合金により形成されている
    請求項1記載の半導体装置。
  3. 前記第2ゲート電極層は、タングステン、モリブデンあるいはチタンを含む金属、またはポリシリコン、シリサイドにより形成されている
    請求項1記載の半導体装置。
  4. 前記第1ゲート電極層の膜厚は、0.5nm以上50nm以下である
    請求項1記載の半導体装置。
  5. 前記高誘電率ゲート絶縁膜は、少なくともハフニウム、ジルコニウム、ランタノイド元素のいずれかを含む高誘電率絶縁膜により形成されている
    請求項1記載の半導体装置。
  6. 半導体基板上に高誘電率ゲート絶縁膜を形成する工程と、
    前記高誘電率ゲート絶縁膜上に、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第1ゲート電極層を堆積する工程と、
    前記第1ゲート電極層上に、前記第1ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第2ゲート電極層を堆積する工程と、
    前記第2ゲート電極層上にゲート電極パターンをもつエッチングマスクを形成する工程と、
    前記エッチングマスクを用いて、前記第2ゲート電極層、前記第1ゲート電極層をドライエッチングすることにより、ゲート電極に加工する工程と
    を有する半導体装置の製造方法。
  7. 前記第2ゲート電極層、前記第1ゲート電極層をドライエッチングする工程において、ハロゲンを含むエッチングガスを用いてドライエッチングする
    請求項6記載の半導体装置の製造方法。
  8. 前記第2ゲート電極層、前記第1ゲート電極層をドライエッチングする工程において、圧力が0.1Pa以上5.0Pa以下で、前記半導体基板を搭載する下部電極に印加されるRFバイアスパワーの電力密度が0.06W/cm2 以上0.62W/cm2 以下の条件で行う
    請求項7記載の半導体装置の製造方法。
  9. 前記第1ゲート電極層を堆積する工程において、単一金属、金属窒化物、シリサイド、二元合金、または三元合金を堆積する
    請求項6記載の半導体装置の製造方法。
  10. 前記第2ゲート電極層を堆積する工程において、タングステン、モリブデンあるいはチタンを含む金属、またはポリシリコン、シリサイドのいずれかを堆積する
    請求項6記載の半導体装置の製造方法。
  11. 前記第1ゲート電極層を堆積する工程において、0.5nm以上50nm以下の膜厚で前記第1ゲート電極層を堆積する
    請求項6記載の半導体装置の製造方法。
  12. 前記高誘電率ゲート絶縁膜を形成する工程において、少なくともハフニウム、ジルコニウム、ランタノイド元素のいずれかを含む高誘電率絶縁膜を形成する
    請求項6記載の半導体装置の製造方法。
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