TW201601317A - 垂直電晶體裝置與其形成方法 - Google Patents

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Abstract

本發明關於具有矩形的垂直通道條延伸於源極區與汲極區之間的垂直通道電晶體裝置與其形成方法。在某些實施例中，垂直電晶體裝置具有源極區位於半導體基板上。具有一或多個垂直通道條的通道區位於源極區上。一或多個垂直通道條之矩形下表面緊鄰源極區。矩形具有四個邊與四個直角，且相鄰的邊長不同。閘極區位於源極區上並緊鄰垂直通道條，而汲極區位於閘極區與垂直通道條上。矩形的垂直通道條使垂直電晶體裝置具有高效能與高晶胞密度。

Description

垂直電晶體裝置與其形成方法
本發明係關於垂直電晶體裝置，更特別關於具有矩形的垂直通道條之垂直電晶體裝置與其形成方法。
摩爾定律(Moore's Law)是指積體電路(IC)上可容納的電晶體數目，約每兩年便會增加一倍。積體電路產業持續縮小IC構件尺寸以達摩爾定律。然而近年來因IC製程所用之材料已達物理限制，越來越難縮小IC尺寸。如此一來，習知半導體產業的技術需取代為新技術如鰭狀場效電晶體(FinFET)以繼續達到摩爾定律。
近來取代習知平面場效電晶體(FET)的技術之一，係奈米線電晶體裝置。奈米線電晶體裝置採用一或多個奈米線，作為延伸於源極與汲極區之間的通道區。奈米線的直徑等級通常為十奈米或更小，其形成的電晶體裝置遠小於習知矽技術所形成的電晶體裝置。
本發明一實施例提供之垂直電晶體裝置，包括：源極區，位於半導體基板上；通道區，包括一或多個垂直通道條於源極區上，其中垂直通道條的矩形下表面緊鄰源極區；閘極區，位於源極區上，並與垂直通道條之側壁隔有閘極介電 層；以及汲極區，位於閘極區與垂直通道條上。
本發明一實施例提供之垂直電晶體裝置，包括：源極區，位於半導體基板上；汲極區，位於源極區上；多個垂直通道條延伸於源極區與汲極區之間，其中垂直通道條之下表面緊鄰源極區，垂直通道條之下表面具有兩個相對的第一邊與兩個相對的第二邊，且第一邊的長度大於第二邊的長度；以及閘極區圍繞垂直通道條，並與源極區與汲極區之間垂直地隔有一段距離。
本發明一實施例提供之垂直電晶體裝置的形成方法，包括：形成源極區於半導體基板上；形成一或多個矩形的垂直通道條於源極區上；形成閘極區圍繞源極區上的垂直通道條；以及形成汲極區於垂直通道條上。
A-A’‧‧‧剖線
BL、BLB‧‧‧位元線
l、l1、l2‧‧‧長度
T1、T2、T3、T4、T5、T6‧‧‧電晶體裝置
w、w1、w2‧‧‧寬度
WL‧‧‧字元線
100、201a、201b、903a、903b‧‧‧垂直電晶體裝置
102‧‧‧半導體基板
104、104a、104b、302、306‧‧‧源極區
106、210、404a、404b‧‧‧閘極區
107‧‧‧下表面
108、108a、108b、108c、108d、308、310、408‧‧‧垂直通道條
109‧‧‧通道區
110、216‧‧‧汲極區
111‧‧‧電荷載子
112、218、300a、300b、300c、300d、300e、300f、300g、300h、300i、300j、300k‧‧‧上視圖
114、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800‧‧‧剖視圖
116、208、1204、1204'‧‧‧閘極介電層
200‧‧‧積體電路
202、702‧‧‧井區
204‧‧‧隔離區
206、1202a‧‧‧第一絕緣層
208a‧‧‧水平腳
208b‧‧‧垂直腳
210a‧‧‧第一閘極層
210b‧‧‧第二閘極層
212、1208‧‧‧介電層
212a、802、1208a‧‧‧第一介電層
212b、1208b、1702‧‧‧層間介電層
214、1402‧‧‧汲極間隔物
217‧‧‧汲極接點
304‧‧‧單線通道
400‧‧‧電路圖
402‧‧‧SRAM佈局圖
406‧‧‧主動區
410‧‧‧導電路徑
500、600‧‧‧方法
502、504、506、508、602、604、606、608、610、612、614、616‧‧‧步驟
704‧‧‧源極層
706‧‧‧裝置通道層
708‧‧‧遮罩層
710‧‧‧第一蝕刻品
801‧‧‧垂直通道條間隔物
804‧‧‧第二介電層
902‧‧‧光阻層
904‧‧‧第二蝕刻品
905‧‧‧第一遮罩結構
906‧‧‧溝槽
1002‧‧‧介電材料
1004‧‧‧上表面
1102‧‧‧第三蝕刻品
1104‧‧‧源極矽化物層
1202‧‧‧絕緣層
1202b‧‧‧第二絕緣層
1206、1206'‧‧‧閘極層
1302‧‧‧第四蝕刻品
1501‧‧‧圖案層
1502、1504、1506‧‧‧遮罩層
1508‧‧‧空洞
1510‧‧‧第五蝕刻品
第1A至1C圖係某些實施例中的垂直電晶體裝置，其具有垂直的矩形通道條延伸於源極區與汲極區之間。
第2A至2B圖係某些實施例中的積體電路，其垂直電晶體裝置具有垂直的矩形通道條延伸於源極區與汲極區之間。
第3圖係多種實施例中的垂直電晶體裝置，其源極區上的垂直通道條配置。
第4圖係某些實施例中，採用具有垂直通道條之垂直電晶體裝置的SRAM佈局。
第5圖係某些實施例中，垂直電晶體裝置之形成方法的流程圖，且垂直電晶體裝置具有垂直的矩形通道條延伸於源極區 與汲極區之間。
第6圖係某些實施例中，具有垂直電晶體裝置之積體電路的形成方法流程圖，且垂直電晶體裝置具有垂直的矩形通道條延伸於源極區與汲極區之間。
第7至18圖係某些實施例中，垂直電晶體裝置之製程剖視圖，且垂直電晶體裝置具有垂直的矩形通道條延伸於源極區與汲極區之間。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
另一方面，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
垂直奈米線電晶體裝置通常包含截面為圓形或方形的奈米線，其垂直地位於下方的源極區與上方的汲極區之間。在操作垂直奈米線電晶體時，電壓施加至垂直地位於源極 區與汲極區之間的奈米線周圍的閘極區(如閘極)，可使電流流經奈米線或關閉通道(pinch off)。
由於奈米線的尺寸小(一般介於0.1nm至10nm之間)，單一奈米線所能承載源極區與汲極區之間的電流，不足以作為有效的電晶體裝置。如此一來，單一垂直電晶體裝置的源極區與汲極區之間通常需要多個平行的奈米線。由於多個平行的奈米線受控於相同閘極區，因此多個平行的奈米線可作為單一電晶體裝置。
本發明關於垂直電晶體裝置與其形成方法，其具有改良的效能與晶胞區密度。上述垂直電晶體裝置包括垂直的矩形通道條位於源極區與汲極區之間。在某些實施例中，垂直電晶體裝置包含源極區位於半導體基板上。通道區包含一或多個垂直通道條於源極區上。上述垂直通道條之下表面緊鄰源極區，其為矩形(如經四個直角相接的四個邊，且每個相鄰的邊長度不同)。垂直的電晶體裝置更包含閘極區於源極區上，且閘極圍繞一或多個垂直通道條。汲極區位於閘極區及一或多個垂直通道條上。矩形的垂直通道條可改善垂直電晶體裝置的效能與晶胞區密度，並與採用圓形或方形奈米線之垂直電晶體裝置相關。
第1A圖係某些實施例之垂直電晶體裝置100的立體圖，其具有矩形的垂直通道條108於源極區104與汲極區110之間。
垂直電晶體裝置100包含源極區104於半導體基板102上。在某些實施例中，源極區104包含第一掺雜型態的高掺 雜區，比如掺雜濃度高於約1017原子/cm3之n型掺雜或p型掺雜。在多種實施例中，半導體基板102可包含任何半導體如矽、矽鍺(SiGe)、絕緣層上矽(SOI)、或類似物，比如半導體晶圓或晶圓上的一或多個晶粒。半導體基板102亦可為形成其上的其他種類半導體及/或磊晶層，及/或其他相關物。
一或多個垂直通道條108a與108b係位於源極區104上。一或多個垂直通道條108a與108b形成垂直電晶體裝置100的通道區109。一或多個垂直通道條108a與108b的下表面107緊鄰源極區104的上表面。下表面107為矩形，且四個邊中相鄰的兩邊其長度不同。在某些實施例中，一或多個垂直通道條108a與108b具有第二掺雜型態，且第二掺雜型態不同於源極區104的第一掺雜型態(p型掺雜或n型掺雜)。在其他實施例中，一或多個垂直通道條108a與108b可為非掺雜材料。在某些實施例中，垂直通道條108a與108b可為半導體材料如矽、矽鍺(SiGe)、鍺、砷化銦(InAs)、砷化鎵(GaAs)、或類似物。雖然圖式中的垂直電晶體裝置100具有兩個垂直通道條108a與108b，但應理解圖中垂直通道條的數目僅用以舉例而非侷限本申請案。垂直電晶體裝置100可具有任何數目的垂直通道條，比如1、2、3、或4等等。
汲極區110位於一或多個垂直通道條108a與108b上。汲極區110緊鄰垂直通道條108a與108b的上表面(與下表面107相反側)，因此垂直通道條108a與108b延伸於源極區104與汲極區110之間。在某些實施例中，汲極區110包含與源極區104之第一掺雜型態相同的高掺雜區，比如掺雜濃度高於約1017原 子/cm3之n型掺雜或p型掺雜。
閘極區106包含導電材料，其垂直地位於源極區104與汲極區110之間，並與一或多個垂直通道條108a與108b相鄰。在操作垂直電晶體裝置100時，可選擇性地將電壓施加至閘極區106。藉由施加電壓，閘極區106可控制電荷載子111沿著源極104與汲極110之間的垂直通道條108a與108b流動。在某些實施例中，閘極區106圍繞一或多個垂直通道條108a與108b，以形成環繞式閘極(GAA)電晶體裝置。
第1B圖係某些實施例中，垂直電晶體裝置100之上視圖112。
如上視圖112所示，位於源極區104與汲極區110之間的垂直通道條108a與108b為矩形，以四個直角連接四個邊。由於垂直通道條108a與108b為矩形，其相鄰的兩個邊具有不同邊長。舉例來說，垂直通道條108a與108b各自具有兩個相對的第一邊(具有長度l)與兩個相對的第二邊(具有寬度w)，且長度l大於寬度w。在某些實施例中，垂直通道條108a的兩個第一邊與垂直通道條108b的兩個第一邊互相平行，並位於源極區104上。
在某些實施例中，垂直通道條108a與108b的長度l為約4倍至約20倍之間的寬度w。舉例來說，某些實施例之長度l介於約20nm至約100nm之間，而寬度w介於約5nm至約10nm之間。在其他實施例中，長度l與寬度w的數值更小，端視電晶體裝置所需的特性而定。可以理解的是，增加閘極區106圍繞通道區109的區域，亦增加垂直電晶體裝置100的有效寬度。如此 一來，在具有方形或圓形奈米線的垂直電晶體裝置中，矩形的垂直通道條108a與108b可增加通道區109的有效寬度(Weff)。
第1C圖係某些實施例中，垂直電晶體裝置100的剖視圖114。
如剖視圖114所示，閘極區106圍繞垂直通道條108a與108b，並與源極區104與汲極區110垂直相隔。閘極區106與垂直通道區108a與108b之間隔有閘極介電層116，且閘極介電層116緊鄰垂直通道條108a與108b的側壁。
第2A至2B圖係某些實施例中的積體電路200，其包含的垂直電晶體裝置201a與201b具有矩形的垂直通道條108，且垂直通道條108延伸於一或多個源極區104與一或多個汲極區216之間。
第2A圖係某些實施例中，積體電路200的剖視圖。
積體電路200包含隔離區204(如淺溝槽隔離)，其位於垂直電晶體裝置201a與201b之源極區104之間。在某些實施例中，源極區104可位於半導體基板102中的一或多個井區202中。在此實施例中，源極區104的掺雜型態不同於一或多個井區202的掺雜型態，比如源極區104可具有第一掺雜型態，井區202可具有第二掺雜型態，且第一掺雜型態與第二掺雜型態不同。第一絕緣層206位於源極區104上。在多種實施例中，第一絕緣層206可包含一或多個不同的介電層。在某些實施例中，第一絕緣層206可包含下列之一或多者：氧化矽、氮化矽、氮化碳矽(SiCN)、氮氧化碳矽(SiCON)、與類似物。
閘極介電層208係位於第一絕緣層206上。在某些 實施例中，閘極介電層208可包含高介電常數之閘極介電材料，比如氧化鉿、氧化鋯、或氧化鋁。閘極介電層208可包含L型結構，其具有水平腳208a與垂直腳208b。水平腳208a與源極區104的上表面平行，而垂直腳208b與垂直通道條108的側壁平行。
閘極區210位於閘極介電層208上。第一絕緣層207與閘極介電層208係設置以電性隔離源極區104與閘極區210。閘極區210包含導電材料如金屬或多晶矽。在某些實施例中，閘極區210可包含一或多個不同層狀物。舉例來說，某些實施例中的閘極區210可包含第一閘極層210a與其上之第二閘極層210b。第一閘極層210a包含閘極功函數層，其材料選擇取決於垂直電晶體裝置201a與201b所需之功函數。第二閘極層210b包含閘極金屬層。在某些實施例中，第一閘極層210a可包含氮化鈦、氮化鉭、碳化鈦鋁(TiAlC)、碳化鉭鋁(TaAlC)、或類似物。在某些實施例中，第二閘極層210b可包含鎢或鋁，在某些實施例中，閘極區210亦可包含L型結構。
介電層212係位於閘極區210上。在多種實施例中，介電層212可包含一或多個不同的介電層。在某些實施例中，介電層212可包含第一介電層212a於閘極區210上，以及上方的層間介電層(ILD)212b。在某些實施例中，第一介電層212a可包含氮化矽、氮化碳矽(SiCN)、氮氧化碳矽(SiCON)、或類似物。在某些實施例中，層間介電層212b可為氧化矽、磷矽玻璃(PSG)、或硼矽玻璃(BSG)。
在水平方向上位於垂直通道條108之間的汲極間 隔物214，係位於閘極區210與介電層212上。汲極間隔物214設置以電性隔離閘極與210與汲極區216。在某些實施例中，汲極區216可包含一或多個分開的汲極接點217(可為導電材料如金屬)。在某些實施例中，汲極間隔物214可包含下列之一或多者：氧化矽、氮化矽、氮化碳矽(SiCN)、與氮氧化碳矽(SiCON)。
第2B圖係某些實施例中，積體電路200的上視圖218。如上視圖218所示，積體電路200之剖視圖(見第2A圖)係沿著剖線A-A’。
第3圖係多種實施例的上視圖300a、300b、與300c，顯示垂直電晶體裝置之源極區上的垂直通道條配置。
在垂直電晶體裝置的上視圖300a中，多個單線通道(single wire channel)304位於源極區302上。單線通道304之剖面為方形，具有等長的四個邊。單線通道304之間的間距讓源極區302具有長度l1與寬度w1。
在垂直電晶體裝置的上視圖300b中，多個垂直通道條308位於源極區306上。垂直通道條308之剖面為矩形，其長邊與源極區306之長邊平行。
垂直通道條308之間的間距使源極區306具有長度l2與寬度w2。由於垂直通道條308的形成方法為自我對準製程(見後述之方法600)，因此源極區306之長度l2與寬度w2各自小於上視圖300a之垂直電晶體裝置其源極區302的長度l1與寬度w1。在某些實施例中，將多個單線通道304置換為多個垂直通道條308的作法，可讓源極區至少縮小1.2倍。
在垂直電晶體裝置的上視圖300c中，多個垂直通 道條310位於源極區306上。垂直通道條310之剖面為矩形，其長邊與源極區306之長邊垂直，即與垂直通道條308垂直。
其他實施例的上視圖300d、300e、300f、300g、300h、300i、300j、與300k，顯示垂直電晶體裝置之源極區306上不同位置的多個垂直通道條308。在多種實施例中，多個垂直通道條308的不同位置各自具有不同理由。舉例來說，某些實施例中的垂直通道條308相對於源極區306的不同位置，其原因可能是製程未對準。在此實施例中，由於垂直通道條308具有長度，因此將多個單線通道304置換為多個垂直通道條308有助於減緩對準問題。舉例來說，即使未對準的問題依然存在，但多個垂直通道條308與源極區306具有夠大交集，進而減緩未對準的問題。
第4圖係某些實施例中，6T SRAM(靜態隨機存取記憶體)晶胞的電路圖400與對應的SRAM佈局圖402，其垂直電晶體裝置具有垂直通道條。
如電路圖400所示，6T SRAM晶胞包含六個電晶體裝置T1、T2、T3、T4、T5、與T6。電晶體T2、T3、T4、與T5形成兩個交叉耦合反相器以儲存資料，其中第一反相器包含電晶體裝置T2與T3，而第二反相器包含電晶體裝置T4與T5。兩個額外存取的電晶體裝置T1與T6在讀寫操作時，藉由位元線BL與BLB及字元線WL控制SRAM晶胞的存取。
SRAM佈局圖402包含閘極區404a與404b於主動區406上，且主動區406可由導電路徑410連結。垂直通道條408延伸穿過閘極區404a以形成存取的電晶體裝置T1與T6。垂直通道 條408延伸穿過閘極區404b以形成電晶體裝置T2、T3、T4、與T5。藉由垂直通道條408形成電晶體裝置T1、T2、T3、T4、T5、與T6，其SRAM佈局圖402的尺寸小於具有單線通道之電晶體裝置的SRAM。
第5圖係某些實施例中，形成垂直電晶體裝置的方法500之流程圖，其中垂直電晶體裝置具有矩形之垂直通道條延伸於源極區與汲極區之間。
下述方法500與600包含一系列的動作或事件，但應理解這些動作與事件的順序僅用以說明而非侷限本發明。舉例來說，某些動作將以不同順序操作，及/或與其他動作或事件同時執行，而不以下述內容及/或圖式的順序進行。此外，本發明的一或多個實施例不需進行所有的動作。另一方面，下述的一或多個動作可執行於一或多個分離的步驟中。
步驟502形成源極區於半導體基板上。
步驟504形成一或多個矩形的垂直通道條於源極區上。矩形的垂直通道條其相鄰的邊長不同。
步驟506形成的閘極區緊鄰源極區上的一或多個垂直通道條。
步驟508形成汲極區於一或多個垂直通道條上。藉由形成汲極區於一或多個垂直通道條上，一或多個垂直通道條將延伸於源極區與汲極區之間。
第6圖係某些其他實施例中，形成積體電路的方法600之流程圖，其中積體電路之垂直電晶體裝置具有矩形的垂直通道條延伸於源極區與汲極區之間。
步驟602選擇性蝕刻位於源極層上的裝置通道層，以形成多個垂直通道條於源極層上。
步驟604依據第一遮罩結構選擇性地蝕刻源極層，形成分開的溝槽以分離相鄰的垂直電晶體裝置之源極區。上述第一遮罩結構包括垂直通道條。
步驟606形成隔離區於溝槽中。
步驟608形成閘極介電層與閘極層於基板上，且閘極介電層與閘極層延伸於垂直通道條之間與之上。
步驟610自一或多個垂直通道條上回蝕刻閘極層。
步驟612依據第二遮罩結構選擇性蝕刻閘極層，以形成相鄰的垂直電晶體裝置中分開的閘極區。上述第二遮罩結構包括垂直通道條。
步驟614進行平坦化製程。
步驟616形成汲極區於一或多個垂直通道條上。
第7至18圖係某些實施例中，垂直電晶體裝置的製程剖視圖，且垂直電晶體裝置具有矩形的垂直通道條延伸於源極區與汲極區之間。雖然第7至18圖對應方法600，但應理解第7至18圖中的結構之形成方法不限於方法600，而應視作可由其他方法形成。同樣地，雖然方法600對應第7至18圖，但應理解方法600不限於形成第7至18圖的結構，而應視作可形成其他結構。
第7圖係某些實施例中對應步驟602的剖視圖700。
如剖視圖700所示，裝置通道層706係位於源極層704上，而源極層704位於半導體基板102上。在某些實施例中， 源極層704之形成方法可為選擇性佈植掺質至半導體基板。在某些實施例中，源極層704可位於半導體基板102中的井區702中。在此實施例中，源極層704與井區702的掺雜型態不同。舉例來說，源極層704可具有第一掺雜型態，井區702可具有第二掺雜型態，且第一掺雜型態不同於第二掺雜型態。在多種實施例中，裝置通道層706可為矽、矽鍺、鍺、或類似物。
遮罩層708係選擇性地形成於裝置通道層706上，其位置定義一或多個垂直通道條108。舉例來說，遮罩層708可形成於垂直通道條108上的位置。接著將裝置通道層706暴露至第一蝕刻品710。第一蝕刻品710係用以移除遮罩層708未覆蓋的裝置通道層706，以形成一或多個垂直通道條108於源極層704上。在某些實施例中，第一蝕刻品710可為濕蝕刻品(比如稀鹽酸)或乾蝕刻品(比如包含氟、四氟化碳、臭氧、或八氟環丁烷中一或多者的蝕刻化學品)。
第8至9圖係某些實施例中對應步驟604的剖視圖800與900。
如剖視圖800所示，垂直通道條間隔物801係形成於該垂直通道條108的相反兩側上。垂直通道條間隔物801之形成方法可為沉積一或多層的介電層。舉例來說，第一介電層802與第二介電層804可沉積於垂直通道條108之間。在上述沉積製程後，可選擇性蝕刻第一介電層802與第二介電層804，以形成垂直通道條間隔物801。上述蝕刻可採用非等向蝕刻。非等向蝕刻可形成垂直通道條間隔物801於垂直通道條間隔物108之側壁上。
如剖視圖900所示，光阻層902係形成於相同垂直電晶體裝置中的垂直通道條108之間。以剖視圖800為例，第一垂直電晶體裝置903a包含垂直通道條108a與108b，而第二垂直電晶體裝置903b包含垂直通道條108c與108d。垂直通道條間隔物801、光阻層902、與垂直通道條108統稱為第一遮罩結構905。
在形成光阻層902後，將源極層704選擇性地暴露至第二蝕刻品904。上述蝕刻源極層704的步驟依據第一遮罩結構905，以形成溝槽906於相鄰的垂直電晶體裝置903a與903b的源極區104a與104b之間。由於定義分開之源極區104a與104b的第一遮罩結構905其部份為垂直通道條間隔物801，可讓第一遮罩結構905更緊密，進而使源極區104a與104b具有較小面積。
第10至11圖係某些實施例中對應步驟606之剖視圖1000與1100。
如剖視圖1000所示，介電材料1002係形成於溝槽906中與相鄰的垂直通道條108之間。在某些實施例中，介電材料1002可包含氧化物，其形成方法為沉積製程。接著進行平坦化製程以移除多餘的介電材料1002及/或遮罩層708，即形成平坦的上表面1004。
如剖視圖1100所示，將介電材料1002暴露至第三蝕刻品1102以回蝕刻介電材料1002，即形成隔離區204如淺溝槽隔離。上述隔離區204於水平方向位於源極區104a與104b之間。在某些實施例中，隔離區204之上表面可與分隔的源極區104a與104b之上表面等高。回蝕刻後亦移除垂直通道條間隔物801，其移除方法可為選擇性蝕刻。在某些實施例中，可形成 源極矽化物層1104於分隔的源極區104a與104b中，且源極矽化物層1104與垂直通道條108相鄰。雖然源極矽化物層1104係形成於剖視圖1100中的位置，但應理解其他實施例中的此製程亦可於其他處形成源極矽化物層1104。
第12圖係某些實施例中對應步驟608之剖視圖1200。
如剖視圖1200所示，絕緣層1202係形成於分隔的源極區104a與104b及隔離區204上。在多種實施例中，絕緣層1202可包含第一絕緣層1202a與其上之第二絕緣層1202b。在某些實施例中，第一絕緣層1202a與第二絕緣層1202b可包括下列之一或多者：氧化矽、氮化矽、氮化矽碳(SiCN)、氮氧化矽碳(SiCON)、與類似物。
接著形成閘極介電層1204於絕緣層1202上，並形成閘極層1206於閘極介電層1204上。閘極介電層1204與閘極層1206係延伸於垂直通道條108之間並位於垂直通道條108上。在某些實施例中，閘極介電層1204與閘極層1206之形成方法可為氣相沉積技術如CVD、PVD、或類似方法，或原子層沉積(ALD)。在某些實施例中，沉積使閘極介電層1204與閘極層1206具有L型結構。在某些實施例中，閘極介電層1204可包含高介電常數之閘極介電材料如氧化鉿、氧化鋯、氧化鋁、或類似物。在某些實施例中，閘極層1206可包含第一閘極層1206a與其上之第二閘極層1206b。第一閘極層1206a包含氮化鈦、氮化鉭、碳化鈦鋁、碳化鉭鋁、或類似物，以調整電晶體裝置的功函數。第二閘極層1206b包含閘極金屬層如鎢、鋁、或類似物。
在某些實施例中，介電層1208位於閘極層1206上。介電層1208可包含第一介電層1208a與其上之層間介電層1208b。在某些實施例中，第一介電層1208a可包含氮化矽、氮化矽碳(SiCN)、氮氧化矽碳(SiCON)、或類似物。在某些實施例中，層間介電層1208b可包含氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)。
第13圖係某些實施例中，對應步驟610之剖視圖1300。
如剖視圖1300所示，將閘極介電層1204與閘極層1206暴露至第四蝕刻品1302，以回蝕刻一或多個垂直通道條108上的閘極介電層1204與閘極層1206，並形成閘極介電層1204'與閘極層1206'。回蝕刻閘極介電層1204與閘極層1206的步驟，會露出垂直地位於介電層1208上的垂直通道條108。舉例來說，閘極介電層1204'會圍繞垂直通道條108的某些較上部份，而不圍繞垂直通道條108的其他較上部份。
第14至16圖係某些實施例中，對應步驟612之剖視圖1400、1500、與1600。
如剖視圖1400所示，沉積間隔物材料(如電性絕緣材料)於基板上並選擇性蝕刻間隔物材料，以形成汲極間隔物1402於於垂直通道條108的相反兩側上。在某些實施例中，汲極間隔物1402可包含氧化物如氧化矽、氮化矽、氮化矽碳(SiCN)、氮氧化矽碳(SiCON)、或類似物。
如剖視圖1500所示，圖案層1501係形成於汲極間隔物1402與介電層212上。圖案層1501可包含一或多個遮罩層 1502、1504、與1506形成於介電層212上。汲極間隔物1402、垂直通道條108、與圖案層1501形成第二遮罩結構，用於選擇性蝕刻閘極層1206'。依據第二遮罩結構，將閘極層1206'暴露至第五蝕刻品1510以形成空洞1508。空洞1508可定義相鄰之垂直電晶體裝置的個別閘極區210。在蝕刻後，可移除圖案層1501如剖視圖1600所示。
第17圖係某些實施例中，對應步驟614之剖視圖1700。
如剖視圖1700所示，在上述結構上進行平坦化製程。在某些實施例中，在進行平坦化製程前可先形成額外的層間介電層1702圍繞汲極間隔物1402。平坦化製程移除遮罩層708、部份的汲極間隔物1402、與額外的層間介電層1702，以形成平坦的上表面1704，定義分隔的源極區104a與104b之間的垂直通道條108其長度，與定義稍後形成的汲極區。
第18圖係某些實施例中，對應步驟616之剖視圖1800。
如剖視圖1800所示，汲極區216係形成於一或多個垂直通道條108上。在某些實施例中，汲極區216之形成方法可為形成掺雜的矽材料於垂直通道條108上，再選擇性蝕刻掺雜的矽材料以定義汲極區216。
如此一來，本發明關於垂直電晶體裝置與其形成方法，其矩形的垂直通道條延伸於源極區與汲極區之間。
本發明的某些實施例關於垂直電晶體裝置。垂直電晶體裝置包括源極區位於半導體基板上。垂直電晶體裝置更 包括通道區，其包括一或多個垂直通道條於源極區上，其中垂直通道條的矩形下表面緊鄰源極區。垂直電晶體裝置更包括閘極區位於源極區上，並與垂直通道條之側壁隔有閘極介電層；以及汲極區位於閘極區與垂直通道條上。
在其他實施例中，本發明關於垂直電晶體裝置。垂直電晶體裝置包括源極區位於半導體基板上，以及汲極區位於源極區上。多個垂直通道條延伸於源極區與汲極區之間。垂直通道條之下表面緊鄰源極區，垂直通道條之下表面具有兩個相對的第一邊與兩個相對的第二邊，且第一邊的長度大於第二邊的長度。閘極區圍繞垂直通道條，並與源極區與汲極區之間垂直地隔有一段距離。
在又一實施例中，本發明關於垂直電晶體裝置的形成方法。上述方法包括形成源極區於半導體基板上。上述方法更包括形成矩形的垂直通道條於源極區上。上述方法更包括形成閘極區圍繞源極區上的垂直通道條，以及形成汲極區於垂直通道條上。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧垂直電晶體裝置
102‧‧‧半導體基板
104‧‧‧源極區
106‧‧‧閘極區
107‧‧‧下表面
108‧‧‧垂直通道條
109‧‧‧通道區
110‧‧‧汲極區
111‧‧‧電荷載子

Claims (10)

  1. 一種垂直電晶體裝置，包括：一源極區，位於一半導體基板上；一通道區，包括一或多個垂直通道條於該源極區上，其中該或該些垂直通道條的矩形下表面緊鄰該源極區；一閘極區，位於該源極區上，並與該或該些垂直通道條之側壁隔有閘極介電層；以及一汲極區，位於該閘極區與該或該些垂直通道條上。
  2. 如申請專利範圍第1項所述之垂直電晶體裝置，其中該或該些垂直通道條各自具有兩個相對的第一邊，以及兩個相對的第二邊，且該些第一邊的長度大於該些第二邊的長度；其中該源極區上的該或該些垂直通道條的該些第一邊平行。
  3. 如申請專利範圍第2項所述之垂直電晶體裝置，其中該或該些垂直通道條的該些第一邊的長度，比該些第二邊的長度大近似2倍至近似20倍之間。
  4. 如申請專利範圍第1項所述之垂直電晶體裝置，其中該閘極區圍繞該或該些垂直通道條。
  5. 如申請專利範圍第1項所述之垂直電晶體裝置，其中該閘極區包括一L型結構，且該L型結構具有一水平腳與一垂直腳；其中該水平腳與該源極區的上表面平行，且該垂直腳與該或該些垂直通道條的側壁平行，其中該閘極介電層包括高介電常數之介電材料位於該源極區上並緊鄰該或該些垂直通道條的側壁； 其中該閘極區包括：一閘極功函數層位於該閘極介電層上，設置以影響該垂直電晶體裝置的功函數；以及一閘極金屬層位於該閘極功函數層上，且該閘極金屬層包括一導電材料。
  6. 一種垂直電晶體裝置，包括：一源極區，位於一半導體基板上；一汲極區，位於該源極區上；多個垂直通道條延伸於該源極區與該汲極區之間，其中該些垂直通道條之下表面緊鄰該源極區，該垂直通道條之下表面具有兩個相對的第一邊與兩個相對的第二邊，且該些第一邊的長度大於該些第二邊的長度；以及一閘極區圍繞該些垂直通道條，並與該源極區與該汲極區之間垂直地隔有一段距離。
  7. 如申請專利範圍第6項所述之垂直電晶體裝置，其中該閘極區包括一L型結構，且該L型結構具有一水平腳與一垂直腳；其中該水平腳平行於該源極區的上表面，且該垂直腳平行於該或該些垂直通道條的側壁；一閘極介電層，包括一高介電常數之介電材料位於該源極區上並緊鄰該或該些垂直通道條的側壁；其中該閘極區包括：一閘極功函數層位於該閘極介電層上，設置以影響該垂直電晶體裝置的功函數；以及一閘極金屬層位於該閘極功函數層上，且該閘極金屬層包 括一導電材料。
  8. 如申請專利範圍第6項所述之垂直電晶體裝置，其中該或該些垂直通道條之該些第一邊的長度，比該些第二邊的長度大近似2倍至近似20倍之間。
  9. 一種垂直電晶體裝置的形成方法，包括：形成一源極區於一半導體基板上；形成一或多個矩形的垂直通道條於該源極區上；形成一閘極區圍繞該源極區上的該或該些垂直通道條；以及形成一汲極區於該或該些垂直通道條上。
  10. 如申請專利範圍第9項所述之垂直電晶體裝置的形成方法，其中該或該些垂直通道條各自具有兩個相對的第一邊，以及兩個相對的第二邊，且該些第一邊的長度大於該些第二邊的長度；其中該源極區上的該或該些垂直通道條的該些第一邊互相平行。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655477B (zh) * 2018-04-18 2019-04-01 友達光電股份有限公司 主動元件基板的製造方法
TWI734214B (zh) * 2018-10-09 2021-07-21 美商美光科技公司 包含具有增加臨限電壓之電晶體的半導體裝置及其相關方法與系統
TWI793562B (zh) * 2020-05-15 2023-02-21 台灣積體電路製造股份有限公司 積體電路元件及其製造方法
TWI798757B (zh) * 2020-10-26 2023-04-11 南亞科技股份有限公司 具有垂直閘極電晶體的半導體結構及其製備方法
US12021033B2 (en) 2020-05-15 2024-06-25 Taiwan Semiconductor Manufacturing Ltd. Integrated circuit device having active region coupled to metal layers on opposite sides of substrate, and method

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653563B2 (en) * 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9263555B2 (en) * 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
TWI662625B (zh) * 2015-01-19 2019-06-11 聯華電子股份有限公司 半導體元件及其製作方法
US10170467B2 (en) * 2015-10-22 2019-01-01 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US9437503B1 (en) * 2015-12-22 2016-09-06 International Business Machines Corporation Vertical FETs with variable bottom spacer recess
US9530700B1 (en) 2016-01-28 2016-12-27 International Business Machines Corporation Method of fabricating vertical field effect transistors with protective fin liner during bottom spacer recess etch
US9831250B2 (en) * 2016-03-02 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
US10424515B2 (en) 2016-06-30 2019-09-24 International Business Machines Corporation Vertical FET devices with multiple channel lengths
US9947664B1 (en) * 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10312229B2 (en) * 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
KR102651871B1 (ko) * 2016-11-29 2024-04-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102699046B1 (ko) 2016-12-15 2024-08-27 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10403751B2 (en) * 2017-01-13 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10840354B2 (en) * 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
KR20180098446A (ko) 2017-02-24 2018-09-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10361300B2 (en) 2017-02-28 2019-07-23 International Business Machines Corporation Asymmetric vertical device
US9881842B1 (en) 2017-03-23 2018-01-30 International Business Machines Corporation Wimpy and nominal semiconductor device structures for vertical finFETs
CN108695321B (zh) * 2017-04-07 2021-09-03 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9991365B1 (en) 2017-04-26 2018-06-05 International Business Machines Corporation Forming vertical transport field effect transistors with uniform bottom spacer thickness
US10103147B1 (en) 2017-05-01 2018-10-16 International Business Machines Corporation Vertical transport transistors with equal gate stack thicknesses
CN108933137B (zh) * 2017-05-19 2021-02-09 中芯国际集成电路制造(上海)有限公司 静态随机存储器及其制造方法
US10090204B1 (en) * 2017-05-31 2018-10-02 Globalfoundries Inc. Vertical FINFET structure and methods of forming same
US10008417B1 (en) 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
KR102314006B1 (ko) 2017-09-11 2021-10-18 삼성전자주식회사 수직 전계 트랜지스터 및 이를 포함하는 반도체 장치
KR102337408B1 (ko) 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
WO2019059894A1 (en) * 2017-09-19 2019-03-28 Intel Corporation MULTICHANNEL VERTICAL TRANSISTOR FOR INTEGRATED NONVOLATILE MEMORY
US10269914B2 (en) 2017-09-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10170376B1 (en) * 2017-10-22 2019-01-01 United Microelectronics Corp. Device and forming method thereof
KR102465533B1 (ko) * 2017-11-21 2022-11-11 삼성전자주식회사 수직 채널을 가지는 반도체 소자
US10541273B2 (en) * 2017-11-28 2020-01-21 Sandisk Technologies Llc Vertical thin film transistors with isolation
CN109962068B (zh) 2017-12-14 2020-09-08 联华电子股份有限公司 存储器单元
US10622476B2 (en) * 2017-12-27 2020-04-14 Samsung Electronics Co., Ltd. Vertical field effect transistor having two-dimensional channel structure
WO2019191465A1 (en) * 2018-03-28 2019-10-03 Cornell University VERTICAL GALLIUM OXIDE (Ga2O3) POWER FETS
WO2019225314A1 (ja) * 2018-05-22 2019-11-28 株式会社ソシオネクスト 半導体集積回路装置
US10818560B2 (en) 2018-07-16 2020-10-27 Samsung Electronics Co., Ltd. Vertical field-effect transistor (VFET) devices and methods of forming the same
US10566251B2 (en) * 2018-07-17 2020-02-18 International Business Machines Corporation Techniques for forming vertical transport FET
WO2020076732A1 (en) * 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
CN109817721B (zh) * 2019-02-03 2022-04-05 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
KR102220445B1 (ko) * 2019-07-01 2021-02-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102670495B1 (ko) * 2019-12-18 2024-05-29 삼성전자주식회사 반도체 장치
US11387242B2 (en) * 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
KR20210129460A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직채널 구조체를 포함하는 집적회로 및 그 레이아웃방법
US11569244B2 (en) 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Vertical heterostructure semiconductor memory cell and methods for making the same
DE102021108598A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
US11515313B2 (en) * 2020-06-22 2022-11-29 Taiwan Semiconductor Manufacturing Company Limited Gated ferroelectric memory cells for memory cell array and methods of forming the same
US11404581B2 (en) 2020-12-21 2022-08-02 International Business Machines Corporation Wimpy vertical transport field effect transistor with dipole liners
US11843056B2 (en) * 2021-03-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11749744B2 (en) 2021-06-08 2023-09-05 International Business Machines Corporation Fin structure for vertical transport field effect transistor
CN116033735A (zh) * 2021-10-22 2023-04-28 长鑫存储技术有限公司 半导体结构及其制作方法
EP4199085A4 (en) 2021-10-22 2024-05-01 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD
CN117255556A (zh) * 2022-06-08 2023-12-19 长鑫存储技术有限公司 一种半导体结构及其制造方法
WO2024005789A1 (en) * 2022-06-28 2024-01-04 Intel Corporation Logic circuits using vertical transistors with backside source or drain regions

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929477A (en) 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
US6603168B1 (en) * 2000-04-20 2003-08-05 Agere Systems Inc. Vertical DRAM device with channel access transistor and stacked storage capacitor and associated method
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
JP2005285809A (ja) 2004-03-26 2005-10-13 Sony Corp 半導体装置およびその製造方法
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
JP2010503981A (ja) * 2006-09-19 2010-02-04 クナノ アーベー ナノスケール電界効果トランジスタの構体
JP4539680B2 (ja) * 2007-05-14 2010-09-08 株式会社デンソー 半導体装置およびその製造方法
KR100896631B1 (ko) 2007-08-13 2009-05-08 성균관대학교산학협력단 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
KR101517390B1 (ko) * 2008-11-03 2015-05-04 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US20100155818A1 (en) * 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
WO2010148266A2 (en) * 2009-06-19 2010-12-23 Semisouth Laboratories, Inc. Vertical junction field effect transistors and diodes having graded doped regions and methods of making
FR2968125B1 (fr) 2010-11-26 2013-11-29 Centre Nat Rech Scient Procédé de fabrication d'un dispositif de transistor a effet de champ implémenté sur un réseau de nanofils verticaux, dispositif de transistor résultant, dispositif électronique comprenant de tels dispositifs de transistors, et processeur comprenant au moins un tel dispositif électronique
EP3174106A1 (en) 2011-09-30 2017-05-31 Intel Corporation Tungsten gates for non-planar transistors
US9093304B2 (en) * 2012-10-12 2015-07-28 Finscale Inc. Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US9306063B2 (en) * 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies
US9786774B2 (en) * 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655477B (zh) * 2018-04-18 2019-04-01 友達光電股份有限公司 主動元件基板的製造方法
TWI734214B (zh) * 2018-10-09 2021-07-21 美商美光科技公司 包含具有增加臨限電壓之電晶體的半導體裝置及其相關方法與系統
US11843055B2 (en) 2018-10-09 2023-12-12 Micron Technology, Inc. Semiconductor devices comprising transistors having increased threshold voltage and related methods and systems
TWI793562B (zh) * 2020-05-15 2023-02-21 台灣積體電路製造股份有限公司 積體電路元件及其製造方法
US12021033B2 (en) 2020-05-15 2024-06-25 Taiwan Semiconductor Manufacturing Ltd. Integrated circuit device having active region coupled to metal layers on opposite sides of substrate, and method
TWI798757B (zh) * 2020-10-26 2023-04-11 南亞科技股份有限公司 具有垂直閘極電晶體的半導體結構及其製備方法
US11659704B2 (en) 2020-10-26 2023-05-23 Nanya Technology Corporation Method for manufacturing semiconductor structure with vertical gate transistor

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Publication number Publication date
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KR101656946B1 (ko) 2016-09-12

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