TWI793562B - 積體電路元件及其製造方法 - Google Patents

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Abstract

一種積體電路元件包括基板、第一主動區域、第一導電圖案及第二導電圖案、及第一直通通孔結構。基板具有相對的第一側及第二側。第一主動區域在基板之第一側之上。第一導電圖案在第一主動區域之上且電耦接至第一主動區域。第一直通通孔結構自第二側延伸穿過基板至第一側與第一主動區域電接觸。第二導電圖案在基板之第二側之下且電耦接至第一直通通孔結構。

Description

積體電路元件及方法
無
積體電路(integrated circuit, IC)元件包括表示於IC佈局圖中之多個半導體元件。IC佈局圖為階層式的，且包括根據半導體元件設計規範執行較高級功能之模組。此些模組時常由單元之組合建構，其中每一者表示用以執行特定功能之一個或多個半導體結構。具有預設計佈局圖之單元(有時稱為標準單元)被儲存在標準單元庫(後文中為了簡化稱為「庫」或「單元庫」)中，且由各種工具(諸如，電子設計自動化(EDA)工具)存取以產生、最佳化及驗證IC的設計。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、材料、值、步驟、操作、材料、佈置或其類似者之特定實例以簡化本揭示內容之一些實施例。當然，此些僅為實例，且並不意欲為限制性的。預期其他部件、值、操作、材料、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示內容之一些實施例可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另外)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
電阻器包括在積體電路(integrated circuit，IC)元件中，例如，在類比應用或操作模式中。在一些實施例中，IC元件包括至少部分地由基板的第一側之上的主動區域所配置之電阻器結構。直通通孔(through via)結構自基板之相對的第二側延伸，穿過基板與主動區域電接觸。在基板的第一側之上的第一金屬層電耦接至主動區域。在基板的第二側之下的第二金屬層電耦接至直通通孔結構。第一金屬層及第二金屬層使電阻器結構與IC元件之其他電路元件或與外部電路系統電耦接。在至少一個實施例中，有可能在IC元件中包括一個或多個電阻器，而不需要製造製程中之額外光罩。相反，在其中電阻器呈高密度金屬間金屬(metal-inter-metal，MIM) 結構或高密度金屬絕緣體金屬(metal-insulator-metal，MIM)結構的形式包括在IC元件中之其他方法中，需要額外光罩。因此，在一些實施例中，與其他方法相比較而言，減小了製造時間、成本或複雜性。
第1A圖為根據一些實施例之IC元件100之示意性橫截面圖，且第1B圖為示意性俯視平面圖。更特定而言，第1A圖為沿第1B圖中之線A-A'截取的橫截面圖。
如第1A圖中所繪示，IC元件100包括基板110，此基板110具有彼此相對之第一側111及第二側112。在至少一個實施例中，第一側111稱作「上側」或「前側」或「元件側」，而第二側112稱作「下側」或「背側」。在一些實施例中，如本文中所述，基板110為半導體基板。在一些實施例中，分別將N型及P型摻雜劑添加至基板以形成N阱及P阱。在一些實施例中，在相鄰的P阱及N阱之間形成隔離結構。為了簡化，第1A圖省去諸如N阱、P阱及隔離結構之若干特徵。
IC元件100進一步包括在基板110之第一側111之上的至少一個主動區域。有時將主動區域稱作氧化物定義(oxide-definition，OD)區域或源極/汲極區域，且在圖式中以標記「S/D」示意性地繪示出。在第1A圖中之實例配置中，主動區域122、124、126在基板110之第一側111之上。如第1A圖、第1B圖中所指示，主動區域122、124、126是沿第一方向或X方向佈置。主動區域122、124、126包括P型摻雜劑及/或N型摻雜劑以形成一個或多個電路元件(element)或元件(device)。電路元件之實例包括但不限於電晶體及二極體。電晶體之實例包括但不限於金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、P通道金屬氧化物半導體(PMOS)、N通道金屬氧化物半導體(NMOS)、雙極接面電晶體(BJT)、高電壓電晶體、高頻率電晶體、P通道及/或N通道場效應電晶體(PFET/NFET)等、FinFET、具有升高之源極/汲極的平面MOS電晶體、奈米薄片FET、奈米線FET，或其類似者。有時將用以形成一個或多個PMOS元件之主動區域稱作「PMOS主動區域」，且有時將用以形成一個或多個NMOS元件之主動區域稱作「NMOS主動區域」。在關於第1A圖所述之實例配置中，主動區域122、124、126包括NMOS主動區域。其他配置在各種實施例之範疇內。
將IC元件100之主動區域中的至少一者配置為電阻器結構。舉例而言，如第1A圖中示意性地繪示，將主動區域124配置為具有相對的上端125及下端127之電阻器結構R。電阻器結構R之上端125對應於主動區域124之第一表面(或上表面)128。電阻器結構R之下端127對應於主動區域124之第二表面(或下表面)129。在至少一個實施例中，主動區域124具有與其他主動區域122、126相同之配置，其並非配置為電阻器結構而是形成如本文所述之對應電晶體。與主動區域124之相對的第一表面128及第二表面129之電連接將主動區域124配置為電阻器結構R。
IC元件100進一步包括在基板110之第一側111上的一個或多個主動區域之上的至少一個閘極區域。在圖式中以標記「G」示意性地繪示閘極區域。在第1A圖中之實例配置中，閘極區域132、134、136、138在主動區域122、124、126之上，並沿X方向佈置。如第1B圖中所繪示，閘極區域132、134、136、138沿橫向於X方向之第二方向(亦即，Y方向)延伸。閘極區域132、134、136、138包括導電材料，諸如，多晶矽(有時將其稱作「poly(多晶矽)」或「PO」)。有時將Y方向稱作多晶矽方向。用於閘極區域之其他導電材料(諸如，金屬)在各種實施例之範疇內。IC元件100進一步包括在主動區域與對應閘極區域之間的閘極介電質或閘極氧化物。為了簡化，第1A圖省去閘極氧化物。
IC元件100進一步包括由一個或多個閘極區域及一個或多個主動區域所配置之至少一個電晶體。舉例而言，閘極區域134、在主動區域122中之源極/汲極區域及在主動區域124中之另一源極/汲極區域共同配置為電晶體M1。在另一實例中，閘極區域136、在主動區域124中之源極/汲極區域及在主動區域126中之另一源極/汲極區域共同配置為電晶體M2。在一些實施例中，電晶體M1、M2為NMOS電晶體。其他配置在各種實施例之範疇內。在一些實施例中，將電晶體M1、M2稱作間隔物電晶體(spacer transistor)，其並不用於邏輯運算或用於訊號處理。在一個或多個實施例中，間隔物電晶體之目的在於維持相鄰電阻器結構之間或電阻器結構與其他電路元件之間的距離以(例如)滿足設計規則或可製造性。
IC元件100進一步包括在一個或多個對應主動區域之上且與一個或多個對應主動區域電接觸之一個或多個接觸結構。有時將接觸結構稱作氧化物之上金屬零(metal-zero-over-oxide) 之結構或金屬至元件(metal-to-device)之結構，且在圖式中以標記「MD」示意性地繪示。MD接觸結構包括形成在對應主動區域之上的導電材料，以限定自形成在主動區域中之一個或多個元件至IC的其他內部電路系統或至外部電路系統之電連接。在第1A圖中之實例配置中，接觸結構142、144、146在對應主動區域122、124、126之上且與對應主動區域122、124、126電接觸。接觸結構142、144、146在X方向上與閘極區域132、134、136、138交替地佈置。接觸結構142、144、146之實例導電材料包括金屬。其他配置在各種實施例之範疇內。
IC元件100進一步包括在對應的一個或多個閘極區域或接觸結構之上且與對應的一個或多個閘極區域或接觸結構電接觸之一個或多個通孔結構。有時將在接觸結構之上且與接觸結構電接觸之通孔結構稱作通孔至元件(via-to-device)，且在圖式中以標記「VD」示意性地繪示。有時將在閘極區域之上且與閘極區域電接觸之通孔結構稱作通孔至閘極(via-to-gate)，且在圖式中以標記「VG」示意性地繪示。在第1A圖中之實例配置中，VD通孔結構150在接觸結構144之上且與接觸結構144電接觸。一個或多個其他VD通孔結構在對應接觸結構142、146之上且與對應接觸結構142、146電接觸，用於電連接至電晶體M1、M2之源極/汲極區域。為了簡化，第1A圖、第1B圖省去對應於接觸結構142、146之VD通孔結構。如第1B圖中所繪示，VG通孔結構152、154、156、158在對應閘極區域132、134、136、138之上且與對應閘極區域132、134、136、138電接觸。在至少一個實施例中，VD及VG通孔結構屬於在基板110之第一側111上的通孔零(V0)層，其為在主動區域122、124、126之上的最下部通孔層或最靠近主動區域122、124、126之通孔層。通孔結構150、152、154、156、158之實例材料包括金屬。其他配置在各種實施例之範疇內。
IC元件100進一步包括直通通孔結構(through via structure)，其延伸穿過基板110與配置電阻器結構之主動區域電接觸。有時將直通通孔結構稱作背側通孔(backside via)，且在圖式中以標記「VB」示意性地繪示。在第1A圖中之實例配置中，直通通孔結構160在基板110之厚度方向上(亦即，Z方向)自第二側112延伸穿過基板110至第一側111，與配置為電阻器結構R之主動區域124電接觸。在至少一個實施例中，在基板110之第一側111上的直通通孔結構160之第一表面161與主動區域124之第二表面129直接接觸，而直通通孔結構160之第二表面162暴露在基板110之第二側112上用於與如本文所述之金屬層電接觸。直通通孔結構160之實例材料包括金屬。其他配置在各種實施例之範疇內。
IC元件100進一步包括在基板110之第一側111之上的金屬零(M0)層170。M0層170為基板110的第一側111上之在主動區域122、124、126之上的最下部金屬層或最靠近主動區域122、124、126的金屬層。IC元件100進一步包括在M0層170與主動區域122、124、126之間的介電層。在至少一個實施例中，IC元件100包括在M0層170之上的一個或多個其他通孔層、介電層及金屬層(未示出)，以形成IC元件100之電路元件之間的互連及/或形成至外部電路系統之電連接。有時將來自V0層及上方之通孔層及來自M0層及上方之金屬層稱作前側通孔層及金屬層。為了簡化，第1A圖省去介電層以及高於M0層170之前側通孔及金屬層。在第1B圖中之實例配置中，M0層170包括M0導電圖案171、173。M0導電圖案171在主動區域124之上且經由通孔結構150及接觸結構144電耦接至主動區域124。M0導電圖案173在閘極區域132、134、136、138之上且經由對應通孔結構152、154、156、158電耦接至閘極區域132、134、136、138。在一些實施例中，如本文中所述，省去通孔結構152、154、156、158中之一者或多者，從而導致對應閘極區域132、134、136、138中之一者或多者浮置(floating)。在至少一個實施例中，M0層170包括一個或多個其他M0導電圖案，此些M0導電圖案經由對應接觸結構142、146中之一者或多者及一個或多個對應VD通孔結構(未示出)電耦接至主動區域122、126中之一者或多者。
IC元件100進一步包括在基板112之第二側112之下的背側金屬零(BM0)層180。BM0層180為基板110的第二側112上之在主動區域122、124、126之下的最上部金屬層或最靠近主動區域122、124、126的金屬層。在至少一個實施例中，BM0層180與基板110之第二側112直接接觸。在至少一個實施例中，IC元件100包括在BM0層180之下的一個或多個其他通孔層、介電層及金屬層(未示出)，以形成IC元件100之電路元件之間的互連及/或形成至外部電路系統之電連接。有時將來自BM0層及下方之通孔層及金屬層稱作背側通孔層及金屬層。為了簡化，第1A圖省去低於BM0層180之介電層以及背側通孔及金屬層。在至少一個實施例中，BM0層180或在BM0層180之下的一個或多個其他金屬層(未示出)包括一個或多個電源電壓導軌(亦稱作「電力導軌」)，用於向IC元件100之電路元件供應一個或多個電源電壓。BM0層180包括BM0導電圖案182(在第1B圖中繪示)，其在如第1A圖中所繪示之直通通孔結構160之下且電耦接至此直通通孔結構160。在至少一個實施例中，BM0導電圖案182與直通通孔結構160之第二表面162直接接觸。
在第1B圖中，為了簡化，省去了基板110及直通通孔結構160。在至少一個實施例中，第1B圖中之俯視平面圖表示IC佈局圖，根據此IC佈局圖製造IC元件100。在第1B圖之俯視平面圖中，其是沿基板110自第一側111至第二層112之厚度方向(第1A圖中之Z方向)所見，M0導電圖案171、通孔結構150、接觸結構144、主動區域124、直通通孔結構160(第1B圖中未示出)及BM0導電圖案182彼此重疊。其他配置在各種實施例之範疇內。
如本文所述，電阻器結構R至少部分地由主動區域124配置。電阻器結構R之上端125對應於主動區域124之第一表面128，且經由接觸結構144、通孔結構150及在M0層170中之M0導電圖案171與IC元件100之其他電路元件或與外部電路系統電耦接。在至少一個實施例中，接觸結構144與主動區域124之第一表面128直接接觸。電阻器結構R之下端127對應於主動區域124之第二表面129，且經由直通通孔結構160及在BM0層180中之BM0導電圖案182與IC元件100之其他電路元件或與外部電路系統電耦接。在至少一個實施例中，直通通孔結構160與主動區域124之第二表面129直接接觸。用以提供與電阻器結構R之電連接之M0層170及BM0層180的所述配置為實例。在至少一個實施例中，在M0層170之上或在BM0層180之下的一個或多個其他金屬層用以提供與電阻器結構R之電連接。在一個或多個實施例中，電阻器結構R之電阻為自約100歐姆至約2000歐姆。
在一些實施例中，除了電阻器結構R以外，IC元件100進一步包括在前側上之至少一個MIM電阻器。此至少一個MIM電阻器包括夾在高於M0層170之兩個金屬層之間的具有高於5微歐姆/厘米(μohm-cm)之電阻率的電阻材料。在一些實施例中，此電阻材料包括選自由W、TiN、TaN、Co、Mn、Ru、Ta、TiW、Ta-Si-N、TiZrN、CoTix、Mo、AlC、TiGeN、Cr、CrAsC、TiAlC及WNx組成之群組的至少一種材料。
如本文所述，在至少一個實施例中，有可能在IC元件100中包括電阻器結構R，而無需製造製程中之額外光罩。原因在於，有可能在無額外光罩的情況下形成至少部分地由主動區域124連同IC元件100的其他主動區域一起配置之電阻器結構R。另外，有可能在無額外光罩的情況下經由接觸結構144、通孔結構150、M0導電圖案171、直通通孔結構160及BM0導電圖案182中之一者或多者連同IC元件100之其他接觸結構、通孔結構及金屬層一起形成與電阻器結構R之電連接。舉例而言，在至少一個實施例中，BM0層180及/或在BM0層180之下的其他金屬層包括背側電源電壓導軌，亦即，在基板110的背側上之電源電壓導軌。額外的直通通孔結構(未示出)亦形成為穿過基板110，以將電力自背側電源電壓導軌供應至基板110之前側或元件側上的元件或電路元件。在一些實施例中，有可能在無額外光罩的情況下形成BM0導電圖案182連同背側電源電壓導軌。進一步有可能在無額外光罩的情況下形成直通通孔結構160連同額外的直通通孔結構。相反，在其中電阻器呈高密度金屬間(或絕緣體)金屬(MIM)結構的形式包括在IC元件中之其他方法中，需要額外光罩以形成絕緣體。因此，因為在一些實施例中不需要額外光罩，所以與其他方法相比較而言，減小了製造時間、成本或複雜性。
在至少一個實施例中，在電阻器結構之相對側上的相鄰電晶體電耦接成處於始終斷開(always-OFF)狀態，或具有浮置閘極區域(floating gate region)。舉例而言，如最佳在第1A圖中所見，電晶體M1、M2為在電阻器結構R之相對側上的相鄰電晶體。在一個或多個實施例中，電晶體M1、M2之閘極區域134、136為浮置的，亦即，閘極區域134、136並未電耦接至電力導軌、訊號節點或其他電路元件。在一些實施例中，電晶體M1、M2電耦接成處於始終斷開狀態，亦即，在IC元件100之操作期間或當電力被供應至IC元件100時始終關斷。在第1A圖中之實例配置中，電晶體M1、M2為NMOS電晶體，且藉由使電晶體M1、M2之對應閘極區域134、136電耦接至接地電壓(亦即，VSS)而電耦接成處於始終斷開狀態。此是(例如)如第1B圖中所繪示來進行，其中閘極區域134、136經由對應的通孔結構154、156電耦接至被配置為VSS電力導軌(亦即，藉由接地電壓VSS之電力導軌)之M0導電圖案173。在其中電晶體M1、M2為PMOS電晶體之其他配置中，藉由使電晶體M1、M2之對應閘極區域134、136電耦接至具有正電源電壓(亦即，VDD)之電力導軌而使電晶體M1、M2電耦接成處於始終斷開狀態。此是(例如)藉由將M0導電圖案173配置為VDD電力導軌來進行。
在一些實施例中，將耦接為始終斷開狀態或具有浮置閘極區域之相鄰電晶體不僅包括緊鄰電阻器結構之電晶體，而且包括在電阻器結構附近之其他電晶體。在至少一個實施例中，相鄰電晶體在電阻器結構之每一側上包括一個以上電晶體。舉例而言，相鄰電晶體包括具有閘極區域132、138之其他電晶體(未編號)，其是以與電晶體M1、M2類似之方式配置為耦接成處於始終斷開狀態或具有浮置閘極區域。
在一些實施例中，將與電阻器結構相鄰之電晶體配置為具有浮置閘極區域還是耦接成處於始終斷開狀態是設計考慮因素。
在其中IC元件100之高速操作並非考慮因素或要求之至少一個實施例中，(例如)藉由使閘極區域134、136電耦接至VSS而使電晶體M1、M2電耦接成處於始終斷開狀態。因此，始終斷開之電晶體M1、M2的寄生電容增大。在一個或多個實施例中，增大的寄生電容提供了在IC元件100之一個或多個應用或操作模式中有用的解耦電容(decoupling capacitance)。因此，在至少一個實施例中，有可能減小指定用於特定配置之解耦電容器的晶片或晶圓面積。
在其中IC元件100之高速操作為考慮因素或要求之至少一個實施例中，電晶體M1、M2用以具有浮置閘極區域134、136。因此，電阻器結構R周圍之寄生電容減小。減小的寄生電容允許經由將以高速執行之電阻器結構R或在此電阻器結構R附近之訊號傳輸。在一個或多個實施例中，此配置在IC元件100之類比應用或操作模式中是有用的。
第2A圖為根據一些實施例之IC元件200之示意性橫截面圖，第2B圖為示意性俯視平面圖，且第2C圖為示意性電路圖。第2A圖為類似於第1A圖之橫截面圖，且第2B圖為類似於第1B圖之俯視平面圖。為了簡化，省去第2A圖至第2B圖中之類似於第1A圖至第1B圖中的對應部件之一些部件的描述。
與IC元件100的不同之處在於，IC元件200包括各自對應於IC元件100的電阻器結構R之兩個電阻器結構R1、R2。如第2A圖至第2C圖中所示，IC元件200包括具有M0導電圖案271之M0層270，此M0導電圖案271串聯電耦接電阻器結構R1、R2之上端(未編號)。IC元件200進一步包括具有BM0導電圖案281、282之BM0層280，BM0導電圖案281、282電耦接至電阻器結構R1、R2之對應下端(未編號)。如第2A圖至第2B圖中所示，IC元件200進一步包括複數個閘極區域231至238，其對應於如第2C圖中所示之複數個電晶體M21至M28。在至少一個實施例中，電晶體M21至M28為間隔物電晶體。電晶體M21至M28包括在電阻器結構R1、R2中之每一者的相對側上之相鄰電晶體，以及在電阻器結構R1、R2之間的電晶體。如第2C圖中所示，(例如)藉由使閘極區域231至238電耦接至VSS而使電晶體M21至M28全部電耦接成處於始終斷開狀態。此是(例如)如第2B圖中所指示藉由閘極區域231至238經由對應的VG通孔結構電耦接至M0層270中的M0導電圖案273來進行。M0導電圖案273被配置為VSS電力導軌。電阻器結構R1、R2之間的電晶體之所述數目為實例。電阻器結構R1、R2之間的其他數目個電晶體在各種實施例之範疇內。
在至少一個實施例中，本文所述之一個或多個優勢可在IC元件200中實現。舉例而言，始終斷開之電晶體M21至M28提供了解耦電容，尤其是在電阻器結構R1、R2之間的區域中。因此，在至少一個實施例中，有可能減小指定用於特定配置之解耦電容器的晶片或晶圓面積。
第3A圖為根據一些實施例之IC元件300之示意性橫截面圖，第3B圖為示意性俯視平面圖，且第3C圖為示意性電路圖。第3A圖為類似於第2A圖之橫截面圖，且第3B圖為類似於第2B圖之俯視平面圖。為了簡化，省去第3A圖至第3C圖中之類似於第1A圖至第1B圖、第2A圖至第2C圖中的對應部件之一些部件的描述。
類似於IC元件200，IC元件300包括各自對應於IC元件100的電阻器結構R之兩個電阻器結構R1、R2。與IC元件200的不同之處在於，在IC元件300中，電阻器結構R1、R2串聯電耦接在背側金屬層BM0中而非如在IC元件200中那樣在金屬層M0中。舉例而言，如第3A圖至第3C圖中所示，IC元件300包括具有M0導電圖案371、372之M0層370，M0導電圖案371、372電耦接至電阻器結構R1、R2之對應上端(未編號)。IC元件300進一步包括具有BM0導電圖案382之BM0層380，此BM0導電圖案382串聯電耦接至電阻器結構R1、R2之下端(未編號)。類似於IC元件200，電晶體M21至M28全部電耦接成處於始終斷開狀態。此是(例如)如第3B圖中所指示藉由閘極區域231至238經由對應的VG通孔結構電耦接至M0層370中的M0導電圖案373來進行。M0導電圖案373被配置為VSS電力導軌。在至少一個實施例中，本文中關於IC元件200所述之一個或多個優勢可在IC元件300中實現。
第4A圖為根據一些實施例之IC元件400之示意性橫截面圖，第4B圖為示意性俯視平面圖，且第4C圖為示意性電路圖。第4A圖為類似於第2A圖之橫截面圖，且第4B圖為類似於第2B圖之俯視平面圖。為了簡化，省去第4A圖至第4C圖中之類似於第1A圖至第1B圖、第2A圖至第2C圖中的對應部件之一些部件的描述。
與IC元件200的不同之處在於，如第4C圖中所示，在IC元件400中，電晶體M21至M28用以具有浮置閘極區域231至238。此是(例如)如第4B圖中所示來進行，其中省去閘極區域231至238與M0導電圖案273之間被配置為VSS電力導軌的VG通孔結構。在一些實施例中，亦省去M0導電圖案273。在至少一個實施例中，本文所述之一個或多個優勢可在IC元件400中實現。舉例而言，具有浮置閘極區域231至238之電晶體M21至M28會減小或最小化電阻器結構R1、R2之間的區域中之寄生電容。因此，在一個或多個實施例中，有可能執行經由電阻器結構R1、R2或在電阻器結構R1、R2附近之高速訊號傳輸。
第5A圖為根據一些實施例之IC元件500之示意性橫截面圖，第5B圖為示意性俯視平面圖，且第5C圖為示意性電路圖。第5A圖為類似於第3A圖之橫截面圖，且第5B圖為類似於第3B圖之俯視平面圖。為了簡化，省去第5A圖至第5C圖中之類似於第1A圖至第1B圖、第3A圖至第3C圖中的對應部件之一些部件的描述。
與IC元件300的不同之處在於，如第5C圖中所示，在IC元件500中，電晶體M21至M28用以具有浮置閘極區域231至238。此是(例如)如第5B圖中所示來進行，其中省去閘極區域231至238與M0導電圖案373之間被配置為VSS電力導軌的VG通孔結構。在一些實施例中，亦省去M0導電圖案373。在至少一個實施例中，本文中關於IC元件400所述之一個或多個優勢可在IC元件500中實現。
第6A圖至第6D圖為根據一些實例之各種電阻器600A至600D的示意性電路圖。在一些實施例中，電阻器600A至600D中之一者或多者被配置為儲存在非暫時性電腦可讀媒體中之單元庫中的電阻器單元。在藉由EDA工具進行之實例放置與路由操作中，自單元庫存取電阻器單元並放置在IC佈局圖中，且接著路由導電圖案或互連件，以使所放置之電阻器彼此連接以達成預期電阻，且亦使其與IC佈局圖中之其他電路元件連接。電阻器600A至600D中之每一者包括一個或多個電阻器結構及複數個間隔物電晶體(後文中為了簡化稱為「電晶體」)。在具有一個以上電阻器結構之電阻器600B至600D中，電阻器進一步包括使電阻器結構彼此連接之一個或多個內部連接件。每一個電阻器600A至600D中之電阻器結構、電晶體及內部連接件的數目及佈置為實例。其他配置在各種實施例之範疇內。第6A圖至第6B圖中之電阻器600A、600B為具有奇數個電阻器結構之電阻器的實例。第6C圖至第6D圖中之電阻器600C、600D為具有偶數個電阻器結構之電阻器的實例。
在第6A圖中之實例配置中，電阻器600A包括電阻器結構R61及電晶體M61、M62。在至少一個實施例中，電阻器結構R61對應於電阻器結構R，且電晶體M61、M62對應於IC元件100中之電晶體M1、M2。在電阻器600A中，電晶體M61、M62用以具有浮置閘極區域。然而，其中電晶體M61、M62電耦接成處於始終斷開狀態之其他配置在各種實施例之範疇內。電阻器結構R61具有在前側通孔或金屬層中之上端621，及在背側通孔或金屬層中之下端622。舉例而言，上端621在M0層中，且下端622在BM0層中。上端621及下端622為用於將互連件自IC佈局圖中之其他電路元件路由至電阻器600A之自由端或節點或端子。
在第6B圖中之實例配置中，電阻器600B包括三個電阻器結構R61、R62、R63、電晶體M61至M66、及內部連接671、682。在至少一個實施例中，電阻器結構R61至R63中之每一者對應於電阻器結構R，且電晶體M61至M66中之每一者對應於IC元件100中之電晶體M1或M2。在電阻器600B中，電晶體M61至M66用以具有浮置閘極區域。然而，其中電晶體M61至M66電耦接成處於始終斷開狀態之其他配置在各種實施例之範疇內。電阻器結構R62、R63具有在前側通孔或金屬層中之對應上端623、625、及在背側通孔或金屬層中之對應下端624、626。舉例而言，上端623、625在M0層中，且下端624、626在BM0層中。內部連接617在前側金屬層中，且電耦接電阻器結構R61、R62之上端621、623。內部連接682在背側金屬層中，且電耦接電阻器結構R62、R63之下端624、626。因此，電阻器結構R61至R63串聯電耦接。舉例而言，內部連接671在M0層中，且內部連接682在BM0層中。電阻器結構R61之下端622及電阻器結構R63之上端625為用於將互連件自IC佈局圖中之其他電路元件路由至電阻器600B之自由端。在根據一些實施例之修改(未示出)中，電阻器結構R61、R62之下端622、624藉由BM0層中之內部連接電耦接，電阻器結構R62、R63之上端623、625藉由在M0層中的另一內部連接電耦接，且電阻器結構R61之上端621及電阻器結構R63之下端626為用於路由互連件之自由端。
第6A圖至第6B圖中之電阻器600A、600B以及具有奇數個電阻器結構之其他電阻器的特徵在於，用於互連之自由端中的一者在前側上，而用於互連之另一自由端在背側上。舉例而言，在電阻器600A中，電阻器結構R61之上端621為在前側上之用於互連的自由端，且下端622為在背側上之用於互連的自由端。對於另一實例，在電阻器600B中，電阻器結構R63之上端625為在前側上之用於互連的自由端，且電阻器結構R61之下端622為在背側上之用於互連的自由端。
在第6C圖中之實例配置中，電阻器600C類似於電阻器600B，不同之處在於省去了電阻器結構R63及內部連接682。電阻器600C包括藉由內部連接671串聯電耦接之兩個電阻器結構R61、R62。電阻器結構R61、R62之下端622、624為用於將互連件自IC佈局圖中之其他電路元件路由至電阻器600C之自由端。
在第6D圖中之實例配置中，電阻器600D類似於電阻器600C，不同之處在於，電阻器結構R61、R62是在下端622、624處藉由在背側金屬層(例如，BM0層)中的內部連接683串聯電耦接。電阻器結構R61、R62之上端621、623為用於將互連件自IC佈局圖中之其他電路元件路由至電阻器600D之自由端。
第6C圖至第6D圖中之電阻器600C、600D以及具有偶數個電阻器結構之其他電阻器的特徵在於，用於互連之自由端皆在前側上或皆在背側上。舉例而言，在電阻器600C中，電阻器結構R61、R62之下端622、624為用於互連之自由端，且均皆在背側上。對於另一實例，在電阻器600D中，電阻器結構R61、R62之上端621、623為用於互連之自由端，且皆在前側上。
第7A圖為實例電路700A之示意性電路圖。第7B圖為根據一些實施例之將包括在電路700A中之電阻器700B的示意性電路圖。
在第7A圖中，電路700A為差分放大器，其包括差分的成對電晶體Mn1、Mn2、負載電阻器R71、R72及呈電晶體Ms的形式之電流源。電阻器R71、R72中之每一者電耦接在VDD與對應電晶體Mn1或Mn2的源極/汲極區域之間。在一些實施例中，VDD設置在IC元件之背側上，而源極/汲極區域設置在IC元件之前側上。為了藉由根據一些實施例之一個或多個電阻器來實施電阻器R71、R72中之至少一者，選擇具有用於前側及背側上之互連的自由端之電阻器。在電阻器或電阻器單元600A至600D中，具有奇數個電阻器結構之電阻器(例如，電阻器600A或電阻器600B)滿足此考慮因素並被選擇。
舉例而言，電路700A之電阻器R71是由第7B圖中之電阻器700B實施。電阻器700B包括諸多電阻器701、…、709、710。電阻器701、…、709、710中之每一者對應於電阻器600A。在實例配置中，電阻器R71具有50歐姆之電阻，而電阻器600A具有500歐姆之電阻。為了獲得電阻器R71之50歐姆的預期電阻，電阻器600A之十個個例(亦即，十個電阻器701、…、709、710)如第7B圖中所示並聯電耦接。電阻器701、…、709、710藉由前側互連件711及背側互連件712並聯電耦接。前側互連件711包括在一個或多個前側金屬層中之一個或多個導電圖案，且耦接至電路700A中之VDD。背側互連件712包括在一個或多個背側金屬層中之一個或多個導電圖案，且耦接至電路700A中之電晶體Mn1的源極/汲極區域。
第7C圖為實例電路700C之示意性電路圖。在實例中，電路700C之電阻器是由電阻器600C配置。
電路700C為差分時脈網路，其包括低功率高速電流轉向邏輯(Low Power High Speed Current Steering Logic，LP-HCSL)驅動器，此LP-HCSL驅動器經由一對耦接電容器及一對50歐姆跡線耦接至存根系列終止邏輯(Stub Series Terminated Logic， SSTL)接收器。四個100歐姆之負載電阻器各自在50歐姆跡線之端部處耦接在PAD1、PAD2、VDD及VSS之間。舉例而言，電阻器R73耦接在VDD與PAD1之間。在一些實施例中，VDD、VSS、PAD1及PAD2皆設置在IC元件之背側上。為了藉由根據一些實施例之一個或多個電阻器實施電阻器R73，選擇具有用於背側上之互連的兩個自由端之電阻器或電阻器單元。在電阻器或電阻器單元600A至600D中，電阻器600C滿足此考慮因素並被選擇。在實例配置中，電阻器600C包括各自具有1000歐姆的電阻之兩個電阻器結構。為了獲得電阻器R73之100歐姆的預期電阻，將電阻器600C之五個個例電耦接，以使得電阻器600C之五個個例的十個電阻器結構皆並聯電耦接，從而導致類似於第7B圖之佈置。
第7D圖為實例電路700D之示意性電路圖。在實例中，電路700D之電阻器是由電阻器600D配置。
電路700D為低電壓差分傳訊(low voltage differential signaling，LVDS)電路，其包括具有電晶體Q1至Q4及兩個電流源Q5至Q6之驅動器，且經由一對傳輸線740耦接至LVDS接收器。一對電阻器R74、R75耦接在電晶體Q1至Q4之源極/汲極區域之間。舉例而言，電阻器R74耦接在節點741、742之間。節點741耦接至電晶體Q1、Q3之源極/汲極區域。節點742經由電阻器R75耦接至電晶體Q2、Q4之源極/汲極區域。為了藉由根據一些實施例之一個或多個電阻器實施電阻器R74，選擇具有用於前側(其中佈置有源極/汲極區域)上之互連的兩個自由端之電阻器或電阻器單元。在電阻器或電阻器單元600A至600D中，電阻器600D滿足此考慮因素並被選擇。在實例配置中，電阻器600D包括各自具有1000歐姆的電阻之兩個電阻器結構。為了獲得電阻器R74之(例如)4000歐姆的預期電阻，將電阻器600D之兩個個例串聯電耦接，以使得電阻器600D之兩個個例的四個電阻器結構皆串聯電耦接。在一些實施例中，用於耦接電阻器600D的多個個例以實施電阻器R74之互連件皆在前側上或在一個或多個前側金屬層中。
電路700A及電路700C為使用根據一些實施例之電阻器獲得低電阻的實例，而電路700D為使用根據一些實施例之電阻器獲得高電阻的實例。在一些實施例中，高電阻在2千至10萬歐姆之範圍中，且低電阻低於彼範圍。大體而言，具有低電阻的電阻器之電路時常用以執行高速操作，而具有高電阻層電阻器之電路時常用以在較低速度下執行。在至少一個實施例中，對於具有低電阻的電阻器及高速操作之電路而言，是否使用具有偶數個或奇數個電阻器結構之電阻器來實施低電阻電阻器是考慮因素。原因在於，(例如)如關於第7A圖至第7C圖所述，低電阻是藉由並聯電耦接多個電阻器而獲得的。多個電阻器之並聯耦接增大了寄生電容，其有可能導致電路以低於預期速度之速度操作。如關於至少第7A圖至第7C圖所述，藉由選擇具有偶數個或奇數個電阻器結構之電阻器單元以提供用於在(若干)正確側(亦即，前側及/或背側)上之互連的自由端，有可能減小用於並聯電耦接電阻器之互連件的數目及/或大小。因此，在一個或多個實施例中，有可能減小寄生電容及/或以預期的高速執行操作。在至少一個實施例中，相比於具有低電阻電阻器且以較高速度操作之電路中，在具有高電阻電阻器且以較低速度操作之電路中，是否使用具有偶數個或奇數個電阻器結構之電阻器單元無關緊要。
第8A圖為根據一些實施例之IC元件800之示意性IC佈局圖，且第8B圖為此IC元件800的一部分之示意性電路圖。
在第8A圖中，IC元件800之IC佈局圖包括自單元庫擷取並放置在IC佈局圖中之電阻器單元802、804。電阻器單元802、804被放置成沿共同邊緣805彼此鄰接。第8B圖中示出電阻器單元802之示意性電路圖。本文中給出電阻器單元802之詳細描述。在此實例配置中，電阻器單元802、804為等同的，且省去電阻器單元804之詳細描述。其中具有不同配置之電阻器單元被並排放置之其他配置在各種實施例之範疇內。
如第8A圖中之IC佈局圖中所示，IC元件800包括在Y方向上延伸之複數個閘極區域。為了簡化，並未在第8A圖中繪示出此些閘極區域。實情為，在第8A圖中示出閘極區域所沿其延伸之閘極軌道831至836。本文中使用元件符號831至836來表示閘極區域。在至少一個實施例中，閘極區域831至836中之一者或多者對應於IC元件100之閘極區域132、134、136、138中的一者或多者。
IC元件800進一步包括沿X方向延伸之複數個主動區域(未編號)。在至少一個實施例中，IC元件800之主動區域中的一者或多者對應於IC元件100之主動區域122、124、126中的一者或多者。
IC元件800進一步包括沿Y方向延伸之複數個MD接觸結構841至849，以與下伏主動區域進行電接觸。MD接觸結構841至849及閘極區域831至836在X方向上交替佈置。在此實例配置中，如第8A圖中在接觸多晶矽間距(contacted poly pitch，CPP)處所指示，相鄰閘極區域之間的間距與相鄰MD接觸結構之間的間距相同。在至少一個實施例中，MD接觸結構841至849中之一者或多者對應於IC元件100之接觸結構142、144、146中的一者或多者。
IC元件800進一步包括複數個通孔結構以電耦接IC元件800之各種部件。舉例而言，通孔結構VG1、VG2用以將閘極區域833、834電耦接至在至少一個前側金屬層(例如，M0層)中之一個或多個對應導電圖案。在第8A圖中之實例配置中，通孔結構VG1、VG2將閘極區域833、834電耦接至具有正電源電壓VDD之M0導電圖案。在至少一個實施例中，通孔結構VG1、VG2中之一者或多者對應於IC元件100之VG通孔結構152、154、156、158中的一者或多者。
通孔結構VDsd1、VDsd2、VDsd3用以將一個或多個下伏主動區域中之各種源極/汲極區域電耦接至在至少一個前側金屬層(例如，M0層)中之一個或多個對應導電圖案。在第8A圖中之實例配置中，通孔結構VDsd1、VDsd2、VDsd3用以將對應源極/汲極區域電耦接至具有接地電壓VSS(由具有標記「VSS」之兩個箭頭所指示)之一個或多個M0導電圖案。IC元件800包括在通孔結構VDsd1、VDsd2、VDsd3與對應源極/汲極區域之間的MD接觸結構。為了簡化，在第8A圖中省去MD接觸結構。
通孔結構VD1、VD2用以將由本文所述之一個或多個主動區域所配置之下伏電阻器結構電耦接至在至少一個前側金屬層(例如，M0層)中之一個或多個對應導電圖案。在至少一個實施例中，通孔結構VD1、VD2中之一者或多者對應於IC元件100之VD通孔結構150。
直通通孔結構VB1至VB4是由第8A圖中之共同標記「VB」示意性地指示，且用以將一個或多個上覆主動區域電耦接至在至少一個背側金屬層(例如，BM0層)中之一個或多個對應導電圖案。BM0層是由第8A圖中之標記「BM0」示意性地指示。在至少一個實施例中，直通通孔結構VB1至VB4中之一者或多者對應於IC元件100之VB直通通孔結構160。
IC元件800之IC佈局圖進一步包括其中未佈置M0層中的導電圖案之切割M0(cut-M0，CM0)區域。舉例而言，電阻器單元802包括指示為CM0_1、CM0_2及CM0_3之三個CM0區域。
在第8B圖中之示意性電路圖中，電阻器單元802包括間隔物電晶體mn1至mn6、及藉由BM0層中的導電圖案880串聯電耦接之電阻器結構R81、R82。電晶體mn1至mn6具有對應於閘極區域831至836之閘極區域。在至少一個實施例中，間隔物電晶體mn1至mn6中之一者或多者對應於關於第1A圖至第6D圖所描述之間隔物電晶體中的一者或多者，電阻器結構R81、R82中之一者或多者對應於關於第1A圖至第6D圖所描述之電阻器結構中的一者或多者，且導電圖案880對應於關於第1A圖至第6D圖所描述之一個或多個導電圖案或內部連接件。第8B圖中亦指示出關於第8A圖所描述之各種通孔結構。
電晶體mn2至mn5佈置在電阻器結構R81、R82之間。緊鄰電阻器結構R81、R82之電晶體mn2及mn5用以具有浮置閘極區域832、835。如本文所述的一些修改之目的在於減小寄生電容以獲得高速操作。
未緊鄰電阻器結構R81、R82之電晶體mn3、mn4電耦接至解耦電容器。在第8B圖中之實例配置中(其中間隔物電晶體為NMOS電晶體)，藉由經由通孔結構VG1、VG2將對應閘極區域833、834電耦接至VDD及經由通孔結構VDsd1、VDsd2、VDsd3將電晶體mn3、mn4之對應源極/汲極區域電耦接至VSS而將電晶體mn3、mn4電耦接成解耦電容器。在其中間隔物電晶體為PMOS電晶體之一些實施例中，藉由將對應閘極區域833、834電耦接至VSS且將對應源極/汲極區域電耦接至VDD而將電晶體mn3、mn4電耦接成解耦電容器。因此，在至少一個實施例中，電耦接成解耦電容器之電晶體mn3、mn4提供了解耦電容，其在IC元件800之一個或多個應用或操作模式中有用，此繼而使得有可能減小指定用於特定配置之解耦電容器的晶片或晶圓面積。在其中不需要額外解耦電容之至少一個實施例中，電晶體mn3、mn4之閘極區域833、834接地或為浮置的。
電晶體mn1、mn6並未佈置在電阻器結構R81、R82之間，且緊鄰電阻器結構R81、R82，且藉由使對應閘極區域831/836電耦接至VSS而電耦接成處於始終斷開狀態。在至少一個實施例中，電晶體mn1、mn6之閘極區域831、836為浮置的。
第8A圖、第8B圖中在相鄰電阻器結構R81、R82之間的四個間隔物電晶體之此數目為實例。如第8A圖中所指示，此實例配置導致直通通孔結構VB1、VB2之間或通孔結構VD1、VD2(其將電阻器結構R81、R82電耦接至其他電路元件)之間為4CPP的中心對中心距離。在一些實施例中，用於耦接電阻器結構之相鄰通孔結構之間為4CPP或以上的距離放鬆了一個或多個要求，及/或減小了製造製程之複雜性或成本。間隔物電晶體所佔據之晶片或晶圓面積在至少一個實施例中是用於解耦電容而不會影響操作速度。然而，用於耦接電阻器結構之相鄰通孔結構之間的更小距離仍在各種實施例中範疇內，例如，如關於第9A圖至第9B圖所述。
第9A圖為根據一些實施例之IC元件900之示意性IC佈局圖，且第9B圖為此IC元件900的一部分之示意性電路圖。
在第9A圖中，IC元件900之IC佈局圖包括自單元庫擷取並放置在IC佈局圖中之電阻器單元902、904。電阻器單元902、904被放置成沿共同邊緣905彼此鄰接。第9B圖中示出電阻器單元902之示意性電路圖。在此實例配置中，電阻器單元902、904為等同的。其中具有不同配置之電阻器單元被並排放置之其他配置在各種實施例之範疇內。
與具有在電阻器結構R81、R82之間的四個間隔物電晶體之電阻器單元802相比較而言，第9B圖中之電阻器單元902包括在電阻器結構R81、R82之間的兩個間隔物電晶體mn2、mn5。如第9A圖中所指示，此實例配置導致直通通孔結構VB1、VB2(其將電阻器結構R81、R82電耦接至其他電路元件)之間為2CPP的中心對中心距離。在一些情況下，用於耦接電阻器結構之相鄰通孔結構之間減小的距離使製造製程複雜化，但其優勢在於減小了晶片或晶圓上之電阻器的大小。在第9B圖中之實例配置中，電晶體mn1、mn2、mn5、mn6電耦接成處於始終斷開狀態。其他配置在各種實施例之範疇內。舉例而言，在至少一個實施例中，電晶體mn1、mn2、mn5、mn6中之一者或多者用以具有浮置閘極區域。
第10圖為根據一些實施例之方法1000的流程圖。在至少一個實施例中，方法1000用於以下各者中之一者或多者：產生電阻器單元之佈局圖；建構包括一個或多個電阻器單元之標準單元庫；或使用來自標準單元庫之一個或多個電阻器單元產生IC的佈局圖。
在一些實施例中，執行方法1000之一個或多個操作，作為形成本文所述之一個或多個IC元件之方法的一部分。在一些實施例中，執行方法1000之一個或多個操作，作為自動化放置與路由(automated placement and routing，APR)方法的一部分。在一些實施例中，藉由APR系統(例如，包括在關於第12圖所描述之EDA系統中的系統)來執行方法1000之一個或多個操作。在一些實施例中，執行方法1000之一個或多個操作，作為在關於第13圖所描述之設計室中所執行之設計程序的一部分。在一些實施例中，藉由處理器(例如，關於第12圖所描述之EDA系統的處理器)來執行方法1000之一個或多個操作。在一些實施例中，省去本文所述之方法1000中的一個或多個操作。
在一些實施例中，用於產生電阻器單元之佈局圖及/或建構包括一個或多個電阻器單元之標準單元庫的製程包括操作1005、1010、1015、1020中之一者或多者。
在操作1005中，在複數個主動區域之上佈置複數個閘極區域以配置複數個電晶體。舉例而言，如關於第1A圖、第1B圖所描述，在主動區域122、124、126之上佈置閘極區域134、136以配置電晶體M1、M2。關於第2A圖至第2B圖、第3A圖至第3B圖、第4A圖至第4B圖、第5A圖至第5B圖來描述其他實例。
在操作1010中，在複數個主動區域之上佈置第一金屬層，且在複數個主動區域之下佈置第二金屬層。舉例而言，如關於第1A圖、第1B圖所描述，在主動區域122、124、126之上佈置M0層170，且在主動區域122、124、126之下佈置BM0層180。關於第2A圖至第2B圖、第3A圖至第3B圖、第4A圖至第4B圖、第5A圖至第5B圖來描述其他實例。
在操作1015中，由一個或多個主動區域配置至少一個電阻器結構，且其具有將對應地電耦接至第一金屬層及第二金屬層之相對端部。舉例而言，如關於第1A圖至第1B圖所描述，電阻器結構R是由主動區域124配置的。電阻器結構R之相對端部125、127是由主動區域124之相對表面128、129限定，且用以電耦接至M0層170及BM0層180。在前側上，自M0層170中的M0導電圖案171至電阻器結構R之電連接包括MD接觸結構144及VD通孔結構150。在背側上，自BM0層180中的BM0導電圖案182至電阻器結構R之電連接包括VB直通通孔結構160。舉例而言，如關於第2A圖至第2B圖、第3A圖至第3B圖、第4A圖至第4B圖、第5A圖至第5B圖、第6B圖至第6D圖所描述，配置一個以上電阻器結構及/或決定一個或多個內部連接件。
在操作1020中，將具有一個或多個電阻器結構之已產生佈局圖作為電阻器單元儲存在非暫時性電腦可讀媒體上之標準單元庫中。在一些實施例中，如關於第6A圖至第6D圖所描述，產生各種電阻器單元，並儲存在標準單元庫中。
在一些實施例中，用於使用來自標準單元庫之一個或多個電阻器單元產生IC元件的佈局圖之製程包括操作1025、1030、1035、1040中之一者或多者。
在操作1025中，基於將實施在IC元件中之電阻器的端子端在IC元件之前側還是背側上，自非暫時性電腦可讀媒體上之單元庫選擇電阻器單元。舉例而言，如關於第7A圖至第7B圖所描述，因為將實施之電阻器R71具有電耦接至IC元件之背側上的VDD之一個端子及電耦接至前側上的源極/汲極區域之另一端子，所以自庫選擇具有奇數個電阻器結構之電阻器單元(例如，600A)。關於第7C圖至第7D圖來描述其他實例。
在操作1030中，基於將實施之電阻器的電阻，決定所選電阻器單元之個例的數目及/或所選電阻器單元之個例之間的連接。舉例而言，如關於第7A圖至第7B圖所描述，因為將實施之電阻器R71具有50歐姆之電阻而所選電阻器單元600A中之每一個電阻器結構具有500歐姆之電阻，所以決定並聯電耦接電阻器單元600A之十個個例以獲得為50歐姆之預期電阻。關於第7C圖至第7D圖來描述其他實例。
在操作1035中，例如，如關於第7B圖所描述，基於所選電阻器單元之已決定的個例數目及/或連接來執行放置與路由操作。關於第7C圖至第7D圖來描述其他實例。
在操作1040中，將已產生之IC佈局圖儲存在非暫時性電腦可讀媒體上。
在操作1045中，例如，如關於第13圖所描述，基於已產生之IC佈局圖，製造半導體光罩或IC之層中的部件中之至少一者。在至少一個實施例中，省去操作1045。
在至少一個實施例中，在無使用者輸入或介入的情況下自動地執行方法1000之所有操作。
在一些實施例中，所述之一個或更多個單元、IC元件及方法適用於各種類型之電晶體或元件技術，包括但不限於平面電晶體技術、FINFET技術、奈米薄片FET技術、奈米線FET技術，或其類似者。
第11圖為根據一些實施例之製造IC元件之方法1100的流程圖。在至少一個實施例中，基於由方法1000所產生之IC佈局圖，根據製造方法1100來製造IC元件。
在操作1105中，在基板之第一側之上形成主動區域。舉例而言，如關於第1A圖所描述，在基板110之第一側111之上形成主動區域124。如本文所述，主動區域124被配置為電阻器結構R。
在一些實施例中，基板為半導體材料(例如，矽、摻雜矽、GaAs或另一半導體材料)。在一些實施例中，基板為P型摻雜基板。在一些實施例中，基板為N型摻雜基板。在一些實施例中，基板為其上製造有IC之除了半導體材料以外的剛性結晶材料(例如，金剛石、藍寶石、氧化鋁(Al2 O3 )或其類似者)。在一些實施例中，分別將N型及P型摻雜劑添加至基板以形成N阱及P阱。在一些實施例中，藉由(例如)離子佈植工具將摻雜劑添加至基板。在一些實施例中，藉由以乾式或電漿蝕刻製程在基板中蝕刻溝槽且接著以介電材料(例如，氧化矽或旋塗玻璃)填充此些溝槽而在相鄰的P阱及N阱之間形成隔離結構。藉由(例如)離子佈植在P阱及N阱之上形成主動區域(包括配置為電阻器結構R之主動區域124)。
在一些實施例中，在主動區域之上形成閘極區域，以形成電路元件或電晶體。在一些實施例中，在主動區域之上沉積閘極氧化物，並接著在此閘極氧化物之上沉積導電閘電極以形成閘極區域。閘極氧化物之實例材料包括HfO2 、ZrO2 或其類似者。閘電極之實例材料包括多晶矽、金屬或其類似者。
在一些實施例中，形成與主動區域及閘極區域之接觸件。舉例而言，在形成閘極區域之後在基板之上沉積層間介電(interlayer dielectric，ILD)層。接著在對應於主動區域及閘極區域之部分中蝕刻ILD層，以導電材料(諸如，金屬)填充已蝕刻部分以形成一個或多個MD接觸結構及/或通孔結構，包括提供與被配置為電阻器結構R之主動區域124的電連接之接觸結構144及通孔結構150。
在操作1110中，在主動區域之上的第一金屬層中，形成第一導電圖案以電耦接至被配置為電阻器結構之主動區域。舉例而言，如關於第1A圖、第1B圖所描述，形成在主動區域124之上的M0層170中之導電圖案171以電耦接至主動區域124。
在一些實施例中，執行第一側金屬化製程。舉例而言，M0層沉積在MD接觸結構及/或通孔結構之上，且經圖案化以限定至先前操作中所形成之各種電路元件或電晶體的各種互連件。導電圖案171連同其他互連件一起形成在M0層中，以經由先前所形成之接觸結構144及通孔結構150耦接至被配置為電阻器結構R之主動區域124。在至少一個實施例中，將所述前側金屬化製程重複多次，以形成藉由多個前側通孔層連接之各種前側金屬層，以限定要製造之IC內的各種連接及/或與IC元件外部之其他設備的外部連接。在至少一個實施例中，導電圖案171形成在除了M0層以外之前側金屬層中。
在操作1115中，形成直通通孔結構以自第二側延伸穿過基板至第一側以與被配置為電阻器結構之主動區域電接觸。舉例而言，如關於第1A圖所描述，直通通孔結構160形成為自第二側112延伸穿過基板110至第一側111以與被配置為電阻器結構R之主動區域124電接觸。
在一些實施例中，在前側上之所述金屬化製程之後，將基板上下翻轉，並經由黏合劑將其接合至載體上以暴露出基板之背面。舉例而言，藉由蝕刻或機械研磨製程移除基板之背側上的厚度部分。形成背側通孔結構以在各種位置處延伸穿過地面基板，以形成(例如)至稍後將形成之電力導軌的電力連接。在此操作中形成直通通孔結構160連同其他背側通孔結構。
在操作1120中，在基板之第二側之下的第二金屬層中，形成第二導電圖案以電耦接至直通通孔結構。舉例而言，如關於第1A圖至第1B圖所描述，在基板110之第二側112之下的BM0層180中，形成導電圖案182以電耦接至直通通孔結構160。
在一些實施例中，在形成背側通孔結構之後，執行背側金屬化製程。舉例而言，BM0層沉積在直通通孔結構160及其他背側通孔結構之上，且經圖案化以限定至背側通孔結構之各種背側互連件。實例背側互連件包括一個或多個電源電壓之電力導軌。導電圖案182連同其他背側互連件一起形成在BM0層中，以耦接至直通通孔結構160。在至少一個實施例中，將所述背側金屬化製程重複多次，以形成藉由多個背側通孔層連接之各種背側金屬層，以便限定(例如)IC元件至外部電路系統或電源之連接。在至少一個實施例中，BM0導電圖案182形成在除了BM0層以外之背側金屬層中。在背側金屬化製程完成之後，自基板移除載體，繼續進行後續處理，例如，分割及/或包裝。
所述方法包括實例操作，但此些操作不一定以所示次序執行。根據本揭示內容之一些實施例的精神及範疇，可適當地添加、替換、改序及/或消除操作。組合了不同特徵及/或不同實施例之實施例在本揭示內容之一些實施例之範疇內且對於一般熟習此項技術者而言將在回顧本揭示內容之一些實施例之後變得顯而易見。
在一些實施例中，全部或部分地藉由至少一個EDA系統來執行上述至少一個(若干)方法。在一些實施例中，EDA系統可用作以下所論述之IC製造系統之設計室的一部分。
第12圖為根據一些實施例之電子設計自動化(electronic design automation ，EDA)系統1200的方塊圖。
在一些實施例中，EDA系統1200包括APR系統。根據一些實施例，例如，可使用EDA系統1200來實施根據一個或多個實施例的設計表示佈線佈置之佈局圖的本文所述方法。
在一些實施例中，EDA系統1200為通用計算裝置，其包括硬體處理器1202、及非暫時性的電腦可讀儲存媒體1204。儲存媒體(即，記憶體)1204(除了其他以外)編碼有(亦即，儲存)電腦程式碼1206，亦即，一組可執行指令。由硬體處理器1202執行指令1206(至少部分地)表示EDA工具，此EDA工具實施本文中根據一個或多個實施例所述之方法(後文中稱為所述製程及/或方法)的一部分或全部。
處理器1202經由匯流排1208電耦接至電腦可讀儲存媒體1204。處理器1202亦經由匯流排1208電耦接至輸入/輸出(I/O)介面1210。網路介面1212亦經由匯流排1208電連接至處理器1202。網路介面1212連接至網路1214，使得處理器1202及電腦可讀儲存媒體1204能夠經由網路1214連接至外部元件。處理器1202用以執行編碼於電腦可讀儲存媒體1204中之電腦程式碼1206，以便使系統1200可用於執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，處理器1202為中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適當的處理單元。
在一個或多個實施例中，電腦可讀儲存媒體1204為電子的、磁性的、光學的、電磁的、紅外的及/或半導體的系統(或裝置或設備)。舉例而言，電腦可讀儲存媒體1204包括半導體或固態記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一個或多個實施例中，電腦可讀儲存媒體1204包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。
在一個或多個實施例中，儲存媒體1204儲存電腦程式碼1206，此電腦程式碼1206用以使系統1200(此處此執行(至少部分地)表示EDA工具)可用於執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，儲存媒體1204亦儲存資訊，此資訊促進執行所述製程及/或方法的一部分或全部。在一個或多個實施例中，儲存媒體1204儲存包括本文所揭示之此些標準單元的標準單元庫1207。
EDA系統1200包括I/O介面1210。I/O介面1210耦接至外部電路系統。在一個或多個實施例中，I/O介面1210包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕及/或游標方向鍵，以用於將資訊及命令傳達至處理器1202。
EDA系統1200亦包括耦接至處理器1202之網路介面1212。網路介面1212允許系統1200與連接了一個或多個其他電腦系統之網路1214通訊。網路介面1212包括無線網路介面，诸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，乙太網路、USB或IEEE-1364。在一個或多個實施例中，所述製程及/或方法的一部分或全部在兩個或更多個系統1200中實施。
系統1200用以經由I/O介面1210接收資訊。經由I/O介面1210接收之資訊包括指令、資料、設計規則、標準單元庫及/或用於由處理器1202處理之其他參數中的一者或多者。經由匯流排1208將資訊傳送至處理器1202。EDA系統1200用以經由I/O介面1210接收與UI有關之資訊。資訊作為使用者介面(UI)1242被儲存在電腦可讀媒體1204中。
在一些實施例中，將所述製程及/或方法的一部分或全部實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為是額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為軟體應用程式之插件。在一些實施例中，將所述製程及/或方法中之至少一者實施為是EDA工具的一部分之軟體應用程式。在一些實施例中，將所述製程及/或方法的一部分或全部實施為由EDA系統1200使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO® 或另一適當的佈局產生工具來產生包括標準單元之佈局圖。
在一些實施例中，將製程實現為儲存在非暫時性的電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部的/可移除的及/或內部的/內嵌式的儲存器或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM)、記憶卡及其類似者中的一者或多者。
第13圖為根據一些實施例之積體電路(IC)製造系統1300的方塊圖及與其相關聯之IC製造流程。在一些實施例中，基於佈局圖，使用製造系統1300製造(A)一個或多個半導體光罩或(B)半導體積體電路之層中的至少一個部件中的至少一者。
在第13圖中，IC製造系統1300包括在與製造IC元件1360有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1320、光罩室1330及IC製造商/製造者(「晶圓廠」)1350。藉由通訊網路連接系統1300中之實體。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊通道。每一個實體與其他實體中之一者或多者交互，並向其他實體中之一者或多者提供服務及/或自其他實體中之一者或多者接收服務。在一些實施例中，設計室1320、光罩室1330及IC晶圓廠1350中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1320、光罩室1330及IC晶圓廠1350中之兩者或更多者在共用設施中共存且使用共用資源。
設計室(或設計團隊)1320產生IC設計佈局圖1322。IC設計佈局圖1322包括為IC元件1360設計之各種幾何圖案。幾何形狀圖案對應於構成待製造之IC元件1360之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1322的一部分包括待形成在半導體基板(諸如，矽晶圓)中之各種IC特徵，諸如，主動區域、閘電極、源極與汲極、層間互連之金屬接線或通孔，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1320實施合適的設計程序以形成IC設計佈局圖1322。設計程序包括邏輯設計、實體設計或放置與路由操作中之一者或多者。IC設計佈局圖1322呈現在具有幾何圖案的資訊之一個或多個資料檔案中。舉例而言，可以GDSII檔案格式或DFII檔案格式來表述IC設計佈局圖1322。
光罩室1330包括資料準備1332及光罩製造1344。光罩室1330使用IC設計佈局圖1322來製造一個或多個光罩1345，以用於根據IC設計佈局圖1322來製造IC元件1360之各種層。光罩室1330執行光罩資料準備1332，其中IC設計佈局圖1322被轉譯成代表性資料檔案(「RDF」)。光罩資料準備1332將RDF提供給光罩製造1344。光罩製造1344包括光罩寫入機。光罩寫入機將RDF轉換為基板(諸如，光罩(主光罩(reticle))1345或半導體晶圓1353)上的影像。光罩资料準備1332操縱設計佈局圖1322以符合光罩寫入機之特定特性及/或IC晶圓廠1350之要求。在第13圖中，將光罩資料準備1332及光罩製造1344繪示為單獨元件。在一些實施例中，可將光罩資料準備1332及光罩製造1344統稱為光罩資料準備。
在一些實施例中，光罩資料準備1332包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局圖1322。在一些實施例中，光罩資料準備1332包括另外的解析度增強技術(RET)，諸如，離軸照射、次解析度輔助特徵、相轉移光罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視為反向成像問題。
在一些實施例中，光罩資料準備1332包括光罩規則檢查器(MRC)，其藉由一組光罩產生規則來檢查已經歷OPC中之處理的IC設計佈局圖1322，此些光罩產生規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，以考慮到半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局圖1322，以補償光罩製造1344期間之限制，此可撤銷OPC所執行之修改的一部分以便符合光罩產生規則。
在一些實施例中，光罩資料準備1332包括微影製程檢查(LPC)，其模擬將由IC晶圓廠1350實施以製造IC元件1360的處理。LPC基於IC設計佈局圖1322來模擬此處理，以產生模擬製造的元件，諸如，IC元件1360。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深(「DOF」)、光罩誤差增強因素(「MEEF」)、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已產生了模擬製造的元件之後，若模擬元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1322。
應理解，出於清楚目的，已簡化了光罩資料準備1332之以上描述。在一些實施例中，資料準備1332包括諸如邏輯運算(LOP)之額外特徵，以根據製造規則來修改IC設計佈局圖1322。另外，可以多種不同次序來執行在資料準備1332期間應用於IC設計佈局圖1322之處理。
在光罩資料準備1332之后且在光罩製造1344期间，基於經修改的IC設計佈局圖1322來製造光罩1345或光罩1345之群組。在一些實施例中，光罩製造1344包括基於IC設計佈局圖1322來執行一次或多次微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束之機制基於經修改的IC設計佈局圖1322在光罩(光罩(photomask)或主光罩(reticle))1345上形成圖案。可以各種技術形成光罩1345。在一些實施例中，使用二元技術形成光罩1345。在一些實施例中，光罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層(例如，光阻劑)的輻射束(諸如，紫外線(UV)光束)被不透明區域阻擋並透射穿過透明區域。在一個實例中，光罩1345之二元光罩版本包括透明基板(例如，熔融石英)及塗佈在二元光罩的不透明區域中之不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成光罩1345。在光罩1345之相轉移光罩(PSM)版本中，形成於相轉移光罩上之圖案中的各種特徵用以具有恰當的相位差，以便增強解析度及成像品質。在各種實例中，相轉移光罩可為衰減PSM或交替PSM。藉由光罩製造1344產生之(若干)光罩用於多種製程中。舉例而言，此(此些)光罩用於離子佈植製程中以在半導體晶圓1353中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓1353中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠1350為IC製造公司，其包括用於製造多種不同IC產品之一個或多個製造設施。在一些實施例中，IC晶圓廠1350為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造(前工序(FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及包裝的後端製造(後工序(BEOL)製造)，且第三製造設施可為代工廠公司提供其他服務。
IC晶圓廠1350包括製造工具1352，此製造工具1352用以對半導體晶圓1353執行各種製造操作，以使得根據(若干)光罩(例如，光罩1345)來製造IC元件1360。在各種實施例中，製造工具1352包括晶圓步進器、離子佈植機、光阻劑塗佈機、製程腔室(例如，CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中所論述之一個或多個適當製造製程之其他製造設備中的一者或多者。
IC晶圓廠1350使用由光罩室1330製造之(若干)光罩1345來製造IC元件1360。因此，IC晶圓廠1350至少間接地使用IC設計佈局圖1322來製造IC元件1360。在一些實施例中，由IC晶圓廠1350使用(若干)光罩1345來製造半導體晶圓1353以形成IC元件1360。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1322來執行一次或多次微影曝光。半導體晶圓1353包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓1353進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者(在後續製造步驟中形成)中之一者或多者。
關於積體電路(IC)製造系統(例如，第13圖之系統1300)以及與其相關聯之IC製造流程的細節能在(例如)2016年2月9日授權之美國專利第9,256,709號、2015年10月1日公佈之美國待授權公開案第20150278429號、2014年2月6日公佈之美國待授權公開案第20140040838號以及2007年8月21日授權之美國專利第7,260,442號中找到，此些案件中之每一者的全部內容據此以引用方式併入。
在一些實施例中，一種積體電路(IC)元件包括基板、第一主動區域、第一導電圖案及第二導電圖案、及第一直通通孔結構。基板具有相對的第一側及第二側。第一主動區域在基板之第一側之上。第一導電圖案在第一主動區域之上且電耦接至第一主動區域。第一直通通孔結構自第二側延伸穿過基板至第一側與第一主動區域電接觸。第二導電圖案在基板之第二側之下且電耦接至第一直通通孔結構。
在一些實施例中，第一主動區域被配置為電阻器結構。
在一些實施例中，第二導電圖案包括電源電壓導軌。
在一些實施例中，第一導電圖案在金屬零層中。第二導電圖案在背側金屬零層中。
在一些實施例中， IC元件進一步包括接觸結構。接觸結構在第一主動區域之上且與第一主動區域電接觸，接觸結構電耦接至第一導電圖案。接觸結構及第一直通通孔結構與第一主動區域之對應的相對表面直接接觸。
在一些實施例中，IC元件進一步包括接觸結構以及通孔結構。接觸結構在第一主動區域之上且與第一主動區域電接觸。通孔結構在第一導電圖案與接觸結構之間延伸且將第一導電圖案電耦接至接觸結構。在沿基板之自第一側至第二側之厚度方向的平面圖中，第一導電圖案、通孔結構、接觸結構、第一主動區域、第一直通通孔結構及第二導電圖案彼此重疊。
在一些實施例中，IC元件進一步包括複數個主動區域以及複數個閘極區域。主動區域在基板之第一側之上，主動區域包括第一主動區域。閘極區域在主動區域之上。閘極區域及主動區域一起被配置為複數個電晶體。電晶體包括在第一主動區域之相對側上的一對第一相鄰電晶體。此對第一相鄰電晶體電耦接成處於一始終斷開狀態，或使對應的閘極區域浮置。
在一些實施例中，IC元件進一步包括第二直通通孔結構。第二直通通孔結構，自第二側延伸穿過基板至第一側與主動區域中之第二主動區域電接觸。第一主動區域及第二主動區域經由第一導電圖案或第二導電圖案中之至少一者彼此電耦接。電晶體進一步包括在第二主動區域之相對側上的一對第二相鄰電晶體。此對第一相鄰電晶體及此對第二相鄰電晶體電耦接成處於始終斷開狀態，或使對應的閘極區域浮置。
在一些實施例中，電晶體進一步包括在此對第一相鄰電晶體與此對第二相鄰電晶體之間的至少一個第三電晶體。此對第一相鄰電晶體、此對第二相鄰電晶體及第三電晶體電耦接成處於始終斷開狀態，或使對應的閘極區域浮置。
在一些實施例中，IC元件進一步包括複數個主動區域、複數個閘極區域以及第二直通通孔結構。主動區域在基板之第一側之上，主動區域包括第一主動區域及第二主動區域。閘極區域在主動區域之上。第二直通通孔結構自第二側延伸穿過基板至第一側與第二主動區域電接觸。第一主動區域及第二主動區域經由第一導電圖案或第二導電圖案中之至少一者彼此電耦接。閘極區域及主動區域一起被配置為複數個電晶體。電晶體包括在第一主動區域之相對側上的一對相鄰的第一電晶體及第二電晶體，第二電晶體在第一主動區域與第二主動區域之間；在第二主動區域之相對側上的一對相鄰的第三電晶體及第四電晶體，第三電晶體在第一主動區域與第二主動區域之間；以及在第二電晶體與第三電晶體之間的至少一個第五電晶體。第一電晶體及第四電晶體電耦接成處於始終斷開狀態。第二電晶體及第三電晶體使對應的閘極區域浮置。第五電晶體電耦接成電容器。
在一些實施例中，一種積體電路(IC)元件包括複數個主動區域、在複數個主動區域之上的複數個閘極區域、在複數個主動區域之上的第一金屬層、在複數個主動區域之下的第二金屬層，及至少一個電阻器結構。複數個閘極區域及複數個主動區域一起被配置為複數個電晶體。至少一個電阻器結構中之每一者包括複數個主動區域中之一主動區域，且具有對應地電耦接至第一金屬層及第二金屬層之相對端部。
在一些實施例中，電晶體包括在電阻器結構之主動區域的相對側上之一對相鄰電晶體。此對相鄰電晶體具有在電阻器結構之主動區域中的源極/汲極區域。此對相鄰電晶體電耦接成處於始終斷開狀態，或使對應的閘極區域浮置。
在一些實施例中，電阻器結構包括複數個電阻器結構。電阻器結構中之相鄰電阻器結構是藉由電晶體中之至少兩個電晶體間隔開。兩個電晶體電耦接成處於始終斷開狀態，或使對應的閘極區域浮置。
在一些實施例中，電阻器結構包括藉由第一金屬層中之第一導電圖案及第二金屬層中之第二導電圖案並聯電耦接之數個電阻器結構，以配置電阻器。
在一些實施例中，第二金屬層中之第二導電圖案包括電源電壓導軌。
在一些實施例中，電阻器結構包括被配置為彼此電耦接之複數個電阻器的複數個電阻器結構。電阻器結構中之奇數個電阻器結構藉由第一金屬層中之至少一個第一導電圖案及第二金屬層中之至少一個第二導電圖案串聯電耦接，以配置電阻器中之每一個電阻器。
在一些實施例中，電阻器結構被配置為彼此電耦接之複數個電阻器。電阻器結構中之偶數個電阻器結構藉由第一金屬層中之第一導電圖案或藉由第二金屬層中之第二導電圖案彼此電耦接，以配置電阻器中之每一個電阻器。
在一些實施例中，一種製造積體電路的方法包括在基板之第一側之上形成主動區域。基板具有與第一側相對之第二側。在主動區域之上的第一金屬層中，形成第一導電圖案以電耦接至此主動區域。形成直通通孔結構以自第二側延伸穿過基板至第一側與此主動區域電接觸。在基板之第二側之下的第二金屬層中，形成第二導電圖案以電耦接至此直通通孔結構。
在一些實施例中，第一金屬層為金屬零層，且第二金屬層為背側金屬零層。
在一些實施例中，方法進一步包括以下的操作：形成在主動區域之上且與主動區域電接觸之接觸結構；以及形成在接觸結構之上且使第一導電圖案電耦接至接觸結構之通孔結構。接觸結構及第一直通通孔結構與主動區域之對應的相對側直接接觸。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示內容之一些實施例之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示內容之一些實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示內容之一些實施例之精神及範疇，且他們可在不脫離本揭示內容之一些實施例之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:積體電路(IC)元件 110:基板 111:第一側 112:第二側 122:主動區域 124:主動區域 125:上端 126:主動區域 127:下端 128:第一表面 129:第二表面 132:閘極區域 134:閘極區域 136:閘極區域 138:閘極區域 142:接觸結構 144:接觸結構 146:接觸結構 150:VD通孔結構 152:VG通孔結構 154:VG通孔結構 156:VG通孔結構 158:VG通孔結構 160:直通通孔結構 161:第一表面 162:第二表面 170:金屬零(M0)層 171:M0導電圖案 173:M0導電圖案 180:背側金屬零(BM0)層 182:BM0導電圖案 200:IC元件 231:閘極區域 232:閘極區域 233:閘極區域 234:閘極區域 235:閘極區域 236:閘極區域 237:閘極區域 238:閘極區域 270:M0層 271:M0導電圖案 273:M0導電圖案 280:BM0層 281:BM0導電圖案 282:BM0導電圖案 300:IC元件 370:M0層 371:M0導電圖案 372:M0導電圖案 373:M0導電圖案 380:BM0層 382:BM0導電圖案 400:IC元件 500:IC元件 600A:電阻器 600B:電阻器 600C:電阻器 600D:電阻器 621:上端 622:下端 623:上端 624:下端 625:上端 626:下端 671:內部連接 682:內部連接 683:內部連接 700A:電路 700B:電阻器 700C:電路 700D:電路 701:電阻器 709:電阻器 710:電阻器 711:前側互連件 712:背側互連件 740:傳輸線 741:節點 742:節點 800:IC元件 802:電阻器單元 804:電阻器單元 805:共同邊緣 831:閘極軌道 832:閘極軌道 833:閘極軌道 834:閘極軌道 835:閘極軌道 836:閘極軌道 841:MD接觸結構 842:MD接觸結構 843:MD接觸結構 844:MD接觸結構 845:MD接觸結構 846:MD接觸結構 847:MD接觸結構 848:MD接觸結構 849:MD接觸結構 880:導電圖案 900:IC元件 902:電阻器單元 904:電阻器單元 905:共同邊緣 1000:方法 1005:操作 1010:操作 1015:操作 1020:操作 1025:操作 1030:操作 1035:操作 1040:操作 1045:操作 1100:方法 1105:操作 1110:操作 1115:操作 1120:操作 1200:電子設計自動化系統 1202:硬體處理器 1204:電腦可讀儲存媒體 1206:電腦程式碼 1207:標準單元庫 1208:匯流排 1210:輸入/輸出介面 1212:網路介面 1214:網路 1242:使用者介面 1300:積體電路(IC)製造系統 1320:設計室 1322:IC設計佈局圖 1330:光罩室 1332:資料準備 1344:光罩製造 1345:光罩 1350:IC晶圓廠 1352:製造工具 1353:半導體晶圓 1360:IC元件 A-A' :線 BM0:背側金屬零 CM0_1:CM0區域 CM0_2:CM0區域 CM0_3:CM0區域 G:閘極區域 M0:電晶體 M1:電晶體 M2:電晶體 M21:電晶體 M22:電晶體 M23:電晶體 M24:電晶體 M25:電晶體 M26:電晶體 M27:電晶體 M28:電晶體 M61:電晶體 M62:電晶體 M63:電晶體 M64:電晶體 M65:電晶體 M66:電晶體 MD:金屬至元件 mn1:間隔物電晶體 mn2:間隔物電晶體 mn3:間隔物電晶體 mn4:間隔物電晶體 mn5:間隔物電晶體 mn6:間隔物電晶體 Q1:電晶體 Q2:電晶體 Q3:電晶體 Q4:電晶體 Q5:電流源 Q6:電流源 R:電阻器結構 R1:電阻器結構 R2:電阻器結構 R61:電阻器結構 R62:電阻器結構 R63:電阻器結構 R71:負載電阻器 R72:負載電阻器 R74:電阻器 R75:電阻器 R81:電阻器結構 R82:電阻器結構 S/D:源極/汲極 VB:直通通孔結構 VB1:直通通孔結構 VB2:直通通孔結構 VB3:直通通孔結構 VB4:直通通孔結構 VD:通孔至元件 VD1:通孔結構 VD2:通孔結構 VDD:正電源電壓 VDsd1:通孔結構 VDsd2:通孔結構 VDsd3:通孔結構 VG:通孔結構 VG1:通孔結構 VG2:通孔結構 VSS:接地電壓 X:方向 Y:方向 Z:方向
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示內容之一些實施例之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1A圖為根據一些實施例之IC元件之示意性橫截面圖，且第1B圖為示意性俯視平面圖。 第2A圖為根據一些實施例之IC元件之示意性橫截面圖，第2B圖為示意性俯視平面圖，且第2C圖為示意性電路圖。 第3A圖為根據一些實施例之IC元件之示意性橫截面圖，第3B圖為示意性俯視平面圖，且第3C圖為示意性電路圖。 第4A圖為根據一些實施例之IC元件之示意性橫截面圖，第4B圖為示意性俯視平面圖，且第4C圖為示意性電路圖。 第5A圖為根據一些實施例之IC元件之示意性橫截面圖，第5B圖為示意性俯視平面圖，且第5C圖為示意性電路圖。 第6A圖至第6D圖為根據一些實施例之各種電阻器之示意性電路圖。 第7A圖為實例電路之示意性電路圖，且第7B圖為根據一些實施例之將包括在此電路中的電阻器之示意性電路圖。 第7C圖及第7D圖為其中將包括根據一些實施例之電阻器的實例電路之示意性電路圖。 第8A圖為根據一些實施例之IC元件之示意性IC佈局圖，且第8B圖為此IC元件的一部分之示意性電路圖。 第9A圖為根據一些實施例之IC元件之示意性IC佈局圖，且第9B圖為此IC元件的一部分之示意性電路圖。 第10圖為根據一些實施例之方法的流程圖。 第11圖為根據一些實施例之方法的流程圖。 第12圖為根據一些實施例之EDA系統之方塊圖。 第13圖為根據一些實施例之IC製造系統之方塊圖以及與其相關聯之IC製造流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:IC元件
110:基板
111:第一側
112:第二側
122:主動區域
124:主動區域
125:上端
126:主動區域
127:下端
128:第一表面
129:第二表面
132:閘極區域
134:閘極區域
136:閘極區域
138:閘極區域
142:接觸結構
144:接觸結構
146:接觸結構
150:VD通孔結構
160:直通通孔結構
161:第一表面
162:第二表面
170:金屬零(M0)層
180:背側金屬零(BM0)層
M0:電晶體
M1:電晶體
M2:電晶體
R:電阻器結構
VD:通孔至元件
MD:金屬至元件
G:閘極區域
S/D:源極/汲極
VB:直通通孔結構
BM0:背側金屬零
X:方向
Z:方向

Claims (7)

  1. 一種積體電路元件，包括：一基板，具有相對的一第一側及一第二側；一第一主動區域，在該基板之該第一側之上；一第一導電圖案，在該第一主動區域之上且電耦接至該第一主動區域的一第一表面；一第一直通通孔結構，自該第二側延伸穿過該基板至該第一側與該第一主動區域的一第二表面電接觸，該第二表面不同於該第一表面；以及一第二導電圖案，在該基板之該第二側之下且電耦接至該第一直通通孔結構。
  2. 如請求項1所述之積體電路元件，其中：該第一主動區域被配置為一電阻器結構，該第二導電圖案包括一電源電壓導軌，該第一導電圖案在一金屬零層中，且該第二導電圖案在一背側金屬零層中。
  3. 如請求項1所述之積體電路元件，進一步包括：一接觸結構，在該第一主動區域之上且與該第一主動區域電接觸，該接觸結構電耦接至該第一導電圖案，其中該接觸結構及該第一直通通孔結構與該第一主動區域之對應的相對表面直接接觸。
  4. 如請求項1所述之積體電路元件，進一步包括：一接觸結構，在該第一主動區域之上且與該第一主動區域電接觸；以及一通孔結構，在該第一導電圖案與該接觸結構之間延伸且將該第一導電圖案電耦接至該接觸結構，其中在沿該基板之自該第一側至該第二側之一厚度方向的一平面圖中，該第一導電圖案、該通孔結構、該接觸結構、該第一主動區域、該第一直通通孔結構及該第二導電圖案彼此重疊。
  5. 如請求項1所述之積體電路元件，進一步包括：複數個主動區域，在該基板之該第一側之上，該些主動區域包括該第一主動區域；以及複數個閘極區域，在該些主動區域之上，其中：該些閘極區域及該些主動區域一起被配置為複數個電晶體，該些電晶體包括在該第一主動區域之相對側上的一對第一相鄰電晶體，且該對第一相鄰電晶體電耦接成處於一始終斷開狀態，或 該對第一相鄰電晶體使對應的該些閘極區域浮置。
  6. 如請求項5所述之積體電路元件，進一步包括：一第二直通通孔結構，自該第二側延伸穿過該基板至該第一側與該些主動區域中之一第二主動區域電接觸，其中：該第一主動區域及該第二主動區域經由該第一導電圖案或該第二導電圖案中之至少一者彼此電耦接，該些電晶體進一步包括在該第二主動區域之相對側上的一對第二相鄰電晶體，且該對第一相鄰電晶體及該對第二相鄰電晶體電耦接成處於該始終斷開狀態，或該對第一相鄰電晶體及該對第二相鄰電晶體使對應的該些閘極區域浮置，其中：該些電晶體進一步包括在該對第一相鄰電晶體與該對第二相鄰電晶體之間的至少一個第三電晶體，且該對第一相鄰電晶體、該對第二相鄰電晶體及該至少一個第三電晶體電耦接成處於該始終斷開狀態，或該對第一相鄰電晶體、該對第二相鄰電晶體及該至少一個第三電晶體使對應的該些閘極區域浮置。
  7. 一種積體電路製造方法，包括： 在一基板之一第一側之上形成一主動區域，該基板具有與該第一側相對之一第二側；在該主動區域之上的一第一金屬層中，形成電耦接至該主動區域的一第一表面之一第一導電圖案；形成一直通通孔結構，其自該第二側延伸穿過該基板至該第一側與該主動區域的一第二表面電接觸，該第二表面不同於該第一表面；以及在該基板之該第二側之下的一第二金屬層中，形成電耦接至該直通通孔結構之一第二導電圖案。
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