CN113345888A - 集成电路器件和形成方法 - Google Patents

集成电路器件和形成方法 Download PDF

Info

Publication number
CN113345888A
CN113345888A CN202110535419.7A CN202110535419A CN113345888A CN 113345888 A CN113345888 A CN 113345888A CN 202110535419 A CN202110535419 A CN 202110535419A CN 113345888 A CN113345888 A CN 113345888A
Authority
CN
China
Prior art keywords
resistor
active region
transistors
substrate
conductive pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110535419.7A
Other languages
English (en)
Other versions
CN113345888B (zh
Inventor
陈重辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/143,354 external-priority patent/US12021033B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113345888A publication Critical patent/CN113345888A/zh
Application granted granted Critical
Publication of CN113345888B publication Critical patent/CN113345888B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种集成电路(IC)器件，包括衬底、第一有源区、第一和第二导电图案以及第一通孔结构。衬底具有相对的第一侧和第二侧。第一有源区在衬底的第一侧上方。第一导电图案在第一有源区上方并电耦合到第一有源区。第一通孔结构从第二侧穿过衬底延伸到与第一有源区电接触的第一侧。第二导电图案在衬底的第二侧下方并且电耦合至第一通孔结构。本发明的实施例还提供了一种形成集成电路器件的方法。

Description

集成电路器件和形成方法
技术领域
本发明的实施例涉及集成电路器件和形成方法。
背景技术
集成电路(IC)器件包括以IC布局图表示的多个半导体器件。IC布局图是分层的，并且包括根据半导体器件设计规范执行更高级别功能的模块。模块通常由单元的组合来构建，每个单元代表被配置为执行特定功能的一个或多个半导体结构。具有预先设计的布局图的单元(有时也称为标准单元)存储在标准单元库(为简化起见，以下称为“库”或“单元库”)中，并可以通过各种工具(例如电子设计自动化(EDA)工具)进行访问，以生成、优化和验证IC设计。
发明内容
根据本发明实施例的一个方面，提供了一种集成电路(IC)器件，包括：衬底，具有相对的第一侧和第二侧；第一有源区，位于衬底的第一侧上方；第一导电图案，位于第一有源区上方并且电耦合到第一有源区；第一贯通孔结构，从第二侧穿过衬底延伸到第一侧与第一有源区电接触；以及第二导电图案，位于衬底的第二侧下方并且电耦合到第一贯通孔结构。
根据本发明实施例的另一个方面，提供了一种集成电路(IC)器件，包括：多个有源区；多个栅极区，位于多个有源区上方，多个栅极区和多个有源区一起被配置为多个晶体管；第一金属层，位于多个有源区上方；第二金属层，位于多个有源区下方；以及至少一个电阻器结构。其中，每个电阻器结构包括多个有源区中的一个有源区，并且具有对应地电耦合到第一金属层和第二金属层的相对的端。
根据本发明实施例的又一个方面，提供了一种形成集成电路器件的方法，包括：在衬底的第一侧上形成有源区，衬底具有与第一侧相反的第二侧；在有源区上方的第一金属层中形成电耦合至有源区的第一导电图案；形成从第二侧穿过衬底延伸到第一侧与有源区电接触的通孔结构；以及在衬底的第二侧下方的第二金属层中形成电耦合至贯通孔结构的第二导电图案。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的IC器件的示意性截面图，图1B是IC器件的示意性俯视图。
图2A是根据一些实施例的IC器件的示意性截面图，图2B是示意性俯视图，并且图2C是示意性电路图。
图3A是根据一些实施例的IC器件的示意性截面图，图3B是示意性俯视图，并且图3C是示意性电路图。
图4A是根据一些实施例的IC器件的示意性截面图，图4B是示意性俯视图，并且图4C是示意性电路图。
图5A是根据一些实施例的IC器件的示意性截面图，图5B是示意性俯视图，并且图5C是示意性电路图。
图6A-图6D是根据一些实施例的各种电阻器的示意性电路图。
图7A是根据一些实施例的示例电路的要包括在电路中的示例电路的示意性电路图，并且图7B是电阻器的示意性电路图。
图7C和图7D是示例电路的示意性电路图，其中将包括根据一些实施例的电阻器。
图8A是根据一些实施例的IC器件的示意性IC布局图，图8B是IC器件的部分的示意性电路图。
图9A是根据一些实施例的IC器件的示意性IC布局图，图9B是IC器件的部分的示意性电路图。
图10是根据一些实施例的方法的流程图。
图11是根据一些实施例的方法的流程图。
图12是根据一些实施例的EDA系统的框图。
图13是根据一些实施例的IC制造系统和与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
电阻器包括在IC器件中，例如，在模拟应用程序或操作模式下。在一些实施例中，IC器件包括电阻器结构，该电阻器结构至少部分地由衬底的第一侧上方的有源区配置。贯通孔结构从衬底的相对的第二侧延伸穿过衬底，以与有源区电接触。衬底的第一侧上的第一金属层电耦合到有源区。衬底第二侧下方的第二金属层电耦合至贯通孔结构。第一金属层和第二金属层将电阻器结构与IC器件的其他电路元件或与外部电路电耦合。在至少一个实施例中，在IC器件中可以包括一个或多个电阻器，而在制造过程中不需要附加的掩模。相反，在以高密度金属间(或绝缘体)-金属(MIM)结构形式将电阻器包括在IC器件中的其他方法中，需要附加的掩模。结果，在一些实施例中，与其他方法相比，减少了制造时间、成本或复杂性。
图1A是根据一些实施例的IC器件100的示意性截面图，图1B是IC器件100的示意性俯视图。更具体地说，图1A是沿图1B中的线A-A’截取的截面图。
如图1A所示，IC器件100包括衬底110，衬底110具有彼此相对的第一侧111和第二侧112。在至少一个实施例中，第一侧111被称为“上侧”或“前侧”或“器件侧”，而第二侧112被称为“下侧”或“背侧”。在一些实施例中，衬底110是如本文所述的半导体衬底。在一些实施例中，将N型和P型掺杂剂添加到衬底中以分别形成N阱和P阱。在一些实施例中，在相邻的P阱和N阱之间形成隔离结构。为简单起见，图1A中省略了一些部件，诸如N阱、P阱和隔离结构。
IC器件100还包括在衬底110的第一侧111上方的至少一个有源区。有源区有时被称为氧化物限定(OD)区或源极/漏极区，并且示意性地以标记“S/D”示出。在图1A的示例配置中，有源区122、124、126在衬底110的第一侧111上方。有源区122、124、126沿第一方向或X方向布置，如图1A和图1B所示。有源区122、124、126包括P型掺杂剂和/或N型掺杂剂以形成一个或多个电路元件或器件。电路元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)等、FinFET、源极/漏极凸起的平面MOS晶体管、纳米片FET、纳米线FET等。配置成形成一个或多个PMOS器件的有源区有时被称为“PMOS有源区”，配置成形成一个或多个NMOS器件的有源区有时被称为“NMOS有源区”。在关于图1A描述的示例配置中，有源区122、124、126包括NMOS有源区。其他配置在各种实施例的范围内。
IC器件100的有源区中的至少一个被配置为电阻器结构。例如，有源区124被配置为具有相对的上端和下端125、127的电阻器结构R，如图1A中示意性示出的。电阻器结构R的上端125对应于有源区124的第一表面(或上表面)128。电阻器结构R的下端127对应于有源区的第二表面(或下表面)129。在至少一个实施例中，有源区124具有与其他有源区122、126相同的配置，其他有源区122、126没有被配置为电阻器结构而是形成了如本文所述的对应的晶体管。到有源区124的相对的第一表面128和第二表面129的电耦合将有源区124配置为电阻器结构R。
IC器件100还包括在衬底110的第一侧111上的一个或多个有源区上方的至少一个栅极区。在附图中用标记“G”示意性地示出了栅极区。在图1A中的示例配置中，栅极区132、134、136、138在有源区122、124、126上方，并且沿着X方向布置。如图1B所示，栅极区132、134、136、138沿着第二方向即Y方向延伸，第二方向横向于X方向。栅极区132、134、136、138包括诸如多晶硅的导电材料，其有时被称为“多晶硅”或“PO”。Y方向有时称为Poly方向。用于栅极区的其他导电材料(例如金属)在各种实施例的范围内。IC器件100还包括在有源区和对应的栅极区之间的栅极电介质或栅极氧化物。为了简单起见，图1A中省略了栅极氧化物。
IC器件100还包括由一个或多个栅极区和一个或多个有源区构成的至少一个晶体管。例如，栅极区134、有源区122中的源极/漏极区以及有源区124中的另一源极/漏极区一起被配置为晶体管M1。在另一示例中，栅极区136、有源区124中的源极/漏极区以及有源区126中的另一源极/漏极区一起被配置为晶体管M2。在一些实施例中，晶体管M1、M2是NMOS晶体管。其他配置在各种实施例的范围内。在一些实施例中，晶体管M1、M2被称为未配置用于逻辑操作或信号处理的间隔晶体管。在一个或多个实施例中，间隔晶体管的目的是保持相邻电阻器结构之间或电阻器结构与其他电路元件之间的距离，例如满足设计规则或可制造性。
IC器件100还包括一个或多个接触件结构，一个或多个接触件结构在一个或多个对应的有源区上方并与之电接触。接触件结构有时被称为金属零氧化物结构或至器件金属结构，并在附图中用标记“MD”示意性说明。MD接触件结构包括形成在相应的有源区上方的导电材料，以限定从形成在有源区中的一个或多个器件到IC的其他内部电路或外部电路的电耦合。在图1A的示例配置中，接触件结构142、144、146在相应的有源区122、124、126上方并与之电接触。接触件结构142、144、146在X方向上与栅极区132、134、136、138交替地布置。接触件结构142、144、146的示例性导电材料包括金属。其他配置在各种实施例的范围内。
IC器件100还包括在对应的一个或多个栅极区或接触件结构上方并与之电接触的一个或多个通孔结构。处于接触件结构上方并与之电接触的通孔结构有时称为至器件通孔，并在附图中以标记“VD”示意性地示出。在栅极区上方并与之电接触的通孔结构有时被称为至栅极通孔，并且在附图中以标号“VG”示意性地示出。在图1A的示例配置中，VD通孔结构150在接触件结构144上方并与之电接触。一个或多个其他VD通孔结构在对应的接触件结构142、146上方并与之电接触以电耦合到晶体管M1、M2的源极/漏极区。为了简单起见，从图1A、图1B中省略了对应于接触件结构142、146的VD通孔结构。如图1B所示，VG通孔结构152、154、156、158在相应的栅极区132、134、136、138上方并与之电接触。在至少一个实施例中，VD和VG通孔结构属于通孔零(V0)层，其是衬底110的第一侧111上有源区122、124、126上最低的通孔层，或者是与有源区122、124、126最接近的通孔层。通孔结构的示例材料150、152、154、156、158包括金属。其他配置在各种实施例的范围内。
IC器件100还包括贯通孔结构，贯通孔结构延伸穿过与构成电阻器结构的有源区电接触的衬底110。贯通孔结构有时称为背侧通孔，并且在附图中以标记“VB”示意性地示出。在图1A的示例配置中，贯通孔结构160在衬底110的厚度方向(即，Z方向)上从第二侧112穿过衬底110延伸到衬底110的第一侧面111与有源区124电接触，其被配置为电阻器结构R。在至少一个实施例中，贯通孔结构160的第一表面161在衬底110的第一侧111上与有源区124的第二表面129直接接触，贯通孔结构160的第二表面162暴露在衬底110的第二侧112上，以与本文所述的金属层电接触。贯通孔结构160的示例材料包括金属。其他配置在各种实施例的范围内。
IC器件100还包括在衬底110的第一侧111上的金属零(M0)层170。M0层170是在有源区122上方的最低金属层或与有源区122最接近的金属层中。衬底124的第一侧111上具有绝缘层124、124、126。IC器件100还包括在M0层170和有源区122、124、126之间的介电层。在至少一个实施例中，IC器件100包括在M0层170上方的一个或多个另外的通孔层、介电层和金属层(未示出)，以形成IC器件100的电路元件之间的互连和/或形成至外部电路的电耦合。来自V0层及其上方的通孔层和来自M0层及其上方的金属层有时被称为前侧通孔层和金属层。为了简单起见，图1A中省略了介电层以及高于M0层170的前侧通孔和金属层。在图1B的示例配置中，M0层170包括M0导电图案171、173。M0导电图案171在有源区124上方并且通过通孔结构150和接触件结构144电耦合到有源区124。M0导电图案173在栅极区132、134、136、138上方并且通过相应的通孔结构152、154、156、158电耦合到栅极区132、134、136、138。在一些实施例中，如本文中所描述的，省略通孔结构152、154、156、158中的一个或多个，使得相应栅极区132、134、136、138中的一个或多个是浮置的。在至少一个实施例中，M0层170包括一个或多个另外的M0导电图案，其通过一个或多个对应的接触件结构142、146和一个或多个对应的VD通孔结构(未显示)电耦合到有源区122、126中的一个或多个。
IC器件100还包括在衬底110的第二侧112下方的背侧金属零(BM0)层180。与衬底110的第二侧112上的BM0层180是在有源层下的最上金属层或与有源层最接近的金属层。在至少一个实施例中，BM0层180与衬底110的第二侧112直接接触。在至少一个实施例中，IC器件100在BM0层180下面包括一个或多个另外的通孔层、介电层和金属层(未示出)，以形成IC器件100的电路元件之间的互连和/或形成到外部电路的电耦合。来自BM0层及以下的通孔层和金属层有时被称为背侧通孔层和金属层。为了简单起见，图1A中省略了介电层以及低于BM0层180的背侧通孔和金属层。在至少一个实施例中，BM0层180或在BM0层180下面的一个或多个其他金属层(未示出)包括用于提供一个或多个电源的一个或多个电源电压轨(也称为“电源轨”)。BM0层180包括在图1A所示的贯通孔结构160下方并电耦合至贯通孔结构160的BM0导电图案182(如图1B所示)。在至少一个实施例中，BM0导电图案182与贯通孔结构160的第二表面162直接接触。
在图1B中，为简单起见，省略了衬底110和贯通孔结构160。在至少一个实施例中，图1B中的俯视图表示制造IC器件100所依据的IC布局图。在图1B的俯视平面图中，沿着衬底110的厚度方向(图1A中的Z方向)从第一侧111到第二侧112观察，M0导电图案171、通孔结构150、接触件结构144、有源区124、贯通孔结构160(图1B中未示出)和BM0导电图案182彼此重叠。其他配置在各种实施例的范围内。
如本文所述，电阻器结构R至少部分地由有源区124构成。电阻器结构R的上端125对应于有源区124的第一表面128，并且通过接触件结构144、通孔结构150和M0层170中的M0导电图案171与IC器件100或外部电路的其他电路电耦合。在至少一个实施例中，接触件结构144与有源区124的第一表面128直接接触。电阻器结构R的下端127对应于有源区124的第二表面129，并且通过贯通孔结构160和BM0层180中的BM0导电图案182与IC器件100或外部电路的其他电路元件电耦合。在至少一个实施例中，贯通孔结构160与有源区124的第二表面129直接接触。所描述的用于提供到电阻器结构R的电耦合的M0层170和BM0层180的配置是示例。在至少一个实施例中，在M0层170上方或在BM0层180下方的一个或多个其他金属层被配置为提供到电阻器结构R的电耦合。在一个或多个实施例中，电阻器结构R的电阻为100欧姆到约2000欧姆。
在一些实施例中，除了电阻器结构R之外，IC器件100还包括在前侧上的至少一个MIM电阻器。至少一个MIM电阻器包括电阻率高于5欧姆-cm的电阻性材料，该电阻性材料被夹在高于M0层170的两个金属层之间。在一些实施例中，电阻性材料包括选自由W、TiN、TaN、Co、Mn、Ru、Ta、TiW、Ta-Si-N、TiZrN、CoTix、Mo、AlC、TiGeN、Cr、CrAsC、TiAlC和WNx组成的组的至少一种材料。
如本文所述，在至少一个实施例中，可以在IC器件100中包括电阻器结构R，而在制造过程中不需要附加的掩模。原因是有可能在没有附加掩模的情况下形成至少部分地由有源区124与IC器件100的其他有源区一起配置的电阻器结构R。此外，可以通过一个或多个接触件结构144、通孔结构150、M0导电图案171、贯通孔结构160和BM0导电图案182以及IC器件100的其他接触件结构、通孔结构和金属层形成与电阻器结构R的电耦合，无需附加的掩模。例如，在至少一个实施例中，BM0层180和/或BM0层180下方的其他金属层包括背侧电源电压轨，即，衬底110背侧上的电源电压轨。还形成穿过通过衬底110的附加贯通孔，以从背侧电源电压轨向衬底110的前侧或器件侧上的器件或电路元件供电。在一些实施例中，可以与背侧电源电压轨一起形成BM0导电图案182，无需附加的掩模。可以在没有附加的掩模的情况下与附加贯通结构一起形成贯通孔结构160。相反，在以高密度金属间(或绝缘体)-金属(MIM)结构形式将电阻包括在IC器件中的其他方法中，需要附加的掩模来形成绝缘体。结果，因为在一些实施例中不需要附加的掩模，所以与其他方法相比，减少了制造时间、成本或复杂性。
在至少一个实施例中，电阻器结构的相对侧上的相邻晶体管电耦合以处于始终关闭状态，或者具有浮置栅极区。例如，如在图1A中最佳看到的，晶体管M1、M2是在电阻器结构R的相对侧上的相邻晶体管。在一个或多个实施例中，晶体管M1、M2的栅极区134、136是浮置的，即，栅极区134、136不电耦合至电源轨、信号节点或其他电路元件。在一些实施例中，晶体管M1、M2电耦合以处于始终关闭状态，即，在IC器件100的操作期间或当向IC器件100供电时总是关闭。在图1A的示例配置中，晶体管M1、M2是NMOS晶体管，并且通过将晶体管M1、M2的相应栅极区134、136电耦合到地电压，即VSS。例如，如图1B中所示，这其中栅极区134、136通过相应的通孔结构154、156电耦合到M0导电图案173，M0导电图案173被配置为VSS电源轨，即，具有地电压VSS的电源轨。在晶体管M1、M2是PMOS晶体管的其他配置中，晶体管M1、M2为PMOS晶体管，通过将晶体管M1、M2的对应栅极区134、136电耦合至具有正电源电压(即，VDD)的电源线，从而使晶体管M1、M2处于常关状态。例如，这是通过将M0导电图案173配置为VDD电源轨来完成的。
在一些实施例中，以始终关闭状态耦合或具有浮置栅极区的相邻晶体管不仅包括紧邻电阻器结构的晶体管，而且还包括电阻器结构附近的其他晶体管。在至少一个实施例中，相邻的晶体管在电阻器结构的每一侧上包括一个以上的晶体管。例如，相邻的晶体管包括具有栅极区132、138的另外的晶体管(未编号)，另外的晶体管以与晶体管M1、M2相似的方式配置为以始终关闭状态耦合或具有浮置栅极区。
在一些实施例中，将与电阻器结构相邻的晶体管配置为具有浮置栅极区还是在始终关闭状态下耦合是设计上的考虑。
在不考虑或不要求IC器件100的高速操作的至少一个实施例中，例如通过将栅极区134、136电耦合至VSS来将晶体管M1、M2电耦合为处于始终关闭。结果，始终关闭的晶体管M1、M2的寄生电容增加。在一个或多个实施例中，增加的寄生电容提供了在IC器件100的一种或多种应用或操作模式中有用的去耦电容。结果，在至少一个实施例可中，可以减小用于专门配置去耦电容器的芯片或晶圆面积。
在至少一个实施例中，在考虑或要求IC器件100的高速操作的情况下，晶体管M1、M2被配置为具有浮置栅极区134、136。结果，电阻器周围的寄生电容结构R减小。减小的寄生电容允许穿过电阻器结构R或在其附近的信号传输，以高速执行信号传输。在一个或多个实施例中，在IC器件100的模拟应用或操作模式中该配置是有用的。
根据一些实施例，图2A是示意性截面图，图2B是示意性俯视图，并且图2C是IC器件200的示意性电路图。图2A是类似于图1A的截面图，图2B是类似于图1B的俯视图。为了简单起见，图2A至图2B中的与图1A-图1B中的对应部件相似的一些部件的描述被省略。
与IC器件100的不同之处在于，IC器件200包括两个电阻器结构R1、R2，每个电阻器结构R1、R2分别对应于IC器件100的电阻器结构R。如图2A至图2C所示，IC器件200包括具有M0导电图案271的M0层270，M0导电图案271与电阻器结构R1、R2的上端(未编号)串联电耦合。IC器件200还包括具有BM0导电图案281、282的BM0层280，BM0导电图案281、282电耦合至电阻器结构R1、R2的对应下端(未编号)。如图2A-图2B所示，IC器件200还包括对应于如图2C所示的多个晶体管M21-M28的多个栅极区231-238。在至少一个实施例中，晶体管M21-M28是间隔晶体管。晶体管M21-M28包括在每个电阻器结构R1、R2的相对侧上的相邻晶体管，以及在电阻器结构R1、R2之间的晶体管。如图2C所示，例如通过将栅极区231-238电耦合至VSS，将晶体管M21-M28全部电耦合为始终关闭状态。例如，如图2B所示，这是通过由相应的VG通孔结构将栅极区231-238电耦合到M0层270中的M0导电图案273来完成。M0导电图案273被配置为VSS电源轨。电阻器结构R1、R2之间的所描述的晶体管数量是一个示例。电阻器结构R1、R2之间的其他数量的晶体管在各种实施例的范围内。
在至少一个实施例中，在IC器件200中可实现本文所述的一个或多个优点。例如，始终关闭的晶体管M21-M28提供去耦电容，尤其是在电阻器结构R1、R2之间的区域中。结果，在至少一个实施例中，可以减小用于专门配置去耦电容器的芯片或晶圆面积。
图3A是根据一些实施例的示意性截面图，图3B是示意性俯视图，并且图3C是IC器件300的示意性电路图。图3A是类似于图2A的截面图，图3B是类似于图2B的俯视图。为了简单起见，图3A至图3C中的与图1A-图1B、图2A-图2C中的对应部件相似的一些部件的描述被省略。
类似于IC器件200，IC器件300包括两个电阻器结构R1、R2，每个电阻器结构R1、R2分别对应于IC器件100的电阻器结构R。与IC器件200的不同之处在于，在IC器件300中，电阻器结构R1、R2串联电耦合在背侧金属层BM0中，而不是如在IC器件200中那样在金属层M0中电耦合。例如，如图3A至图3C所示，IC器件300包括具有M0导电图案371、372的M0层370，M0导电图案371、372电耦合至电阻器结构R1、R2的相应上端(未编号)。IC器件300还包括具有BM0导电图案382的BM0层380，BM0导电图案382将电阻器结构R1、R2的下端(未编号)串联电耦合。类似于IC器件200，晶体管M21-M28全部电耦合以处于始终关闭状态。例如，如图3B所示，这是通过由相应的VG通孔结构将栅极区231-238电耦合到M0层370中的M0导电图案373来完成。M0导电图案373被配置为VSS电源轨。在至少一个实施例中，在IC器件300中可实现本文关于IC器件200描述的一个或多个优点。
根据一些实施例，图4A是示意性截面图，图4B是示意性俯视图，并且图4C是IC器件400的示意性电路图。图4A是类似于图2A的截面图，图4B是类似于图2B的俯视图。为了简单起见，图4A至图4C中的与图1A-图1B、2A-图2C中的对应部件相似的一些部件的描述被省略。
与IC器件200的不同之处在于，在IC器件400中，晶体管M21-M28被配置为具有浮置栅极区231-238，如图4C所示。例如，如图4B中所示，这被完成，其中省略了在栅极区231-238与被配置为VSS电源轨的M0导电图案273之间的VG通孔结构。在一些实施例中，也省略了M0导电图案273。在至少一个实施例中，在IC器件400中可实现本文所述的一个或多个优点。例如，具有浮置栅极区231-238的晶体管M21-M28减小或最小化电阻器结构R1、R2之间的区域中的寄生电容。结果，在一个或多个实施例中，有可能穿过电阻器结构R1、R2或在其附近执行高速信号传输。
图5A是根据一些实施例的示意性截面图，图5B是示意性俯视图，并且图5C是IC器件500的示意性电路图。图5A是类似于图3A的截面图，图5B是类似于图3B的俯视图。为了简单起见，图5A-图5C中中的与图1A-图1B、图3A-图3C中的对应部件相似的一些部件的描述被省略。
与IC器件300的的不同之处在于，在IC器件500中，晶体管M21-M28被配置为具有浮置栅极区231-238，如图5C所示。例如，如图5B中所示，这被完成，其中省略了在栅极区231-238与被配置为VSS电源轨的M0导电图案373之间的VG通孔结构。在一些实施例中，还省略了M0导电图案373。在至少一个实施例中，在IC器件500中可实现本文关于IC器件400描述的一个或多个优点。
图6A-图6D是根据一些实施例的各种电阻器600A-600D的示意性电路图。在一些实施例中，电阻器600A-600D中的一个或多个被配置为存储在非暂时性计算机可读介质中的单元库中的电阻器单元。在EDA工具进行的布局布线示例操作中，从单元库访问电阻器单元并将其放置在IC布局图中，然后对导电图案或互连进行布线以将放置的电阻器彼此连接，以实现预期的电阻和IC布局图中的其他电路元件。电阻器600A-600D中的每一个包括一个或多个电阻器结构和多个间隔晶体管(为简单起见，在下文中称为“晶体管”)。在具有一个以上电阻器结构的电阻器600B-600D中，电阻器进一步包括将电阻器结构彼此连接的一个或多个内部连接。每个电阻器600A-600D中的电阻器结构、晶体管和内部连接的数量和布置是示例。其他配置在各种实施例的范围内。图6A-图6B中的电阻器600A、600B是具有奇数个电阻器结构的电阻器的示例。图6C-图6D中的电阻器600C、600D是具有偶数个电阻器结构的电阻器的示例。
在图6A中的示例配置中，电阻器600A包括电阻器结构R61和晶体管M61、M62。在至少一个实施例中，电阻器结构R61对应于电阻器结构R，并且晶体管M61、M62对应于IC器件100中的晶体管M1、M2。在电阻器600A中，晶体管M61、M62被配置为具有浮置栅极区。然而，其中晶体管M61、M62电耦合以处于始终关闭状态的其他配置在各种实施例的范围内。电阻器结构R61具有在前侧通孔层或金属层中的上端621和在后侧通孔层或金属层中的下端622。例如，上端621在M0层中，下端622在BM0层中。上端621和下端622是用于布线从IC布局图中的其他电路元件布线到电阻器600A的互连的自由端或节点或端子。
在图6B的示例配置中，电阻器600B包括三个电阻器结构R61、R62、R63、晶体管M61-M66和内部连接671、682。在至少一个实施例中，每个电阻器结构R61-R R63对应于电阻器结构R，并且晶体管M61-M66中的每个对应于IC器件100中的晶体管M1或M2。在电阻器600B中，晶体管M61-M66被配置为具有浮置栅极区。然而，其中晶体管M61-M66电耦合以处于始终关闭状态的其他配置在各种实施例的范围内。电阻器结构R62、R63具有在前侧通孔层或金属层中相应的上端623、625，具有在背侧通孔层或金属层中相应的下端624、626。例如，上端623、625在M0层中，下端624、626在BM0层中。内部连接671在前侧金属层中，并且电耦合电阻器结构R61、R62的上端621、623。内部连接682在背侧金属层中，并且电耦合电阻器结构R62、R63的下端624、626。结果，电阻器结构R61-R63串联电耦合。例如，内部连接671在M0层中，内部连接682在BM0层中。电阻器结构R61的下端622和电阻器结构R63的上端625是用于布线从IC布局图中的其他电路元件到电阻器600B的互连的自由端。在根据一些实施例的变型(未示出)中，电阻器结构R61、R62的下端622、624通过BM0层中的内部连接，电阻器结构R62、R63的上端623、625通过M0层中的另一内部连接而电耦合，并且电阻器结构R61的上端621和电阻器结构R63的下端626是用于布线互连的自由端。
图6A-图6B中的电阻器600A、600B的特征与具有奇数个电阻器结构的其他电阻器的区别在于，用于互连的一个自由端之一在前侧，而另一个自由端在背侧。例如，在电阻器600A中，电阻器结构R61的上端621是在前侧上的用于互连的自由端，而下端622是在背侧上的用于互连的自由端。又例如，在电阻器600B中，电阻器结构R63的上端625是在前侧上的用于互连的自由端，而电阻器结构R61的下端622是在背侧上的用于互连的自由端。
在图6C中的示例配置中，电阻器600C类似于电阻器600B，除了省略了电阻器结构R63和内部连接682。电阻器600C包括通过内部连接671串联电耦合的两个电阻器结构R61、R62。电阻器结构R61、R62的下端622、624是自由端，用于布线从IC布局图中的其他电路元件到电阻600C的互连。
在图6D的示例配置中，电阻器600D类似于电阻器600C，除了电阻器结构R61、R62在下端622、624处通过背侧金属层(例如BM0层)中的内部连接683串联电耦合。电阻器结构R61、R62的上端621、623是自由端，用于布线从IC布局图中的其他电路元件到电阻器600D的互连。
图6C-图6D中的电阻器600C、600D的特征与具有偶数个电阻器结构的其他电阻器的不同之处在于，互连的自由端都在前侧，或者都在背侧。例如，在电阻器600C中，电阻器结构R61、R62的下端622、624是用于互连的自由端，并且都在背侧。又例如，在电阻器600D中，电阻器结构R61、R62的上端621、623是用于互连的自由端，并且都在前侧。
图7A是示例电路700A的示意性电路图。图7B是根据一些实施例的要包括在电路700A中的电阻器700B的示意性电路图。
在图7A中，电路700A是差分放大器，其包括差分对晶体管Mn1，Mn2、负载电阻器R71、R72以及晶体管Ms形式的电流源。电阻器R71、R72中的每一个在VDD与对应的晶体管Mn1或Mn2的源极/漏极区之间电耦合。在一些实施例中，在IC器件的背侧上提供VDD，而在IC器件的前侧上提供源极/漏极区。为了根据一些实施例通过一个或多个电阻器来实现电阻器R71，R72中的至少一个，选择在前侧和背侧上具有都用于互连的自由端的电阻器。在电阻器或电阻器单元600A-600D中，具有奇数个电阻器结构的电阻器(例如，电阻器600A或电阻器600B)满足该考虑并被选择。
例如，电路700A的电阻器R71由图7B中的电阻器700B实现。电阻器700B包括多个电阻器701、……709、710。电阻器701、……709、710中的每一个对应于电阻器600A。在示例配置中，电阻器R71具有50欧姆的电阻，而电阻器600A具有500欧姆的电阻。为了获得电阻器R71的50欧姆的预期电阻，如图7B所示，电阻器600A的十个实例，即十个电阻器701、……709、710被并联电耦合。电阻器701、...709、710通过前侧互连711和背侧互连712并联电耦合。前侧互连711包括在一个或多个前侧金属层中的一个或多个导电图案并耦合到电路700A中的VDD。背侧互连712包括在一个或多个背侧金属层中的一个或多个导电图案，并且耦接到电路700A中的晶体管Mn1的源极/漏极区。
图7C是示例电路700C的示意性电路图。在示例中，电路700C的电阻器由电阻器600C构成。
电路700C是差分时钟网络，其包括低电源高速电流控制逻辑(LP-HCSL)驱动器，该驱动器通过一对耦合电容器和一对50-欧姆迹线耦合到短截线串联端接逻辑(Stub SeriesTerminated Logic，SSTL)接收器。在50欧姆迹线的端，四个100欧姆的负载电阻器分别耦合在PAD1、PAD2、VDD和VSS之间。例如，电阻器R73耦合在VDD和PAD1之间。在一些实施例中，VDD、VSS、PAD1和PAD2都设置在IC器件的背侧上。为了根据一些实施例通过一个或多个电阻器来实现电阻器R73，选择在背侧上具有两个用于互连的自由端的电阻器或电阻器单元。在电阻器或电阻器单元600A-600D中，电阻器600C满足该考虑并且被选择。在示例配置中，电阻器600C包括两个电阻器结构，每个电阻器结构具有1000欧姆的电阻。为了获得用于电阻器R73的100欧姆的期望电阻，电阻器600C的五个实例被电耦合，使得电阻器600C的五个实例的十个电阻器结构全部被并联电耦合，从而导致类似于图7B的布置。
图7D是示例电路700D的示意性电路图。在示例中，电路700D的电阻器由电阻器600D构造。
电路700D是低压差分信号(LVDS)电路，其包括具有晶体管Q1-Q4和两个电流源Q5-Q6的驱动器，并通过一对传输线740耦合到LVDS接收器。电阻器对R74、R75耦合在晶体管Q1-Q4的源极/漏极区之间。例如，电阻器R74耦合在节点741、742之间。节点741耦合至晶体管Q1、Q3的源极/漏极区。节点742经由电阻器R75耦合到晶体管Q2、Q4的源极/漏极区。为了根据一些实施例通过一个或多个电阻器来实现电阻器R74，选择了在前侧具有用于互连的两个自由端的电阻器或电阻器单元，其中在前侧上布置源极/漏极区。在电阻器或电阻器单元600A-600D中，电阻器600D满足该考虑并且被选择。在示例配置中，电阻器600D包括两个电阻器结构，每个电阻器结构具有1000欧姆的电阻。为了获得电阻器R74的例如4000欧姆的预期电阻，电阻器600D的两个实例被串联电耦合，使得电阻器600D的两个实例的四个电阻器结构都被串联电耦合。在一些实施例中，用于耦合电阻器600D的多个实例以实现电阻器R74的互连全部在前侧上，并且在一个或多个前侧金属层中。
电路700A和电路700C是使用根据一些实施例的电阻器以获得低电阻的示例，而电路700D是使用根据一些实施例的电阻器以获得高电阻的示例。在一些实施例中，高电阻在2k欧姆至100k欧姆的范围内，而低电阻在该范围以下。通常，具有低电阻的电阻器的电路通常被配置为执行高速操作，而具有高电阻的电阻器的电路通常被配置为以较低的速度执行。在至少一个实施例中，对于具有低电阻和高速操作的电阻器的电路，考虑是否使用具有偶数或奇数个电阻器结构的电阻器单元来实现低电阻器。原因是，例如，如关于图7A-图7C所描述的，通过并联电耦合多个电阻器来获得低电阻。多个电阻器的并联耦合会增加寄生电容，这可能会导致电路以低于预期速度的速度运行。通过选择具有偶数或奇数个电阻器结构的电阻器单元，以提供用于正确侧(即，前侧和/或背侧)上的互连的自由端，如参照图7A-图7C所描述的，可以减少用于并联电耦合电阻器的互连的数量和/或尺寸。结果，在一个或多个实施例中，可以减小寄生电容和/或以预期的高速执行操作。在至少一个实施例中，与具有低电阻电阻器并且以高速运行的电路相比，在具有高电阻电阻器并且以低速运行的电路中，是否使用具有偶数或奇数个电阻器结构的电阻器单元的关注较少。
图8A是根据一些实施例的IC器件800的示意性IC布局图，并且图8B是IC器件800的部分的示意性电路图。
在图8A中，IC器件800的IC布局图包括从单元库取回并放置在IC布局图中的电阻器单元802、804。电阻器单元802、804被放置成沿着公共边缘805彼此邻接。电阻器单元802的示意性电路图在图8B中示出。在本文中给出了电阻器单元802的详细描述。在该示例配置中，电阻器单元802、804是相同的，并且省略了电阻器单元804的详细描述。将具有不同配置的电阻器单元并排放置的其他布置在各种实施例的范围内。
如图8A的IC布局图所示，IC器件800包括在Y方向上延伸的多个栅极区。为了简单起见，在图8A中未示出栅极区。取而代之的是，在图8A中示出了栅极轨道831-836，栅极区沿着栅极轨道831-836延伸。本文中使用附图标记831-836来表示栅极区。在至少一个实施例中，一个或多个栅极区831-836对应于IC器件100的一个或多个栅极区132、134、136、138。
IC器件800还包括沿X方向延伸的多个有源区(未编号)。在至少一个实施例中，IC器件800的一个或多个有源区对应于IC器件100的一个或多个有源区122、124、126。
IC器件800还包括沿Y方向延伸以与下面的有源区电接触的多个MD接触件结构841-849。MD接触件结构841-849和栅极区831-836在X方向上交替布置。在该示例配置中，相邻栅极区之间的节距与相邻MD接触件结构之间的节距相同，如在图8A中以CPP(接触多晶硅节距)所指定的。在至少一个实施例中，一个或多个MD接触件结构841-849对应于IC器件100的一个或多个接触件结构142、144、146。
IC器件800还包括多个通孔结构，以电耦合IC器件800的各个组件。例如，通孔结构VG1、VG2被配置为将栅极区833、834电耦合到至少一个前侧金属层(例如，M0层)中的一个或多个对应的导电图案。在图8A的示例配置中，通孔结构VG1、VG2将栅极区833、834电耦合到具有正电源电压VDD的M0导电图案。在至少一个实施例中，通孔结构VG1、VG2中的一个或多个对应于IC器件100的VG通孔结构152、154、156、158中的一个或多个。
通孔结构VDsd1、VDsd2、VDsd3被配置为将一个或多个下面的有源区中的各种源极/漏极区电耦合到至少一个前侧金属层(例如，M0层)中的一个或多个对应的导电图案。在图8A的示例配置中，通孔结构VDsd1、VDsd2、VDsd3将对应的源极/漏极区电耦合到具有接地电压VSS的一个或多个M0导电图案，如带有标记“VSS”的两个箭头所示。IC器件800包括在通孔结构VDsd1、VDsd2、VDsd3和相应的源极/漏极区之间的MD接触件结构。为了简化，在图8A中省略了MD接触件结构。
通孔结构VD1、VD2被配置为将下面的电阻器结构电耦合到至少一个前侧金属层(例如，M0层)中的一个或多个相应的导电图案，所述下面的电阻器结构由本文所述的一个或多个有源区配置。在至少一个实施例中，通孔结构VD1、VD2中的一个或多个对应于IC器件100的VD通孔结构150。
贯通孔结构VB1-VB4由图8A中的共同标记“VB”示意性地指示，并且被配置为将一个或多个覆盖的有源区电耦合到至少一个背侧金属层(例如，BM0层)中的一个或多个相应的导电图案。BM0层在图8A中由标记“BM0”示意性地指示。在至少一个实施例中，贯通孔结构VB1-VB4中的一个或多个对应于IC器件100的VB贯通孔结构160。
IC器件800的IC布局图还包括切割M0(CM0)区，在CM0区中在M0层中没有布置导电图案。例如，电阻器单元802包括指示为CM0_1、CM0_2和CM0_3的三个CM0区。
在图8B中的示意性电路图中，电阻器单元802包括间隔晶体管mn1-mn6，以及通过BM0层中的导电图案880串联电耦合的电阻器结构R81、R82。晶体管mn1-mn6具有与栅极区831-836相对应的栅极区。在至少一个实施例中，一个或多个间隔晶体管mn1-mn6对应于参照图1A至图6D描述的一个或多个间隔晶体管，电阻器结构R81、R82中的一个或多个对应于关于图1A至图6D描述的一个或多个电阻器结构。导电图案880对应于图1A至图6D所示的导电图案或内部连接，并且导电图案880对应于关于图1A至图6D描述的一个或多个导电图案或内部连接。在图8B中还指示了关于图8A描述的各种通孔结构。
晶体管mn2-mn5布置在电阻器结构R81、R82之间。紧邻电阻器结构R81、R82的晶体管mn2和mn5被配置为具有浮置栅极区832、835。如本文的一些修改中所述，其目的是减少用于高速操作的寄生电容。
不紧邻的电阻器结构R81、R82的晶体管mn3、mn4电耦合以成为去耦电容器。在间隔晶体管是NMOS晶体管的图8B的示例配置中，通过由通孔结构VG1、VG2将对应的栅极区833、834电耦合到VDD并且由通孔结构VDsd1、VDsd2、VDsd3将晶体管mn3、mn4的相应的源极/漏极区耦合到VSS，从而将晶体管mn3、mn4电耦合为去耦电容器。在间隔晶体管是PMOS晶体管的一些实施例中，通过将相应的栅极区833、834电耦合到VSS以及将相应的源极/漏极区电耦合到VDD，将晶体管mn3、mn4电耦合以成为去耦电容器。结果，在至少一个实施例中，电耦合为去耦电容器的晶体管mn3、mn4提供在IC器件800的一种或多种应用或操作模式中有用的去耦电容，这进而使得可以减少指定用于特殊配置的去耦电容器的芯片或晶圆区域。在不需要附加的去耦电容的至少一个实施例中，晶体管mn3、mn4的栅极区833、834接地或保持浮置。
晶体管mn1、mn6未布置在电阻器结构R81、R82之间，并且紧邻电阻器结构R81、R82，通过电耦合相应的栅极区831、836至VSS而电耦合紧邻电阻器结构R81、R82以处于始终关闭状态。在至少一个实施例中，晶体管mn1、mn6的栅极区831、836保持浮置。
在图8A和图8B中的相邻电阻器结构R81、R82之间的四个间隔晶体管的数量为1至4是示例。如图8A所示，该示例配置导致在贯通孔结构VB1、VB2之间或在通孔结构VD1、VD2之间的4CPP的中心到中心的距离将电阻器结构R81、R82电耦合到其他电路元件。在一些实施例中，用于耦合电阻器结构的相邻通孔结构之间的4CPP或以上的距离放松了一个或多个要求，和/或降低了制造过程的复杂性或成本。在至少一个实施例中，由间隔晶体管占据的芯片或晶圆区域用于去耦电容而不影响操作速度。然而，用于耦合电阻器结构的相邻通孔结构之间的较小距离仍在各种实施例的范围内，例如，如关于图9A-图9B所描述的。
图9A是根据一些实施例的IC器件900的示意性IC布局图，并且图9B是IC器件900的部分的示意性电路图。
在图9A中，IC器件900的IC布局图包括从单元库检索并放置在IC布局图中的电阻器单元902、904。电阻器单元902、904被放置成沿着公共边缘905彼此邻接。电阻器单元902的示意性电路图在图9B中示出。在该示例配置中，电阻器单元902、904是相同的。具有不同配置的电阻器单元并排放置的其他布置在各种实施例的范围内。
与在电阻器结构R81、R82之间具有四个间隔晶体管的电阻器单元802相比，图9B中的电阻器单元902在电阻器结构R81、R82之间包括两个间隔晶体管mn2、mn5。如图9A所示，该配置导致在贯通孔结构VB1、VB2之间的2CPP的中心到中心的距离将电阻器结构R81、R82电耦合到其他电路元件。在一些情况下，用于耦合电阻器结构的相邻通孔结构之间的减小的距离使制造过程复杂化，但是其优点在于减小了芯片或晶圆上的电阻器的尺寸。在图9B的示例配置中，晶体管mn1、mn2、mn5、mn6电耦合以处于始终关闭状态。其他配置在各种实施例的范围内。例如，在至少一个实施例中，晶体管mn1、mn2、mn5、mn6中的一个或多个被配置为具有浮置栅极区。
图10是根据一些实施例的方法1000的流程图。在至少一个实施例中，方法1000用于以下一项或多项：生成电阻器单元的布局图；构建包括一个或多个电阻器单元的标准单元库；或使用来自标准单元库的一个或多个电阻器单元生成IC的布局图。
在一些实施例中，作为形成本文所述的一个或多个IC器件的方法的部分，执行方法1000的一个或多个操作。在一些实施例中，方法1000的一个或多个操作被执行为自动布置和布线(APR)方法的部分。在一些实施例中，方法1000的一个或多个操作由APR系统执行，例如，参照图12描述的EDA系统中包括的系统。在一些实施例中，方法1000的一个或多个操作被执行为相对于图13描述的设计室中执行的方法1000的一个或多个操作。在一些实施例中，方法1000的一个或多个操作由诸如相对于图12描述的EDA系统的处理器的处理器执行。在一些实施例中，在此描述的方法1000中的一个或多个操作被省略。
在一些实施例中，用于生成电阻器单元的布局图和/或建立包括一个或多个电阻器单元的标准单元库的过程包括操作1005、1010、1015、1020中的一个或多个。
在操作1005处，将多个栅极区布置在多个有源区上方以配置多个晶体管。例如，栅极区134、136被布置在有源区122、124、126上方以配置晶体管M1，M2，如关于图1A、图1B所描述的。关于图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B描述了进一步的示例。
在操作1010处，将第一金属层布置在多个有源区上方，并且将第二金属层布置在多个有源区下方。例如，如关于图1A、图1B所描述的，M0层170被布置在有源区122、124、126上方，而BM0层180被布置在有源区122、124、126下方。关于图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B描述了进一步的示例。
在操作1015处，至少一个电阻器结构由一个或多个有源区构成，并且具有相对的端以对应地电耦合到第一金属层和第二金属层。例如，如关于图1A-图1B所描述的，电阻器结构R由有源区124构成。电阻器结构R的相对端125、127由有源区124的相对表面128、129限定，并且被配置为电耦合至M0层170和BM0层180。在前侧上，从M0层170中的M0导电图案171到电阻器结构R的电连接包括MD接触件结构144和VD通孔结构150。在背侧上，从BM0层180中的BM0导电图案182到电阻器结构R的电连接包括贯通孔结构160的VB。配置多个电阻器结构和/或确定一个或多个内部连接，例如，关于图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6B-图6D所描述的。
在操作1020处，将具有一个或多个电阻器结构的所生成的布局图作为电阻器单元存储在非暂时性计算机可读介质上的标准单元库中。在一些实施例中，如关于图6A-图6D所描述的，生成各种电阻器单元并存储在标准单元库中。
在一些实施例中，用于使用来自标准单元库的一个或多个电阻器单元生成IC器件的布局图的过程包括操作1025、1030、1035、1040中的一个或多个。
在操作1025处，基于要在IC器件中实现的电阻器的末端是在IC器件的前侧还是背侧，从非暂时性计算机可读介质的单元库中选择一个电阻器单元。例如，如关于图7A-图7B所描述的，因为要实现的电阻器R71的一个端子电耦合到IC器件的背侧的VDD，而另一个端子电耦合到前侧的源极/漏极区，所以电阻器单元(例如600A)具有从库中选择的奇数个电阻器结构。关于图7C-图7D描述了进一步的示例。
在操作1030处，基于要实现的电阻器的电阻，确定所选电阻器单元的实例数和/或所选电阻器单元的实例之间的连接。例如，如关于图7A-图7B所描述的，由于要实现的电阻器R71具有50欧姆的电阻，而所选电阻器单元600A中的每个电阻器结构具有500欧姆的电阻，因此确定将十个电阻器单元600A并联电耦合以获得预期电阻50欧姆。关于图7C-图7D描述了进一步的示例。
在操作1035处，例如，如关于图7B所描述的，基于所确定的实例数量和/或所选电阻器单元的连接来执行放置和布线操作。关于图7C-图7D描述了进一步的示例。
在操作1040处，将所生成的IC布局图存储在非暂时性计算机可读介质上。
在操作1045处，基于生成的IC布局图，例如，参照图13所描述的，制造半导体掩模或IC的层中的组件中的至少一个。在至少一个实施例中，省略了操作1045。
在至少一个实施例中，方法1000的所有操作是自动执行的，而无需用户输入或干预。
在一些实施例中，所描述的一个或多个单元、IC器件和方法适用于各种类型的晶体管或器件技术，包括但不限于平面晶体管技术、FINFET技术、纳米片FET技术、纳米线FET技术等。
图11是根据一些实施例的制造IC器件的方法1100的流程图。在至少一个实施例中，基于由方法1000生成的IC布局图，根据制造方法1100来制造IC器件。
在操作1105处，在衬底的第一侧上方形成有源区。例如，如关于图1A所描述的，有源区124形成在衬底110的第一侧111上方。有源区124被配置为如本文所描述的电阻器结构R。
在一些实施例中，衬底是半导体材料(例如，硅、掺杂的硅、GaAs或另一种半导体材料)。在一些实施例中，衬底是P掺杂衬底。在一些实施例中，衬底是N掺杂衬底。在一些实施例中，除了半导体材料之外，在其上制造IC的衬底是刚性晶体材料(例如，金刚石、蓝宝石、氧化铝(Al2O3)等)。在一些实施例中，将N型和P型掺杂剂添加到衬底中以分别形成N阱和P阱。在一些实施例中，通过例如离子注入工具将掺杂剂添加到衬底。在一些实施例中，通过使用干蚀刻或等离子体蚀刻工艺蚀刻衬底中的沟槽，然后用电介质材料(例如，氧化硅)填充沟槽或旋涂在玻璃上，在相邻的P阱和N阱之间形成隔离结构。包括配置为电阻器结构R的有源区124的有源区例如通过离子注入形成在P阱和N阱上方。
在一些实施例中，在有源区上方形成栅极区，以形成电路元件或晶体管。在一些实施例中，在有源区上方沉积栅极氧化物，然后在栅极氧化物上方沉积导电栅电极以形成栅极区。栅极氧化物的示例材料包括HfO2、ZrO2等。栅电极的示例材料包括多晶硅、金属等。
在一些实施例中，形成到有源区和栅极区的接触件。例如，在形成栅极区之后，在衬底上方沉积层间电介质(ILD)层。然后在对应于有源区和栅极区的部分中蚀刻ILD层，蚀刻的部分被填充诸如金属的导电材料，以形成一个或多个MD接触件结构和/或通孔结构，包括提供与配置为电阻器结构R的有源区124的电耦合的接触件结构144以及通孔结构150。
在操作1110处，在有源区上方的第一金属层中，形成第一导电图案以电耦合至配置为电阻器结构的有源区。例如，如关于图1A、图1B所描述的，有源区124上方的M0层170中的导电图案171形成为电耦合到有源区124。
在一些实施例中，执行前侧金属化工艺。例如，M0层被沉积在MD接触件结构和/或通孔结构上，并且被图案化以限定到在先前操作中形成的各种电路元件或晶体管的各种互连。导电图案171与其他互连一起形成在M0层中，以通过先前形成的接触件结构144和通孔结构150耦合到配置为电阻器结构R的有源区124。多次重复进行前侧金属化处理，以形成由多个前侧通孔层连接的各种前侧金属层，以定义正在制造的IC内的各种连接和/或与IC器件外部的其他器件的外部连接。在至少一个实施例中，导电图案171形成在除M0层之外的前侧金属层中。
在操作1115处，形成贯通孔结构以从第二侧面延伸穿过衬底，直至与配置为电阻器结构的有源区电接触的第一侧面。例如，如关于图1A所描述的，形成贯通孔结构160以从第二侧112穿过衬底110延伸到与配置为电阻器结构R的有源区124电接触的第一侧面111。
在一些实施例中，在前侧上描述的金属化工艺之后，将衬底上下颠倒并经由粘合剂接合到载体，以暴露衬底的背侧。例如通过蚀刻或机械研磨工艺去除衬底背侧上的厚度部分。形成背侧通孔结构以在各个位置延伸穿过接地衬底，以形成例如与稍后要形成的电源轨的电源连接。在该操作中，与其他背侧通孔结构一起形成了贯通孔结构160。
在操作1120处，在衬底的第二侧下方的第二金属层中，形成第二导电图案以电耦合至通孔结构。例如，如关于图1A-图1B所描述的，在衬底110的第二侧112下方的BM0层180中，形成导电图案182以电耦合至贯通孔结构160。
在一些实施例中，在形成背侧通孔结构之后，执行背侧金属化工艺。例如，将BM0层沉积在贯通孔结构160和其他背侧通孔结构上，并且对其进行图案化以限定到背侧通孔结构的各种背侧互连。示例性背侧互连包括一个或多个电源电压的电源轨。导电图案182与其他背侧互连一起形成在BM0层中，以耦合到贯通孔结构160。在至少一个实施例中，所描述的背侧金属化工艺被重复多次以形成连接的各种背侧金属层。通过多个背侧通孔层来定义例如IC器件到外部电路或电源的连接。在至少一个实施例中，BM0导电图案182形成在除了BM0层之外的背侧金属层中。背侧金属化过程完成后，将载体从衬底上去除，随后进行后续处理，例如切割和/或封装。
所描述的方法包括示例操作，但是不一定要求以所示顺序执行它们。根据本公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且在回顾本公开后对于本领域普通技术人员将是显而易见的。
在一些实施例中，以上讨论的至少一种方法全部或部分地由至少一种EDA系统执行。在一些实施例中，EDA系统可用作下面讨论的IC制造系统的设计室的部分。
图12是根据一些实施例的电子设计自动化(EDA)系统1200的框图。
在一些实施例中，EDA系统1200包括APR系统。根据一些实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的电线布线布置，例如，可使用EDA系统1200来实施。
在一些实施例中，EDA系统1200是通用计算器件，包括硬件处理器1202和非暂时性计算机可读存储介质1204。除其他之外，存储介质1204被编码(即存储)计算机程序代码1206(即一组可执行指令)。由硬件处理器1202执行的指令1206代表(至少部分地)EDA工具，该工具实现了根据一个或多个实施例的本文描述的方法的部分或全部(下文中，所述过程和/或方法)。
处理器1202通过总线1208电耦合到计算机可读存储介质1204。处理器1202也通过总线1208电耦合到I/O接口1210。网络接口1212也通过总线1208电耦合到处理器1202。网络接口1212连接到网络1214，以便处理器1202和计算机可读存储介质1204能够通过网络1214连接到外部元件。处理器1202被配置为执行编码在计算机可读存储介质1204中的计算机程序代码1206以便使系统1200可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1204是电的、磁的、光的、电磁的、红外的和/或半导体系统(或器件或器件)。例如，计算机可读存储介质1204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1204包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1204存储计算机程序代码1206，该计算机程序代码1206被配置为使系统1200(其中这种执行(至少部分地)代表EDA工具)可用于执行所提到的过程的部分或全部和/或方法。在一个或多个实施例中，存储介质1204还存储有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1204存储标准单元的库1207，该标准单元包括这里公开的这种标准单元。
EDA系统1200包括I/O接口1210。I/O接口1210耦合到外部电路。在一个或多个实施例中，I/O接口1210包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达给处理器1202。
EDA系统1200还包括耦合到处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通信，一个或多个其他计算机系统连接到该网络1214。网络接口1212包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统1200中实现部分或全部所述过程和/或方法。
系统1200被配置为通过I/O接口1210接收信息。通过I/O接口1210接收的信息包括指令、数据、设计规则、标准单元的库和/或其他用于处理的参数中的一个或多个。信息通过处理器1202通过总线1208传输到处理器1202。EDA系统1200配置为通过I/O接口1210接收与UI相关的信息。该信息作为用户界面(UI)存储在计算机可读介质1204中。
在一些实施例中，所述过程和/或方法的部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，所述过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用。在一些实施例中，所述过程和/或方法的部分或全部被实现为EDA系统1200所使用的软件应用。在一些实施例中，使用诸如可来自
Figure BDA0003069645910000271
CADENCE DESIGN SYSTEMS，Inc.的工具或其他合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，这些过程被实现为存储在非暂时性计算机可读存储介质中的程序的功能。非暂时性计算机可读存储介质的示例包括但不限于外部/可移动和/或内部/内置存储或存储单元，例如，诸如DVD、诸如硬盘的磁盘，诸如ROM、RAM、存储卡的半导体存储器等。
图13是根据一些实施例的集成电路(IC)制造系统1300以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1300制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件。
参照图13，IC制造系统1300包括在与制造IC器件1360有关的设计、开发和制造周期和/或服务中彼此相互作用的实体，诸如设计室1320、掩模室1330和IC制造厂/制造者(“fab”)1350。系统1300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如企业内部网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在一些实施例中，设计室1320、掩模室1330和IC fab 1350中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室1320、掩模室1330和IC fab 1350中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1320生成IC设计布局图1322。IC设计布局图1322包括为IC器件1360设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，其组成要制造的IC器件1360的各种部件。各个层组合形成各种IC功能。例如，IC设计布局图1322的部分包括各种IC特征，例如要在衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中形成的有源区、栅电极、源极和漏极，层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口。设计室1320实施适当的设计过程以形成IC设计布局图1322。设计过程包括逻辑设计、物理设计或布局布线操作中的一项或多项。IC设计布局图1322呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1322可以以GDSII文件格式或DFII文件格式表达。
掩模室1330包括数据准备1332和掩模制造1344。掩模室1330使用IC设计布局图1322来制造一个或多个掩模1345，以根据IC设计布局图1322来制造IC器件1360的各个层。掩模室1330执行掩模数据准备1332，其中IC设计布局图1322被翻译成代表性数据文件(“RDF”)。掩模数据准备1332提供RDF以进行掩模制造1344。掩模制造1344包括掩模写入器。掩模写入器将RDF转换为衬底(例如掩模(掩模版)1345或半导体晶圆1353)上的图像。设计布局图1322由掩模数据准备1332操纵，以符合掩模写入器和/的特定特征或IC fab 1350的要求。在图13中，掩模数据准备1332和掩模制造1344被示为单独的元件。在一些实施例中，掩模数据准备1332和掩模制造1344可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1332包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的那些图像误差。OPC调整IC设计布局图1322。在一些实施例中，掩模数据准备1332包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1332包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1322，掩模创建规则包含对掩模的某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1322以补偿掩模制造1344期间的限制，其可以撤消由OPC执行的修改的部分以满足掩模创建规则。
在一些实施例中，掩模数据准备1332包括光刻工艺检查(LPC)，其模拟将由IC fab1350实施以制造IC器件1360的处理。LPC基于IC设计布局图1322来仿真该处理以创建仿真的LPC模拟中的与用于制造IC的工具和/或制造过程的其他方面相关的参数处理参数(可以包括与IC制造周期的各种过程相关的参数)。LPC考虑了各种因素，例如航拍图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1322。
应当理解，为了清楚起见，掩模数据准备1332的上述描述已被简化。在一些实施例中，数据准备1332包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1322。另外，可以以各种不同的顺序执行在数据准备1332期间应用于IC设计布局图1322的处理。
在掩模数据准备1332之后以及在掩模制造1344期间，基于修改的IC设计布局图1322来制造掩模1345或一组掩模1345。在一些实施例中，掩模制造1344包括基于IC设计布局图1322进行一次或多次光刻曝光。在一些实施例中，基于修改的IC设计布局图1322，电子束(e-beam)或多个电子束的机构用于在掩模(光掩模或掩模版)1345上形成图案。掩模1345可以以各种技术形成。在一些实施例中，使用二进制技术形成掩模1345。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模1345的二元掩模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1345。在掩模1345的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1344生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这样的掩模，以在半导体晶圆1353中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆1353中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
IC fab 1350是IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1350是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二个制造工厂可以为互连和封装提供IC产品的后端制造(后端(BEOL)制造)，第三制造工厂可能会为铸造业务提供其他服务。
IC晶圆厂1350包括制造工具1352，制造工具1352被配置为在半导体晶圆1353上执行各种制造操作，从而根据掩模(例如，掩模1345)来制造IC器件1360。在各种实施例中，制造工具1352包括一个晶圆步进器、离子注入机、光致抗蚀剂涂布机、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行一项或多项的制造器件中的一项或多项或更合适的制造工艺，如本文所述。
IC晶圆厂1350使用由掩模室1330制造的掩模1345来制造IC器件1360。因此，IC晶圆厂1350至少间接地使用IC设计布局图1322来制造IC器件1360。在一些实施例中，半导体晶圆1353由IC fab 1350使用掩模1345形成IC器件1360。在一些实施例中，IC制造包括至少间接基于IC设计布局图1322进行一次或多次光刻曝光。半导体晶圆1353包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆1353进一步包含各种掺杂区、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图13的系统1300)以及与之相关联的IC制造流程的细节例如在2016年2月9日授权的美国专利号9,256,709，2015年10月1日发布的授权前公开号第20150278429号，2014年2月6日发布的美国授权前公告号第20140040838号，以及2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容通过引用结合于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
在一些实施例中，集成电路(IC)器件包括：衬底，具有相对的第一侧和第二侧；第一有源区，位于衬底的第一侧上方；第一导电图案，位于第一有源区上方并且电耦合到第一有源区；第一贯通孔结构，从第二侧穿过衬底延伸到第一侧与第一有源区电接触；以及第二导电图案，位于衬底的第二侧下方并且电耦合到第一贯通孔结构。
在上述集成电路器件中，第一有源区被配置为电阻器结构。
在上述集成电路器件中，第二导电图案包括电源电压轨。
在上述集成电路器件中，第一导电图案在金属零层中，并且第二导电图案在背侧金属零层中。
在上述集成电路器件中，还包括：接触件结构，位于第一有源区上方并且与第一有源区电接触，接触件结构电耦合至第一导电图案，其中，接触件结构和第一贯通孔结构与第一有源区的相应相对表面直接接触。
在上述集成电路器件中，还包括：接触件结构，位于第一有源区上方并且与第一有源区电接触；以及通孔结构，在第一导电图案和接触件结构之间延伸并且将第一导电图案电耦合到接触件结构，其中，在沿衬底的厚度方向从第一侧到第二侧的平面图中，第一导电图案、通孔结构、接触件结构、第一有源区、第一通孔结构和第二导电图案彼此重叠。
在上述集成电路器件中，还包括：多个有源区，位于衬底的第一侧上，多个有源区包括第一有源区；以及多个栅极区，位于多个有源区上方，其中，多个栅极区和多个有源区一起被配置为多个晶体管，多个晶体管包括在第一有源区的相对侧上的第一相邻晶体管的对。第一个相邻晶体管电耦合以始终处于关闭状态，或使相应的栅极区浮置。
在上述集成电路器件中，还包括：第二贯通孔结构，从第二侧穿过衬底延伸到第一侧与多个有源区中的第二有源区电接触；其中第一有源区和第二有源区通过第一导电图案或第二导电图案中的至少一个彼此电耦合，多个晶体管还包括在第二有源区的相对侧上的第二相邻晶体管的对。第一相邻晶体管和第二相邻晶体管电耦合以始终处于关闭状态，或使相应的栅极区浮置。
在上述集成电路器件中，多个晶体管还包括在第一相邻晶体管的对与第二相邻晶体管的对之间的至少一个第三晶体管，以及第一相邻晶体管、第二相邻晶体管和至少一个第三晶体管电耦合以始终处于关闭状态，或使相应的栅极区浮置。
在上述集成电路器件中，还包括：多个有源区域，位于衬底的第一侧上方，多个有源区域包括第一有源区域和第二有源区域；以及多个栅极区，位于多个有源区上方；和第二贯通孔结构，从第二侧穿过衬底延伸到第一侧与第二有源区电接触，其中第一有源区域和第二有源区域通过第一导电图案或第二导电图案中的至少一个彼此电耦合，多个栅极区和多个有源区一起被配置为多个晶体管，多个晶体管包括：相邻第一晶体管的对和相邻第二晶体管的对，位于第一有源区的相对侧上，第二晶体管位于第一有源区和第二有源区之间，相邻第三晶体管的对和相邻第四晶体管的对，位于第二有源区的相对侧上，第三晶体管位于第一有源区和第二有源区之间，以及至少一个第五晶体管，位于第二晶体管和第三晶体管之间，第一晶体管和第四晶体管电耦合以始终处于关闭状态；第二晶体管和第三晶体管使相应的栅极区浮置，并且至少一个第五晶体管电耦合到电容器中。
在一些实施例中，集成电路(IC)器件包括：多个有源区；多个栅极区，位于多个有源区上方，多个栅极区和多个有源区一起被配置为多个晶体管；第一金属层，位于多个有源区上方；第二金属层，位于多个有源区下方；以及至少一个电阻器结构。其中，每个电阻器结构包括多个有源区中的一个有源区，并且具有对应地电耦合到第一金属层和第二金属层的相对的端。
在上述集成电路器件中，多个晶体管包括位于至少一个电阻器结构的有源区的相对侧上的相邻晶体管的对，相邻晶体管具有位于至少一个电阻器结构的有源区中的源极/漏极区，以及相邻晶体管电耦合以始终处于关闭状态，或使相应的栅极区浮置。
在上述集成电路器件中，至少一个电阻器结构包括多个电阻器结构，多个电阻器结构中的相邻电阻器结构由多个晶体管中的至少两个晶体管间隔开，并且至少两个晶体管电耦合以始终处于关闭状态，或使相应的栅极区浮置。
在上述集成电路器件中，至少一个电阻器结构包括多个电阻器结构，多个电阻器结构通过第一金属层中的第一导电图案和第二金属层中的第二导电图案并联电耦合以配置电阻器。
在上述集成电路器件中，第二金属层中的第二导电图案包括电源电压轨。
在上述集成电路器件中，至少一个电阻器结构包括多个电阻器结构，多个电阻器结构被配置为多个电阻器彼此电耦合，以及多个电阻器结构中的奇数电阻器结构通过第一金属层中的至少一个第一导电图案和第二金属层中的至少一个第二导电图案串联电耦合，以配置多个电阻器中的每个电阻器。
在上述集成电路器件中，多个电阻器结构被配置为多个电阻器彼此电耦合，以及多个电阻器结构中的偶数电阻器结构通过第一金属层中的第一导电图案或第二金属层中的第二导电图案彼此电耦合，以配置多个电阻器中的每个电阻器。
在一些实施例中，一种方法包括：在衬底的第一侧上形成有源区，衬底具有与第一侧相反的第二侧；在有源区上方的第一金属层中形成电耦合至有源区的第一导电图案；形成从第二侧穿过衬底延伸到第一侧与有源区电接触的通孔结构；以及在衬底的第二侧下方的第二金属层中形成电耦合至贯通孔结构的第二导电图案。
在上述方法中，第一金属层是金属零层，并且第二金属层是背侧金属零层。
在上述方法中，还包括：形成位于有源区上方并与有源区电接触有接触件结构；以及在接触件结构上方形成通孔结构，并且将第一导电图案电耦合到接触件结构，其中接触件结构和第一贯通孔结构与有源区的相应相对侧直接接触。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
衬底，具有相对的第一侧和第二侧；
第一有源区，位于所述衬底的所述第一侧上方；
第一导电图案，位于所述第一有源区上方并且电耦合到所述第一有源区；
第一贯通孔结构，从所述第二侧穿过所述衬底延伸到所述第一侧与所述第一有源区电接触；以及
第二导电图案，位于所述衬底的所述第二侧下方并且电耦合到所述第一贯通孔结构。
2.根据权利要求1所述的集成电路器件，其中，
所述第一有源区被配置为电阻器结构。
3.根据权利要求1所述的集成电路器件，其中，
所述第二导电图案包括电源电压轨。
4.根据权利要求1所述的集成电路器件，其中，
所述第一导电图案在金属零层中，并且
所述第二导电图案在背侧金属零层中。
5.根据权利要求1所述的集成电路器件，还包括：
接触件结构，位于所述第一有源区上方并且与所述第一有源区电接触，所述接触件结构电耦合至所述第一导电图案，
其中，所述接触件结构和所述第一贯通孔结构与所述第一有源区的相应相对表面直接接触。
6.根据权利要求1所述的集成电路器件，还包括：
接触件结构，位于所述第一有源区上方并且与所述第一有源区电接触；以及
通孔结构，在所述第一导电图案和所述接触件结构之间延伸并且将所述第一导电图案电耦合到所述接触件结构，
其中，在沿所述衬底的厚度方向从所述第一侧到所述第二侧的平面图中，
所述第一导电图案、所述通孔结构、所述接触件结构、所述第一有源区、所述第一贯通孔结构和所述第二导电图案彼此重叠。
7.根据权利要求1所述的集成电路器件，还包括：
多个有源区，位于所述衬底的所述第一侧上，所述多个有源区包括第一有源区；以及
多个栅极区，位于所述多个有源区上方，
其中
所述多个栅极区和所述多个有源区一起被配置为多个晶体管，
所述多个晶体管包括在所述第一有源区的相对侧上的第一相邻晶体管的对，以及
所述第一相邻晶体管
电耦合以始终处于关闭状态，或
使相应的所述栅极区浮置。
8.根据权利要求7所述的集成电路器件，还包括：
第二贯通孔结构，从所述第二侧穿过所述衬底延伸到所述第一侧与所述多个有源区中的第二有源区电接触；
其中
所述第一有源区和所述第二有源区通过所述第一导电图案或所述第二导电图案中的至少一个彼此电耦合，
所述多个晶体管还包括在所述第二有源区的相对侧上的第二相邻晶体管的对，以及
所述第一相邻晶体管和所述第二相邻晶体管
电耦合以始终处于关闭状态，或
使相应的所述栅极区浮置。
9.一种集成电路器件，包括：
多个有源区；
多个栅极区，位于所述多个有源区上方，所述多个栅极区和所述多个有源区一起被配置为多个晶体管；
第一金属层，位于所述多个有源区上方；
第二金属层，位于所述多个有源区下方；以及
至少一个电阻器结构，
其中，每个电阻器结构包括所述多个有源区中的有源区，并且具有对应地电耦合到所述第一金属层和所述第二金属层的相对的端。
10.一种形成集成电路器件的方法，包括：
在衬底的第一侧上形成有源区，所述衬底具有与所述第一侧相反的第二侧；
在所述有源区上方的第一金属层中形成电耦合至所述有源区的第一导电图案；
形成从所述第二侧穿过所述衬底延伸到所述第一侧与所述有源区电接触的通孔结构；以及
在所述衬底的所述第二侧下方的第二金属层中形成电耦合至所述贯通孔结构的第二导电图案。
CN202110535419.7A 2020-05-15 2021-05-17 集成电路器件和形成方法 Active CN113345888B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063025519P 2020-05-15 2020-05-15
US63/025,519 2020-05-15
US17/143,354 US12021033B2 (en) 2020-05-15 2021-01-07 Integrated circuit device having active region coupled to metal layers on opposite sides of substrate, and method
US17/143,354 2021-01-07

Publications (2)

Publication Number Publication Date
CN113345888A true CN113345888A (zh) 2021-09-03
CN113345888B CN113345888B (zh) 2024-07-12

Family

ID=77469179

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110535419.7A Active CN113345888B (zh) 2020-05-15 2021-05-17 集成电路器件和形成方法

Country Status (3)

Country Link
CN (1) CN113345888B (zh)
DE (1) DE102021100627A1 (zh)
TW (2) TWI793562B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11423204B1 (en) * 2021-04-14 2022-08-23 Taiwan Semiconductor Manufacturing Company Limited System and method for back side signal routing

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448168B1 (en) * 1997-09-30 2002-09-10 Intel Corporation Method for distributing a clock on the silicon backside of an integrated circuit
CN101071814A (zh) * 2006-05-11 2007-11-14 株式会社瑞萨科技 可缩小布局面积的半导体存储器件
US20110001249A1 (en) * 2009-07-06 2011-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying Power to Integrated Circuits Using a Grid Matrix Formed of Through-Silicon Vias
CN103199121A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 去耦电容器及其制造方法
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法
CN106158852A (zh) * 2014-09-12 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其布局和制造方法
CN110770915A (zh) * 2017-07-06 2020-02-07 通用电气公司 半导体电源转换器件的具有正电阻温度系数(ptc)的栅极网络

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448168B1 (en) * 1997-09-30 2002-09-10 Intel Corporation Method for distributing a clock on the silicon backside of an integrated circuit
CN101071814A (zh) * 2006-05-11 2007-11-14 株式会社瑞萨科技 可缩小布局面积的半导体存储器件
US20110001249A1 (en) * 2009-07-06 2011-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying Power to Integrated Circuits Using a Grid Matrix Formed of Through-Silicon Vias
CN103199121A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 去耦电容器及其制造方法
US20130175589A1 (en) * 2012-01-05 2013-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
CN104377196A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 标准单元布局、具有工程更改指令单元的半导体器件及方法
CN106158852A (zh) * 2014-09-12 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其布局和制造方法
CN110770915A (zh) * 2017-07-06 2020-02-07 通用电气公司 半导体电源转换器件的具有正电阻温度系数(ptc)的栅极网络

Also Published As

Publication number Publication date
TW202321973A (zh) 2023-06-01
TW202209160A (zh) 2022-03-01
TWI827450B (zh) 2023-12-21
TWI793562B (zh) 2023-02-21
CN113345888B (zh) 2024-07-12
DE102021100627A1 (de) 2021-11-18

Similar Documents

Publication Publication Date Title
US10784869B2 (en) Integrated circuit and method of manufacturing the same
US11688731B2 (en) Integrated circuit device and method
US20220384274A1 (en) Method and system for manufacturing integrated circuit device
CN113536727B (zh) 存储器器件及制造半导体器件的方法
US20220199608A1 (en) Integrated circuit with backside power rail and backside interconnect
US20230261003A1 (en) Integrated circuit device and method
KR102459561B1 (ko) 집적 회로 디바이스 및 방법
US11948886B2 (en) Semiconductor device and methods of manufacturing same
CN113345888B (zh) 集成电路器件和形成方法
CN115130421A (zh) 集成电路器件
CN113809077B (zh) 半导体器件及其形成方法
US20230067734A1 (en) Integrated circuit device, method and system
CN113658947B (zh) 解耦电容系统及方法
US11651133B2 (en) Integrated circuit and method of forming same
CN113314529A (zh) 集成电路装置
KR20230011208A (ko) 레벨 시프팅 회로 및 방법
CN219610436U (zh) 集成电路结构及集成电路装置
CN219642839U (zh) 集成电路结构
CN113299609B (zh) 半导体器件及其制造方法以及用于生成布局图的系统
US11995388B2 (en) Integrated circuit and method of forming same
CN116913859A (zh) 组合功能ic单元器件、布局和方法
CN116936527A (zh) 集成电路器件及其制造方法
CN115036304A (zh) 集成电路器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant