TW202245156A - 積體電路裝置 - Google Patents

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Abstract

一種積體電路(IC)裝置包括基板及位於基板上方的單元。單元包括至少一個主動區及在至少一個主動區上延伸的至少一個閘極區。單元進一步包括至少一個輸入/輸出(IO)圖案，IO圖案用以將至少一個主動區及至少一個閘極區中的一或多者電耦合至單元外側的外部電路。至少一個IO圖案傾斜地延伸至至少一個主動區及至少一個閘極區兩者。

Description

積體電路裝置與方法
無
積體電路(integrated circuit，「IC」)裝置包括以IC佈局圖(亦稱為「佈局圖」)表示的一或多個半導體裝置。佈局圖為階層式，並且包括根據半導體裝置的設計規範執行較高階功能的模組。模組通常由單元的組合構建，每一單元表示用以執行特定功能的一或多個半導體結構。具有預先設計的佈局圖的單元(有時亦稱為標準單元)存儲在標準單元庫(為簡化起見，以下稱為「庫」或「單元庫」)中，且可由各種工具(諸如電子設計自動化(electronic design automation，EDA)工具)進行存取，以產生、優化及驗證IC設計。
在設計規則的上下文中產生佈局圖。一組設計規則對佈局圖中的相應圖案的置放進行約束，例如地理/空間限制、連接性限制等。通常，一組設計規則包括與相鄰或鄰接單元中的圖案之間的間距及其他相互作用有關的設計規則的子集，其中圖案表示金屬化層中的導體。選路及置放為連接IC裝置中不同半導體裝置的位置。選路及置放在佈局中的目標之一為減少所需的選路量，從而提高半導體裝置消耗的功率及空間。
無
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件、材料、值、步驟、操作、材料、佈置等的特定實例用以簡化本案的一實施例。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、值、操作、材料、佈置等。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本案的一實施例可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
單元具有電耦合以形成單元的內部電路的一或多個主動區及閘極區。在上金屬層(亦稱為「銷存取層」)上，單元包括一或多個輸入/輸出(IO)銷(亦稱為「IO圖案」)，用以將單元內側的內部電路電耦合至單元外側的外部電路。單元具有其中佈置了一或多個IO圖案的邊界。在一些實施例中，單元的邊界的至少一側或邊緣以及至少一個IO圖案相對於閘極區及/或主動區傾斜。因此，在至少一個實施例中，變得更容易自銷存取層上方的另一金屬層存取或電耦合至傾斜的IO圖案。此舉為對其他方法的改進，其中單元邊界為矩形，並且IO圖案平行於主動區或閘極區定向。
第1圖為根據一些實施例的單元100的電路圖。在第1圖中，單元100為反向器。此為實例，並且其他單元亦在各種實施例的範圍內。例如，在各種實施例中，單元100為能夠在IC佈局圖中界定的功能單元、工程變更命令(engineering change order，ECO)單元、物理單元、填充單元或另一類型的單元或單元組合。
功能單元為預先設計以向併入有該功能單元的IC提供特定功能的單元。功能單元的實例包括但不限於邏輯閘單元、記憶體單元等。邏輯閘單元的實例包括但不限於AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert (AOI)、OR-AND-Invert (OAI)、MUX、正反器、BUFF、鎖存器、延遲、時鐘等。記憶體單元的實例包括但不限於靜態隨機存取記憶體(static random access memory，SRAM)、動態RAM (dynamic RAM，DRAM)、電阻RAM (resistive RAM，RRAM)、磁阻RAM (magnetoresistive RAM，MRAM)、唯讀記憶體(read only memory，ROM)單元或另一類型的單元，該單元可以具有表示邏輯值的複數個狀態。
ECO單元為沒有特定功能的預先設計的單元，但可經程式化以提供預期的功能。例如，為了設計IC，自標準單元庫中讀取一或多個功能單元的預先設計佈局，並將該些預先設計佈局置放在初始IC佈局中。IC佈局亦包括尚未連接或選路至功能單元的一或多個ECO單元。當要修正IC佈局時，對一或多個已經置放的ECO單元進行程式化以提供預期的功能，然後選路至功能單元。ECO單元的程式化涉及對IC佈局及/或用於製造IC的罩幕的一層或多層的修改。
物理單元為用以向併入有該物理單元的IC提供除邏輯功能以外的功能的單元。物理單元的實例包括但不限於TAP單元、DCAP單元等。TAP單元在摻雜阱中界定區域，在該區域中，摻雜阱耦合至偏電壓(諸如電源電壓)。TAP單元包括在IC佈局圖中，例如，以提高根據IC佈局圖製造的IC的閂鎖抗擾性。DCAP單元包括電源匯流排或電力軌之間的一或多個去耦電容器，例如，作為電荷儲存器，以在對電源的電流有高需求的情況下提供附加功率。
填充單元的目的為填充IC佈局圖中的空白空間，例如以滿足一或多個設計規則，諸如相鄰特徵之間的最小間距。在一些實施例中，物理單元置放為填充單元。在至少一個實施例中，填充單元為沒有邏輯功能的單元，該單元不連接或選路至IC佈局圖中的其他單元。除填充單元之外的單元在本文中被稱為「非填充單元」。
在第1圖的例示性電路圖中，單元100中的反向器包含串聯耦合在第一電源電壓VDD與第二電源電壓VSS之間的p通道金氧半導體(p-channel metal-oxide semiconductor，PMOS)電晶體PM及n通道金氧半導體(n-channel metal-oxide semiconductor，NMOS)電晶體NM。具體地，電晶體PM包含閘極區GP、源極區SP及汲極區DP。電晶體NM包含閘極區GN、源極區SN及汲極區DN。閘極區GP、GN耦合至輸入節點IN，在本文中亦稱為或在附圖中表示為「I」。汲極區DP、DN耦合至輸出節點OUT，在本文中亦稱為或在附圖中表示為「ZN」。源極區SP耦合至VDD，並且源極區SN耦合至VSS。在至少一個實施例中，VDD為正電源電壓，且VSS為地電壓。反向器用以在輸入節點IN處反向訊號，並在輸出節點OUT處輸出反向訊號。如本文所述，其他類型的電晶體在各種實施例的範圍內。
第2A圖至第2C圖為根據一些實施例的單元200的佈局圖的各個層的示意圖。第2D圖為包括第2A圖至第2C圖中的層的單元200的佈局圖的示意圖。在至少一個實施例中，第2D圖中的單元200的佈局圖作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。單元200為與單元100相對應的反向器。在第2A圖至第2D圖中例示性組態中，單元200為驅動強度為1的反向器，亦稱為「INVD1」。具有不同驅動強度的其他例示性反向器單元在本文中例如參照第6A圖至第6C圖進行了描述。
第2B圖為示出單元200的數層的示意圖。在第2A圖中，單元200包含至少一個主動區、在該至少一個主動區上延伸的至少一個閘極區及第一邊界，在該第一邊界中佈置有至少一個主動區及至少一個閘極區。例如，單元200包含主動區201、202、閘極區110及第一邊界220。
主動區201、202佈置在第一邊界220的內部，並且沿第一軸即X-X'軸延伸。主動區有時被稱為氧化物定義(oxide-definition，OD)區，且在附圖中以標號「OD」示意性地示出。如本文所述，在根據至少一個實施例的包含單元200的IC裝置中，主動區201、202位於基板的第一側或正面上方。主動區201、202包括P型摻雜劑及/或N型摻雜劑以形成一或多個電路元件或裝置。電路元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧半導體場效應電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效應電晶體(P-channel and/or N-channel field effect transistor，PFET/NFET)等、FinFET、具有凸起的源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET等。用以在其中形成一或多個PMOS裝置的主動區在本文中稱為「PMOS主動區」，並且在附圖中用標號「PMOS」示意性表示。用以在其中形成一或多個NMOS裝置的主動區在本文中稱為「NMOS主動區」，並且在附圖中用標號「NMOS」示意性表示。在本文所述的實施例中，PMOS主動區可用NMOS主動區代替，反之亦然。
閘極區210佈置在第一邊界220的內部，並且沿第二軸即垂直於X-X'軸的Y-Y'軸在主動區201、202上延伸。在至少一個實施例中，Y-Y'軸垂直於X-X'軸。閘極區210包括諸如多晶矽的導電材料，並且在附圖中以標號「PO」示意性地示出。用於閘極區的其他導電材料，例如金屬，在各種實施例的範圍內。
在第2A圖中的例示性組態中，主動區201為N阱207內的PMOS主動區，且用以與閘極區210一起形成相對於第1圖所述的反向器的電晶體PM。主動區202為NMOS主動區，該NMOS主動區用以與閘極區210一起形成相對於第1圖所述的反向器的電晶體NM。具體地，主動區201包含位於閘極區210的第一部分的相對側上的源極區203及汲極區205，該第一部分在主動區201上方延伸。源極區203、汲極區205及閘極區210的第一部分對應於參考第1圖所述的源極區SP、汲極區DP及閘極區GP。主動區202包含位於閘極區210的第二部分的相對側上的源極區204及汲極區206，該第二部分在主動區202上方延伸。源極區204、汲極區206及閘極區210的第二部分對應於相對於第1圖所述的源極區SN、汲極區DN及閘極區GN。
源極區203、204用以對應地電耦合至基板的第二側或背面上的VDD及VSS電力軌。例如，通孔231、232佈置成與源極區203、204相對應地重疊，且用以延伸穿過包括單元200的IC裝置的基板。如本文中所述，通孔231、232用以與相應源極區203、204的背面電接觸。通孔有時被稱為背面通孔，並且在附圖中用標號「VB」示意性地示出。通孔231、232用以將相應源極區203、204電耦合至背面金屬(backside-metal，BM)層中的相應導電圖案233、234，該BM層在附圖中以標號「BM」示意性地示出。BM導電圖案233用作基板的背面上的VDD電力軌，並且BM導電圖案234用作基板的背面上的VSS電力軌。通孔及BM導電圖案的例示性材料包括金屬。其他組態在各種實施例的範圍內。
第一邊界220包含連接在一起以形成閉合邊界的邊緣221、222、223、224。在本文所述的置放及選路操作(亦稱為「自動置放及選路(automated placement and routing，APR)」)中，將單元置放在IC佈局圖以在各自的邊界處彼此抵接。例如，單元200在邊緣221、223中的一或多者處沿X-X'軸與一或多個其他單元鄰接。另外或替代地，單元200在邊界222、224中的一或多者處沿Y-Y'軸與一或多個其他單元抵接。第一邊界220有時被稱為「置放及選路邊界」，並且在附圖中用標號「prBoundary」示意性地示出。在第2A圖的例示性組態中，第一邊界220具有矩形形狀，其中邊緣221、223平行於X-X'軸，並且邊緣222、224平行於Y-Y'軸。邊緣221與第2A圖中的N阱207的頂部邊緣重合。其他組態在各種實施例的範圍內。在邊緣221、223之間並沿著Y軸，單元200含有一個PMOS主動區，即201，及一個NMOS主動區，即202，並被認為具有與一個單元高度 h相對應的高度。在一些實施例中，沿著Y軸含有兩個PMOS主動區及兩個NMOS主動區的另一單元被認為具有對應於兩個單元高度或兩倍單元高度，即2 h的高度。
單元200進一步包含沿著第一邊界220的相應邊緣222、224的假性閘極區218、219。在至少一個實施例中，假性閘極區218、219的中心線與第一邊界220的相應邊緣222、224重合。假性閘極區在附圖中用標號「CPODE」示意性地示出。閘極區210為「功能閘極區」的實例，該閘極區210與底層的主動區一起構成電晶體及/或電耦合至一或多個其他電路元件。與功能閘極區不同，假性閘極區或非功能閘極區不用以與底層的主動區一起形成電晶體，及/或由假性閘極區與底層的主動區一起形成的一或多個電晶體未電耦合至其他電路元件。在至少一個實施例中，假性閘極區包括在製造的IC裝置中的介電材料。在一些實施例中，假性閘極區及功能閘極區沿X-X'軸以相同的節距，即中心距離佈置。在第2A圖的例示性組態中，假性閘極區218、219中的每一者具有沿Y-Y'軸彼此分離的斷開部分。其他組態在各種實施例的範圍內。在單元200置放成抵接其他單元的置放及選路操作中，沿著第一邊界220的邊緣222、224的假性閘極區218、219與其他單元的相應假性閘極區合併。
單元200包含沿Y-Y'軸彼此直接相鄰的兩個主動區201、202的所述組態為實例。在各種實施例中的其他單元包括沿Y-Y'軸佈置的其他數量的主動區。當兩個主動區之間沒有其他主動區時，兩個主動區沿Y-Y'軸直接相鄰。在第2A圖的例示性組態中，主動區201、202中的每一者沿X-X'軸具有與第一邊界220的邊緣222、224重合的相對邊緣(未編號)。其他組態在各種實施例的範圍內。單元200包含單個閘極區210。此為實例，並且各種實施例中的其他單元包括一個以上的閘極區。
第2B圖為示出了單元200在主動區201、202及閘極區210上方的其他層的示意圖。與第2A圖相比，為簡單起見，第2B圖中省略了VB通孔231、232及BM導電圖案233、234。
在第2B圖中，單元200進一步包含接觸結構，該些接觸結構在主動區201、202中的相應源極/汲極區上方並與相應源極/汲極區電接觸。接觸結構有時被稱為金屬至裝置結構，並且在附圖中以標號「MD」示意性地示出。MD接觸結構包括形成在相應主動區中的相應源極/汲極區上方的導電材料，以界定自形成在主動區中的一或多個裝置至其他電路的電連接。在第2B圖中的例示性組態中，MD接觸結構235、236位於相應源極區203、204上方並與相應源極區203、204電接觸，並且MD接觸結構237沿Y-Y'軸連續延伸至相應汲極區205、206兩者上方並與相應汲極區205、206電接觸。MD接觸結構237將汲極區205、206電耦合在一起。在一些實施例中，MD接觸結構及閘極區(包括功能閘極區及假性閘極區兩者)沿X-X'軸交替佈置。直接相鄰的MD接觸結構之間的節距，即沿X-X'軸的中心距離，與直接相鄰的閘極區之間的節距相同。兩個閘極區(包括功能閘極區及/或假性閘極區)被認為沿著X-X'軸直接相鄰，該些閘極區之間沒有其他閘極區(包括功能閘極區及/或假性閘極區)。兩個MD導電圖案被認為沿著X-X軸直接相鄰，該些MD導電圖案之間沒有其他MD導電圖案。MD接觸結構的例示性導電材料包括金屬。其他組態在各種實施例的範圍內。
單元200進一步包含通孔，該些通孔位於相應閘極區或MD接觸結構上方並且與相應閘極區或MD接觸結構電接觸。與MD接觸結構上方電接觸的通孔有時稱為通孔至裝置(VD)。與閘極區上方且與閘極區電接觸的通孔有時稱為通孔至閘極(VG)。VD及VG通孔在附圖中用標號「VD/VG」示意性地示出。在第2B圖中的例示性組態中，VG通孔238在閘極區210上方並且與閘極區210電接觸，並且VD通孔239在MD接觸結構237上方並且與MD接觸結構237電接觸。VD及VG通孔的例示性材料包括金屬。其他組態在各種實施例的範圍內。
單元200進一步包含順序地且交替地佈置在VD及VG通孔上方的一或多個金屬層及通孔層。緊接在VD及VG通孔上方並與該些VD及VG通孔電接觸的最下層的金屬層為金屬零(M0)層，緊接在M0層上方的下一金屬層為金屬一(M1)層等。通孔層Vn佈置在Mn層與Mn+1層之間並且將Mn層電耦合至Mn+1層，其中n自零開始的整數。例如，通孔零(V0)層為最下層的通孔層，該通孔層佈置在M0層與M1層之間並且將M0層電耦合至M1層。其他通孔層為V1、V2等。
M0層為在基板的正面上的主動區上方的最下部的金屬層，或者為最接近的金屬層，如本文所述。在一些實施例中，M0層中的所有導電圖案屬於相同的罩幕。在至少一個實施例中，M0層中的導電圖案分離成數個罩幕以滿足一或多個設計及/或製造要求。在M0層處，單元200在主動區201、202上方相應地包含M0導電圖案241、242。在一些實施例中，M0導電圖案241屬於一個罩幕，並且M0導電圖案242屬於另一罩幕。M0導電圖案241重疊並電耦合至VD通孔239，並且M0導電圖案242重疊並電耦合至VG通孔238。因此，M0導電圖案241經由MD接觸結構237及VD通孔239電耦合至汲極區205、206，並且M0導電圖案242經由VG通孔238電耦合至閘極區210。在一或多個實施例中，MD導電圖案235、236不電耦合至M0層或M0層上方的另一金屬層，並且設置成滿足一個或多個設計規則。在第2B圖的例示性組態中，M0導電圖案241、242中的每一者具有沿X-X'軸的相對邊緣(未編號)，該些相對邊緣與相鄰的假性閘極區218、219間隔開。換言之，M0導電圖案241、242完全佈置在第一邊界220內。
在一些實施例中，沿著Y-Y'軸並且在一個單元高度 h內，單元200包括不超過三列的M0導電圖案。在第2B圖的例示性組態中，單元200包括兩列，每一列沿著X-X'軸延伸且含有M0導電圖案241、242中的相應一者。這兩列被認為沿著Y-Y'軸直接相鄰，因為這兩列之間沒有其他列的M0導電圖案。在至少一個實施例中(未圖示)，在含有M0導電圖案241、242的兩列之間沿著Y-Y'軸佈置附加列的M0導電圖案。例如，在主動區201、202之間的區域上方佈置附加列的M0導電圖案。在至少一個實施例中，藉由在一個單元高度 h上佈置不超過三列的M0導電圖案，可以降低IC裝置的面積成本。
第2C圖為示出單元200的其他層的示意圖。與第2B圖相比，為了簡單起見，在第2C圖中省略了M0導電圖案241、242、MD接觸結構235、236、237及VD/VG通孔238、239。
單元200在M0層上方的V0層中進一步包含V0通孔243、244，該些V0通孔243、244位於相應M0導電圖案241、242上方並與相應M0導電圖案241、242電接觸。單元200在V0層上方的M1層中進一步包含M1導電圖案245、246，該些M1導電圖案245、246位於相應V0通孔243、244上方並與相應V0通孔243、244電接觸。因此，M1導電圖案245經由MD接觸結構237、VD通孔239、M0導電圖案241及V0通孔243電耦合至汲極區205、206。M1導電圖案245對應於參考第1圖描述的單元100的輸出端ZN。M1導電圖案246經由VG通孔23、M0導電圖案242及V0通孔244電耦合至閘極區210。M1導電圖案246對應於參考第1圖描述的單元100的輸入端I。M1導電圖案245、246為單元200的IO圖案(或IO銷)，該些IO圖案(或IO銷)用以將單元200電耦合至其他電路。含有IO圖案的M1層為銷存取層的實例。其他金屬層(例如，M2層及/或M3層)作為銷存取層的其他組態在各種實施例的範圍內。在第2C圖中的例示性組態中，單元200為在單個銷存取層中具有兩個IO圖案的簡單單元。在一些實施例中，更複雜的單元具有更高數量的輸入端及/或輸出端，從而導致更高數量的IO圖案。這種複雜單元可能包括不止一個銷存取層，即，具有佈置在不止一個金屬層中的相應的IO圖案。
單元200進一步包含第二邊界250，該第二邊界250中佈置有IO圖案，諸如M1導電圖案245、246。第二邊界250包含連接在一起以形成閉合邊界的邊緣251、252、253、254、255、256。相對的邊緣251、254沿著X-X'軸延伸並且與第一邊界220的相應邊緣221、223重合。其他邊緣252、253、255、256傾斜於X-X'軸及Y-Y'軸延伸。例如，相對的邊緣253、256沿第三軸例如，U-U'軸延伸，該U-U'軸傾斜於X-X'軸及Y-Y'軸。相對的邊緣252、255沿第四軸例如，V-V'軸延伸，該V-V'軸傾斜於X-X'軸及Y-Y'軸。U-U'軸垂直於V-V'軸。在一或多個實施例中，U-U'軸垂直於V-V'軸。在一或多個實施例中，U-U'軸為傾斜的，即不垂直於V-V'軸。
U-U'軸與X-X'軸或Y-Y'軸形成銳角。例如，如第2C圖所示，U-U'軸與Y-Y'軸之間的角257為銳角。銳角可以在定向U、U'中的任一者與定向Y、Y'中的任何一者之間。類似地，U-U'軸與X-X'軸形成銳角，該銳角可以在定向U、U'中的任一者與定向X、X'中的任一者之間。V-V'軸與X-X'軸或Y-Y'軸形成銳角。例如，V-V'軸與Y-Y'軸形成銳角258，該銳角258可以在定向V、V'中的任一者與定向Y、Y'中的任一者之間。在第2C圖的例示性組態中，角257、258為相同的。V-V'軸與X-X'軸形成銳角，該銳角可以在定向V、V'中的任一者與定向X、X'中的任一者之間。所描述的任何銳角，例如，角257或258，大於0度且小於90度。在一些實施例中，銳角在10度與80度之間，或在20度與70度之間，或在30度與60度之間，或在40度與50度之間。在至少一個實施例中，銳角為45度。
IO圖案245、246佈置在第二邊界250內，並且亦傾斜於X-X'軸及Y-Y'軸延伸。在第2C圖的例示性組態中，IO圖案245、246彼此平行，並且亦平行於第二邊界250的邊緣253、256。換言之，IO圖案245、246沿U-U'軸延伸。IO圖案不必平行於第二邊界250的一或多個邊緣的其他組態在各種實施例的範圍內。在第2C圖的例示性組態中，IO圖案245、246在垂直於IO圖案245、246的長度方向的方向上(即，在垂直於U-U'軸的方向上)具有相同的寬度W。
在其中IO圖案佈置在不同的金屬層或銷存取層中的一些實施例中，一個銷存取層中的IO圖案垂直於另一銷存取層中的IO圖案。例如，根據一些實施例，假設除了M1層中的IO圖案245、246之外，單元200亦具有佈置在M2層中的其他IO圖案，M2層中的其他IO圖案沿V-V'軸延伸以橫切M1層中的IO圖案245、246。
在一些實施例中，在銷存取層下方的每一金屬層中的導電圖案，即，單元的含有IO圖案的金屬層，沿X-X'軸或Y-Y'軸延伸。例如，在銷存取層為M3層的實施例中，金屬層M0及M2具有沿X-X'軸延伸的導電圖案，而金屬層M1具有沿Y-Y'軸延伸的導電圖案。在至少一個實施例中，在銷存取層上方的一或多個或所有金屬層中的導電圖案沿著X-X'軸或Y-Y'軸延伸。例如，當銷存取層為M1層時，例如，如第2C圖中所示，在一或多個實施例中，M2層中的導電圖案沿X-X'軸延伸，或在一或多個其他實施例中，沿Y-Y'軸延伸。在一些實施例中，IO圖案245、246中的每一者完全佈置在第二邊界250內。在一些實施例中，單元的銷存取層為單元的最頂層的金屬層。在一或多個實施例中，單元的IO圖案佈置在非連續的金屬層中。所描述的IO圖案及相應的銷存取層的組態為實例。其他組態在各種實施例的範圍內。
如本文所述，單元200包含第一邊界220及第二邊界250。在一些實施例中，第一邊界220中含有基板的正面上的單元200的各種層和及特徵，直至但不包括銷存取層。第二邊界250中含有一或多個銷存取層中的單元200的至少IO圖案。第一邊界220及第二邊界250彼此重疊，並且具有不同的形狀。第一邊界220的第一邊緣及第二邊界250的第二邊緣彼此重疊並且形成銳角。例如，第一邊界220的邊緣222與第二邊界250的邊緣253重疊，並且在第一邊界220的邊緣222與第二邊界250的邊緣253之間形成與角257相對應的銳角。又例如，第一邊界220的邊緣222與第二邊界250的邊緣252重疊，並且在第一邊界220的邊緣222與第二邊界250的邊緣252之間形成與角258相對應的銳角。如第2C圖所示，沿第一邊界220的邊緣222佈置的假性閘極區219自第二邊界250的內部穿過第二邊界250的邊緣252或253延伸至第二邊界250的外部。沿第一邊界220的邊緣224佈置的假性閘極區218自第二邊界250的內部穿過第二邊界250的邊緣255或256延伸至第二邊界250的外部。
第一邊界220及/或第二邊界250的所描述及示出的形狀為實例。其他組態在各種實施例的範圍內。例如，在至少一個實施例中，第一邊界220具有除矩形之外的形狀。對於另外實例，儘管第二邊界250描述為具有凸六邊形的形狀，但在一或多個實施例中，第二邊界250具有凹六邊形的形狀，如本文所述。
在一些實施例中，在如本文所述的置放及選路操作中，當單元200與另一單元抵接置放，以使單元200的第一邊界220抵接另一單元的相應第一邊界時，單元200的第二邊界250亦同時抵接另一單元的相應第二邊界。
在一些實施例中，基板的正面上的各種層及特徵在前端製程(front-end-of-line，FEOL)階段中製造，並且有時稱為FEOL層及特徵。除了FEOL層及特徵之外的其他層及特徵在後端製程(back-end-of-line，BEOL)階段中製造，並且有時稱為BEOL層及特徵。例示性FEOL層及特徵包括但不限於N阱、P阱、主動區、包括功能區及假性閘極區的閘極區、MD接觸結構、VD及VG通孔以及M0導電圖案。FEOL層及特徵佈置在第一邊界(諸如，第一邊界220)內。例示性BEOL層及特徵包括但不限於位於FEOL層及特徵上方的金屬層及通孔層，以及位於基板的背面的金屬層及通孔層。單元的銷存取層為BEOL層的實例，並佈置在第二邊界(諸如，第二邊界250)內。在第2A圖至第2C圖的例示性組態中，第2A圖及第2B圖的示意圖示出了單元200的FEOL層及特徵，並且第2C圖的示意圖示出了單元200的BEOL層及特徵。
第2D圖為根據一些實施例的單元200的佈局圖的示意圖，該單元200包括第2A圖至第2C圖中的層。第2D圖的示意圖為第2A圖至第2C圖的示意圖的組合。為簡單起見，在第2D圖中省略了第一邊界220及VB通孔231。
在具有平行於主動區或閘極區的IO圖案的其他方法中，APR期間的銷存取為設計考慮因素，尤其隨著IC在更大規模下日益小型化時。例如，由於現有的金屬軌道及/或由於一或多個其他相鄰的單元阻塞了存取點，故用於存取單元的銷或IO圖案的一或多個存取點不可用。解決該問題的嘗試包括增加單元中的M0軌道或M0導電圖案的列數。然而，此種嘗試增加了單元高度，進而潛在地導致性能、功率及面積(PPA)中的一或多者劣化。
在一些實施例中，藉由將IO圖案與閘極區成銳角佈置，能夠為IO圖案提供更多的存取點，而不必增加單元中M0軌道的數量。因此，在至少一個實施例中，在維持或甚至實現PPA改進的同時，銷存取挑戰係可解決的。如本文所述，在一些實施例中，在單元高度上不超過三個M0軌道，此舉有助於降低面積成本，並具有其他相關優點。在至少一個實施例中，藉由為至少傾斜的IO圖案提供不同的邊界，有助於具有傾斜IO圖案的單元的置放及選路操作。
第3圖為根據一些實施例的IC裝置300的沿第2A圖至第2D圖中的線III-III截取的示意性剖視圖。在第3圖中，IC裝置300包含對應於參考第2A圖至第2D圖描述的單元200的反向器。第3圖中的組件具有第2A圖至第2D圖中的相應組件，該些組件由第2A圖至第2D圖中的附圖標記表示，該些附圖標記增加了100。例如，第2B圖中的MD接觸結構236對應於第3圖中的MD接觸結構336。
如第3圖所示，IC裝置300包含基板360，在基板360上形成與單元200對應的電路元件及結構。基板360具有沿著基板360的厚度方向，即沿著Z-Z’軸彼此相對的第一側361及第二側362。在至少一個實施例中，第一側361稱為「上側」或「正面」或「裝置側」，而第二側362稱為「下側」或「背面」。在至少一個實施例中，基板包括矽、矽鍺(SiGe)、砷化鎵或其他合適的半導體或介電材料。
將N型及P型摻雜劑添加至基板360的正面361，以在NMOS主動區中相應地形成N阱，且在PMOS主動區中相應地形成P阱。例如，N阱304、306形成在基板360的正面361上方，並且對應於第2A圖及第2B圖中的源極區204及汲極區206。N阱304、306組態與第2A圖中的電晶體NM對應的電晶體3NM的源極/汲極區。在一些實施例中，在相鄰的P阱與N阱之間形成隔離結構。為簡單起見，第3圖中省略了隔離結構。電晶體3NM的閘極包含閘極介電層363、364的堆疊及閘電極310。沿著X-X'軸在閘電極310的相對側上的假性閘電極318、319下方形成類似的閘極介電層363、364的堆疊。在至少一個實施例中，所描述的閘極介電層的堆疊中的每一者由一閘極介電層代替，而非由多個閘極介電層代替。一或多個閘極介電層的例示性材料包括HfO2、ZrO2等。閘電極的例示性材料包括多晶矽、金屬等。在一些實施例中，假性閘電極318、319包括介電材料。
IC裝置300進一步包含用於將電晶體的源極/汲極電耦合至其他電路元件的MD接觸結構。在第3圖中，MD接觸結構包含MD接觸結構336、337，該些MD接觸結構336、337分別位於N阱或源極/汲極區304、306上方並與N阱或源極/汲極區304、306電接觸。此外，VD通孔(第3圖中未示出)及VG通孔相應地位於MD接觸結構及閘電極上方並與MD接觸結構及閘電極電接觸。例如，如第3圖所示，對應於VG通孔238的VG通孔338位於閘電極310上方並且與閘電極310電接觸。
IC裝置300進一步包含互連結構368，該互連結構368在VD及VG通孔上方，並且包含交替佈置在基板360的厚度方向(即，沿Z-Z'軸)上的複數個金屬層M0、Ml、……以及複數個通孔層V0、Vl、……。互連結構368進一步包含各種層間介電(interlayer dielectric，ILD)層(未示出)，金屬層及通孔層嵌入該些ILD層中。互連結構368的金屬層及通孔層用以將IC裝置300的各種元件或電路彼此電耦合以及與外部電路電耦合。為簡單起見，在第3圖中省略了M1層上方的金屬層及通孔層。M0層包含與第2B圖及第2C圖中的M0導電圖案242相對應的M0導電圖案342，該M0導電圖案342位於VG通孔338上方並與VG通孔338電接觸。V0層包含與第2C圖中的V0通孔244相對應的V0通孔344，該V0通孔344位於M0導電圖案342上方並與M0導電圖案342電接觸。M1層包含與第2C圖中的M1導電圖案246相對應的M1導電圖案346，該M1導電圖案346位於V0通孔344上方並與V0通孔344電接觸。M1導電圖案346為與單元200中的反向器的輸入端相對應的IO圖案或IO銷。
IC裝置300進一步包含與第2A圖中的VB通孔232對應的VB通孔332。VB通孔332自基板360的背面362朝著正面361延伸，以與N阱304的背面365電接觸。
IC裝置300進一步包含背面金屬層，諸如在基板360的背面362下方的背面金屬零(backside-metal-zero，BM0)層。在基板360的背面362上，BM0層為在IC裝置300的電晶體的主動區或源極/汲極下方的最上層金屬層，或者為最接近於該些主動區或源極/汲極的金屬層。在第3圖的例示性組態中，BM0層包含導電圖案334，該導電圖案334位於VB通孔332上方且與VB通孔332電接觸。導電圖案334用作VSS電力軌，並且對應於第2A圖中的BM導電圖案234。BM0層的其他導電圖案(未示出)用作VDD或VSS電力軌以將電源或地電壓輸送至IC裝置300的電路。在至少一個實施例中，IC裝置300包含位於BM0層下方的一或多個通孔層、介電層及金屬層(未示出)，以形成IC裝置300的電路元件之間的互連及/或形成與外部電路的電連接。來自BM0層及以下的通孔層及金屬層有時稱為背面通孔層及金屬層。為簡單起見，第3圖中省略了介電層以及低於BM0層的背面通孔及金屬層。在至少一個實施例中，在IC裝置300中可以實現本文所述的一或多個優點。
第4圖為根據一些實施例的單元400的電路圖。在第4圖中，單元400為二輸入NAND閘。此為實例，並且其他單元也在各種實施例的範圍內。
在第4圖中的例示性電路圖中，單元400包含PMOS電晶體TPA1、TPA2及NMOS電晶體TNA1、TNA2。電晶體TPA1、TPA2並聯耦合在VDD與輸出端ZN之間。電晶體TNA1、TNA2串聯耦合在輸出端ZN與VSS之間。電晶體TPA1、TNA1的閘極通常耦合至第一輸入端A1。電晶體TPA2、TNA2的閘極通常耦合至第二輸入端A2。單元400用以對輸入端A1、A2處的輸入訊號執行NAND邏輯運算，且在輸出端ZN處產生輸出訊號。在至少一個實施例中，所描述的NMOS電晶體由NMOS電晶體代替，反之亦然。
第5A圖至第5C圖為根據一些實施例的相應單元500A、500B、500C的佈局圖的示意圖。在至少一個實施例中，一或多個單元500A-500C的佈局圖作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。單元500A-500C為與單元400相對應的二輸入NAND閘。在第5A圖至第5C圖的例示性組態中，單元500A-500C為驅強度為1的二輸入NAND閘，亦稱為「ND2D1」。具有不同驅動強度的其他例示性二輸入NAND閘在各種實施例的範圍內。
在第5A圖中，單元500A包含主動區501、502、功能閘極區510、511及假性閘極區518、519。主動區501、502沿X-X'軸延伸。主動區501在N阱507上方。閘極區510沿Y-Y'軸在主動區501、502上延伸，並與主動區501、502一起組態電晶體TPA1、TNA1，如參考第4圖所述。閘極區511沿Y-Y'軸在主動區501、502上延伸，並與主動區501、502一起組態電晶體TPA2、TNA2，如參考第4圖所述。形成在主動區501中的電晶體TPA1的源極/汲極區及電晶體TPA2的源極/汲極區藉由VB通孔VB51共同電耦合至背面VDD電力軌533。電晶體TNA2的源極/汲極區藉由另一VB通孔(未示出)電耦合至背面VSS電力軌534。
單元500A進一步包含MD接觸結構MD51-MD55、VD通孔VD51、VD52、VG通孔VG51、VG52、M0導電圖案M051-M053、V0通孔V051-V053及M1導電圖案M151-M153。MD接觸結構MD51在相應主動區501、502中的電晶體TPA1、TNA1的相應源極/汲極區上方並與相應源極/汲極區電接觸，並且進一步電耦合至VD通孔VD51，然後電耦合至M0導電圖案M051，然後電耦合至V0通孔V053，然後電耦合至M1導電圖案M153。MD接觸結構MD52在電晶體TPA1、TPA2的相應源極/汲極區上方並與相應源極/汲極區電接觸，並且不進一步電耦合至其他電路元件。MD接觸結構MD53在電晶體TNA1、TNA2的相應源極/汲極區上方並與相應源極/汲極區電接觸，並且不進一步電耦合至其他電路元件。MD接觸結構MD54在電晶體TPA2的相應源極/汲極區上方並且與相應源極/汲極區電接觸，並且進一步電耦合至VD通孔VD52，然後電耦合至M0導電圖案M051，然後電耦合至V0通孔V053，然後電耦合至M1導電圖案M153。MD接觸結構MD55在電晶體TNA2的相應源極/汲極區上方並與相應源極/汲極區電接觸，並且不進一步電耦合至其他電路元件。閘極區510為電晶體TPA1、TNA1的公共閘極區，並且電耦合至VG通孔VG51，然後電耦合至M0導電圖案M052，然後電耦合至V0通孔V051，然後電耦合至M1導電圖案M151。閘極區511為電晶體TPA2、TNA2的公共閘極區，並且電耦合至VG通孔VG52，然後電耦合至M0導電圖案M053，然後電耦合至V0通孔V052，然後電耦合至M1導電圖案M152。
M1導電圖案M151、M152、M153為單元500A的IO圖案，並且對應於參考第4圖描述的輸入端A1、A2及輸出端ZN。因此，M1層為單元500A的銷存取層。IO圖案M151、M152、M153沿U-U'軸延伸，並且與閘極區510、511以及假性閘極區518、519形成銳角。IO圖案M151、M152、M153佈置在邊界550中，該邊界550具有連接在一起以形成閉合邊界的邊緣551、552、553、554、555、556。相對的邊緣551、554沿X-X'軸延伸。其他邊緣552、553、555、556傾斜於X-X'軸及Y-Y'軸延伸。例如，相對的邊緣553、556沿U-U'軸延伸，並且相對的邊緣552、555沿V-V'軸延伸。在第5A圖的例示性組態中，IO圖案M151、M152、M153彼此平行，並且亦平行於邊界550的邊緣553、556。IO圖案M151、M152、M153以節距p佈置在垂直於IO圖案M151、M152、M153的長度方向的方向上，即佈置在垂直於U-U'軸的方向上。在第5A圖的例示性組態中，IO圖案M151、M153彼此間隔一個間距p。IO圖案M151、M152以兩個間距即2p彼此間隔開，這意味著可以在IO圖案M151、M152之間置放附加M1導電圖案。邊界550具有凸六邊形的形狀。
除了六邊形的邊界550含有IO圖案且對應於第二邊界250之外，單元500A進一步包含對應於第一邊界220的另一邊界。該另一邊界，亦稱為單元500A的第一邊界，為矩形的並且具有由假性閘極區518、519界定的兩個相對邊緣，以及與邊界550的邊緣551、554重合的另外兩個相對邊緣。為簡單起見，在第5A圖中省略了單元500A的第一矩形邊界。第一邊界中含有基板的正面上的單元500A的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元500A具有沿Y-Y'軸的高度，該高度對應於一個單元高度 h。與單元200類似，在一或多個實施例中，單元500A在一個單元高度 h上包括不超過三列的M0導電圖案。在第5A圖的例示性組態中，單元500A包括兩列M0導電圖案，第一列含有M0導電圖案M051，並且第二列含有M0導電圖案M052、M053。在至少一個實施例中，在與單元500A相對應的IC裝置中可實現本文所述的一或多個優點。
在第5B圖中，參考第一邊界以及在M0層及下方的第一邊界中的層及特徵，單元500B與單元500A相似。單元500B與單元500A的不同之處在於第二邊界及IO圖案中的至少一者的組態。單元500B具有帶有邊緣561-566的第二邊界560。第二邊界560含有IO圖案M151、M152、M154。與具有凸六邊形狀的邊界550不同，第二邊界560具有凹六邊形的形狀。具體地，邊界560的邊緣565、566之間的轉角567處的內角大於180度，而邊界560的其他五個轉角處的內角小於180度。由於邊界560的形狀不同，與輸出端ZN相對應的IO圖案，即，M1導電圖案M154比單元500A中的相應M1導電圖案M153短。此外，耦合至M1導電圖案M154的V0通孔V054的位置與單元500A中的相應V0通孔V053的位置不同。在至少一個實施例中，在與單元500B相對應的IC裝置中可實現本文所述的一或多個優點。
在第5C圖中，參考第一邊界以及在M0層及下方的第一邊界中的層及特徵，單元500C與單元500A、500B相似。單元500C與單元500A、500B的不同之處在於第二邊界及IO圖案中的至少一者的組態。單元500C具有帶有邊緣571-576的第二邊界570。第二邊界560含有IO圖案M151、M154、M155。與形狀為凸六邊形(其中一個內角大於180度)的邊界550不同，第二邊界570的形狀為凹六邊形。與形狀為凹六邊形(其中兩個內角大於180度)的邊界560不同，第二邊界570具有凹六邊形(其中兩個內角大於180度)。具體地，邊界560的邊緣575、576之間的轉角577處的內角大於180度，邊界560的邊緣572、573之間的轉角578處的內角亦大於180度。邊界570的其他四個角處的內角小於180度。由於邊界570的形狀不同，與輸入端A2相對應的IO圖案，即，M1導電圖案M155比單元500A、500B中的相應M1導電圖案M152短。在至少一個實施例中，在與單元500C相對應的IC裝置中可實現本文所述的一或多個優點。
第6A圖至第6C圖為根據一些實施例的相應單元600A、600B、600C的佈局圖的示意圖。在至少一個實施例中，一或多個單元600A-600C的佈局圖作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。單元600A-600C為對應於單元100的反向器。
在第6A圖中，單元600A為驅動強度為4的反向器，亦稱為「INVD4」。
單元600A包含沿X-X'軸延伸的主動區601、602。主動區601在N阱607上。與在主動區201、202上具有一個功能閘極區210的單元200不同，單元600A在主動區601、602上包含四個功能閘極區610-613。由四個功能閘極區610-613及主動區601組態的所有四個PMOS電晶體具有電耦合在一起的相應閘極區、耦合在一起的相應源極區及耦合在一起的相應汲極區。因此，所有四個PMOS電晶體耦合以用作與第1圖中的電晶體PM相對應的一個PMOS電晶體，但驅動強度為4。類似地，由四個功能閘極區610-613及主動區602組態的所有四個NMOS電晶體具有電耦合在一起的相應閘極區、耦合在一起的相應源極區及耦合在一起的相應汲極區。因此，所有四個NMOS電晶體耦合以用作與第1圖中的電晶體NM相對應的一個NMOS電晶體，但驅動強度為4。單元600A的PMOS及NMOS電晶體藉由MD接觸結構、VG通孔、VD通孔、M0導電圖案、V0通孔及M1導電圖案以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合在一起。單元600A的PMOS及NMOS電晶體進一步藉由各種VB通孔以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合至背面VDD及VSS電力軌。
單元600A包含M1導電圖案645，該M1導電圖案645對應於單元200的M1導電圖案245且對應於反向器的輸出端ZN。單元600A進一步包含M1導電圖案646，該M1導電圖案646對應於單元200的M1導電圖案246且對應於反向器的輸入端I。M1導電圖案645、646為單元600A的IO圖案。因此，M1層為單元600A的銷存取層。IO圖案645、646沿U-U'軸延伸並且與閘極區610-613以及假性閘極區618、619形成銳角。IO圖案645、646佈置在邊界650中，該邊界650具有連接在一起以形成閉合邊界的邊緣651、652、653、654、655、656。相對的邊緣651、654沿X-X'軸延伸。其他邊緣652、653、655、656傾斜於X-X'軸及Y-Y'軸延伸。例如，相對的邊緣653、656沿U-U'軸延伸，並且相對的邊緣652、655沿著V-V'軸延伸。在第6A圖的例示性組態中，IO圖案645、646彼此平行，並且亦平行於邊界650的邊緣653、656。邊界650具有凸六邊形的形狀。在一些實施例中，邊界650具有凹六邊形的形狀，如參考第5B圖或第5C圖所描述。
除了六邊形的邊界650含有IO圖案且對應於第二邊界250之外，單元600A進一步包含對應於第一邊界220的另一邊界。該另一邊界，亦稱為單元600A的第一邊界，為矩形的並且具有由假性閘極區618、619界定的兩個相對邊緣，以及與邊界650的邊緣651、654重合的另外兩個相對邊緣。為簡單起見，在第6A圖中省略了單元600A的第一矩形邊界。第一邊界中含有基板的正面上的單元600A的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元600A具有沿著Y-Y'軸的高度，該高度對應於一個單元高度 h。與單元200相似，在一或多個實施例中，單元600A包括在一個單元高度 h上不超過三列的M0導電圖案。在第6A圖的例示性組態中，單元600A包括兩列的M0導電圖案。在至少一個實施例中，在與單元600A相對應的IC裝置中可實現本文所述的一或多個優點。
在第6B圖中，單元600B為驅動強度為4的反向器，即，單元600B為INVD4單元。INVD4單元600A與600B之間的區別在於，單元600B具有兩倍單元高度，即2 h，而單元600A具有單個單元高度 h。
單元600B包含沿X-X'軸延伸的主動區621-624。主動區621在N阱627上方，並且主動區623在N阱628上方。單元600B包含在主動區621-624上方的兩個功能閘極區630、631。由兩個功能閘極區630、631及兩個主動區621、623組態的所有四個PMOS電晶體具有電耦合在一起的相應閘極區、耦合在一起的相應源極區及耦合在一起的相應汲極區。因此，所有四個PMOS電晶體耦合以用作對應於第1圖中的電晶體PM的一個PMOS電晶體，但驅動強度為4。類似地，由兩個功能閘極區630、631及兩個主動區622、624構成的所有四個NMOS電晶體具有電耦合在一起的相應閘極區、耦合在一起的相應源極區及耦合在一起的相應汲極區。因此，所有四個NMOS電晶體耦合以用作對應於第1圖的電晶體NM的一個NMOS電晶體，但驅動強度為4。單元600B的PMOS及NMOS電晶體藉由各種MD接觸結構、VG通孔、VD通孔、M0導電圖案、V0通孔及M1導電圖案以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合在一起。單元600B的PMOS及NMOS電晶體進一步藉由各種VB通孔以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合至背面VDD及VSS電力軌。
單元600B包含M1導電圖案635，該M1導電圖案635對應於單元200的M1導電圖案245，且對應於反向器的輸出端ZN。單元600B進一步包含M1導電圖案636，該M1導電圖案636對應於單元200的M1導電圖案246，且對應於反向器的輸入端I。M1導電圖案635、636為單元600B的IO圖案。因此，M1層為單元600B的銷存取層。IO圖案635、636沿著U-U'軸延伸，並且與閘極區630、631以及假性閘極區638、639形成銳角。IO圖案635、636佈置在邊界660中，該邊界660具有連接在一起以形成閉合邊界的邊緣661-670。邊緣661、666沿著X-X'軸延伸。其他邊緣662-665及667-670傾斜於X-X'軸及Y-Y'軸延伸。例如，邊緣663、665、668、670沿著U-U'軸延伸，而邊緣662、664、667、669沿V-V'軸延伸。在第6B圖中的例示性組態中，IO圖案635、636彼此平行，並且亦平行於邊界660的邊緣663、665、668、670。
邊界660具有兩個六邊形的組合的形狀。例如，第一六邊形由邊緣661、662、663、接線659及邊緣669、670界定。第二六邊形由接線659、邊緣664、665、666、667、668界定。在第6B圖的例示性組態中，第一及第二六邊形為凸六邊形。在一些實施例中，第一及第二六邊形中的至少一者為凹六邊形，如參考第5B圖或第5C圖所描述。此外，第6B圖中的第一及第二六邊形沿Y-Y'軸堆疊或組合的佈置為實例。在至少一個實施例中，單元中的第一及第二六邊形沿著X-X'軸堆疊或組合。在至少一個實施例中，在單元中結合了兩個以上六邊形。
除了含有IO圖案且對應於第二邊界250的邊界660之外，單元600B進一步包含對應於第一邊界220的另一邊界。該另一邊界，亦稱為單元600B的第一邊界，為矩形的並且具有由假性閘極區638、639界定的兩個相對邊緣，以及與邊界660的邊緣661、666重合的另外兩個相對邊緣。為簡單起見，在第6B圖中省略了單元600B的第一矩形邊界。第一邊界中含有基板的正面上的單元600B的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元600B包括沿著Y-Y'軸連續佈置的四個主動區621-624，並且具有沿著Y-Y'軸的高度對應於2 h。類似於單元200，在一或多個實施例中，單元600B在每一單元高度 h上包括不超過三列的M0導電圖案。在第6B圖的例示性組態中，單元600B包括四列的M0導電圖案。在一些實施例中，單元600B中的M0導電圖案的最大列數為六。在至少一個實施例中，在與單元600B相對應的IC裝置中可實現本文所述的一或多個優點。
在第6C圖中，單元600C為驅動強度為6的反向器，亦稱為「INVD6」。單元600C亦具有兩倍單元高度，即2 h。
單元600C包含沿X-X'軸延伸的主動區671-674。主動區671在N阱616上方，並且主動區673在N阱617上方。單元600C包含在主動區671-674上方的四個功能閘極區675-678。兩個功能閘極區676、677及主動區671組態兩個PMOS電晶體，並且四個功能閘極區675-678及主動區673組態另外四個PMOS電晶體。所有六個PMOS電晶體具有電耦合在一起的相應閘極區、耦合在一起的相應源極區及耦合在一起的相應汲極區。因此，所有六個PMOS電晶體耦合以用作與第1圖中的電晶體PM相對應的一個PMOS電晶體，但驅動強度為6。類似地，由功能性閘極區675-678及兩個主動區672、674組態的所有六個NMOS電晶體具有電耦合在一起的相應閘極區、電耦合在一起的相應源極區及電耦合在一起的相應汲極區。因此，所有六個NMOS電晶體耦合以用作與第1圖中的電晶體NM相對應的一個NMOS電晶體，但驅動強度為6。單元600C的PMOS及NMOS電晶體藉由各種MD接觸結構、VG通孔、VD通孔、M0導電圖案、V0通孔及M1導電圖案以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合在一起。單元600C的PMOS及NMOS電晶體亦藉由各種VB通孔以類似於參考第2A圖至第2D圖所述的單元200的方式電耦合至背面VDD及VSS電力軌。
單元600C包含M1導電圖案657，該M1導電圖案657對應於單元200的M1導電圖案245且對應於反向器的輸出端ZN。單元600C進一步包含M1導電圖案658，該M1導電圖案658對應於單元200的M1導電圖案246且對應於反向器的輸入端I。M1導電圖案657、658為單元600C的IO圖案。因此，M1層為單元600C的銷存取層。IO圖案657、658沿U-U'軸延伸並且與閘極區675-678以及假性閘極區603-606、608及609形成銳角。IO圖案657、658佈置在邊界680中，該邊界680具有連接在一起以形成閉合六邊形邊界的邊緣681-686。邊緣681、684沿X-X'軸延伸。其他邊緣傾斜於X-X'軸及Y-Y'軸延伸。例如，邊緣683、686沿U-U'軸延伸，並且邊緣682、685沿著V-V'軸延伸。在第6C圖的例示性組態中，IO圖案657、658彼此平行，並且亦平行於邊界680的邊緣683、686。在一些實施例中，邊界680具有凹六邊形的形狀，如參考第5B圖或第5C圖所描述。
除含有IO圖案且對應於第二邊界250的邊界680之外，單元600C進一步包含對應於第一邊界220的另一邊界。另一邊界(亦稱為單元600C的第一邊界690)的形狀為三個矩形的組合。
第6D圖為示出單元600C的邊界680、690的示意圖。單元600C的第一邊界690包括連接在一起以形成閉合邊界的邊緣687-689及691-699。第6D圖中的邊緣687、689、692、694、696、698對應於第6C圖中的假性閘極區603-606、608及609。第6D圖中的邊緣688、693對應於第6C圖中的N阱616的下邊緣。第6D圖中的邊緣691與第6C圖中的邊緣681重合。第6D圖中的邊緣695、699對應於第6C圖中的N阱617的下邊緣。第6D圖中的邊緣697與第6C圖中的邊緣684重合。第一邊界690中含有基片的正面上的單元600C的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元600C包括沿著Y-Y'軸連續佈置的四個主動區671-674，並且具有沿著Y-Y'軸的高度對應於2 h。類似於單元200，在一或多個實施例中，單元600C在每一單元高度 h上包括不超過三列的M0導電圖案。在第6C圖的例示性組態中，單元600C包括四列的M0導電圖案。在一些實施例中，單元600C中的M0導電圖案的最大列數為六。在至少一個實施例中，在與單元600C相對應的IC裝置中可實現本文所述的一或多個優點。
第7圖為根據一些實施例的IC裝置的單元700的示意性電路圖。在第7圖的例示性組態中，單元700包含具有對應於標準單元的二輸入AND閘的AND-OR-Invert (AOI)邏輯，該標準單元有時稱為AOI22D1單元。
單元700包括輸入端A1、A2、B1、B2、輸出端ZN以及電耦合在一起以在操作中執行單元700的預定功能的複數個電晶體PA1、PA2、PB1、PB2、NA1、NA2、NB1、NB2。在第7圖的例示性組態中，單元700包含PMOS電晶體PA1、PA2、PB1、PB2及NMOS電晶體NA1、NA2、NB1、NB2。電晶體PA1、NA1的閘極電耦合至輸入端A1。電晶體PA2、NA2的閘極電耦合至輸入端A2。電晶體PB1、NB1的閘極電耦合至輸入端B1。電晶體PB2、NB2的閘極電耦合至輸入端B2。電晶體PB1、PB2的源極電耦合至VDD。電晶體PB1、PB2的汲極電耦合至節點C。因此，電晶體PB1、PB2並聯電耦合在VDD與節點C之間。電晶體PA1、PA2的源極電耦合至節點C。電晶體PA1、PA2的汲極電耦合至輸出端ZN。因此，電晶體PA1、PA2並聯電耦合在節點C與輸出端ZN之間。並聯耦合的電晶體PB1、PB2及並聯耦合的電晶體PA1、PA2在節點C處串聯電耦合。電晶體NA2、NB2的源極電連接至VSS。電晶體NA2的汲極在節點D處電耦合至電晶體NA1的源極。因此，電晶體NA1、NA2串聯電耦合。電晶體NB2的汲極在節點E處電耦合至電晶體NB1的源極。因此，電晶體NB1、NB2串聯電耦合。電晶體NA1、NB1的汲極電耦合至輸出端ZN。因此，串聯耦合的電晶體NA1、NA2及串聯耦合的電晶體NB1，NB2並聯耦合在輸出端ZN與VSS之間。
第8A圖及第8B圖為根據一些實施例的相應單元800A、800B的佈局圖的示意圖。在至少一個實施例中，單元800A、800B中的一或多者的佈局圖作為標準單元存儲在非暫時性電腦可讀媒體上的標準單元庫中。單元800A、800B為與單元700相對應的AOI22D1單元。在第8A圖及第8B圖的例示性組態中，單元800A、800B的驅動強度為1。具有不同驅動強度的其他單元在各種實施例的範圍內。
在第8A圖中，單元800A包含沿X-X'軸延伸的主動區821-824。主動區822、823彼此直接相鄰並且在N阱827上方。單元800A包含在主動區821-824上方的功能閘極區830、831、832、833。閘極區830、832沿著Y-Y'軸對準並且彼此電隔離。閘極區831、833沿著Y-Y'軸對準並且彼此電隔離。閘極區830、831與主動區821一起組態電晶體NB2、NB1，如參考第7圖所述。功能閘極區830、831與主動區822一起組態電晶體PB2、PB1，如參考第7圖所述。閘極區832、833與主動區823一起組態電晶體PA2、PA1，如參考第7圖所述。功能閘極區832、833與主動區824一起組態電晶體NA2、NA1，如參考第7圖所述。單元800A的PMOS及NMOS電晶體藉由各種MD接觸結構、VG通孔、VD通孔、M0導電圖案、V0通孔及M1導電圖案電耦合在一起，以實現參考第7圖描述的電路。例如，長形MD接觸結構MD81在兩個主動區822、823上延伸，電耦合了電晶體PB2、PB1、PA2、PA1的相應源極/汲極區，且對應於第7圖中的節點C。單元800A的PMOS及NMOS電晶體亦藉由各種VB通孔電耦合至背面VDD及VSS電力軌，以實現參考第7圖描述的電路。
單元800A包含M1導電圖案M181-M185，該些M1導電圖案M181-M185對應於參考第7圖描述的輸入端A1、A2、B1、B2及輸出端ZN。M1導電圖案M181-M185為單元800A的IO圖案。因此，M1層為單元800A的銷存取層。IO圖案M181-M185沿著U-U'軸延伸，並且與閘極區830-833以及假性閘極區838、839形成銳角。IO圖案M181-M185佈置在邊界860中，該邊界860的形狀為類似於參考第6B圖描述的邊界660的兩個六邊形的組合的形狀。
除了含有IO圖案且對應於第二邊界250的邊界860之外，單元800A進一步包含對應於第一邊界220的另一邊界。該另一邊界，亦稱為單元800A的第一邊界，為矩形的並且具有由假性閘極區838、839界定的兩個相對邊緣，以及與邊界860的最上邊緣及最下邊緣861、866重合的另外兩個相對邊緣。為簡單起見，在第8A圖中省略了單元800A的第一矩形邊界。第一邊界中含有基板的正面上的單元800A的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元800A包括沿著Y-Y'軸連續佈置的四個主動區821-824，並且具有沿著Y-Y'軸的高度對應於2 h。類似於單元200，在一或多個實施例中，單元800A在每一單元高度 h上包括不超過三列的M0導電圖案。在第8A圖的例示性組態中，單元800A包括四列的M0導電圖案。在一些實施例中，單元800A中的M0導電圖案的最大列數為六。在至少一個實施例中，在與單元800A相對應的IC裝置中可實現本文所述的一或多個優點。
在第8B圖中，單元800B包括用於AOI22D1單元的不同佈局圖。單元800A與單元800B的不同之處在於沿Y-Y'軸的PMOS及NMOS主動區的佈置。在第8A圖中，主動區按照以下順序排列：PMOS、PMOS、NMOS、NMOS，而在第8B圖中，主動區按照以下順序排列：PMOS、NMOS、PMOS、NMOS。另一不同之處在於用於實現第7圖中的節點C的結構。
單元800B包含沿X-X'軸延伸的主動區871-874。主動區871在N阱876上方，並且主動區873在N阱877上方。單元800B包含在主動區871-874上方的功能閘極區830、831、832、833。閘極區830、832沿著Y-Y'軸對準並且彼此電隔離。閘極區831、833沿著Y-Y'軸對準並且彼此電隔離。閘極區830、831與主動區871一起組態電晶體PB2、PB1，如參照第7圖所述。功能閘極區830、831與主動區872一起組態電晶體NB2、NB1，如參照第7圖所述。閘極區832、833與主動區873一起組態電晶體PA2、PA1，如參照第7圖所述。功能閘極區832、833與主動區874一起組態電晶體NA2、NA1，如參照第7圖所述。單元800B的PMOS及NMOS電晶體藉由各種MD接觸結構、VG通孔、VD通孔、M0導電圖案、V0通孔及M1導電圖案電耦合在一起，以實現參考第7圖描述的電路。單元800B的PMOS及NMOS電晶體進一步藉由各種VB通孔電耦合至背面VDD及VSS電力軌，以實現參考第7圖描述的電路。
為了實現第7圖中的節點C，單元800B包含擴展接觸結構879，而非第8A圖所述的長形MD接觸結構MD81，該擴展接觸結構879電耦合電晶體PB2、PB1、PA2、PA1的相應源極/汲極區。擴展接觸結構879在附圖中以標號「Fly-MD」示意性地示出，並且在本文中稱為「Fly-MD結構」。Fly-MD結構879的相對端藉由相應VD2通孔880、881電耦合至主動區871、873中的相應MD接觸結構。Fly-MD結構879的中間部分在主動區872中的底層MD接觸結構上方延伸，或者在該底層MD接觸結構上方「飛行」，而不電耦合至主動區872中的底層MD接觸結構。在一些實施例中，Fly-MD結構屬於與用於MD接觸結構的罩幕不同的罩幕。參考第9圖描述了Fly-MD結構879的例示性結構。
單元800B包含M1導電圖案M181-M184、M186，該些M1導電圖案M181-M184、M186對應於參考第7圖描述的輸入端A1、A2、B1、B2及輸出端ZN。M1導電圖案M181-M184、M186為單元800B的IO圖案，且佈置在邊界860中，該邊界860的形狀與參考第8A圖所描述的形狀相同。除了含有IO圖案並且對應於第二邊界250的邊界860之外，單元800B進一步包含對應於第一邊界220的另一邊界。該另一邊界，亦稱為單元800B的第一邊界，為矩形的，並且形狀與參考第8A圖描述的形狀相同。為簡單起見，在第8B圖中省略了單元800B的第一矩形邊界。第一邊界含有基板的正面上的單元800B的各種層及特徵，直至但不包括銷存取層(即，M1層)。
單元800B包括沿著Y-Y'軸連續佈置的四個主動區871-874，並且具有沿著Y-Y'軸的高度對應於2 h。類似於單元200，在一或多個實施例中，單元800B在每一單元高度 h上包括不超過三列的M0導電圖案。在第8B圖的例示性組態中，單元800B包括四列的M0導電圖案。在一些實施例中，單元800B中的M0導電圖案的最大列數為六。在至少一個實施例中，在與單元800B相對應的IC裝置中可實現本文所述的一或多個優點。
第9圖為根據一些實施例的IC裝置900的沿第8B圖中的線IX-IX截取的示意性剖面圖。在第9圖中，IC裝置900包含與參照第8B圖描述的單元800B相對應的AOI22D1邏輯。第9圖中具有第8B圖中相應組件的組件由第8B圖的附圖標記表示，增加了100。第9圖中具有第3圖中相應組件的組件由第3圖的附圖標記表示，增加了600。
如第9圖所示，IC裝置900包含基板960，在基板960上形成與單元800B對應的電路元件及結構。IC裝置900在基板960下方包含BM導電圖案934、935、936，該些BM導電圖案934、935、936用以例如向基板960的正面上的電路元件提供電源電壓。例如，BM導電圖案934為VDD電力軌，而BM導電圖案935為VSS電力軌。IC裝置900在基板960上方包含與第8B圖中的N阱876、877相對應的N阱976、977。IC裝置900進一步包含與第8B圖中的主動區871、872、873中的源極/汲極區相對應的P阱971、N阱972、P阱973。MD接觸結構991、992、993在相應源極/汲極區971、972、973上方並與相應源極/汲極區971、972、973電接觸。IC裝置900包含與第8B圖中的Fly-MD結構879相對應的Fly-MD結構979。Fly-MD結構979的相對端藉由相應的VD2通孔980、981電耦合至主動區971、973上的相應MD接觸結構991、993。VD2通孔980、981對應於第8B圖的VD2通孔880、881。Fly-MD結構979的中間部分在主動區972上的MD接觸結構992上方延伸，或者在該MD接觸結構992上方「飛行」，而不電耦合至MD接觸結構992。IC裝置900進一步包含具有各種金屬層及通孔層的互連結構968。互連結構968中的例示性M0導電圖案994、995在第9圖中示出。在至少一個實施例中，在IC裝置900中可實現本文所述的一或多個優點。
第10A圖為根據一些實施例的IC裝置1000A的IC佈局圖的示意性剖面圖，包括構成IC裝置1000A的IC佈局圖的各種單元的佈局圖。
IC裝置1000A包含單元1001-1008。單元1001、1004、1005、1008為與參考第5A圖描述的單元500A相對應的ND2D1單元。單元1002、1007為與參考第6A圖描述的單元600A相對應的INVD4單元。單元1003、1006為與參考第2A圖至第2D圖描述的單元200相對應的INVD1單元。為簡單起見，省略了含有單元的銷存取層下方的層及特徵的第一邊界，並且示出了含有單元的銷存取層中的IO圖案的第二邊界。
單元1001-1008中的一者在沿X-X'軸延伸的公共邊緣處沿著Y-Y'軸與單元1001-1008中的另一者抵接。例如，單元1001在沿X-X'軸延伸的公共邊緣1011處與單元1005抵接。在此抵接中，單元1001、1005的第一矩形邊界在公共邊緣1011處彼此抵接。同時，單元1001、1005的第二六邊形邊界亦在公共邊緣1011處彼此抵接。
單元1001-1008中的一者在單元的相應第二邊界的轉角處沿著X-X'軸與單元1001-1008中的另一者抵接。例如，單元1001、1002的第二六邊形邊界在轉角1012處彼此抵接。單元1001、1002的第一矩形邊界彼此間隔開。例如，單元1001的第一矩形邊界的邊緣1013沿著X-X'軸與單元1002的第一矩形邊界的相鄰邊緣1014隔開空白空間。在至少一個實施例中，該空白空間未填充。在一或多個實施例中，該空白空間由如本文所述的適當的填充單元填充。在至少一個實施例中，在IC裝置1000A中可實現本文所述的一或多個優點。
第10B圖為根據一些實施例的IC裝置1000B的IC佈局圖的示意性剖面圖，該IC佈局圖包括構成IC裝置1000B的IC佈局圖的各種單元的佈局圖。IC裝置1000A與IC裝置1000B的不同之處在於沿Y-Y'軸的PMOS及NMOS主動區的佈置。在第10A圖中，主動區按以下順序排列：PMOS、NMOS、PMOS、NMOS，而在第10B圖中，主動區按以下順序排列：PMOS、PMOS、NMOS、NMOS。
IC裝置1000B包含單元1001-1004，如IC裝置1000A中一樣。IC裝置1000B進一步包含單元1025-1028。單元1025、1028為與參考第5A圖描述的單元500A相對應的ND2D1單元，但PMOS及NMOS主動區切換位置。單元1026為與第2A圖至第2D圖描述的單元200相對應的INVD1，但PMOS及NMOS主動區切換位置。單元1027為與參考第6A圖描述的單元600A相對應的INVD4單元，但PMOS及NMOS主動區切換位置。IC裝置1000B中的單元以與參考第10A圖描述的相同方式抵接置放。在至少一個實施例中，在IC裝置1000B中可實現本文所述的一或多個優點。
第10C圖為根據一些實施例的IC裝置1000C的IC佈局圖的示意性剖面圖，該IC佈局圖包括構成IC裝置1000C的IC佈局圖的各種單元的佈局圖。IC裝置1000C與IC裝置1000A、1000B的不同之處在於，IC裝置1000C中沿X-X'軸的單元抵接發生在公共邊緣而非轉角處。
IC裝置1000C包含單元1041-1044。單元1041、1042為與參考第5A圖描述的單元500A相對應的ND2D1單元。單元1043為與參考第6A圖描述的單元600A相對應的INVD4單元，但PMOS及NMOS主動區切換位置。單元1044為具有兩倍單元高度的INVD4單元，並且對應於參考第6B圖描述的單元600B。為簡單起見，省略了含有單元的銷存取層下方的層及特徵的第一邊界，並且示出了含有單元的銷存取層中的IO圖案的第二邊界。
單元1041-1044中的一者在沿X-X'軸延伸的公共邊緣處沿著Y-Y'軸與單元1041-1044中的另一者抵接。例如，如參考第10A圖所述，單元1041在沿X-X'軸延伸的公共邊緣1051處與單元1042抵接。
單元1041-1044中的一者在第一邊界及第二邊界的一或多個公共邊緣處沿著X-X'軸與單元1041-1044中的另一者抵接。例如，單元1041、1043的第二六邊形邊界在與X-X'軸及Y-Y'軸傾斜的公共邊緣1052處彼此抵接。同時，單元1041、1042的第一矩形邊界在公共邊緣1053處彼此鄰接。在至少一個實施例中，在IC裝置1000C中可實現本文所述的一或多個優點。
第10D圖為根據一些實施例的IC裝置1000D的IC佈局圖的示意性剖面圖，該IC佈局圖包括構成IC裝置1000D的IC佈局圖的各種單元的佈局圖。在IC裝置1000D中，沿X-X'軸的單元抵接為以利用如第10C圖所示的公共邊緣處的單元抵接及如第10A圖及第10B圖所示的轉角處的單元抵接的混合方式執行。
IC裝置1000D包含單元1061-1069。單元1061、1064、1066為與參考第5A圖描述的單元500A相對應的ND2D1單元。單元1062為與參考第6A圖描述的單元600A相對應的INVD4單元，但PMOS及NMOS主動區切換位置。單元1063、1065、1069為與參考第2A圖至第2D圖描述的單元200相對應的INVD1單元。單元1067為與參考第6A圖描述的單元600A相對應的INVD4單元，但PMOS及NMOS主動區切換位置。單元1068為與參考第5A圖描述的單元500A相對應的ND2D1單元，但PMOS及NMOS主動區切換位置。在IC裝置1000D中，沿X-X'軸的單元抵接為以利用公共邊緣處的單元抵接及轉角處的單元抵接的混合方式執行。例如，單元1061、1062在公共邊緣處彼此抵接，如參考第10C圖中的單元1041、1043所述。再例如，單元1063、1064在轉角處彼此抵接，如參考第10A圖中的單元1001、1002所述。在至少一個實施例中，在IC裝置1000D中可實現本文所述的一或多個優點。
第10E圖為根據一些實施例的IC裝置1000E的IC佈局圖的示意性剖面圖，該IC佈局圖包括構成IC裝置1000E的IC佈局圖的各種單元的佈局圖。IC裝置1000E為另一實例，其中沿X-X'軸的單元抵接為以利用如第10C圖所示的公共邊緣處的單元抵接及如第10A圖及第10B圖所示的轉角處的單元抵接的混合方式執行。
IC裝置1000E包含單元1081-1088。單元1081、1083、1084、1086為與參考第5A圖描述的單元500A相對應的ND2D1單元。單元1082為與相對於第6A圖描述的單元600A相對應的INVD4單元，但PMOS及NMOS主動區切換位置。單元1085、1087為與參考第6C圖描述的單元600C相對應的INVD6單元。單元1088為與參考第5A圖描述的單元500A相對應的ND2D1單元，但PMOS及NMOS主動區切換位置。在IC裝置1000E中，沿X-X'軸的單元抵接為以利用如公共邊緣處的單元抵接及轉角處的單元抵接的混合方式執行。例如，單元1081、1082在公共邊緣處彼此抵接，如參考第10C圖的單元1041、1043描述。再例如，單元1083、1084在轉角處彼此抵接，如參考第10A圖中的單元1001、1002所述。在至少一個實施例中，在IC裝置1000E中可實現本文所述的一或多個優點。
第11A圖至第11I圖為根據一些實施例的各種填充單元的佈局圖的示意性剖面圖。如本文中所描述及在第10A圖至第10E圖中所示，IC裝置的佈局圖中的單元抵接產生空白空間，該空白空間由一或多個適當的填充單元填充。
在第11A圖中，填充單元FILL 1包含位於N阱1102上方的PMOS主動區1101的一部分、閘極區1103、1104、MD接觸結構1105、BM導電圖案1106及邊界1107。邊界1107的形狀為三角形，該邊界1107的邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1103、1104為假性閘極區。在至少一個實施例中，填充單元FILL 1包含NMOS主動區，而非PMOS主動區1101。
在第11B圖中，填充單元FILL 2包含位於N阱1112上方的PMOS主動區1111的一部分、閘極區1113、1114、1118、MD接觸結構1115、BM導電圖案1116及邊界1117。邊界1117的形狀為等腰梯形，該邊界1117的側邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1113、1114為假性閘極區。在至少一個實施例中，填充單元FILL 2包含NMOS主動區，而非PMOS主動區1111。在至少一個實施例中，填充單元FILL 2用作去耦電容器單元，例如其中閘極區1118為功能閘極區。
在第11C圖中，填充單元FILL 3包含位於N阱1122上方的PMOS主動區1121的一部分、閘極區1123、1124、1128、1129、MD接觸結構1125、BM導電圖案1126及邊界1127。邊界1127的形狀為等腰梯形，該邊界1127的側邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1123、1124為假性閘極區。在至少一個實施例中，填充單元FILL 3包含NMOS主動區，而非PMOS主動區1121。在至少一個實施例中，填充單元FILL 3用作去耦電容器單元，例如其中閘極區1128、1129為功能閘極區。具有與填充單元FILL 3相似的形狀及四個以上的閘極區的其他填充單元在各種實施例的範圍內。
在第11D圖中，填充單元FILL 4包含NMOS主動區1131的一部分、閘極區1133、1134、MD接觸結構1135、BM導電圖案1136及邊界1137。邊界1137的形狀為三角形，該邊界1137的邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1133、1134為假性閘極區。在至少一個實施例中，填充單元FILL 4包含PMOS主動區，而非NMOS主動區1131。
在第11E圖中，填充單元FILL 5包含NMOS主動區1141的一部分、閘極區1143、1144、1148、MD接觸結構1145、BM導電圖案1146及邊界1147。邊界1147的形狀為等腰梯形，該邊界1147的側邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1143、1144為假性閘極區。在至少一個實施例中，填充單元FILL 5包含PMOS主動區，而非NMOS主動區1141。在至少一個實施例中，填充單元FILL 5用作去耦電容器單元，例如其中閘極區1148為功能閘極區。
在第11F圖中，填充單元FILL 6包含位於NMOS主動區1151的一部分、閘極區1153、1154、1158、1159、MD接觸結構1155、BM導電圖案1156及邊界1157。邊界1157的形狀為等腰梯形，該邊界1157的側邊緣與X-X'軸及Y-Y'軸傾斜。在一或多個實施例中，閘極區1153、1154為假性閘極區。在至少一個實施例中，填充單元FILL 6包含PMOS主動區，而非NMOS主動區1151。在至少一個實施例中，填充單元FILL 6用作去耦電容器單元，例如其中閘極區1158、1159為功能閘極區。具有與填充單元FILL 6相似的形狀及四個以上的閘極區的其他填充單元在各種實施例的範圍內。
填充單元FILL 1至FILL 6中的每一者沿Y-Y'軸具有一個主動區，且被認為具有一半的單元高度( h/2)。在此描述了根據一些實施例的具有一個單元高度( h)的填充單元。
在第11G圖中，藉由將填充單元FILL 1與填充單元FILL 4組合獲得填充單元FILL7。填充單元FILL 7具有一個單元高度( h)及邊界1167，該邊界1167的形狀為菱形。在至少一個實施例中，填充單元FILL 7中的PMOS主動區及NMOS主動區切換位置。
在第11H圖中，藉由將填充單元FILL 2與填充單元FILL 5組合獲得填充單元FILL 8。填充單元FILL 8具有一個單元高度( h)及邊界1177，該邊界1177的形狀為六邊形。在至少一個實施例中，填充單元FILL 8中的PMOS主動區及NMOS主動區切換位置。
在第11I圖中，藉由將填充單元FILL 3與填充單元FILL 6組合而獲得填充單元FILL 9。填充單元FILL 9具有一個單元高度( h)及邊界1187，該邊界1187的形狀為六邊形。在至少一個實施例中，填充單元FILL 9中的PMOS主動區及NMOS主動區切換位置。在至少一個實施例中，填充單元FILL 8或FILL 9用作去耦電容器單元。具有與填充單元FILL 9相似的形狀及四行以上的閘極區的其他填充單元在各種實施例的範圍內。
第12圖為根據一些實施例的IC裝置1200的IC佈局圖的示意性剖面圖，包括構成IC裝置1200的IC佈局圖的各種單元的佈局圖。
IC裝置1200包含IC裝置1000E的單元1081-1088。IC裝置1200進一步包含填充在單元1081-1088之間的空白空間的填充單元1201-1206、1211、1212、1221-1224、1231-1235、1241-1248。填充單元1201-1206、1211、1212、1221-1224、1231-1235、1241-1248中的每一者為參考第11A圖至第11I圖描述的填充單元FILL 1至FILL 9之一。例如，填充單元1201對應於填充單元FILL 3。填充單元1202對應於具有PMOS主動區的填充單元FILL 4。填充單元1203-1206對應於填充單元FILL1。填充單元1211對應於填充單元FILL 7。填充單元1212對應於具有PMOS主動區的填充單元FILL 6。填充單元1221對應於填充單元FILL 6。填充單元1222、1223對應於具有NMOS主動區的填充單元FILL 1。填充單元1224對應於填充單元FILL 4。填充單元1231、1233對應於具有PMOS主動區的填充單元FILL 6。填充單元1232、1235對應於填充單元FILL 1。填充單元1234對應於具有PMOS主動區的填充單元FILL 4。填充單元1241、1243對應於具有NMOS主動區的填充單元FILL 3。填充單元1242、1244、1245對應於填充單元FILL 4。填充單元1246對應於具有NMOS主動區的填充單元FILL 2。填充單元1247對應於填充單元FILL 5。填充單元1248對應於具有PMOS主動區及NMOS主動區的填充單元FILL 9，該PMOS主動區及該NMOS主動區切換位置。填充單元1201-1206、1211、1212、122-1224、1231-1235、1241-1248中的每一者與一或多個單元1081-1088抵接，或者藉由單元抵接在公共邊緣處與另一填充單元抵接，如參考第10C圖所述。在至少一個實施例中，在IC裝置1200中可實現本文所述的一或多個優點。
第13A圖為根據一些實施例的產生佈局圖並使用該佈局圖來製造IC裝置的方法1300A的流程圖。
根據一些實施例，方法1300A可例如使用本文所述的EDA系統及/或本文所述的積體電路(integrated circuit，IC)製造系統來實施。關於方法1300A，佈局圖的實例包括參考第1圖至第12圖等中的一或多者所述的本文揭示的佈局圖。根據方法1300A製造的IC裝置的實例包括參考第1圖至第12圖中的一或多者揭示的IC裝置。
在方塊1305，產生佈局圖，除其他之外，該佈局圖包括表示一或多個單元的圖案，如參考第1圖至第12圖等中的一或多者所述。下面參考第13B圖更詳細地討論方塊1305。
在方塊1315處，基於佈局圖，進行以下至少一種：(A)進行一或多次微影術曝光，或者(b)製造一或多種半導體罩幕，或者(C)在IC裝置的一層製造一或多個組件。方塊1315在下面關於第13C圖更詳細地討論。
第13B圖為根據一些實施例的產生佈局圖的方法1300B的流程圖。更具體地，根據一或多個實施例，第13B圖的流程圖示出附加方塊，該流程圖示出了可在第13A圖的方塊1305中實現的過程的一個實例。在第13B圖中，方塊1305包括方塊1325、1335。
在方塊1325，產生至少一個單元，或者自單元庫中檢索至少一個單元。至少一個產生或檢索的單元在第一邊界中具有跨越至少一個主動區的至少一個閘極區，並且在第二邊界中具有至少一個輸入/輸出(input/output，IO)圖案，該IO圖案用以將至少一個主動區及至少一個閘極區中的一或多者電耦合至第一單元外的外部電路。第一邊界的第一邊緣及第二邊界的第二邊緣彼此重疊並且形成銳角。例如，產生與單元200、500A-500C、600A-600C、800A及800B中的一或多者相對應的至少一個單元，或者自單元庫中檢索。在第2C圖的例示性組態中，所產生或檢索的單元在第一邊界220中具有跨越至少一個主動區201、202的至少一個閘極區210。在第二邊界250中，單元具有至少一個IO圖案245、246，該至少一個IO圖案245、246用以將至少一個主動區210及至少一個閘極區201、202中的一或多者電耦合至單元外的外部電路。第一邊界220的第一邊緣222及第二邊界250的第二邊緣253彼此重疊並且形成銳角257。
在一些實施例中，至少一個產生或檢索的單元具有跨越至少一個主動區的至少一個閘極區、重疊且用以電耦合至至少一個主動區或至少一個閘極區的導電圖案，及重疊且用以電耦合至導電圖案的IO圖案。IO圖案及至少一個閘極區之間形成銳角。例如，產生與單元200、500A-500C、600A-600C、800A及800B中的一或多者相對應的至少一個單元或者自單元庫中檢索。在第2D圖的例示性組態中，所產生或檢索的單元具有跨過至少一個主動區201、202的至少一個閘極區210、重疊且用以電耦合至至少一個主動區210或至少一個閘極區201、202的M0導電圖案241、242，及重疊且用以電耦合至M0導電圖案241、242的IO圖案245、246。IO圖案245、246及至少一個閘極區210之間形成銳角257。
在方塊1335中，至少一個產生或檢索到的單元與佈局圖中與另一單元抵接。在一些實施例中，如第10A圖及第10B圖中所描述，抵接處於單元的相應邊界的轉角上，或者如第10C圖中所描述，抵接處於單元的相應邊界的公共邊緣，或如第10D圖至第10E圖所描述，抵接處於混合方式。在一些實施例中，另一單元為非填充單元或填充單元，如參考第11A圖至第11I圖及第12圖所描述。在至少一個實施例中，IC裝置的產生的佈局圖存儲在非暫時性電腦可讀媒體上。
第13C圖為根據一些實施例的基於佈局圖的製造IC裝置的一或多個組件的方法1300C的流程圖。更具體地，第13C圖的流程圖示出附加方塊，該流程圖示出第13A圖的方塊1315中實施的程序的一個實例。在第13C圖中，方塊1315包括方塊1345、1355、1365。
在方塊1345處，至少一個閘極區跨越基板上方的至少一個主動區。例示性製造製程始於基板，諸如參考第3圖描述的基板360。在至少一個實施例中，基板包括矽、矽鍺(SiGe)、砷化鎵或其他合適的半導體或介電材料。使用與本文描述的佈局圖中的一或多個主動區相對應的一或多個罩幕，在基板內或上方形成主動區。閘極介電材料層沈積在基板上方。閘極介電材料層的例示性材料包括但不限於高k介電層、介面層及/或其組合。藉由原子層沈積(atomic layer deposition，ALD)或其他合適的技術將閘極介電材料層沈積在基板上方。閘電極層沈積在閘極介電材料層上方。閘電極層的例示性材料包括但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN及/或其他合適的導電材料。在一些實施例中，藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD或濺射)、電鍍、原子層沈積(ALD)及/或其他合適的製程來沈積閘電極層。然後，使用與本文描述的佈局圖中的一或多個閘電極相對應的一或多個罩幕，執行圖案化製程。因此，將閘極介電材料層圖案化成一或多個閘極介電層，諸如閘極介電層363、364，並且將閘電極層圖案化成一或多個閘電極，諸如第3圖描述的閘電極310或假性閘極區318、319。在至少一個實施例中，藉由沈積及圖案化在每一閘電極的相對側上形成間隔物。間隔物的例示性材料包括但不限於氮化矽、氮氧化物、碳化矽及其他合適的材料。例示性沈積製程包括但不限於電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)、次氣壓化學氣相沈積(sub-atmospheric chemical vapor deposition，SACVD)、原子層沈積(ALD)等。例示性圖案化製程包括但不限於濕式蝕刻製程、乾式蝕刻製程或其組合。汲極/源極區(諸如第3圖所述的汲極/源極區304、306)形成在基板的主動區中。在至少一個實施例中，藉由使用閘電極及間隔物作為罩幕來形成汲極/源極區。例如，藉由離子佈植或擴散製程形成汲極/源極區。視裝置或電晶體的類型而定，汲極/源極區摻雜有諸如硼或BF 2的p型摻雜劑、諸如磷或砷的n型摻雜劑及/或其組合。導電層，例如金屬，沈積在基板上，從而形成與汲極/源極區的電連接。執行平坦化製程以平坦化導電層，從而導致與底層汲極/源極區電接觸的接觸結構，諸如參照第3圖描述的接觸結構336、337。平坦化製程包含例如化學機械研磨(chemical mechanical polish，CMP)製程。在其上形成有汲極/源極觸點的基板上沈積介電層。蝕刻介電層，並且用諸如金屬的導電材料填充蝕刻部分，以形成一或多個VD及VG通孔，諸如參考第3圖描述的VG通孔338。執行平坦化製程以獲得平坦化的結構。
在方塊1355，執行沈積及圖案化以在至少一個閘極區上方的金屬層中形成導電圖案，該導電圖案與至少一個主動區或至少一個閘極區重疊且電耦合至至少一個主動區或至少一個閘極區。在實例中，包括導電材料(例如金屬)的M0層沈積在平坦化的結構上並且經圖案化以形成各種M0導電圖案，諸如參考第3圖描述的M0導電圖案342。在一些實施例中，執行沈積及蝕刻，以在至少一個M0導電圖案上方並與至少一個M0導電圖案電接觸來形成至少一個V0通孔。在例示性製程中，在圖案化的M0層上方沈積介電層。蝕刻介電層，並且用諸如金屬的導電材料填充蝕刻部分，以在V0層中形成一或多個通孔。例如，V0層包含參考第3圖描述的V0通孔344。然後執行平坦化製程。
在方塊1365，執行沈積及圖案化以在金屬層上方的銷存取層中形成重疊且電耦合至導電圖案的輸入/輸出(input/output，IO)圖案。IO圖案及至少一個閘極區之間形成銳角。例如，沈積且圖案化銷存取層(例如，M1層)，以形成至少一個M1導電圖案，該M1導電圖案傾斜地延伸至閘極區，例如，如參考第2C圖、第2D圖、第5A圖-第5C圖、第6A圖-第6C圖、第8A圖及第8B圖所述。在例示性製程中，將包括導電材料(諸如金屬)的M1層沈積於在V0層的形成結束時獲得的平坦化結構上。圖案化M1層以形成至少一個M1導電圖案，諸如參考第3圖描述的M1導電圖案346。M1導電圖案346為IO圖案，該IO圖案經由相應V0通孔344電耦合至相應M0導電圖案342，如參考第3圖所描述。
在一些實施例中，製程進一步包含以下步驟：蝕刻及沈積至少一個通孔結構，及沈積及圖案化BM0層。在一些實施例中，如參考第3圖所描述，自基板360的背面362朝向基板360的正面361蝕刻至少一個通孔，該正面361上具有電晶體，例如3NM。在蝕刻的通孔中沈積諸如金屬的導電材料，以形成VB通孔332。VB通孔332與至少一個電晶體(例如3NM)的源極/汲極區304電接觸。BM0層沈積在基板360的背面362上，並且經圖案化以形成BM0導電圖案334，該BM0導電圖案334與VB通孔332電接觸。在至少一個實施例中，BM0導電圖案334用作電力軌。
所描述的方法包括例示性操作，但不一定要求以所示順序執行操作。根據本案的實施例的精神及範圍，可以適當地添加、替換、改變順序及/或消除操作。組合不同特徵的實施例及/或不同實施例在本案的範圍內，並且在回顧本案的一實施例後對於本領域普通技術人員將是顯而易見的。
在一些實施例中，以上討論的一些或全部方法由IC佈局圖產生系統執行。在一些實施例中，IC佈局圖產生系統可用作下面討論的IC製造系統的設計室的一部分。
第14圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1400的方塊圖。
在一些實施例中，EDA系統1400包括APR系統。根據一些實施例，本文描述的設計佈局圖的方法表示根據一或多個實施例的電線選路佈置，例如，可使用EDA系統1400來實施。
在一些實施例中，EDA系統1400為通用計算裝置，包括硬體處理器1402及非暫時性電腦可讀儲存媒體1404。除其他之外，儲存媒體1404經編碼，即存儲，電腦程式碼1406，即一組可執行指令。由硬體處理器1402執行指令1406表示(至少部分地表示)一種EDA工具，該EDA工具根據一或多種實施例(例如，在此所述的製程及/或方法)實現例如本文所述的方法的一部分或全部。
處理器1402經由匯流排1408電耦合至電腦可讀儲存媒體1404。處理器1402亦藉由匯流排1408電耦合至I/O介面1410。網路介面1412亦經由匯流排1408電連接至處理器1402。網路介面1412連接至網路1414，使得處理器1402及電腦可讀儲存媒體1404能夠經由網路1414連接至外部元件。處理器1402用以執行在電腦可讀儲存媒體1404中編碼的電腦程式碼1406，以使系統1400可用於執行所提及之製程及/或方法的一部分或全部。在一或多個實施例中，處理器1402為中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1404為電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體1404包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1404包括唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫器(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1404存儲電腦程式碼1406，該電腦程式碼1406用以使系統1400 (其中這種執行(至少部分地表示)EDA工具)可用於執行所述製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1404亦存儲有助於執行所述製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1404存儲標準單元庫1407，該標準單元庫1407包括本文揭示的這些標準單元。
EDA系統1400包括I/O介面1410。I/O介面1410耦合至外部電路。在一或多個實施例中，I/O介面1410包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或遊標方向鍵，用於將資訊及命令傳達至處理器1402。
EDA系統1400亦包括耦合至處理器1402的網路介面1412。網路介面1412允許系統1400與連接一或多個其他電腦系統的網路1414通訊。網路介面1412包括無線網路介面(諸如藍芽、WIFI、WIMAX、GPRS或WCDMA)或有線網路介面(諸如ETHERNET、USB或IEEE-1364)。在一或多個實施例中，在兩個或兩個以上系統1400中實現所提及之製程及/或方法的一部分或全部。
系統1400用以經由I/O介面1410接收資訊。經由I/O介面1410接收的資訊包括指令、資料、設計規則、標準單元庫及/或藉由處理器1402進行處理的其他參數中的一或多者。資訊經由匯流排1408傳送至處理器1402。EDA系統1400用以經由I/O介面1410接收與UI有關的資訊。資訊作為使用者介面(user interface，UI) 1442存儲於電腦可讀媒體1404中。
在一些實施例中，所提及之製程及/或方法的一部分或全部實現為用於由處理器執行的獨立軟體應用程式。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式，該軟體應用程式作為附加軟體應用程式的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為軟體應用程式的外掛程式。在一些實施例中，所提及之製程及/或方法中的至少一者實現為軟體應用程式，該軟體應用程式作為EDA工具的一部分。在一些實施例中，所提及之製程及/或方法的一部分或全部實現為EDA系統1400使用的軟體應用程式。在一些實施例中，使用工具(諸如購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®)或另一合適的佈局產生工具來產生包括標準單元的佈局圖。
在一些實施例中，製程實現為存儲在非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可移動及/或內部/內置儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM、RAM、記憶卡等的半導體記憶體中的一或多者。
第15圖為根據一些實施例的積體電路(integrated circuit，IC)製造系統1500及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1500製造(A)一或多個半導體罩幕或(B)半導體積體電路層中的至少一個組件中的至少一者。
在第15圖中，IC製造系統1500包括在設計、開發及製造週期及/或與製造IC裝置1560有關的服務彼此相互作用的實體，諸如設計室1520、罩幕室1530及IC製造商/製造者(「晶圓廠」) 1550。系統1500中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同的網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與一或多個其他實體彼此相互作用，並向一或多個其他實體提供服務及/或自其接收服務。在一些實施例中，設計室1520、罩幕室1530及IC晶圓廠1550中的兩者或更多者由單個較大公司擁有。在一些實施例中，設計室1520、罩幕室1530及IC晶圓廠1550中的兩者或更多者在公共設施中共存並使用公共資源。
設計室(或設計團隊) 1520產生IC設計佈局圖1522。IC設計佈局圖1522包括設計用於IC裝置1560的各種幾何圖案。幾何圖案對應於構成待製造的IC裝置1560的各種組件的金屬、氧化物或半導體層的圖案。各個層組合形成各種IC特徵。例如，IC設計佈局圖1522的一部分包括各種IC特徵，諸如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔以及用於接合墊的開口，將形成於半導體基板(例如矽晶圓)及設置於半導體基板上的各種材料層中。設計室1520實施適當的設計程序以形成IC設計佈局圖1522。設計程序包括邏輯設計、實體設計或置放及選路操作中的一或多者。IC設計佈局圖1522呈現在具有幾何圖案資訊的一或多個資料檔案中。例如，IC設計佈局圖1522可以GDSII檔案格式或DFII檔案格式表達。
罩幕室1530包括資料準備1532及罩幕製造1544。罩幕室1530使用IC設計佈局圖1522來製造一或多個罩幕1545，以根據IC設計佈局圖1522來製造IC裝置1560的各個層。罩幕室1530執行罩幕資料準備1532，其中IC設計佈局圖1522翻譯為代表性資料檔案(representative data file，RDF)。罩幕資料準備1532為罩幕製造1544提供RDF。罩幕製造1544包括罩幕寫入器。罩幕寫入器將RDF轉換為基板上的影像，諸如罩幕(網線) 1545或半導體晶圓1553。設計佈局圖1522由罩幕資料準備1532操縱以符合罩幕寫入器的特定特性及/或IC晶圓廠1550的要求。在第15圖中，罩幕資料準備1532及罩幕製造1544被示為單獨的元件。在一些實施例中，罩幕資料準備1532及罩幕製造1544可統稱為罩幕資料準備。
在一些實施例中，光罩資料準備1532包括光學鄰近校正(optical proximity correction，OPC)，該OPC使用微影術增強技術來補償影像誤差，諸如可能由衍射、干涉、其他處理效果等引起的影像誤差。OPC調整IC設計佈局圖1522。在一些實施例中，光罩資料準備1532包括其他解析度增強技術(resolution enhancement technique，RET)，諸如離軸照明、次級解析輔助特徵、相轉移光罩、其他合適的技術等或其組合。在一些實施例中，亦使用反微影術技術(inverse lithography technology，ILT)，該ILT技術將OPC視為反成像問題。
在一些實施例中，罩幕資料準備1532包括罩幕規則核對器(mask rule checker，MRC)，該罩幕規則核對器使用一組罩幕建立規則來核對已在OPC中處理過的IC設計佈局圖1522，該罩幕建立規則含有某些幾何及/或連通性限制以確保足夠邊界，從而解決半導體製造製程等中的變化性。在一些實施例中，MRC修改IC設計佈局圖1522以補償罩幕製造1544期間的限制，此舉可以取消由OPC執行之修改的一部分以滿足罩幕建立規則。
在一些實施例中，罩幕資料準備1532包括微影術製程核對(lithography process checking，LPC)，該LPC模擬將由IC晶圓廠1550實施以製造IC裝置1560的處理。LPC基於IC設計佈局圖1522來模擬該處理以建立模擬製造裝置，諸如IC裝置1560。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關的參數、與用於製造IC的工具相關的參數及/或製造製程的其他態樣。LPC考慮了各種因素，諸如航空影像對比度、焦點深度(depth of focus，DOF)、罩幕誤差增強因素(mask error enhancement factor，MEEF)、其他合適的因素等或其組合。在一些實施例中，在藉由LPC建立了模擬製造裝置之後，若模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步完善IC設計佈局圖1522。
應當理解，為了清楚起見，已經簡化了光罩資料準備1532的以上描述。在一些實施例中，資料準備1532包括諸如邏輯操作(logic operation，LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局圖1522。另外，可以各種不同的順序來執行在資料準備1532期間應用於IC設計佈局圖1522的製程。
在罩幕資料準備1532之後以及在罩幕製造1544期間，基於修改的IC設計佈局圖1522來製造罩幕1545或一組罩幕1545。在一些實施例中，罩幕製造1544包括基於IC設計佈局圖1522進行一或多次微影術曝光。在一些實施例中，基於修改的IC設計佈局圖1522，使用電子束或多個電子束的機構在罩幕(光罩或網線) 1545上形成圖案。罩幕1545可以各種技術形成。在一些實施例中，使用二元技術形成罩幕1545。在一些實施例中，罩幕圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束(諸如紫外線(ultraviolet，UV)束)被不透明區阻擋並且透射穿過透明區。在一個實例中，罩幕1545的二元罩幕版本包括透明基板(例如，熔融石英)及塗覆在二元罩幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成罩幕1545。在罩幕1545的相轉移罩幕(phase shift mask，PSM)版本中，形成在相轉移罩幕上的圖案中的各種特徵用以具有適當的相差以增強解析度及成像品質。在各種實例中，相轉移罩幕可以為衰減的PSM或交替的PSM。由罩幕製造1544產生的罩幕用於各種製程中。例如，在離子佈植製程中使用此罩幕，以在半導體晶圓1553中形成各種摻雜區，在蝕刻製程中使用此罩幕，以在半導體晶圓1553中形成各種蝕刻區，及/或在其他合適的製程中使用。
IC晶圓廠1550為包括用於製造各種不同IC產品的一或多個製造設施的IC製造企業。在一些實施例中，IC晶圓廠1550為半導體鑄造廠。例如，可能存在用於複數個IC產品的前端製造(前端製程(front-end-of-line; FEOL)製造)的製造設施，而第二製造設施可以為IC產品的互連及封裝提供後端製造(後端製程(back-end-of-line; BEOL)製造)，並且第三製造設施可為鑄造企業提供其他服務。
IC晶圓廠1550包括用以在半導體晶圓1553上執行各種製造操作的製造工具1552，從而根據罩幕(例如，罩幕1545)來製造IC裝置1560。在各種實施例中，製造工具1552包括晶圓步進機、離子植入機、光阻劑塗佈機、處理室(例如，CVD室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所述的一或多個合適的製造製程的其他製造設備中的一或多者。
IC晶圓廠1550使用由罩幕室1530製造的罩幕1545來製造IC裝置1560。因此，IC晶圓廠1550至少間接地使用IC設計佈局圖1522來製造IC裝置1560。在一些實施例中，半導體晶圓1553由IC晶圓廠1550使用罩幕1545製造，以形成IC裝置1560。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1522進行一或多次微影術曝光。半導體晶圓1553包括矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓1553進一步包括各種摻雜區、介電特徵、多層互連等中的一或多者(在隨後的製造步驟中形成)。
關於積體電路(integrated circuit，IC)製造系統(例如，第15圖的系統1500)以及與其相關聯的IC製造流程的細節例如在2016年2月9日授權的美國專利第9,256,709號、2015年10月1日發佈的美國授權前公告第20150278429號、2014年2月6日發佈的美國授權前公告第20140040838號及2007年8月21日授權的美國專利第7,260,442號中找到，其全部內容以引用的方式併入本文中。
在一些實施例中，一種積體電路(integrated circuit，IC)裝置包含基板及位於基板上方的單元。單元包含至少一個主動區及跨在至少一個主動區上延伸的至少一個閘極區。單元進一步包含至少一個輸入/輸出(input/output，IO)圖案，IO圖案用以將至少一個主動區及至少一個閘極區中的一或多者電耦合至單元外側的外部電路。至少一個IO圖案傾斜地延伸至至少一個主動區及至少一個閘極區兩者。
在一些實施例中，積體電路進一步包含位於至少一個閘極區上方的金屬零層以及位於金屬零層上方的上金屬層。金屬零層包含電耦合至至少一個主動區或至少一個閘極區的至少一個金屬零導電圖案，且上金屬層包含電耦合至至少一個金屬零導電圖案的至少一個輸入/輸出圖案
在一些實施例中，上金屬層為一金屬一層。
在一些實施例中，至少一個主動區包含第一主動區及第二主動區，第一主動區及第二主動區沿第一軸延伸，並且沿第二軸彼此直接相鄰，第二軸垂直於第一軸，且金屬零層在第一主動區及第二主動區上方及之間具有不超過三列的金屬零導電圖案，列的金屬零導電圖案沿第一軸延伸且沿第二軸彼此直接相鄰
在一些實施例中，至少一個主動區包含第一主動區及第二主動區，第一主動區及第二主動區沿第一軸延伸，並且沿第二軸彼此直接相鄰，第二軸垂直於第一軸，且金屬零層具有：第一列的一或多個金屬零導電圖案，位於第一主動區上，第一列沿第一軸延伸，及第二列的一或多個金屬零導電圖案，位於第二主動區上，第二列沿第一軸延伸且沿第二軸與第一列直接相鄰
在一些實施例中，至少一個主動區包含第一主動區、第二主動區及第三主動區，第二主動區佈置在第一主動區與第三主動區之間。積體電路裝置進一步包含第一接觸結構、第二接觸結構及第三接觸結構，位於第一主動區、第二主動區及第三主動區中的相應源極/汲極區上方並與相應源極/汲極區電接觸；及延伸接觸結構，位於第一接觸結構及第三接觸結構上方並與第一接觸結構及第三接觸結構電耦合，延伸接觸結構在第二接觸結構上方延伸而不電耦合至第二接觸結構，且金屬零層位於第一接觸結構、第二接觸結構及第三接觸結構以及延伸接觸結構上方。
在一些實施例中，單元進一步包含至少一個假性閘極區，且至少一個輸入/輸出圖案傾斜地延伸至至少一個假性閘極區並與至少一個假性閘極區重疊。
在一些實施例中，一種方法包含以下步驟：產生積體電路(integrated circuit，IC)的單元的佈局圖，及將產生的佈局圖存儲在非暫時性電腦可讀媒體上。在產生單元的佈局圖之步驟中，在第一邊界中，佈置至少一個閘極區跨在至少一個主動區上，並且在第二邊界中，佈置至少一個輸入/輸出(input/output，IO)圖案，IO圖案用以將至少一個主動區及至少一個閘極區中的一或多者電耦合至第一單元外的外部電路。第一邊界的第一邊緣及第二邊界的第二邊緣彼此重疊並且形成銳角。
在一些實施例中，至少一個主動區沿第一軸延伸，至少一個閘極區沿第二軸延伸，第二軸垂直於第一軸，第一邊界的第一邊緣沿第二軸延伸，且第二邊界的第二邊緣沿第三軸延伸，第三軸傾斜於第一軸及第二軸兩者。
在一些實施例中，第一邊界為矩形，且第二邊界為六邊形。
在一些實施例中，至少一個輸入/輸出圖案平行於第二邊界的第二邊緣。
在一些實施例中，第二邊界為凸六邊形。
在一些實施例中，第二邊界為凹六邊形，具有：大於180度的一個內角，及小於180度的五個內角。
在一些實施例中，第二邊界為凹六邊形，具有：大於180度的兩個內角，及小於180度的四個內角。
在一些實施例中，方法進一步包含以下步驟：產生積體電路佈局圖，產生積體電路佈局圖之步驟包含將第一單元的第一邊界及第二邊界與積體電路佈局圖中第二單元的相應第一邊界及相應第二邊界鄰接置放。
在一些實施例中，在置放步驟中，第一單元的第二邊界沿公共邊緣與第二單元的相應第二邊界鄰接置放，且公共邊緣傾斜於第一單元中的至少一個閘極區。
在一些實施例中，其中第二單元的第二邊界具有矩形、等腰梯形、菱形、六邊形或一個以上六邊形的組合的形狀。
在一些實施例中，一種方法包含以下步驟：形成跨在基板上方的至少主動區上的至少一個閘極區。方法進一步包含以下步驟：在至少一個閘極區上方的金屬層中沈積並圖案化導電圖案，導電圖案與至少一個主動區或至少一個閘極區重疊並電耦合至至少一個主動區或至少一個閘極區。方法進一步包含以下步驟：在金屬層上方的銷存取層中沈積並圖案化輸入/輸出(input/output，IO)圖案，IO圖案與導電圖案重疊並電耦合至導電圖案。IO圖案及至少一個閘極區之間形成銳角。
在一些實施例中，方法進一步包含以下步驟：形成至少一個主動區，至少一個主動區包括第一主動區、第二主動區及第三主動區，第二主動區佈置在第一主動區與第三主動區之間；沈積並圖案化第一接觸結構、第二接觸結構及第三接觸結構，第一接觸結構、第二接觸結構及第三接觸結構位於第一主動區、第二主動區及第三主動區中的相應源極/汲極區上方並與相應源極/汲極區電接觸；及沈積並圖案化延伸接觸結構，延伸接觸結構位於第一接觸結構及第三接觸結構上方並與第一接觸結構及第三接觸結構電耦合，延伸接觸結構在第二接觸結構上方延伸而不電耦合至第二接觸結構，其中金屬層位於第一接觸結構、第二接觸結構及第三接觸結構以及延伸接觸結構上方。
在一些實施例中，方法進一步包含以下步驟：形成至少一個假性閘極區，其中至少一個輸入/輸出圖案傾斜地延伸至至少一個假性閘極區並與至少一個假性閘極區重疊。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本案的一實施例的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本案的一實施例用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本案的一實施例的精神及範疇，並且在不脫離本案的一實施例的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
100,200:單元 201,202:主動區 203,204:源極區 205,206:汲極區 207:N阱 210:閘極區 218,219:假性閘極區 220:第一邊界 221-224:邊緣 231,232:通孔 233,234:導電圖案 235-237:接觸結構 238,239:通孔 241,242:導電圖案 243,244:通孔 245,246:導電圖案 250:第二邊界 251-256:邊緣 300:IC裝置 304,306:N阱 310:閘電極 318,319:假性閘電極 332:通孔 334:導電圖案 336,337:接觸結構 338:通孔(高度為3NM) 342:導電圖案 344:通孔 346:導電圖案 360:基板 361:正面 362:背面 363,364:閘極介電層 365:背面 368:互連結構 400:單元 500A-500C:單元 501,502:主動區 507:N阱 510,511:功能閘極區 518,519:假性閘極區 533:VDD電力軌 534:VSS電力軌 550:邊界 551-556:邊緣 560:第二邊界 561-566:邊緣 567:轉角 570:第二邊界 571-576:邊緣 577,578:轉角 600A-600C:單元 601,602:主動區 603-606,608,609:假性閘極區 607:N阱 610-613:功能閘極區 616,617:N阱 618,619:假性閘極區 621-624:主動區 627,628:N阱 630,631:閘極區 635,636:導電圖案 638,639:假性閘極區 645,646:導電圖案 650:邊界 651-656:邊緣 657,658:導電圖案 659:接線 660:邊界 661-668:邊緣 669,670:邊緣 671-674:主動區 675-678:功能閘極區 680:邊界 681-689:邊緣 690:邊界 691-699:邊緣 700:單元 800A,800B:單元 821-824:主動區 827:N阱 830-833:閘極區 838,839:假性閘極區 860:邊界 861,866:邊緣 871-874:主動區 876,877:N阱 879:擴展接觸結構 880,881-883:通孔 900:IC裝置 934-936:導電圖案(BM/BM0) 960:基板 968:互連結構 971-973:源極/汲極區 976,977:N阱 979:Fly-MD結構 980,981:VD通孔 991-993:接觸結構(MD) 994,995:導電圖案 1000A-1000E:IC裝置 1001-1008:單元 1011:公共邊緣 1012:轉角 1013,1014:邊緣 1025-1028:單元 1041-1044:單元 1051-1053:公共邊緣 1061-1069:單元 1081-1088:單元 1101:PMOS主動區 1102:N阱 1103,1104:閘極區 1105:MD接觸結構 1106:BM導電圖案 1107:邊界 1111:PMOS主動區 1112:N阱 1113,1114,1118:閘極區 1115:MD接觸結構 1116:BM導電圖案 1117:邊界 1121:PMOS主動區 1122:N阱 1123,1124,1128,1129:閘極區 1125:MD接觸結構 1126:BM導電圖案 1127:邊界 1131:NMOS主動區 1133,1134:閘極區 1135:MD接觸結構 1136:BM導電圖案 1137:邊界 1141:NMOS主動區 1143,1144,1148:閘極區 1145:MD接觸結構 1146:BM導電圖案 1147:邊界 1151:NMOS主動區 1153,1154,1158,1159:閘極區 1155:MD接觸結構 1156:BM導電圖案 1157,1167,1177,1187:邊界 1200:IC裝置 1201-1206,1211,1212,1221-1224,1231-1235,1241-1248:填充單元 1300A-1300C:方法 1305,1315,1325,1335,1345,1355,1365:方塊 1400:EDA系統 1402:硬體處理器 1404:非暫時性電腦可讀儲存媒體 1406:電腦程式碼 1407:標準單元庫 1408:匯流排 1410:I/O介面 1412:網路介面 1414:網路 1442:使用者介面 1500:IC製造系統 1520:設計室 1522:IC設計佈局圖 1530:罩幕室 1532:資料準備 1544:罩幕製造 1545:罩幕 1550:IC晶圓廠 1552:製造工具 1553:半導體晶圓 1560:IC裝置 A1,A2,B1,B2:輸入端 AOI22D1:二輸入AND閘 BM,BM0:背面金屬層 CPODE:假性閘極區 C,D,E:節點 DN:汲極區 DP:汲極區 FILL 1-FILL 9:填充單元 Fly-MD:擴展接觸結構 GN:閘極區 GP:閘極區 h:高度 IN(I):輸入節點 I:輸入節點 IX-IX,///-///:線 INVD1, INVD4,INVD6:反相器 M0:金屬零 M051-M053:M0導電圖案 M1:金屬一 M151-M155:M1導電圖案 M181-M186:M1導電圖案 MD:金屬至裝置結構 MD51-MD55:MD接觸結構 MD81:MD接觸結構 PA1,PA2,PB1,PB2,NA1,NA2,NB1,NB2,NM:電晶體 NMOS:n通道金氧半導體 N+:n型 ND2D1:二輸入NAND閘 OD:氧化物定義區 OUT:輸出節點 p:間距 PM:電晶體 PMOS:p通道金氧半導體 PO:閘極區 P+:p型 prBoundary:第一邊界 SN,SP:源極區 TNA1,TNA2:NMOS電晶體 TPA1,TPA2:PMOS電晶體 U-U':軸 V0:通孔零 V051-V054:V0通孔 VB/VD/VG:通孔 VB51:VB通孔 VD51,VD52:VD通孔 VG51,VG52:VG通孔 VDD:第一電源電壓 VSS:第二電源電壓 V-V':軸 W:寬度 X-X':軸 Y-Y':軸 ZN:輸出端 Z-Z':軸
結合附圖，根據以下詳細描述可以最好地理解本案的一實施例的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖為根據一些實施例的單元的電路圖。 第2A圖至第2C圖為根據一些實施例的單元的佈局圖的各個層的示意圖，第2D圖為根據一些實施例的單元的佈局圖的示意圖，該單元包括第2A圖至第2C圖的層。 第3圖為根據一些實施例的IC裝置的沿第2A圖至第2D圖中的線III-III截取的示意性剖面圖。 第4圖為根據一些實施例的單元的電路圖。 第5A圖至第5C圖為根據一些實施例的各種單元的佈局圖的示意圖。 第6A圖至第6C圖為根據一些實施例的單元的各種佈局圖的示意圖。 第6D圖為根據一些實施例的示出單元的單元邊界的示意圖。 第7圖為根據一些實施例的單元的電路圖。 第8A圖及第8B圖為根據一些實施例的單元的各種佈局圖的示意圖。 第9圖為根據一些實施例的IC裝置的沿第8B圖中的線IX-IX截取的示意性剖面圖。 第10A圖至第10E圖各自為根據一些實施例的IC裝置的IC佈局圖的示意性剖面圖，包括構成IC裝置的IC佈局圖的各種單元的佈局圖。 第11A圖至第11I圖為根據一些實施例的填充單元的佈局圖的示意性剖面圖。 第12圖為根據一些實施例的IC裝置的IC佈局圖的示意性剖面圖，包括構成IC裝置的IC佈局圖的各種單元的佈局圖。 第13A圖至第13C圖為根據一些實施例的各種方法的流程圖。 第14圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。 第15圖為根據一些實施例的IC裝置製造系統及與其相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:單元
201,202:主動區
207:N阱
210:閘極區
218,219:假性閘極區
232:通孔
233,234:導電圖案
235,236,237:接觸結構
238,239:通孔
241,242:導電圖案
243,244:通孔
245,246:導電圖案
250:第二邊界
CPODE:假性閘極區
M0:金屬零
M1:金屬一
MD:金屬至裝置結構
NMOS:n通道金氧半導體
PMOS:p通道金氧半導體
PO:閘極區
prBoundary:第一邊界
U-U':軸
V0:通孔零
VB/VD/VG:通孔
V-V':軸
X-X':軸
Y-Y':軸
ZN:輸出端

Claims (20)

  1. 一種積體電路裝置，包含： 一基板；及 一單元，位於該基板上方，該單元包含： 至少一個主動區； 至少一個閘極區，跨在該至少一個主動區上延伸；及 至少一個輸入/輸出圖案，用以將該至少一個主動區及該至少一個閘極區中的一或多者電耦合至該單元外側的一外部電路， 其中該至少一個輸入/輸出圖案傾斜地延伸至該至少一個主動區及該至少一個閘極區兩者。
  2. 如請求項1所述之積體電路裝置，進一步包含： 一金屬零層，位於該至少一個閘極區上方；及 一上金屬層，位於該金屬零層上方， 其中該金屬零層包含電耦合至該至少一個主動區或該至少一個閘極區的至少一個金屬零導電圖案，且 該上金屬層包含電耦合至該至少一個金屬零導電圖案的該至少一個輸入/輸出圖案。
  3. 如請求項2所述之積體電路裝置，其中該上金屬層為一金屬一層。
  4. 如請求項2所述之積體電路裝置，其中該至少一個主動區包含一第一主動區及一第二主動區，該第一主動區及該第二主動區沿一第一軸延伸，並且沿一第二軸彼此直接相鄰，該第二軸垂直於該第一軸，且 該金屬零層在該第一主動區及該第二主動區上方及之間具有不超過三列的金屬零導電圖案，該些列的金屬零導電圖案沿該第一軸延伸且沿該第二軸彼此直接相鄰。
  5. 如請求項2所述之積體電路裝置，其中該至少一個主動區包含一第一主動區及一第二主動區， 該第一主動區及該第二主動區沿一第一軸延伸，並且沿一第二軸彼此直接相鄰，該第二軸垂直於該第一軸，且 該金屬零層具有： 一第一列的一或多個金屬零導電圖案，位於該第一主動區上，第一列沿該第一軸延伸，及 一第二列的一或多個金屬零導電圖案，位於該第二主動區上，該第二列沿該第一軸延伸且沿該第二軸與該第一列直接相鄰。
  6. 如請求項2所述之積體電路裝置，其中該至少一個主動區包含一第一主動區、一第二主動區及一第三主動區，該第二主動區佈置在該第一主動區與該第三主動區之間， 該積體電路裝置進一步包含： 一第一接觸結構、一第二接觸結構及一第三接觸結構，位於該第一主動區、該第二主動區及第三主動區中的相應源極/汲極區上方並與該些相應源極/汲極區電接觸；及 一延伸接觸結構，位於該第一接觸結構及該第三接觸結構上方並與該第一接觸結構及該第三接觸結構電耦合，該延伸接觸結構在該第二接觸結構上方延伸而不電耦合至該第二接觸結構，且 該金屬零層位於該第一接觸結構、該第二接觸結構及該第三接觸結構以及該延伸接觸結構上方。
  7. 如請求項1所述之積體電路裝置，其中該單元進一步包含至少一個假性閘極區，且 該至少一個輸入/輸出圖案傾斜地延伸至該至少一個假性閘極區並與該至少一個假性閘極區重疊。
  8. 一種方法，包含以下步驟： 產生一積體電路裝置的一第一單元的一佈局圖，該產生該第一單元的該佈局圖之步驟包含以下步驟： 在一第一邊界中，佈置至少一個閘極區跨在至少一個主動區上，及 在一第二邊界中，佈置至少一個輸入/輸出圖案，該至少一個輸入/輸出圖案用以將該至少一個主動區及該至少一個閘極區中的一或多者電耦合至該第一單元外側的外部電路， 其中該第一邊界的一第一邊緣及該第二邊界的一第二邊緣彼此重疊並形成一銳角；及 將該產生的佈局圖存儲在一非暫時性電腦可讀媒體上。
  9. 如請求項8所述之方法，其中該至少一個主動區沿一第一軸延伸， 該至少一個閘極區沿一第二軸延伸，該第二軸垂直於該第一軸， 該第一邊界的該第一邊緣沿該第二軸延伸，且 該第二邊界的該第二邊緣沿一第三軸延伸，該第三軸傾斜於該第一軸及該第二軸兩者。
  10. 如請求項8所述之方法，其中該第一邊界為矩形，且該第二邊界為六邊形。
  11. 如請求項8所述之方法，其中該至少一個輸入/輸出圖案平行於該第二邊界的該第二邊緣。
  12. 如請求項8所述之方法，其中該第二邊界為一凸六邊形。
  13. 如請求項8所述之方法，其中該第二邊界為一凹六邊形，具有： 大於180度的一個內角，及 小於180度的五個內角。
  14. 如請求項8所述之方法，其中該第二邊界為一凹六邊形，具有： 大於180度的兩個內角，及 小於180度的四個內角。
  15. 如請求項8所述之方法，進一步包含以下步驟： 產生一積體電路佈局圖，該產生該積體電路佈局圖之步驟包含將該第一單元的該第一邊界及該第二邊界與該積體電路佈局圖中一第二單元的一相應第一邊界及一相應第二邊界鄰接置放。
  16. 如請求項15所述之方法，其中在該置放步驟中，該第一單元的該第二邊界沿一公共邊緣與該第二單元的該相應第二邊界鄰接置放，且 該公共邊緣傾斜於該第一單元中的該至少一個閘極區。
  17. 如請求項15所述之方法，其中該第二單元的該第二邊界具有一矩形、一等腰梯形、一菱形、一六邊形或一個以上六邊形的組合的一形狀。
  18. 一種方法，包含以下步驟： 形成跨在一基板上方的至少一主動區上的至少一個閘極區； 在該至少一個閘極區上方的一金屬層中沈積並圖案化一導電圖案，該導電圖案與該至少一個主動區或該至少一個閘極區重疊且電耦合至該至少一個主動區或該至少一個閘極區；及 在該金屬層上方的一銷存取層中沈積並圖案化一輸入/輸出圖案，該輸入/輸出圖案與該導電圖案重疊並電耦合至該導電圖案，其中該輸入/輸出圖案及該至少一個閘極區之間形成一銳角。
  19. 如請求項18所述之方法，進一步包含以下步驟： 形成該至少一個主動區，該至少一個主動區包括一第一主動區、一第二主動區及一第三主動區，該第二主動區佈置在該第一主動區與該第三主動區之間； 沈積並圖案化一第一接觸結構、一第二接觸結構及一第三接觸結構，該第一接觸結構、該第二接觸結構及該第三接觸結構位於該第一主動區、該第二主動區及該第三主動區中的相應源極/汲極區上方並與該些相應源極/汲極區電接觸；及 沈積並圖案化一延伸接觸結構，該延伸接觸結構位於該第一接觸結構及該第三接觸結構上方並與該第一接觸結構及該第三接觸結構電耦合，該延伸接觸結構在該第二接觸結構上方延伸而不電耦合至該第二接觸結構， 其中該金屬層位於該第一接觸結構、該第二接觸結構及該第三接觸結構以及該延伸接觸結構上方。
  20. 如請求項18所述之方法，進一步包含以下步驟： 形成至少一個假性閘極區， 其中該至少一個輸入/輸出圖案傾斜地延伸至該至少一個假性閘極區並與該至少一個假性閘極區重疊。
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