TWI823130B - 半導體裝置及其製造方法 - Google Patents
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Abstract
一種半導體裝置包括一或多個主動半導體元件，其中前側界定於半導體基板上方，且背側界定於半導體基板下面。前側電力軌條形成於半導體裝置的前側處，且用以接收第一參考電源電壓。第一背側電力軌條及第二背側電力軌條形成於半導體基板的背側處，且用以接收對應的第二及第三參考電源電壓。第一參考電源電壓、第二參考電源電壓及第三參考電源電壓不同於彼此。
Description
本案是關於一種半導體裝置及其製造方法，特別是關於一種具有位於半導體裝置之背側的電力軌條的半導體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)行業已生產廣泛的多種類比及數位裝置以解決多個不同區域中的問題。隨著IC已變得更小且更複雜，這些類比及數位裝置的操作電壓被減小，從而影響這些數位裝置的操作電壓及總體IC效能。
根據本案的一實施例是關於一種半導體裝置，具有半導體基板、第一前側電力軌條以及第一背側電力軌條及一第二背側電力軌條。半導體基板包括一或多個主動半導體元件，其中前側界定於半導體基板上方，且背側界定於半導體基板下面。第一前側電力軌條在半導體基板之前側處，第一前側電力軌條用以接收第一參考電源電壓。第一
背側電力軌條及第二背側電力軌條在半導體基板之背側處，第一背側電力軌條用以接收第二參考電源電壓，以及第二背側電力軌條用以接收第三參考電源電壓。第一參考電源電壓、第二電力參考電源電壓及第三參考電源電壓不同於彼此。
根據本案的另一實施例是關於一種半導體裝置，具有半導體基板、在半導體基板之背側處的第一背側電力軌條、第二背側電力軌條及第三背側電力軌條。半導體基板包括一或多個主動半導體元件，其中前側界定於半導體基板上方，且背側界定於半導體基板下面。第一背側電力軌條用以接收第一參考電源電壓，第二背側電力軌條用以接收第二參考電源電壓；且第三背側電力軌條用以接收第三參考電源電壓，其中第一參考電源電壓、第二參考電源電壓及第三參考電源電壓彼此不同。
根據本案的另一實施例是關於一種半導體裝置的製造方法，具有以下步驟：提供半導體基板，半導體基板具有在第一方向上對應地延伸的第一主動區及第二主動區；組態第一主動區以具有第一導電性；組態第二主動區以具有第二導電性；其中前側界定於半導體基板上方且背側界定於半導體基板下面；在前側處形成第一前側導電接線；組態第一前側導電接線以接收輸入信號或提供輸出信號；在前側處形成第一前側電力軌條；組態第一前側電力軌條以接收第一參考電源電壓；在背側處形成第一背側電力軌條；組態第一背側電力軌條以接收第二參考電源電壓；在
前側處形成第一閘極電極，第一閘極電極在大體上正交於第一方向的第二方向上延伸；配置第一閘極電極以在第一主動區中界定第一汲極/源極區及第二汲極/源極區且在第二主動區中界定第三汲極/源極區及第四汲極/源極區；將第一閘極電極連接至第一前側導電接線；將第一汲極/源極區或第二汲極/源極區連接至第一前側電力軌條；及將第三汲極/源極區或第四汲極/源極區連接至第一背側電力軌條。
100:半導體裝置
101:電路巨型電路
102:區
113:半導體基板
200:積體電路(IC)電路
202:頭端電路
203:未經閘控之電力驅動電路
204:控制電路
205A:閘控電力驅動電路
205B:閘控電力驅動電路
206:第一反相器
208:第二反相器
210:主動(OD)區/圖案
300:佈局圖
302:單元
302A:單元/佈局單元
302B:單元/佈局單元
304:前側
306:背側
308:半導體基板
310:頂部邊界/邊界線
312:底部邊界/頂部邊界
314:左側邊界/左側
316:右側邊界/右側
318:底部邊界
320:左側邊界
322:右側邊界
324:前側電力軌條/前側導電接線/導體
326:前側導電接線
328:前側導電接線
330:前側導電接線
332:前側導電接線
334:前側電力軌條/前側導電接線/導體
336:部件/前側導電接線/前側導電圖案
338:前側導電接線
340:前側導電接線
342:前側導電接線
344:前側電力軌條/前側導電接線/導體
346:背側電力軌條/背側參考軌條
348:背側電力軌條
348’:背側電力軌條
350:背側電力軌條
352:背側電力軌條
354:背側電力軌條
356:佈局圖
358:背部通孔
360:半導體區段
362:前側金屬通孔
363:導體
364:前側金屬通孔
400:佈局圖
402A:單元
402B:單元
404:前側
406:背側
407:前側導電接線/前側電力軌條
408:前側電力軌條
410:前側電力軌條
412:前側電力軌條
414:前側電力軌條
416:前側電力軌條
418:前側電力軌條
420:前側電力軌條
422:前側電力軌條
500:佈局圖
502A:單元
502B:單元
504:前側
506:背側
600:佈局圖
600A(1):佈局圖
600A(2):佈局圖
600A(3):佈局圖
600A(4):佈局圖
602A:單元
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602A(4):單元
604:前側
606:背側
628:前側電力軌條
700:佈局圖
702A:單元
704:前側
706:背側
800:佈局圖
802A:單元
804:前側
806:背側
900:電路
902(1):級
902(2):級
902(3):級
902(4):級
1002:汲極/源極區
1004:汲極/源極區
1006:汲極/源極區
1008:汲極/源極區
1010:汲極/源極區
1012:汲極/源極區
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1018:汲極/源極區
1020:汲極/源極區
1200:NAND閘
1202(1):級
1202(2):級
1500:製造半導體裝置之方法
1502:區塊
1504:區塊
1600:製造半導體裝置之方法的流程圖
1602:區塊
1604:區塊
1606:區塊
1608:區塊
1610:區塊
1612:區塊
1700:製造半導體裝置之方法的流程圖
1702:區塊
1704:區塊
1706:區塊
1708:區塊
1710:區塊
1800:製造具有單元區之半導體裝置之方法的流程圖
1802:區塊
1804:區塊
1806:區塊
1808:區塊
1810:區塊
1812:區塊
1814:區塊
1816:區塊
1818:區塊
1900:電子設計自動化(EDA)系統
1902:(硬體)處理器
1904:(非暫時性電腦可讀)儲存媒體，記憶體
1906:電腦程式碼，指令
1907:標準單元庫
1908:匯流排
1910:I/O介面
1912:網路介面
1914:網路
1942:使用者介面(UI)
2000:積體電路(IC)製造系統
2020:設計室
2022:積體電路(IC)設計佈局圖
2030:罩幕室
2032:資料準備
2044:罩幕製造
2045:罩幕
2050:積體電路(IC)製造商/製造者/晶圓廠
2052:製造工具
2053:(半導體)晶圓
2060:積體電路(IC)裝置
A1:輸入信號
A2:輸入信號
BM0:背側金屬層
BM1:背側金屬層
BO1:通孔
BO2:通孔
BVIA0:背側通孔層
BVD:背部通孔層
C:行
DO:通孔
GB:縫隙
GL:縫隙
GR:縫隙
GI:通孔
HO1:通孔
HO1’:背部通孔
HO2:通孔
HO2’:背部通孔
IN:輸入信號
I(1):輸入節點
I(2):輸入節點
I(3):輸入節點
I(4):輸入節點
IIIC:線
LO1:通孔
LO2:通孔
LO3:通孔
M0:金屬層/前側金屬層
M1:金屬層/前側金屬層
MD:層
nd01:節點
nd02:節點
nd03:節點
nd04:節點
NSLEEPin:控制信號
NSLEEPin’:控制信號
NSLEEPout:控制信號
N1:NMOS電晶體/NMOS裝置
N2:NMOS電晶體/NMOS裝置
N3:NMOS裝置
N4:NMOS裝置
O(1):輸出節點
O(2):輸出節點
O(3):輸出節點
O(4):輸出節點
OD-1:主動區
OD-2:主動區
Out:輸出信號
OUT:輸出信號
P1:PMOS電晶體/PMOS裝置
P1:間距
P2:PMOS電晶體/PMOS裝置
P2:間距
P3:PMOS電晶體/PMOS裝置
P4:PMOS電晶體/PMOS裝置
PF:電力填充器區(power filler)
PO-1:閘極
PO-2:閘極
PO-3:閘極
PO-4:閘極
PS:通孔
PS’:背部通孔
SG:背部通孔
Shielding:屏蔽
TVDD:未經閘控參考電壓
VD:前側通孔層
VIA0:通孔層/前側通孔層
VDG:通孔至閘極層
VGD:前側通孔層
VSS:參考電壓
VBB:參考電壓
VVDD:閘控控制電壓/閘控參考電壓
W1:寬度
W2:寬度
X-Axis:X軸
Y-Axis:Y軸
Z-Axis:Z軸
本案的一實施例之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1A圖為根據本案之實施例的半導體裝置之方塊圖。
第1B圖為根據一些實施例的橫截面。
第2圖為根據一些實施例的積體電路(integrated circuit，IC)電路。
第3A圖及第3B圖為根據一些實施例的圖示單元之對應佈局圖。
第3C圖為根據一些實施例的半導體裝置之表示的佈局圖。
第3D圖為根據一些實施例的沿著第3C圖之線的橫截面。
第4A圖及第4B圖為根據一些實施例的圖示鄰接單元之對應佈局圖。
第5A圖及第5B圖為根據一些實施例的圖示鄰接單元之對應佈局圖。
第6A圖及第6B圖為根據一些實施例的圖示單元之對應佈局圖。
第7A圖及第7B圖為根據一些實施例的圖示單元之對應佈局圖。
第8A圖及第8B圖為根據一些實施例的圖示單元之對應佈局圖。
第9圖為根據一些實施例的電路圖。
第10A圖及第10B圖為根據一些實施例的單元之對應佈局圖。
第11A圖及第11B圖為根據一些實施例的單元之對應佈局圖。
第12圖為根據一些實施例的NAND閘之電路圖。
第13A圖及第13B圖為根據一些實施例的單元之對應佈局圖。
第14A圖及第14B圖為根據一些實施例的單元之對應佈局圖。
第15圖為根據一些實施例的製造半導體裝置之方法的流程圖。
第16圖為根據一些實施例的製造半導體裝置之方法的流程圖。
第17圖為根據一些實施例的製造半導體裝置之方法的流程圖。
第18圖為根據一些實施例的製造具有單元區之半導體裝置之方法的流程圖。
第19圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
第20圖為根據一些實施例的積體電路(integrated circuit，IC)製造系統及與該積體電路製造系統相關聯之IC製造流程的方塊圖。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件、值、操作、材料、配置或類似者之特定實例以簡化本案的一實施例。當然，這些元件、值、操作、材料、配置僅為實例且並非意欲為限制性的。其他元件、值、操作、材料、配置或類似者被預期到。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本案在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「......下面」、「下方」、「下部」、「......上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
在一些實施例中，一種半導體裝置包括一或多個主動半導體元件，其中一前側界定於半導體基板上方，且背側界定於半導體基板下面，亦即，前側的相對側上。在一些實施例中，一或多個前側電力軌條形成於半導體基板之前側處，且一或多個背側軌條形成於半導體基板的背側上。不同參考電壓經由前側電力軌條及/或背側電力軌條分佈至主動半導體元件。舉例而言，參考電壓，諸如VDD之閘控版本(本文中被稱作VVDD)、VDD之未經閘控版本(本文中被稱作真實VDD或TVDD)及VSS(例如，接地)藉由前側電力軌條中之一或多者及/或背側電力軌條中的一或多者接收以將三個不同參考電壓VDD、VVDD及TVDD分佈至半導體基板上的單元區。一般而言，減小電力軌條之擁塞以便分佈不同操作電壓而不產生大量雜訊有助於減小IC之電路的大小。因此，在一些實施例中，前側電力軌條及背側電力軌條有助於減小電力軌條擁塞且減小雜訊，藉此促進半導體基板上主動半導體元件的大小減小。
第1A圖為根據本案之實施例的半導體裝置100之方塊圖。
在第1A圖中，半導體裝置100包括電路巨型電路(下文中，巨型電路)101外加其他。在一些實施例中，巨型電路101為頭端電路。在一些實施例中，巨型電路101為不同於頭端電路的巨型電路(header circuit)。巨型電路101包括區102，該區具有：具一或多個前側電力軌條的前側金屬架構，該一或多個前側電力軌條用以接收一或多個參考電壓；及背側金屬架構，該背側金屬架構包括用以接收一或多個參考電壓的一或多個背側電力軌條。在一些實施例中，藉由前側導電軌條接收之參考電壓中的至少一些及藉由背側導電軌條接收之參考電壓中的至少一些為相同的。在其他實施例中，藉由前側導電軌條接收之參考電壓及藉由背側導電軌條接收之參考電壓為相同的。在又其他實施例中，藉由前側電力軌條接收之參考電壓及藉由背側電力軌條接收之參考電壓皆為不同的。如下文所解釋，導電指增大可用於進行至導電區段之連接的區域，該些導電區段以在電力閘控方案中供給不同電壓。區102包括半導體基板上方之金屬層及互連層，其中「上方」係相對於Z軸(並未繪示於第1A圖中)。區102亦包括半導體基板下面之金屬層及互連層，其中「下面」係相對於Z方向(並未繪示於第1A圖中)，該金屬層及互連層亦稱為背部金屬層及背部通孔。前側電力軌條形成於半導體基板上方之前側金屬層中，而背側電力軌條形成於半導體基板下
面的金屬層中。
在一些實施例中，在區102中，前側電力軌條及背側電力軌條用以接收不同參考電壓(例如，GND、VVDD、TVDD)。藉由在半導體基板之前側及背側上分佈電力，在一些實施例中，單元高度被減小且被電路消耗之區域被減小。此外，在一些實施例中，使電力在半導體基板之前側及背側上分佈減小電遷移易感性、寄生電容及內部電阻，藉此使得對應設計為更電力高效的。
第1B圖為根據一些實施例的橫截面。
更特定而言，第1B圖圖示半導體裝置之區，諸如繪示於第1A圖中之半導體裝置100之區102的橫截面區域。
第1B圖之橫截面包括半導體基板113、觸點至電晶體-元件層(層BVD)、背側金屬層BM0、背側通孔層BVIA0及背側金屬層BM1。又繪示為金屬至汲極/源極層(MD層)、通孔至閘極/MD層(VGD層)、金屬層M0、通孔層VIA0及金屬層M1。在一些實施例中，VGD層被稱作通孔至MD層(VD層)。相對於Z軸自頂部至底部，金屬層M1、通孔層VIA0、金屬層M0、VGD層、MD層、半導體基板113、層BVD、背側金屬層BM0、背部通孔層BVIA0及背部金屬層BM1形成層堆疊。Z軸正交於X軸及Y軸兩者(對於後者，參見第1A圖)。
在第1B圖中，M0表示前側上之第一金屬化層，對應地前側上的第一互連層為VIA0，BM0表示背側上之
第一金屬化層，且對應地背側上的第一互連層為BVIA0。在一些實施例中，依據此類半導體裝置經製造藉由的對應製程節點之編號慣例，前側上之第一金屬化層為M1，對應地第一互連層為VIA1，背側上之第一金屬化層為BM1，且對應地背側上的第一互連層為BVIA1。在一些實施例中，M0為形成電晶體所在的電晶體層上方之第一金屬化層(該電晶體層包括半導體層113)，且BM0為電晶體層下方的第一金屬化層。
如第1B圖中所繪示，金屬層M1、通孔層VIA0、金屬層M0、VGD層及MD層堆疊於半導體基板113上方。主動(OD)區210形成於半導體基板113中。因為金屬層M1、通孔層VIA0、金屬層M0、VGD層及MD層堆疊於半導體基板113上方，所以前述各層被稱作「前側」層。層BVD、背部金屬層BM0、背部通孔層BVIA0及背部金屬層BM1以該次序自頂部至底部，亦即自距半導體基板113最近至最遠的次序堆疊於半導體基板113下面。因為層BVD、背部金屬層BM0、背部通孔層BVIA0及背部金屬層BM1堆疊於半導體基板113下面，所以前述各層被稱作「背側」層。
第2圖為根據一些實施例的積體電路(integrated circuit，IC)電路200。
IC 200為可用於上文所描述之區102中的電路之實例。因此，IC 200為受益於使用前側金屬架構及背側金屬架構的電路之一個實例，該前側金屬架構及該背側金
屬架構包括用以接收不同參考電壓的電力軌條。
IC 200包括：頭端電路202、控制電路204、未經閘控之電力驅動電路203、閘控電力驅動電路205A、及閘控電力驅動電路205B。一般而言，藉由電路進行之電力消耗歸因於洩漏電流而增大。電力閘控為藉由關斷供給至IC內未正使用之電路之電力來減小IC內電路之電力消耗的技術。供給至閘控電力驅動電路205A及205B中每一者的電力藉由頭端電路202之對應操作閘控，因此電路205A及205B中的每一者本文中被稱作閘控電力驅動電路。供給至未經閘控電力驅動電路203的電力並未藉由對應頭端電路閘控；因此，電路203本文中被稱作未經閘控之電力驅動電路。
閘控電力驅動電路205A及205B中的每一者為一類型之電路，該電路用以正常模式且以休眠模式(後者亦被稱作待機模式)或類似者操作。在正常模式中，電力供給至閘控電力驅動電路205A及205B中的每一者。在正常模式中，閘控電力驅動電路205A及205B中的每一者藉由IC 200使用，且為主動或非主動的，其中相較於在非主動中時，更多電力在主動中時被消耗。儘管在閘控電力驅動電路205A及205B中之每一者係在非主動中狀態下使用時消耗較少電力，但顯著電力歸因於洩漏電流被消耗。在休眠模式中，閘控電力驅動電路205A及205B中的每一者並未正使用，且因此電力不供給至閘控電力驅動電路205A及205B中的每一者。因此，在休眠模式中，閘控
電力驅動電路205A及205B中的每一者不僅係在非主動中，而且電路205A及205B中的每一者亦不遭受洩漏電流。在一些實施例中，休眠模式被稱作待機模式。頭端電路及其與閘控電力驅動電路及未經閘控電力驅動電路相關的更詳細描述在題為「Integrated Circuit and Method of Forming the Same」的2019年7月2日申請的美國專利公開案第20200019671A1號中找到，該案以全文以引用之方式併入本文中。
頭端電路202包括PMOS電晶體P1及PMOS電晶體P2。PMOS電晶體P1之源極及PMOS電晶體P2的源極皆用以接收參考電壓的未經閘控版本，例如VDD。在第2圖中，VDD之未經閘控版本被稱作真實VDD(TVDD)。此外，PMOS電晶體P1之主體觸點(body contact)及PMOS電晶體P2的主體觸點用以接收未經閘控參考電壓TVDD。當電晶體P1及P2對應地導通時，PMOS電晶體P1之汲極及PMOS電晶體P2的汲極對應地將TVDD之閘控版本供給至閘控電力驅動電路205A及205B。TVDD之閘控版本在第2圖中被稱作虛擬VDD(VVDD)。假定電晶體P1及P2中每一者的源極-汲極電壓降(Vsd)足夠小而被稱作可忽略的，VVDD=TVDD-Vsd
TVDD，且因此VVDD足夠類似於TVDD。當電晶體P1及P2對應地關斷時，至閘控電力驅動電路205A及205B的電力被對應地切斷。
PMOS電晶體P1之閘極及PMOS電晶體P2的
閘極皆連接至節點nd01，且用以接收控制信號NSLEEPin’。頭端電路202且更特定而言電晶體P1及P2中的每一者用以基於控制信號NSLEEPin’導通並關斷。應注意，頭端電路202相較於繪示於第2圖中之實施例可具有不同組態。舉例而言，在一些替代性實施例中，頭端電路202具有單一PMOS電晶體，例如P1，該第一PMOS電晶體將VVDD供應至閘控電力驅動電路205A及205B中的每一者。在電晶體P1之電流源容量(current-sourcing capacity)足以充當閘控電力驅動電路205A及205B中的每一者的源之此類替代性實施例中，使用單一電晶體P1減小藉由頭端電路202消耗的區域。
控制電路204包括第一反相器206及第二反相器208。第一反相器206用以接收控制信號NSLEEPin且使該控制信號反向以便產生控制信號NSLEEPin’。因此，若控制信號NSLEEPin在高電壓狀態(例如，TVDD處或附近)接收，則第一反相器206用以產生處於低電壓狀態(例如，VSS處或附近)的控制信號NSLEEPin’。若控制信號NSLEEPin在低電壓狀態(例如，VSS處或附近)接收，則第一反相器206用以產生處於高電壓狀態(例如，在TVDD處或附近)的控制信號NSLEEPin’。
在此實施例中，第一反相器206包括PMOS電晶體P3及NMOS電晶體N1。PMOS電晶體P3具有經連接以接收未經閘控參考電壓TVDD的源極及連接至節點
nd02的汲極。PMOS電晶體P3之主體觸點經連接以接收未經閘控的參考電壓TVDD。節點nd02連接至電路202的節點nd01。NMOS電晶體N1具有連接至節點nd02之汲極，及經連接以接收參考電壓VSS(例如，接地電壓)的源極。NMOS電晶體N1之主體觸點經連接以接收參考電壓VBB。PMOS電晶體P3之閘極觸點及NMOS電晶體N1的閘極觸點皆連接至節點nd03。控制信號NSLEEPin在節點nd03處接收到。
因此，若控制信號NSLEEPin在低電壓狀態(例如，VSS處或附近)下接收，則PMOS電晶體P3導通且NMOS電晶體N1關斷。PMOS電晶體P3因此將節點nd02處之電壓上拉至TVDD處或附近，使得控制信號NSLEEPin’以TVDD或接近TVDD供應。因此，節點nd01處之電壓係處於TVDD處或附近的高電壓狀態。因此，PMOS電晶體P1及PMOS電晶體P2被關斷，且因此至閘控電力驅動電路205A及205B的電力被對應地切斷。
另一方面，若控制信號NSLEEPin係處於高電壓狀態(TVDD處或附近)，則PMOS電晶體P3關斷且NMOS電晶體N1導通。NMOS電晶體N1因此將節點nd02處之電壓下拉至VSS處或附近，使得控制信號NSLEEPin’處於VSS處或附近。因此，節點nd01係處於VSS處或附近的低電壓狀態。因此，PMOS電晶體P1及PMOS電晶體P2被導通以供應閘控參考電壓VVDD
至閘控電力驅動電路205A及205B。
第二反相器208用以自控制信號NSLEEPin’產生控制信號NSLEEPout。更具體而言，第二反相器208用以使控制信號NSLEEPin’反相且產生控制信號NSLEEPout。因此，若控制信號NSLEEPin’在高電壓狀態(例如，TVDD處或附近)接收，則第二反相器208用以產生處於低電壓狀態(例如，在VSS處或附近)的控制信號NSLEEPout。若控制信號NSLEEPin’在低電壓狀態(例如，VSS處或附近)接收，則第二反相器208用以產生處於高電壓狀態(例如，在TVDD處或附近)的控制信號NSLEEPout。
在此實施例中，第二反相器208包括PMOS電晶體P4及NMOS電晶體N2。PMOS電晶體P4具有經連接以接收未經閘控參考電壓TVDD的源極及連接至節點nd04的汲極。PMOS電晶體P4之主體觸點經連接以接收未經閘控的參考電壓TVDD。NMOS電晶體N2具有連接至節點nd04之汲極，及經連接以接收參考電壓VSS(例如，接地電壓)的源極。NMOS電晶體N2之主體觸點經連接以接收參考電壓VBB。PMOS電晶體P4之閘極觸點及NMOS電晶體N2的閘極觸點皆連接至節點nd01。控制信號NSLEEPin’在節點nd01處供應。
因此，若控制信號NSLEEPin’處於低電壓狀態(例如，VSS處或附近)，則PMOS電晶體P4導通且NMOS電晶體N2關斷。PMOS電晶體P4因此將節點
nd04處之電壓上拉至TVDD處或附近，使得控制信號NSLEEPout處於TVDD處或附近。因此，節點nd04處之電壓係處於TVDD處或附近的高電壓狀態。以此方式，控制信號NSLEEPout指示，頭端電路202導通，且正提供閘控控制電壓VVDD至閘控電力驅動電路205A及205B。
另一方面，若控制信號NSLEEPin’係處於高電壓狀態(TVDD處或附近)，則PMOS電晶體P4關斷且NMOS電晶體N2導通。NMOS電晶體N2因此將節點nd04處之電壓下拉至VSS處或附近，使得控制信號NSLEEPout係處於VSS處或附近的低電壓狀態。以此方式，控制信號NSLEEPout指示，頭端電路202關斷，使得至閘控電力驅動電路205A及205B中每一者的電力切斷。
第3A圖及第3B圖為根據一些實施例的圖示單元302A及單元302B之對應佈局圖300。
單元302A及單元302B為半導體裝置100中區102之一個實施例的表示。第3A圖圖示佈局圖300之前側304，且第3B圖圖示佈局圖300的背側306。前側304係在半導體基板308上方，且背側306係在半導體基板308下面。
第3A圖至第3B圖的佈局圖表示半導體裝置。半導體裝置中之結構藉由佈局圖中之圖案(亦稱為形狀)表示。為了論述簡單，第3A圖至第3B圖之佈局圖(且包括
於其中之其他佈局圖)中的部件如同部件為結構而非圖案本身般予以提及。舉例而言，圖案210表示主動區。在一些實施例中，主動區被稱作氧化物尺寸設定(oxide-dimensioned，OD)區域在以下論述內容中，部件336被稱作前側導電接線336而非前側導電圖案336。
為了圖示簡單，第3A圖繪示半導體基板308中之結構及金屬層M0中的結構，但非其他層中的結構。又為了圖示簡單，第3B圖繪示層BM0中之結構而非其他層中的結構。
在此實施例中，單元302A包括在平行於X軸之第一方向上延伸的頂部邊界310及底部邊界312。在平行於Y軸之第二方向上延伸的左側邊界314及右側邊界316。因此，第一方向及第二方向正交於彼此。
在此實施例中，單元302B包括在第一方向上延伸的頂部邊界312及底部邊界318。左側邊界320及右側邊界322在第二方向上延伸。
單元302A及單元302B彼此相鄰。此外，請注意，單元302A之底部邊界312與單元302B的頂部邊界312相同。因此，單元302A及單元302B相對於邊界312且相對於Y軸彼此緊靠。
佈局單元302A為雙模單元。雙模單元(亦即，閘控電力驅動單元)藉由VVDD供電，且因此可藉由頭端電路，諸如繪示於第2圖中之頭端電路202導通並關斷。佈局單元302B為單模單元(或未經閘控單元)。單模單元(亦
即，未經閘控電力驅動單元)藉由TVDD供電，且因此不可藉由頭端電路導通並關斷。確切而言，單模單元始終藉由TVDD供電，該單元不可藉由頭端電路導通並關斷。
電力經由第3A圖之前側304及第3B圖之背側306分佈至緊靠的單元302A及單元302B。
在第3A圖之前側304上，相對於Y軸自頂部至底部，單元302A包括前側電力軌條324、前側導電接線326、前側導電接線328、前側導電接線330、前側導電接線332及前側電力軌條334。
在第3B圖之背側306上，相對於Y軸自頂部至底部，單元302B包括前側電力軌條334、前側導電接線336、前側導電接線338、前側導電接線340、前側導電接線342及前側電力軌條344。
前側導電接線326、328、330、332、336、338、340及342以及前側電力軌條324、334及344中的每一者具有在第一方向上延伸的長軸且在第二方向上延伸的短軸。此外，前側導電接線326、328、330、332、336、338、340及342以及前側電力軌條324、334及344在第一方向上平行於彼此，且相對於Y軸藉由間距P1彼此分離。前側導電接線326、328、330、332，前側導電接線336、338、340及342，以及前側電力軌條324、334及344中的每一者具有寬度W1，其中W1為相對於結構之短軸，亦即相對於Y軸的長度。在一些實施例中，前側導電接線326、328、330、332、336、338、340
及342以及前側電力軌條324、334及344中的每一者形成於同一金屬層，諸如上文關於第1B圖論述之第一金屬層或第二金屬層中。在一些實施例中，W1等於大約(0.4 * P1)與(0.6 * P1)之間的值。
在第3A圖中，相對於Y軸，前側電力軌條324的頂部半部(亦即，一半寬度)係在單元302A外部，且前側電力軌條324的底部半部(亦即，一半寬度)係在單元302A內。單元302A外部之前側電力軌條324的頂部半部與前側電力軌條324之底部半部之間的分界線為頂部邊界310。前側電力軌條324用以接收參考電壓VVDD。然而，前側電力軌條324並非用以將參考電壓VVDD分佈至單元302A的其他元件(圖中未示)。確切而言，參考電壓VVDD在前側電力軌條324上的存在用以屏蔽單元302A。
相對於X軸，前側導電接線326、328、330、332關於單元302A各自具有全寬，亦即，每一者自左側314延伸至右側316。在一些實施例中，前側導電接線326、328、330、332以及前側電力軌條334中的至少一些用以接收各種信號，諸如控制信號、輸入信號、輸出信號或類似者。各種信號經由前側導電接線326、328、330及332中的一或多者分佈(或路由)至形成於半導體基板308上的半導體元件(圖中未示)。
在第3A圖中，相對於Y軸，前側電力軌條334的頂部半部係在單元302A內，且前側電力軌條334的底
部半部係在單元302B內。前側電力軌條的頂部半部與前側電力軌條334之底部半部之間的分界線為底部邊界312。前側電力軌條334用以接收參考電壓VSS(例如，接地)。然而，前側電力軌條334並非用以將參考電壓VSS分佈至單元302A及單元302B的其他元件(圖中未示)。確切而言，參考電壓VSS在前側電力軌條334上的存在用以屏蔽單元302A及單元302B。
前側導電接線336、338、340、342中之每一者在單元302B內具有全寬。在一些實施例中，前側導電接線336、338、340及342中的至少一些用以接收各種信號，諸如控制信號、輸入信號、輸出信號或類似者。各種信號經由前側導電接線336、338、340及342中的一或多者分佈(或路由)至形成於半導體基板308上的半導體元件(未繪示)。
在此實施例中，前側電力軌條344的頂部半部係在單元302B內，且前側電力軌條344的底部寬度係在單元302B外部。前側電力軌條的頂部半部與前側電力軌條334之底部半部之間的分界線為底部邊界318。前側電力軌條344用以接收參考電壓VVDD。然而，前側電力軌條344並非用以將參考電壓VVDD分佈至單元302B。確切而言，前側電力軌條344用以屏蔽單元302B。
在一些實施例中，在不將前側電力軌條324、前側電力軌條334及前側電力軌條344連接至其對應參考電壓VVDD、VSS情況下，前側導電接線336、338、340、
342將遭受解耦電容及雜訊。在一些實施例中，將前側電力軌條324、前側電力軌條334及前側電力軌條344連接至其對應參考電壓VVDD、VSS使得前側導電接線336、338、340、342上的信號更穩定且提供更好效能。在其他實施例中，佈局圖300表示電路之區域必須經最小化的電路。在此狀況下，前側電力軌條324、334、344用以傳輸信號，且將因此為前側導電接線324、334、344。
在第3B圖中，至半導體基板308中之半導體元件(圖中未示)的電力分佈在背側306處供應。佈局圖300包括背側電力軌條346、348、350、352及354。背側電力軌條346、348、350、352及354中的每一者具有在第一方向上延伸的長軸且在第二方向上延伸的短軸。背側電力軌條348、350及352平行於背側電力軌條346及背側電力軌條354。然而，相對於Y軸，背側電力軌條348、350及352中的每一者係在背側電力軌條346與背側電力軌條348之間。此外，背側電力軌條348、350及352關於Y軸大體對準，但相對於X軸彼此分離。在此實施例中，相對於X軸，背側電力軌條350係在背側電力軌條348與背側電力軌條352之間。此外，相對於X軸，背側電力軌條348係最左背側電力軌條，而背側電力軌條352係最右背側電力軌條。
相對於Y軸，背側電力軌條348、350及352中的每一者藉由間距P2與背側電力軌條346分離。另外，相對於Y軸，背側電力軌條348、350及352中的每一
者藉由間距P2與背側電力軌條354分離。在此實施例中，間距P2大約等於單元302A、302B中之一者的單元高度。背側電力軌條346、348、350、352及354中的每一者具有寬度W2，其中W2為相對於結構之短軸，亦即相對於Y軸的長度。在一些實施例中，寬度W2等於大約(0.2 * P2)與(0.7 * P2)之間的值。
如第3B圖中所繪示，相對於Y軸，背部電力軌條346的頂部半部係在單元302A外部，而背部電力軌條346的底部半部係在單元302A內。背部電力軌條346的頂部半部與背部電力軌條346之底部半部之間的分界線為單元302A的邊界線310。背部電力軌條348、350及352中每一者的頂部半部係在單元302A內，而背部電力軌條348、350及352中每一者的底部半部係在單元302B內。背部電力軌條348、背部電力軌條350及背部電力軌條352中每一者之頂部半部與背部電力軌條348、背部電力軌條350及背部電力軌條352中每一者的底部半部之間的分界線為單元302A、302B的邊界線312。背部電力軌條354的頂部半部係在單元302B內，而背部電力軌條346的底部半部係在單元302B外部。背部電力軌條354的頂部半部與背部電力軌條354之底部半部之間的分界線為單元302B的邊界線318。
背部電力軌條346及背部電力軌條354中的每一者用以接收參考電壓VVDD。背部電力軌條348及背部電力軌條352中的每一者用以接收參考電壓VSS。背部電力
軌條350用以接收參考電壓TVDD。背部電力軌條346、348、350、352、354因此用以將不同參考電壓TVDD、VVDD及VSS分佈至半導體基板308上的半導體元件(圖中未示)。背部電力軌條346、348、350、352、354與前側304上之前側導電接線326至332及336至342在背側306上隔離。此外，配置允許單模單元(例如，單元302A)相鄰於單模單元(例如，單元302B)，同時分佈參考電壓TVDD、VVDD及VSS。
第3C圖為根據一些實施例之半導體裝置之表示的佈局圖356。
佈局圖356為用於進行以下操作之技術的圖：自背側306提供參考電壓VVDD及VSS(參見第3D圖)至前側304，使得參考電壓VVDD及VSS供應至電力軌條324、334及344。
如第3C圖中所繪示，半導體裝置包括單元302的複數個列及行C。在一些實施例中，單元302之實例包括單元302A、302B、本文中描述之單元中的另一者，及/或類似者。
在第3C圖中，相對於X軸，數對行C彼此緊靠。縫隙GB在第一方向上延伸，且係在兩對行C之間。相對於X軸，縫隙GL係在兩對行C的左側上，且縫隙GR係在兩對行C的右側上。在縫隙GL之左側及/或在縫隙GR的右側，佈局圖356包括電力填充器區PF。電力填充器區PF促進電力軌條324、334及344能夠自半導體裝置
的背側306提取參考電壓VVDD及VSS。在第3C圖中，電力軌條324、334及344越過縫隙GL、GB、GR沿著靠緊單元302的邊界且亦越過電力填充器區PF在X軸的方向上延伸。
第3D圖為根據一些實施例的沿著第3C圖之線IIIC的橫截面。
第3D圖包括半導體基板308。在背側306，電力填充器區PF包括觸點至電晶體至元件層BVD及背側金屬層BM0。在此實施例中，背側電力軌條346、348、354在單元302(參見第3C圖)、縫隙GL、GB、GR(參見第3C圖)及電力填充器區PF下面延伸。如上文所提及，背側電力軌條346用以接收參考電壓VVDD，背側電力軌條348用以接收參考電壓VSS，且背側電力軌條354用以接收參考電壓VVDD。在此實施例中，背側電力軌條346、348、354定位於背部金屬層BM0中。背部通孔層BVD中的背部通孔358將背側電力軌條346、348、354連接至半導體基板308的不同半導體區段360。
自前側至背側，相對於Z軸，前側金屬層M1、前側通孔層VIA0、前側金屬層M0、前側通孔層VGD、前側MD層係在前側304中的電力填充器區PF中。Z軸正交於X軸(參見第1A圖)及Y軸兩者。前側通孔層VD中之前側金屬通孔362將半導體區段360連接至前側金屬層M0中的導體363。前側通孔層VIA0中之前側金屬通孔364將導體363連接至前側金屬層M1中的導體324、
334、344。在其他實施例中，導體324、334、344定位於不同於前側金屬層M1的前側金屬層，諸如前側金屬層M0中。導體324、334、344藉由參考電壓VVDD、VSS偏壓，如上文所解釋。半導體區段306用以電連接對應VD結構362與背部通孔358。在一些實施例中，半導體區段306經摻雜以傳導電流。
第4A圖及第4B圖為根據一些實施例的單元402A及單元402B之對應佈局圖400。
第4A圖為佈局圖400之前側404的圖，且第4B圖為佈局圖400之背側406的圖。
佈局圖400與第3A圖、第3B圖中之佈局圖300具有類似性。佈局圖400中之類似元件具有與第3A圖、第3B圖中之佈局圖300相同的部件編號。論述內容將因此集中於佈局圖300與佈局圖400之間的差。
關於前側404，前側導電接線407係在單元402A與單元402B之間的邊界312處。前側導電接線407的頂部半部係在單元402A內，且前側導電接線407的底部半部係在單元402B內。前側導電接線407具有在X軸之方向上延伸的長軸及在Y軸之方向上延伸的短軸。在此實施例中，前側電力軌條407用以接收控制信號NSLEEPin’。
在第4A圖中，單元402A係在前側電力軌條324與前側導電接線407之間。單元402A在佈局圖400中包括前側電力軌條408、410、412及414。前側電力軌
條408、410、412及414中的每一者具有在X軸之方向上延伸的長軸且具有在Y軸的方向上延伸的短軸。前側電力軌條408用以接收參考電壓TVDD，前側電力軌條410用以接收參考電壓VVDD，前側電力軌條412用以接收參考電壓TVDD，且前側電力軌條414用以接收參考電壓VVDD。前側電力軌條408、410、412及414中的每一者用以將參考電壓TVDD、VVDD分佈至單元402A中半導體基板308中的電路(圖中未示)。
單元402B係在前側導電接線407與前側電力軌條324之間。單元402B在佈局圖400中包括前側電力軌條416、418、420及422。前側電力軌條416、418、420及422中的每一者具有在X軸的方向上延伸的長軸，且具有在Y軸的方向上延伸的短軸。前側電力軌條416用以接收參考電壓VVDD，前側電力軌條418用以接收參考電壓TVDD，前側電力軌條420用以接收參考電壓VVDD，且前側電力軌條422用以接收參考電壓TVDD。前側電力軌條416、418、420及422中的每一者用以將參考電壓TVDD、VVDD分佈至單元402B中半導體基板308中的電路(圖中未示)。
在此實施例中，繪示於第4B圖中之佈局圖400的背側406與繪示於第3B圖中之佈局圖300的背側306相同。在一些實施例中，單元402A及單元402B組合以提供包括頭端電路202的頭端單元。
第5A圖及第5B圖為根據一些實施例的圖示單元
502A及單元502B之對應佈局圖500。
第5A圖為佈局圖500之前側504的圖，且第5B圖為佈局圖500之背側506的圖。
佈局圖500與第4A圖、第4B圖中的佈局圖400具有類似性。佈局圖500中之類似元件具有與第4A圖、第4B圖中之佈局圖400相同的部件編號。論述內容將因此集中於佈局圖500與佈局圖400之間的差。
第5A圖中之前側504與第4A圖中的前側404相同。背側506亦包括背側電力軌條346及背側電力軌條354，前述兩者如上文關於第3B圖所解釋經定位並組態，且其對應地接收參考電壓VVDD。然而，在此實施例中，第5B圖之背側506包括背側電力軌條348’，但省略第3B圖的背側電力軌條350及352。背側電力軌條348’用以接收參考電壓VSS。背側電力軌條348’具有在X軸之方向上延伸的長軸及在Y軸的方向上延伸的短軸。在第5B圖中，類似於背側電力軌條346及背側電力軌條354，背側電力軌條348’具有寬度W2。
背側電力軌條348’藉由間距P2與背側電力軌條346分離。另外，背側電力軌條348’藉由間距P2與背側電力軌條352分離。在此實施例中，間距P2大約等於單元502A、502B中之一者的單元高度。
如第5B圖中所繪示，背側電力軌條348’的頂部半部係在單元502A內，而背側電力軌條348’的底部半部係在單元302B內。背側電力軌條348’的頂部半部與背側
電力軌條348之底部半部之間的分界線為單元502A、502B的邊界線312。在一些實施例中，單元502A及單元502B組合以形成包括頭端電路202的頭端單元。
第6A圖及第6B圖為根據一些實施例的單元602A之對應佈局圖600。
第6A圖為佈局圖600之前側604的圖，且第6B圖為佈局圖600之背側606的圖。
關於前側604，單元602A對於第3A圖之單元302A及前側304具有類似性。前側604上單元602A中的類似元件具有與第3A圖中之單元302A及前側304相同的部件編號。前側604之論述內容將因此集中於單元602A中之前側604與第3A圖中之單元302A之前側304之間的差。
在第6A圖中，前側導電接線326用以接收輸入信號IN，且前側導電接線332用以提供輸出信號Out。此外，替代具有前側導電接線328(參見第3A圖)，單元602A包括相對於Y軸在前側導電接線326與前側導電接線332之間的前側電力軌條628。前側電力軌條328用以接收參考電壓TVDD。在一些實施例中，參考電壓TVDD運用前側電力軌條328分佈至半導體基板308中的半導體元件(圖中未示)。
單元602A之背側606與單元502A的背側506相同。單元602之背側606因此亦包括用以接收VVDD之背側電力軌條346及用以接收VSS的背側電力軌條
348’。
第7A圖及第7B圖為根據一些實施例的單元702A之對應佈局圖700。
第7A圖為佈局圖700之前側704的圖，且第7B圖為佈局圖700之背側706的圖。
單元702A之前側704與第6A圖中之單元602A的前側604相同。單元702A之背側706與繪示於第6B圖中之單元602A的背側606相同，除了在第7B圖中，背側電力軌條346用以接收參考電壓TVDD而非參考電壓VVDD外。
第8A圖及第8B圖為根據一些實施例的單元802A之對應佈局圖800。
第8A圖為佈局圖800之前側804的圖，且第8B圖為佈局圖800之背側806的圖。
單元802A之前側804與第6A圖中之單元602A的前側604相同，除了前側導電接線324用以在第8A圖中接收參考電壓TVDD而非參考電壓VVDD外。單元802A之背側806與第6B圖中之單元602A的背側606相同。
第9圖為根據一些實施例的電路圖。
更具體而言，電路900包括四個反相器/級，該些反相器/級包括級902(1)~902(4)。級902(1)包括PMOS裝置P1及NMOS裝置N1。PMOS裝置P1之閘極及NMOS裝置N1的閘極用以在輸入節點I(1)處接收
輸入信號IN。PMOS裝置P1之汲極及NMOS裝置N1的汲極連接至輸出節點O(1)。PMOS裝置P1及NMOS裝置N1用以在輸出節點O(1)處產生輸出信號OUT。PMOS裝置P1之源極用以接收參考電壓TVDD，且NMOS裝置N1的源極用以接收參考電壓VSS。
級902(2)包括PMOS裝置P2及NMOS裝置N2。PMOS裝置P2之閘極及NMOS裝置N2的閘極用以在輸入節點I(2)處接收輸入信號IN。PMOS裝置P2之汲極及NMOS裝置N2的汲極連接至輸出節點O(2)。PMOS裝置P2及NMOS裝置N2用以在輸出節點O(2)處產生輸出信號OUT。PMOS裝置P2之源極用以接收參考電壓TVDD，且NMOS裝置N2的源極用以接收參考電壓VSS。
級902(3)包括PMOS裝置P3及NMOS裝置N3。PMOS裝置P3之閘極及NMOS裝置N3的閘極用以在輸入節點I(3)處接收輸入信號IN。PMOS裝置P3之汲極及NMOS裝置N3的汲極連接至輸出節點O(3)。PMOS裝置P3及NMOS裝置N3用以在輸出節點O(3)處產生輸出信號OUT。PMOS裝置P3之源極用以接收參考電壓TVDD，且NMOS裝置N3的源極用以接收參考電壓VSS。
級902(4)包括PMOS裝置P4及NMOS裝置N4。PMOS裝置P4之閘極及NMOS裝置N4的閘極用以在輸入節點I(4)處接收輸入信號IN。PMOS裝置P4
之汲極及NMOS裝置N4的汲極連接至輸出節點O(4)。PMOS裝置P4及NMOS裝置N4用以在輸出節點O(4)處產生輸出信號OUT。PMOS裝置P4之源極用以接收參考電壓TVDD，且NMOS裝置N4的源極用以接收參考電壓VSS。
在第9圖中，PMOS裝置P1至P4之源極連接至彼此。另外，NMOS裝置N1至N4之源極連接至彼此。輸入節點I(1)至I(4)連接至彼此。輸出節點O(1)至O(4)連接至彼此。以此方式，級902(1)至902(4)一起操作以回應於輸入信號IN產生輸出信號Out。
第10A圖及第10B圖為根據一些實施例的單元602A(1)之對應佈局圖600A(1)。
佈局圖600A(1)與第6A圖、第6B圖中之佈局圖600具有類似性。佈局圖600A(1)中之類似元件具有與第6A圖、第6B圖中之佈局圖600相同的部件編號。論述內容將因此集中於佈局圖600A(1)與佈局圖600之間的差。在一些實施例中，第10A圖至第10B圖之佈局圖為第9圖之電路900的表示。
第10A圖為單元602A(1)之前側604的圖，且第10B圖為單元602A(1)之背側606的圖。單元602A(1)為繪示於第6A圖、第6B圖中之單元602A的一個版本。單元602A(1)亦表示繪示於第9圖中之四級電路900的一個實例。
如第10A圖中所繪示，半導體基板308包括主動
區OD-1、OD-2。主動區以標記OD示意性地圖示於圖式中(參見第1B圖)。主動區OD-1、OD-2沿著第一方向，亦即平行於X軸為狹長的。在一些實施例中，主動區OD-1包括P型導電性，且主動區OD-2包括N型導電性。
複數個閘極PO-1、PO-2、PO-3、PO-4係在主動區OD-1、OD-2上方。閘極PO-1、PO-2、PO-3、PO-4在第二方向上，亦即平行於Y軸為狹長的，該Y軸橫向於X軸。閘極PO-1、PO-2、PO-3、PO-4以規則間距在X軸的方向上彼此隔開地配置。在兩個閘極之間不存在其他閘極之處，兩個閘極被視為直接相鄰的。在一些實施例中，規則間距表示對應半導體製程技術節點的一個接觸多間距(contacted poly pitch，CPP)。在一些實施例中，閘極PO-1、PO-2、PO-3、PO-4包括導電材料，諸如多晶矽，該多晶矽有時被稱作「多(poly)」。閘極PO-1、PO-2、PO-3、PO-4以標記「PO」示意性地圖示於圖式中。用於閘極之其他導電材料，諸如金屬係在各種實施例之範疇內。在一些實施例中，閘極PO-1、PO-2、PO-3、PO-4係在PO層中，該PO層相對於Z軸(參見第2圖)係在半導體基板308與通孔層VGD(參見第2圖)之間。
汲極/源極區1002、1004、1006、1008、1010在主動區OD-1中形成於閘極PO-1、PO-2、PO-3、PO-4的兩側上。汲極/源極區1012、1014、1016、1018、1020在主動區OD-2中形成於閘極PO-1、PO-2、PO-3、
PO-4的對應側上。PMOS裝置P1包括閘極PO-1、呈汲極/源極區1002之形式的汲極，及呈汲極/源極區1004之形式的源極。PMOS裝置P2包括閘極PO-2、呈汲極/源極區1006之形式的汲極，及呈汲極/源極區1004之形式的源極。PMOS裝置P3包括閘極PO-3、呈汲極/源極區1006之形式的汲極，及呈汲極/源極區1004之形式的源極。PMOS裝置P4包括閘極PO-4、呈汲極/源極區1010之形式的汲極，及呈汲極/源極區1008之形式的源極。
NMOS裝置N1包括閘極PO-1、呈汲極/源極區1012之形式的汲極，及呈汲極/源極區1014之形式的源極。NMOS裝置N2包括閘極PO-2、呈汲極/源極區1016之形式的汲極，及呈汲極/源極區1014之形式的源極。NMOS裝置N3包括閘極PO-3、呈汲極/源極區1016之形式的汲極，及呈汲極/源極區1018之形式的源極。NMOS裝置N4包括閘極PO-4、呈汲極/源極區1020之形式的汲極，及呈汲極/源極區1018之形式的源極。
PMOS裝置P1及NMOS裝置N1係在電路900的級902(1)中。PMOS裝置P2及NMOS裝置N2係在電路900的級902(2)中。PMOS裝置P3及NMOS裝置N3係在電路900的級902(3)中。PMOS裝置P4及NMOS裝置N4係在電路900的級902(4)中。
在第10A圖中，前側電力軌條628用以接收參考電壓TVDD。通孔層VGD中之通孔PS用以將汲極/源極
區1002、1006、1010連接至前側電力軌條628，使得PMOS裝置P1至P4中每一者的源極接收參考電壓TVDD。更具體而言，在此實施例中，汲極/源極觸點係在MD金屬層中，且在汲極/源極區1002、1006、1010中的每一者上。通孔PS中之每一者將前側電力軌條628連接至汲極/源極觸點，該汲極/源極觸點連接至汲極/源極區1002、1006、1010中的每一者。
在第10A圖中，前側導電接線326用以接收輸入信號IN。通孔層VGD中之通孔GI用以將閘極PO-1、PO-2、PO-3、PO-4連接至前側導電接線326，使得PMOS裝置P1至P4及NMOS裝置N1至N4中之每一者的閘極接收輸入信號IN。
MD層中之汲極/源極觸點使汲極/源極區1004接觸至汲極/源極區1014。另外，MD層中之汲極/源極觸點使汲極/源極區1008連接至汲極/源極區1018。在第10A圖中，前側導電接線332用以接收輸出信號Out。通孔層VGD中之通孔DO用以將汲極/源極區1014、1018上之汲極/源極觸點中的一者連接至前側導電接線326，使得PMOS裝置P1至P4及NMOS裝置N1至N4中之每一者的汲極對輸出信號OUT進行輸出。
最終，如第10B圖中所繪示，背側電力軌條348’用以接收參考電壓VSS(例如，接地電壓)。背部通孔SG定位於背部通孔層BVD中，且每一者連接至汲極/源極區1012、1016、1020中的對應一者(參見第10A圖)。背
部通孔SG亦連接至背側電力軌條348’。以此方式，NMOS裝置N1至N4中每一者的源極用以接收參考電壓VSS。
因為PMOS裝置P1至P4中每一者的源極用以接收參考電壓TVDD，所以佈局圖602A(1)為單模單元(亦即，未經閘控電力驅動單元)的實例。
第11A圖及第11B圖為根據一些實施例的單元602A(2)之對應佈局圖600A(2)。
第11A圖為單元602A(2)之前側604的圖，且第11B圖為單元602A(2)之背側606的圖。單元602A(2)類似於繪示於第10A圖、第10B圖中的單元602A(1)。第11A圖、第11B圖中之類似元件具有與第10A圖、第10B圖中之部件編號相同的部件編號。為了簡潔，此論述內容集中於單元602A(2)與單元602A(1)之間的差。
在第11A圖及第11B圖中，單元602A(2)包括背部通孔PS’而非通孔PS(參見第10A圖)。此外，前側導電接線628用以接收參考電壓VVDD而非參考電壓TVDD。然而，在第11A圖中，背部通孔PS’中之每一者係在背部通孔層BVD中，且用以將汲極/源極區1002、1006、1010中的對應一者連接至背側參考軌條346。以此方式，PMOS裝置P1至P4中每一者的源極用以接收參考電壓VVDD。因此，單元602A(2)為雙模單元(亦即，閘控電力驅動單元)的實例。
第12圖為根據一些實施例之NAND閘1200的電路圖。
在第12圖中，NAND閘1200為兩級NAND閘。NAND閘1200之級1202(1)包括PMOS裝置P1、PMOS裝置P2、NMOS裝置N1及NMOS裝置N2。PMOS裝置P1之閘極及NMOS裝置N1的閘極中之每一者用以接收輸入信號A1。PMOS裝置P1之汲極及NMOS裝置N1的汲極連接至彼此。PMOS裝置P2之閘極及NMOS裝置N2的閘極用以接收輸入信號A2。PMOS裝置P1之源極及PMOS裝置P2的源極用以接收參考電壓TVDD。NMOS裝置N2的源極用以接收參考電壓VSS。NMOS裝置N1的源極連接至NMOS裝置N2的汲極。輸出信號Out產生於PMOS裝置P1的汲極、PMOS裝置P2的汲極及NMOS裝置N1的汲極處。
在第12圖中，NAND閘1200為兩級NAND閘。NAND閘1200之級1202(2)包括PMOS裝置P3、PMOS裝置P4、NMOS裝置N3及NMOS裝置N4。PMOS裝置P3之閘極及NMOS裝置N3的閘極中之每一者用以接收輸入信號A1。PMOS裝置P3之汲極及NMOS裝置N3的汲極連接至彼此。PMOS裝置P4之閘極及NMOS裝置N4的閘極用以接收輸入信號A2。PMOS裝置P3之源極及PMOS裝置P4的源極用以接收參考電壓TVDD。NMOS裝置N4的源極用以接收參考電壓VSS。NMOS裝置N3的源極連接至NMOS裝置N4的汲極。輸
出信號Out產生於PMOS裝置P3的汲極、PMOS裝置P4的汲極及NMOS裝置N3的汲極處。
如第12圖中所繪示，PMOS裝置P1、NMOS裝置N1、PMOS裝置P3及NMOS裝置N3的閘極皆連接至彼此。此外，PMOS裝置P1之源極、PMOS裝置P2的源極、NMOS裝置N1的汲極、PMOS裝置P3的源極、PMOS裝置P4的源極及NMOS裝置N3的汲極皆連接至彼此以產生輸出信號Out。NMOS裝置N2的閘極連接至NMOS裝置N4的閘極。
第13A圖及第13B圖為根據一些實施例的單元602A(3)之對應佈局圖600A(3)。
佈局圖600A(3)與第6A圖、第6B圖中的佈局圖600具有類似性。佈局圖600A(3)中之類似元件具有與第6A圖、第6B圖中之佈局圖600相同的部件編號。論述內容將因此集中於佈局圖600A(3)與佈局圖600之間的差。在一些實施例中，第13圖至第13B圖之佈局圖為第12圖之NAND閘1200的表示。
第13A圖為單元602A(3)之前側604的圖，且第13B圖為單元602A(3)之背側606的圖。單元602A(3)為繪示於第6A圖、第6B圖中之單元602A的一個版本。第11A圖及第11B圖中之單元602A(1)與第13A圖及第13B圖中之單元602A(3)之間的共同元件具有相同部件編號，且論述內容本文中不予重複。
在第13A圖中，前側導電接線326用以接收輸出
信號Out。前側電力軌條628用以接收參考電壓TVDD。前側導電接線330用以接收輸入信號A1。前側導電接線332用以接收輸入信號A2。
在第13A圖中，PMOS裝置P1的源極係在汲極/源極區1004中，且PMOS裝置P1的汲極係在汲極/源極區1006中。閘極PO-2係PMOS裝置P1的閘極。PMOS裝置P2的源極係在汲極/源極區1004中，且PMOS裝置P2的汲極係在汲極/源極區1002中。閘極PO-1係PMOS裝置P2的閘極。PMOS裝置P3的源極係在汲極/源極區1008中，且PMOS裝置P3的汲極係在汲極/源極區1006中。閘極PO-3係PMOS裝置P3的閘極。PMOS裝置P4的源極係在汲極/源極區1008中，且PMOS裝置P4的汲極係在汲極/源極區1010中。閘極PO-4係PMOS裝置P4的閘極。
在第13A圖中，NMOS裝置N1的源極係在汲極/源極區1016中，且NMOS裝置N1的汲極係在汲極/源極區1014中。閘極PO-2係NMOS裝置N1的閘極。NMOS裝置N2的源極係在汲極/源極區1012中，且NMOS裝置N2的汲極係在汲極/源極區1014中。閘極PO-1係NMOS裝置N2的閘極。NMOS裝置N3的源極係在汲極/源極區1018中，且NMOS裝置N3的汲極係在汲極/源極區1016中。閘極PO-3係NMOS裝置N3的閘極。NMOS裝置N4的源極係在汲極/源極區1020中，且NMOS裝置N4的汲極係在汲極/源極區1018中。閘
極PO-4係NMOS裝置N4的閘極。
金屬層MD中之汲極/源極觸點係在汲極/源極區1002上。汲極/源極觸點連接至通孔層VGD中的通孔LO1中，且通孔LO1連接至前側導電接線326。金屬層MD中之汲極/源極觸點係在汲極/源極區1006上且汲極/源極區1016上。此汲極/源極觸點使汲極/源極區1006與汲極/源極區1016連接。汲極/源極觸點連接至通孔層VGD中的通孔LO2，且通孔LO2連接至前側導電接線326。金屬層MD中之汲極/源極觸點係在汲極/源極區1010上。汲極/源極觸點連接至通孔層VGD中的通孔LO3，且通孔LO3連接至前側導電接線326。
金屬層MD中之汲極/源極觸點係在汲極/源極區1004上。汲極/源極觸點連接至通孔層VGD中的通孔HO1，且通孔HO1連接至前側電力軌條628。金屬層MD中之汲極/源極觸點係在汲極/源極區1008上。汲極/源極觸點連接至通孔層VGD中的通孔HO2，且通孔HO2連接至前側電力軌條628。
在第13A圖及第13B圖中，背部通孔層BVD中之通孔BO1將汲極/源極區1012連接至背側電力軌條348’。此外，背部通孔層BVD中之通孔BO2將汲極/源極區1020連接至背側電力軌條348’。
因為PMOS裝置P1、P2、P3、P4的源極藉由參考電壓TVDD供電，所以單元602A(3)為單模單元(亦即，未經閘控電力驅動單元)的實例。
第14A圖及第14B圖為根據一些實施例的單元602A(4)之對應佈局圖600A(4)。
第14A圖為單元602A(4)之前側604的圖，且第14B圖為單元602A(4)之背側606的圖。單元602A(4)類似於繪示於第13A圖、第13B圖中的單元602A(3)。第14A圖、第14B圖中之類似元件具有與第13A圖、第13B圖中之部件編號相同的部件編號。為了簡潔，此論述內容集中於單元602A(3)與單元602A(4)之間的差。
在第14A圖及第14B圖中，單元602A(4)包括背部通孔HO1’、HO2’而非通孔HO1、HO2(參見第13A圖)。此外，前側導電接線628用以接收參考電壓VVDD而非參考電壓TVDD。然而，在此實施例中，背部通孔HO1’係在背部通孔層BVD中，且用以將汲極/源極區1004連接至背側參考軌條346。此外，背部通孔HO2’係在背部通孔層BVD中，且用以將汲極/源極區1008連接至背側參考軌條346。以此方式，PMOS裝置P1至P4中每一者的源極用以接收參考電壓VVDD。因此，單元602(A)(4)為雙模單元(亦即，閘控電力驅動單元)的實例。
第15圖為根據一些實施例的製造半導體裝置之方法1500的流程圖。
根據一些實施例，方法1500為例如使用EDA系統1900(第19圖，下文所論述)及積體電路(integrated
circuit，IC)製造系統2000(第20圖，下文所論述)可實施的。可根據方法1500製造之半導體裝置的實例包括第1A圖之半導體裝置100，第2A圖之電路200，藉由第3A圖、第3B圖中之佈局圖300所表示的半導體裝置，藉由第3C圖、第3D圖中之佈局圖356表示的半導體裝置，藉由第4A圖、第4B圖中之佈局圖400所表示的半導體裝置，藉由第5A圖、第5B圖中之佈局圖500所表示的半導體裝置，藉由第6A圖、第6B圖中之佈局圖600所表示的半導體裝置，藉由第7A圖、第7B圖中之佈局圖700所表示的半導體裝置，藉由第8A圖、第8B圖中之佈局圖800所表示的半導體裝置，第9圖中之電路900，藉由第10A圖、第10B圖中之單元602A(1)表示的半導體裝置，藉由第11A圖、第11B圖中之單元602A(2)表示的半導體裝置，第12圖中之電路1200，藉由第13A圖、第13B圖中之單元602A(3)表示的半導體裝置及藉由第14A圖、第14B圖中之單元602A(4)表示的半導體裝置。
在第15圖中，方法1500包括區塊1502至1504。在區塊1502處，產生佈局圖，該佈局圖包括本文中所揭示之佈局圖或者類似者中的一或多者外加其他。根據一些實施例，區塊1502為例如使用EDA系統1900(第19圖，下文所論述)可實施的。自區塊1502，流程行進至區塊1504。
在區塊1504處，基於佈局圖，進行以下操作中的
至少一者：(A)進行一或多個光微影曝光，或(B)製造一或多個半導體罩幕，或(C)製造半導體裝置層中的一或多個元件。參見第20圖的以下論述內容。
第16圖為根據一些實施例之製造半導體裝置之方法的流程圖1600。
在第16圖中，流程圖1600為執行第15圖中之區塊1504的一個實施例。在第16圖中，流程圖1600包括區塊1602至1612。
在區塊1602處，半導體基板包括一或多個主動半導體元件，其中一前側界定於半導體基板上方，且一背側界定於該半導體基板下面。半導體基板之實例包括第2圖中之半導體基板113，及第3A圖、第3C圖、第3D圖、第5A圖、第6A圖、第7A圖、第8A圖、第10A圖、第11A圖、第13A及第14A圖中每一者的半導體基板308，或類似者。自區塊1602，流程行進至區塊1604。
在區塊1604處，第一前側電力軌條形成於半導體基板的前側處。第一前側電力軌條之實例包括第3A圖、第3C圖、第3D圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第10A圖、第11A圖、第13A圖、第14A圖中之每一者中的前側電力軌條324、334、344，第4A圖、第5A圖中每一者的前側電力軌條408、410、412、414、416、418、420、422，第6A圖、第7A圖、第8A圖、第10A圖、第11A圖、第13A、第14A圖中每一者的前側電力軌條628，或類似者。自區塊1604，
流程行進至區塊1606。
在區塊1606處，組態第一前側電力軌條以接收一第一參考電源電壓。第一參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。自區塊1606，流程行進至區塊1608。
在區塊1608處，第一背側電力軌條及第二背側電力軌條形成於半導體基板的背側處。第一背側電力軌條及第二背側電力軌條的實例包括第3B圖、第3D圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第10B圖、第11B圖、第13B圖及第14B圖中的背側電力軌條346、348、350、352、354，第5B圖、第6B圖、第7B圖、第8B圖、第10B圖、第11B圖、第13B及14B圖中的背側電力軌條348’，或類似者。自區塊1608，流程行進至區塊1610。
在區塊1610處，組態第一背側電力軌條以接收一第二參考電源電壓。第二參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖
及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。自區塊1610，流程行進至區塊1612。
在區塊1612處，組態第二背側電力軌條以接收一第三參考電源電壓，其中第一參考電源電壓、第二參考電源電壓及第三電力參考電壓彼此不同。第三參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。
第17圖為根據一些實施例之製造半導體裝置之方法的流程圖1700。
在第17圖中，流程圖1700為執行第15圖中之區塊1504的一個實施例。在第17圖中，流程圖1700包括區塊1702至1710。
在區塊1702處，半導體基板包括一或多個主動半導體元件，其中一前側界定於半導體基板上方，且一背側界定於該半導體基板下面。半導體基板之實例包括第2圖中之半導體基板113，及第3A圖、第3C圖、第3D圖、第5A圖、第6A圖、第7A圖、第8A圖、第10A圖、第11A圖、第13A及第14A圖中的半導體基板308，或
類似者。自區塊1702，流程行進至區塊1704。
在區塊1704處，一第一背側電力軌條、一第二背側電力軌條及一第三背側電力軌條形成於半導體基板的背側處。第一背側電力軌條、第二背側電力軌條及第三背側電力軌條的實例包括第3B圖、第3D圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第10B圖、第11B圖、第13B圖及第14B圖中的背側電力軌條346、348、350、352、354，第5B圖、第6B圖、第7B圖、第8B圖、第10B圖、第11B圖、第13B圖及第14B圖中的背側電力軌條348’，或類似者。自區塊1704，流程行進至區塊1706。
在區塊1706處，組態第一背側電力軌條以接收一第一參考電源電壓。第一參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。自區塊1706，流程行進至區塊1708。
在區塊1708處，組態第二背側電力軌條以接收第二參考電源電壓。第二參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、
第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。自區塊1708，流程行進至區塊1710。
在區塊1710處，組態第三背側電力軌條以接收第三參考電源電壓，其中第一參考電源電壓、第二參考電源電壓及第三電力參考電壓彼此不同。第三參考電源電壓之實例包括對應的第2圖、第3A圖至第3D圖、第4A圖至第4B圖、第5A圖至第5B圖、第6A圖至第6B圖、第7A圖至第7B圖、第8A圖至第8B圖、第9圖、第10A圖至第10B圖、第11A圖至第11B圖、第12圖、第13A圖至第13B圖及第14A圖至第14B圖中的參考電壓TVDD、參考電壓VVDD，及參考電壓VSS，或類似者。
第18圖為根據一些實施例的製造具有單元區之半導體裝置之方法的流程圖1800。
在第18圖中，流程圖1800為執行第15圖中之區塊1504的一個實施例。在第18圖中，流程圖1800包括區塊1802至1818。
在區塊1802處，半導體基板具有具對應的第一導電類型及第二導電類型的第一主動區及第二主動區，該些主動區在第一方向上延伸；且前側界定於半導體基板上方，且背側界定於半導體基板下面。半導體基板之實例包括第10A圖、第11A圖、第13A圖及第14圖中的半導體基
板308，或類似者。第一主動區及第二主動區的實例包括第10A圖、第11A圖、第13A圖及第14A圖中的主動區OD-1、OD-2，或類似者。自區塊1802，流程行進至區塊1804。
在區塊1804處，第一前側導電接線形成於前側處。第一前側導電接線之實例包括第10A圖及第11A圖中的前側導電接線326，第13A圖及第14A圖中之前側導電接線330、332，或類似者。自區塊1804，流程行進至區塊1806。
在區塊1806處，組態第一前側導電接線以接收輸入或輸出信號。輸入或輸出信號的實例為第10A圖及第11A圖中之輸入信號IN，第13A圖及第13B圖中的輸入信號A1、A2，或類似者。自區塊1806，流程行進至區塊1808。
在區塊1808處，形成第一前側電力軌條。第一前側電力軌條之實例包括第10A圖及第13A圖中的前側電力軌條628，或類似者。自區塊1808，流程行進至區塊1810。
在區塊1810處，組態前側電力軌條以接收一第一參考電源電壓。第一參考電源電壓之實例為第10A圖及第13A圖中的TVDD，或類似者。自區塊1810，流程行進至區塊1812。
在區塊1812處，第一背側電力軌條形成於背側處。第一背側電力軌條的實例包括第10B圖中之背側電力
軌條348’，第11B圖中之背側電力軌條346、348’，第13B圖中之背側電力軌條348’，第14B圖中之背側電力軌條346、348’，或類似者。自區塊1812，流程行進至區塊1814。
在區塊1814處，組態第一背側電力軌條以接收一第二參考電源電壓。第二參考電源電壓的實例為第10B圖及第13B中的VVDD，或類似者。自區塊1814，流程行進至區塊1816。
在區塊1816處，第一閘極電極形成於前側處，第一閘極電極在大體上正交於第一方向的第二方向上延伸以便界定第一主動區中的第一汲極/源極區及第二汲極/源極區以及第二主動區中的第三汲極/源極區及第四汲極/源極區。第一閘極電極的實例包括第11A圖、第12A圖、第13A圖、第14A圖中的閘極電極PO-1、PO-2、PO-3、PO-4。第一汲極/源極區及第二/源極區的實例包括第10A圖中之汲極/源極區1002、1006、1010，及第13A圖中的汲極/源極區1004、1008。第三汲極/源極區及第四汲極/源極區的實例包括第10A圖中之汲極/源極區1012、1016、1018，及第13A圖中的1012、1014。自區塊1816，流程行進至區塊1818。
在區塊1818處，(1)第一閘極電極連接至第一前側導電接線，(2)第一汲極/源極區或第二汲極/源極區連接至第一前側電力軌條，且(3)第三汲極/源極區或第四汲極/源極區連接至第一背側電力軌條。藉由區塊1818進行之
連接的實例包括繪示於第10A圖至第10B圖及第13A圖至第13B圖中的連接，或類似者。
第19圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1900的方塊圖。
在一些實施例中，EDA系統1900包括APR系統。根據一些實施例，本文中所描述的根據一或多個實施例之設計佈局圖之方法例如使用EDA系統1900來實施。
在一些實施例中，EDA系統1900為包括硬體處理器1902及非暫時性電腦可讀儲存媒體1904的通用計算裝置。儲存媒體1904編碼有，亦即儲存電腦程式碼1906，亦即，可執行指令集外加其他事項。藉由硬體處理器1902進行之指令1906的執行表示(至少部分)EDA工具，該EDA工具實施本文中描述之根據一或多個實施例的方法(下文中，所提及程序及/或方法)的一部分或全部。
處理器1902經由匯流排1908電耦接至電腦可讀儲存媒體1904。處理器1902亦藉由匯流排1908電耦接至I/O介面1910。網路介面1912亦經由匯流排1908電連接至處理器1902。網路介面1912連接至網路1914，使得處理器1902及電腦可讀儲存媒體1904能夠經由網路1914連接至外部部件。處理器1902用以執行編碼於電腦可讀儲存媒體1904中的電腦程式碼1906，以便使得系統1900可用於執行所提及此程序及/或方法之一部分或全部。在一或多個實施例中，處理器1902為中央處理單
元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)及/或合適處理單元。
在一或多個實施例中，電腦可讀儲存媒體1904為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。舉例而言，電腦可讀儲存媒體1904包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟，及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體1904包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1904儲存電腦程式碼1906，該電腦程式碼用以使得系統1900(其中此執行表示(至少部分)EDA工具)可用於執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1904亦儲存資訊，該資訊促進執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1904儲存標準單元庫1907，該些標準單元包括如本文中所揭示之此類標準單元。在一或多個實施例中，儲存媒體1904儲存對應於本文中所揭示之一或多個佈局的一或多個佈局
圖1909。
EDA系統1900包括I/O介面1910。I/O介面1910耦接至外部電路。在一或多個實施例中，I/O介面1910包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕，及/或用於傳達資訊及命令至處理器1902的游標方向鍵。
EDA系統1900亦包括耦接至處理器1902的網路介面1912。網路介面1912允許系統1900與網路1914通信，一或多個其他電腦系統連接至該網路1914。網路介面1912包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及程序及/或方法之一部分或全部實施於兩個或兩個以上系統1900中。
系統1900用以經由I/O介面1910接收資訊。經由I/O介面1910接收的資訊包括以下各者中之一或多者：指令、資料、設計規則、標準單元庫，及/或供處理器1902處理的其他參數。資訊經由匯流排1908被傳送至處理器1902。EDA系統1900用以經由I/O介面1910接收與UI相關的資訊。資訊作為使用者介面(user interface，UI)1942儲存於電腦可讀媒體1904中。
在一些實施例中，所提及程序及/或方法之一部分或全部實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所提及程序及/或方法之一部分或全部實施為係
額外軟體應用程式之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及程序及/或方法中的至少一者實施為係EDA工具之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為由EDA系統1900使用的軟體應用程式。在一些實施例中，包括標準單元之佈局圖使用諸如購自CADENCE DESIGN SYSTEMS,Inc.之VIRTUOSO®的工具或另一合適佈局產生工具來產生。
在一些實施例中，程序實現為儲存於非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡及類似者。
第20圖為根據一些實施例的積體電路(integrated circuit，IC)製造系統2000及與該IC製造系統2000相關聯之IC製造流程的方塊圖。
在一些實施例中，基於佈局圖，以下各者中之至少一者使用製造系統2000來製造：(A)一或多個半導體罩幕，或(B)半導體積體電路之層中的至少一個元件。
在第20圖中，IC製造系統2000包括實體，諸如設計室2020、罩幕室2030及IC製造商/晶圓廠(「fab」)2050，該些實體在設計、開發及製造循環及/
或與製造IC裝置2060相關之服務中彼此互動。系統2000中之實體藉由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為多種不同網路，諸如企業內部網路及網際網路。通信網路包括有線及/或無線通信通道。每一實體與其他實體中之一或多個互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室2020、罩幕室2030及IC晶圓廠2050中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室2020、罩幕室2030及IC晶圓廠2050中之兩者或兩者以上共存於共同設施中且使用共同資源。
設計室(或設計團隊)2020產生IC設計佈局圖2022。IC設計佈局圖2022包括針對IC裝置2060設計的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置2060之各種元件的金屬、氧化物或半導體層圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖2022之一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上之各種材料層中的主動區、閘極電極、源極及汲極、層間互連之金屬接線或通孔，及用於接合襯墊的開口。設計室2020實施恰當設計程序以形成IC設計佈局圖2022。設計程序包括邏輯設計、實體設計或置放及路由中的一或多者。IC設計佈局圖2022在具有幾何圖案之資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖2022可以GDSII檔案格式或
DFII檔案格式表達。
罩幕室2030包括資料準備2032及罩幕製造2044。罩幕室2030使用IC設計佈局圖2022製造一或多個罩幕2045用於根據IC設計佈局圖2022來製造IC裝置2060的各種層。罩幕室2030執行罩幕資料準備2032，其中IC設計佈局圖2022轉譯至代表性資料檔案(「representative data file，RDF」)。罩幕資料準備2032提供RDF至罩幕製造2044。罩幕製造2044包括罩幕書寫器。罩幕書寫器將RDF轉換為基板，諸如罩幕(主光罩)2045或半導體晶圓2053上之影像。設計佈局圖2022藉由罩幕資料準備2032操控以符合罩幕書寫器之特定特性及/或IC晶圓廠2050的要求。在第20圖中，罩幕資料準備2032及罩幕製造2044說明為分離元素。在一些實施例中，罩幕資料準備2032及罩幕製造2044可被統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備2032包括光學近接性校正(optical proximity correction，OPC)，其使用光學微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖2022。在一些實施例中，罩幕資料準備2032包括其他解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明、子解析度輔助特徵、相轉移罩幕、其他合適技術及類似者或其組合。在一些實施例中，反向光學微影技術(inverse
lithography technology，ILT)亦經使用，該技術將OPC作為反向成像問題處置。
在一些實施例中，罩幕資料準備2032包括檢查IC設計佈局圖2022的罩幕規則檢查器(mask rule checker，MRC)，該罩幕規則檢查器已經歷了運用一組罩幕產生規則之OPC中的製程，該組罩幕產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖2022以在罩幕製造2044期間補償限制，該罩幕製造可撤銷藉由OPC執行之修改的部分以便滿足罩幕產生規則。
在一些實施例中，罩幕資料準備2032包括微影術製程檢查(lithography process checking，LPC)，該微影術製程檢查模擬將藉由IC晶圓廠2050實施以製造IC裝置2060的處理。LPC基於IC設計佈局圖2022模擬此處理以產生經模擬製造之裝置，諸如IC裝置2060。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數，及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(depth of focus，DOF)、罩幕誤差增強因數(mask error enhancement factor，MEEF)、其他合適因數及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重
複以進一步精細化IC設計佈局圖2022。
應理解，罩幕資料準備2032之以上描述已出於清楚目的予以了簡化。在一些實施例中，資料準備2032包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則來修改IC設計佈局圖2022。另外，在資料準備2032期間施加至IC設計佈局圖2022之製程可按多種不同次序執行。
在罩幕資料準備2032之後且在罩幕製造2044期間，罩幕2045或數個罩幕2045群組基於經修改之IC設計佈局圖2022來製造。在一些實施例中，罩幕製造2044包括基於IC設計佈局圖2022執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖2022在罩幕(光罩或主光罩)2045上形成圖案。罩幕2045可以各種技術形成。在一些實施例中，罩幕2045使用二元技術形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上之影像敏感材料層(例如，光阻劑)的諸如紫外線(ultraviolet，UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一個實例中，罩幕2045之二元罩幕版本包括二元罩幕的透明基板(例如，熔融石英)及不透明區中塗佈的不透明材料(例如，鉻)。在另一實例中，罩幕2045使用相轉移技術形成。在罩幕2045之相轉移罩幕(phase shift mask，PSM)版本中，形成於相轉移罩幕上之圖案中的各種特徵用以具有
恰當相位差以增強解析度及成像品質。在各種實例中，相轉移罩幕可為經衰減PSM或交替PSM。藉由罩幕製造2044產生之罩幕用於多種製程中。舉例而言，此類罩幕用於離子植入製程中以在半導體晶圓2053中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓2053中形成各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠2050包括製造工具2052，該製造工具2052用以對半導體晶圓2053執行各種製造操作，使得IC裝置2060根據罩幕，例如罩幕2045製造。在各種實施例中，製造工具2052包括以下各者中的一或多者：晶圓步進器、離子佈植器、光阻劑塗佈器、例如CVD腔室或LPCVD爐的製程腔室、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文中所論述之一或多個合適製造製程的其他製造裝備。
IC晶圓廠2050使用藉由罩幕室2030製造之罩幕2045以製造IC裝置2060。因此，IC晶圓廠2050至少間接地使用IC設計佈局圖2022來製造IC裝置2060。在一些實施例中，半導體晶圓2053藉由IC晶圓廠2050使用罩幕2045製造以形成IC裝置2060。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖2022執行一或多個微影術曝光。半導體晶圓2053包括矽基板，或上面形成有材料層的其他恰當基板。半導體晶圓2053進一步包括各種摻雜區、介電特徵、多位準互連及類似者(形成於後續製造步驟)中的一或多者。
關於積體電路(integrated circuit，IC)製造系統(例如，第20圖之系統2000)及與IC製造系統相關聯之IC製造流程的細節例如在每一者的全文以引用之方式併入本文中的以下各者中找到：2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公開的美國預授予公開案第20150278429號、2014年2月6日公開的美國預授予公開案第20140040838號，及2007年8月21日授予的美國專利第7,260,442號。
在一些實施例中，一種半導體裝置，包括：包括一或多個主動半導體元件的半導體基板，其中一前側界定於半導體基板上方，且背側界定於半導體基板下面；半導體基板之前側處的第一前側電力軌條，第一前側電力軌條用以接收一第一參考電源電壓；及半導體基板之背側處的第一背側電力軌條及第二背側電力軌條；第一背側電力軌條用以接收一第二參考電源電壓；及第二背側電力軌條用以接收一第三參考電源電壓；且其中第一參考電源電壓、第二電力參考電源電壓及第三電源參考電壓不同於彼此。在一些實施例中，半導體裝置進一步包括前側處的第一前側金屬層，其中第一前側金屬層包括第一前側電力軌條及第二前側電力軌條。在一些實施例中，半導體裝置進一步包括背側處的第一背側金屬層，其中第一背側金屬層包括第一背側電力軌條及第二背側電力軌條。在一些實施例中，半導體裝置進一步包括：背側處的第三背側電力軌條；背側處的第四背側電力軌條；背側處的第五背側電力軌條；
其中：第一背側電力軌條、第二背側電力軌條、第三背側電力軌條、第四背側電力軌條及第五背側電力軌條各自對應地在第一方向上延伸；第三背側電力軌條用以接收第三參考電源電壓；第四背側電力軌條用以接收第一參考電源電壓；第四背側電力軌條相對於第一方向係在第二背側電力軌條與第三背側電力軌條之間。在一些實施例中，第五背側電力軌條用以接收第二參考電源電壓，且第五背側電力軌條在第一方向上延伸；其中第二背側電力軌條、第三背側電力軌條及第五背側電力軌條相對於大體上垂直於第一方向的第二方向係在第一背側電力軌條與第五背側電力軌條之間。在一些實施例中，第一參考電源電壓為真VDD(TVDD)；第二參考電源電壓為虛擬VDD(VVDD)；且第三參考電源電壓為VSS。在一些實施例中，半導體裝置進一步包括：第一雙模單元區；第一單模單元區；其中：第二背側電力軌條、第三背側電力軌條及第五背側電力軌條中的每一者相對於第二方向至少部分對準；第一雙模單元區相對於第二方向的頂部部分與第一背側電力軌條至少部分重疊；第一雙模單元區的相對於第二方向的一底部部分與第二背側電力軌條、第三背側電力軌條及第五背側電力軌條至少部分重疊；第一單模單元區的相對於第二方向的頂部部分與第二背側電力軌條、第三背側電力軌條及第五背側電力軌條至少部分重疊；第一單模單元區相對於第二方向的底部部分與第五背側電力軌條至少部分重疊。在一些實施例中，半導體裝置進一步包括第一頭端單元區；
其中：第一頭端單元區相對於第二方向的一頂部部分與第一背側電力軌條至少部分重疊；第一頭端單元區相對於第二方向的底部部分與第五背側電力軌條至少部分重疊。在一些實施例中，半導體裝置進一步包括：多個前側電力軌條，其包括第一背側電力軌條；前側導電接線；其中：前側電力軌條中的每一者對應地在第一方向上延伸；前側導電接線在第一方向上延伸；前側導電接線用以接收控制信號；前側電力軌條中的一些用以接收第一參考電源電壓；前側電力軌條中的另一些用以接收第二參考電源電壓；前側導電接線相對於第二方向與第二背側電力軌條、第三背側電力軌條及第五背側電力軌條對準；且前側導電接線相對於第二方向係在前側電力軌條的第一集合與前側電力軌條之第二集合之間。在一些實施例中，半導體裝置進一步包括背側處的第三背側電力軌條；其中：第三背側電力軌條用以接收第二參考電源電壓；第一背側電力軌條、第二背側電力軌條及第三背側電力軌條各自在第一方向上延伸；第三背側電力軌條相對於第二方向係在第一背側電力軌條與第二背側電力軌條之間，第二方向大體上垂直於第一方向。在一些實施例中，半導體裝置進一步包括：彼此緊靠的數個單元區；電力填充器區；前側處之多個前側電力軌條，前側電力軌條在單元區及電力填充器區上方延伸；第一背側電力軌條、第二背側電力軌條及第三背側電力軌條各自在單元區及電力填充器區下面延伸；其中：單元區之一第一集合相對於第二方向延伸，使得單元區之第
一集合相對於第二方向的頂部部分與第一背側電力軌條部分對準，且單元區之第一集合的底部部分與第二背側電力軌條部分對準；單元區之一第二集合相對於第二方向延伸，使得單元區之第二集合相對於第二方向的一頂部部分與第二背側電力軌條部分對準，且單元區之第二集合的一底部部分與第三背側電力軌條部分對準；前側電力軌條在電力填充器區中連接至第一背側電力軌條、第二背側電力軌條及第三背側電力軌條。在一些實施例中，半導體裝置進一步包括：第一單元區，第一單元區相對於第二方向延伸，使得第一單元區之頂部部分相對於第二方向延伸，使得第一單元區之相對於第二方向的頂部部分與第一背側電力軌條部分對準，且第一單元區的底部部分與第二背側電力軌條部分對準；第二單元區，第二單元區相對於第二方向延伸，使得第二單元區相對於第二方向的一頂部部分與第二背側電力軌條部分對準，且第二單元區的底部部分與第三背側電力軌條部分對準；多個前側電力軌條，前側電力軌條包括第一背側電力軌條；前側導電接線；其中：前側電力軌條中的每一者在第一方向上延伸；前側導電接線在第一方向上延伸；前側導電接線用以接收控制信號；前側電力軌條中的一些用以接收第一參考電源電壓；前側電力軌條中的一些用以接收第二參考電源電壓；前側導電接線相對於第二方向與第二背側電力軌條、第三背側電力軌條及第五背側電力軌條對準；且前側導電接線相對於第二方向係在前側電力軌條的第一集合與前側電力軌條之第二
集合之間。在一些實施例中，第一參考電源電壓為真實VDD(TVDD)；第二參考電源電壓為虛擬VDD(VVDD)；且第三參考電源電壓為VSS。在一些實施例中，第一參考電源電壓為虛擬VDD(VVDD)；第二參考電源電壓為真實VDD(TVDD)；且第三參考電源電壓為VSS。
在一些實施例中，一種半導體裝置，包括：包括一或多個主動半導體元件的一半導體基板，其中前側界定於半導體基板上方，且背側界定於半導體基板下面；半導體基板之背側處的第一背側電力軌條、第二背側電力軌條及第三背側電力軌條；且其中：第一背側電力軌條用以接收第一參考電源電壓；第二背側電力軌條用以接收第二參考電源電壓；且第三背側電力軌條用以接收第三參考電源電壓，其中第一參考電源電壓、第二參考電源電壓及第三電源參考電壓彼此不同。在一些實施例中，半導體裝置進一步包括：在背側處的第一背側金屬層，其中第一背側金屬層包括第一背側電力軌條及第二背側電力軌條。在一些實施例中，第二背側電力軌條用以接收第三參考電源電壓；且其中半導體裝置進一步包括：背側處的第四背側電力軌條；背側處的第五背側電力軌條；第一背側電力軌條、第二背側電力軌條、第三背側電力軌條、第四背側電力軌條及第五背側電力軌條各自在第一方向上延伸；第三背側電力軌條用以接收第三參考電源電壓；第四背側電力軌條用以接收第一參考電源電壓；第四背側電力軌條相對於第一
方向係在第二背側電力軌條與第三背側電力軌條之間。在一些實施例中，其中第五背側電力軌條用以接收第二參考電源電壓，且第五背側電力軌條各自在第一方向上延伸；其中第二背側電力軌條、第三背側電力軌條及第五背側電力軌條相對於大體上垂直於第一方向的第二方向係在第一背側電力軌條與第五背側電力軌條之間。
在一些實施例中，一種方法(製造一半導體裝置的)包括以下步驟：提供一半導體基板，半導體基板具有在第一方向上對應地延伸的第一主動區及第二主動區；組態第一主動區以具有第一導電性；組態第二主動區以具有第二導電性；前側界定於半導體基板上方且背側界定於半導體基板下面；在前側處形成第一前側導電接線；組態第一前側導電接線以接收輸入信號或提供輸出信號；在前側處形成第一前側電力軌條；組態第一前側電力軌條以接收第一參考電源電壓；在背側處形成第一背側電力軌條；組態第一背側電力軌條以接收第二參考電源電壓；在前側處形成第一閘極電極，第一閘極電極在大體上正交於第一方向的一第二方向上延伸；第一閘極電極在第一主動區中界定第一汲極/源極區及第二汲極/源極區且在第二主動區中界定第三汲極/源極區及第四汲極/源極區；將第一閘極電極連接至第一前側導電接線；將第一汲極/源極區或第二汲極/源極區連接至第一前側電力軌條；及將第三汲極/源極區或第四汲極/源極區連接至第一背側電力軌條。在一些實施例中，第一參考電源電壓為真實VDD(TVDD)；第二參考
電源電壓為虛擬VDD(VVDD)；且第三參考電源電壓為VSS。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本案的一實施例之態樣。熟習此項技術者應瞭解，其可易於使用本案的一實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本案的一實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本案的一實施例的精神及範疇。
300:佈局圖
302A:單元/佈局單元
302B:單元/佈局單元
310:頂部邊界/邊界線
312:底部邊界/頂部邊界
314:左側邊界/左側
316:右側邊界/右側
318:底部邊界
320:左側邊界
322:右側邊界
346:背側電力軌條/背側參考軌條
348:背側電力軌條
350:背側電力軌條
352:背側電力軌條
354:背側電力軌條
P2:間距
TVDD:未經閘控參考電壓
VSS:參考電壓
VVDD:閘控控制電壓/閘控參考電壓
W2:寬度
Claims (10)
- 一種半導體裝置，包含：一半導體基板，包括一或多個主動半導體元件，其中一前側界定於該半導體基板上方，且一背側界定於該半導體基板下面；一第一前側電力軌條，在該半導體基板之該前側處，該第一前側電力軌條用以接收一第一參考電源電壓；及一第一背側電力軌條、一第二背側電力軌條、一第三背側電力軌條及一第四背側電力軌條，該第一背側電力軌條、該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條的每一者在該半導體基板之該背側處沿一第一方向延伸，該第一背側電力軌條用以接收一第二參考電源電壓，該第二背側電力軌條用以接收一第三參考電源電壓，該第三背側電力軌條及該第四背側電力軌條的每一者用以接收該第一參考電源電壓，以及相對於該第一方向，該第二背側電力軌條係在該第三背側電力軌條與該第四背側電力軌條之間；其中該第一參考電源電壓、該第二參考電源電壓及該第三參考電源電壓不同於彼此，以及該第一背側電力軌條、該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條的每一者與一第一單元區至少部分重疊。
- 如請求項1所述之半導體裝置，更包含：一第一前側金屬層，在該前側處，其中該第一前側金屬層包括該第一前側電力軌條及一第二前側電力軌條。
- 如請求項1所述之半導體裝置，更包含：一第一背側金屬層，在該背側處，其中該第一背側金屬層包括該第一背側電力軌條及該第二背側電力軌條。
- 如請求項1所述之半導體裝置，更包含：一第五背側電力軌條，在該背側處；其中該第五背側電力軌條用以接收該第二參考電源電壓，且該第五背側電力軌條在該第一方向上延伸，且該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條相對於大體上垂直於該第一方向的一第二方向係在該第一背側電力軌條與該第五背側電力軌條之間；其中該第三參考電源電壓為真實VDD，該第二參考電源電壓為虛擬VDD，且該第一參考電源電壓為VSS。
- 如請求項4所述之半導體裝置，更包含：一第一單模單元區；其中該第一單元區係一第一雙模單元區，該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條中的每一者相對於該第二方向至少部分對準，該第一雙模單元區相對於該第二方向的一頂部部分與該 第一背側電力軌條至少部分重疊，該第一雙模單元區的相對於該第二方向的一底部部分與該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條至少部分重疊，該第一單模單元區的相對於該第二方向的一頂部部分與該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條至少部分重疊，且該第一單模單元區相對於該第二方向的一底部部分與該第五背側電力軌條至少部分重疊。
- 如請求項4所述之半導體裝置，更包含：一第一頭端單元區；其中該第一頭端單元區相對於該第二方向的一頂部部分與該第一背側電力軌條部分重疊，且該第一頭端單元區相對於該第二方向的一底部部分與該第五背側電力軌條部分重疊；複數個前側電力軌條，其包括該第一背側電力軌條；以及一前側導電接線；其中該些前側電力軌條中的每一者對應地在該第一方向上延伸，該前側導電接線在該第一方向上延伸，該前側導電接線用以接收一控制信號，該些前側電力軌條中的一些用以接收該第一參考電源電 壓，該些前側電力軌條中的一些用以接收該第二參考電源電壓，該前側導電接線相對於該第二方向與該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條對準，且該前側導電接線相對於該第二方向係在該些前側電力軌條的一第一集合與該些前側電力軌條之一第二集合之間。
- 如請求項1所述之半導體裝置，更包含：複數個單元區，該些單元區彼此緊靠；一電力填充器區；以及複數個前側電力軌條，在該前側處，該些前側電力軌條在該些單元區及該電力填充器區上方延伸；其中該第一背側電力軌條、該第五背側電力軌條及該第三背側電力軌條中的各者自在該些單元區及該電力填充器區下方面延伸；其中該些單元區之一第一集合相對於該第二方向延伸，使得該些單元區之該第一集合相對於該第二方向的一頂部部分與該第一背側電力軌條部分對準，且該些單元區之該第一集合的一底部部分與該第二背側電力軌條部分對準；其中該些單元區之一第二集合相對於該第二方向延伸，使得該些單元區之該第二集合相對於該第二方向的一頂部部分與該第二背側電力軌條部分對準，且該些單元區之該第二集合的一底部部分與該第五背側電力軌條部分對準； 其中該些前側電力軌條在該電力填充器區中連接至該第一背側電力軌條、該第五背側電力軌條及該第三背側電力軌條。
- 一種半導體裝置，包含：一半導體基板，包括一或多個主動半導體元件，其中一前側界定於該半導體基板上方，且一背側界定於該半導體基板下面；以及一第一背側電力軌條、一第二背側電力軌條、一第三背側電力軌條及一第四背側電力軌條，該第一背側電力軌條、該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條的每一者在該半導體基板之該背側處沿一第一方向延伸；其中該第一背側電力軌條用以接收一第一參考電源電壓，該第二背側電力軌條用以接收一第二參考電源電壓；該第三背側電力軌條及該第四背側電力軌條的每一者用以接收一第三參考電源電壓，以及相對於該第一方向，該第二背側電力軌條係在該第三背側電力軌條與該第四背側電力軌條之間，其中該第一參考電源電壓、該第二參考電源電壓及該第三參考電源電壓彼此不同。
- 如請求項8所述之半導體裝置， 更包含：一第五背側電力軌條，在該背側處；其中該第五背側電力軌條在該第一方向上延伸，該第三背側電力軌條用以接收該第三參考電源電壓，其中該第五背側電力軌條用以接收該第一參考電源電壓，且該第五背側電力軌條在該第一方向上延伸；其中該第二背側電力軌條、該第三背側電力軌條及該第四背側電力軌條相對於大體上垂直於該第一方向的一第二方向係在該第一背側電力軌條與該第五背側電力軌條之間。
- 一種一半導體裝置的製造方法，該方法包含以下步驟：提供一半導體基板，該半導體基板具有在一第一方向上對應地延伸的一第一主動區及一第二主動區；組態該第一主動區以具有一第一導電性；組態該第二主動區以具有一第二導電性；其中一前側界定於該半導體基板上方且一背側界定於該半導體基板下面；在該前側處形成一第一前側導電接線；組態該第一前側導電接線以接收一輸入信號或提供一輸出信號；在該前側處形成一第一前側電力軌條；組態該第一前側電力軌條以接收一第一參考電源電壓； 在該背側處形成一第一背側電力軌條；組態該第一背側電力軌條以接收一第二參考電源電壓；在該前側處形成一第一閘極電極，該第一閘極電極在大體上正交於該第一方向的一第二方向上延伸；配置該第一閘極電極以在該第一主動區中界定一第一汲極/源極區及一第二汲極/源極區且在該第二主動區中界定一第三汲極/源極區及一第四汲極/源極區；將該第一閘極電極連接至該第一前側導電接線；將該第一汲極/源極區或該第二汲極/源極區連接至該第一前側電力軌條；及將該第三汲極/源極區或該第四汲極/源極區連接至該第一背側電力軌條。
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| US12001772B2 (en) * | 2021-09-24 | 2024-06-04 | International Business Machines Corporation | Ultra-short-height standard cell architecture |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140246791A1 (en) * | 2013-03-04 | 2014-09-04 | Globalfoundries Inc. | 14 lpm contact power rail |
| TW201719855A (zh) * | 2015-11-16 | 2017-06-01 | 台灣積體電路製造股份有限公司 | 積體電路 |
| US20200020591A1 (en) * | 2017-01-11 | 2020-01-16 | International Business Machines Corporation | 3d vertical fet with top and bottom gate contacts |
| TW202022990A (zh) * | 2018-10-26 | 2020-06-16 | 台灣積體電路製造股份有限公司 | 積體電路結構的形成方法及積體電路結構 |
Family Cites Families (16)
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|---|---|---|---|---|
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| KR20220022357A (ko) * | 2020-08-18 | 2022-02-25 | 삼성전자주식회사 | 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 |
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| US11270991B1 (en) * | 2020-09-02 | 2022-03-08 | Qualcomm Incorporated | Integrated circuits (ICs) employing front side (FS) back end-of-line (BEOL) (FS-BEOL) input/output (I/O) routing and back side (BS) BEOL (BS-BEOL) power routing for current flow organization, and related methods |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140246791A1 (en) * | 2013-03-04 | 2014-09-04 | Globalfoundries Inc. | 14 lpm contact power rail |
| TW201719855A (zh) * | 2015-11-16 | 2017-06-01 | 台灣積體電路製造股份有限公司 | 積體電路 |
| US20200020591A1 (en) * | 2017-01-11 | 2020-01-16 | International Business Machines Corporation | 3d vertical fet with top and bottom gate contacts |
| TW202022990A (zh) * | 2018-10-26 | 2020-06-16 | 台灣積體電路製造股份有限公司 | 積體電路結構的形成方法及積體電路結構 |
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