KR102496151B1 - 반도체 디바이스 및 그를 제조하는 방법 - Google Patents

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Abstract

반도체 디바이스는 하나 이상의 능동 반도체 컴포넌트를 포함하고, 전면은 반도체 기판 위에 규정되며 후면이 반도체 기판 아래에 규정된다. 전면 전력 레일은 반도체 디바이스의 전면에 형성되고 제1 기준 전력 전압을 수신하도록 구성된다. 제1 및 제2 후면 전력 레일은 반도체 기판의 후면 상에 형성되고 대응하는 제2 및 제3 기준 전력 전압을 수신하도록 구성된다. 제1, 제2 및 제3 기준 전력 전압은 서로 다르다.

Description

반도체 디바이스 및 그를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING SAME}
[우선권 주장]
이 출원은 2020년 10월 23일에 출원된 미국 특허 가출원 제63/104,610호의 우선권을 주장하고, 그 내용은 그 전체적으로 참조로 본 개시에 포함된다.
반도체 집적 회로(integrated circuit; IC) 산업은 다수의 상이한 영역의 문제를 해결하기 위해 다양한 아날로그 및 디지털 디바이스를 생산해 왔다. IC가 점점 더 작아지고 복잡해짐에 따라 이러한 아날로그 및 디지털 디바이스의 동작 전압이 감소되어 이러한 디지털 디바이스의 동작 전압과 전체 IC 성능에 영향을 미친다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 본 개시의 실시예에 따른 반도체 디바이스의 블록도이다.
도 1b는 일부 실시예에 따른 단면도이다.
도 2는 일부 실시예에 따른 집적 회로(IC)의 회로이다.
도 3a 및 도 3b는 일부 실시예에 따라 셀을 예시하는 대응하는 배치도(layout diagrams)이다.
도 3c는 일부 실시예에 따른 반도체 디바이스의 표현인 배치도이다.
도 3d는 일부 실시예에 따른 도 3c의 라인을 따른 단면도이다.
도 4a 및 도 4b는 일부 실시예에 따른 인접 셀을 예시하는 대응하는 배치도이다.
도 5a 및 도 5b는 일부 실시예에 따른 인접 셀을 예시하는 대응하는 배치도이다.
도 6a 및 도 6b는 일부 실시예에 따른 셀을 예시하는 대응하는 배치도이다.
도 7a 및 도 7b는 일부 실시예에 따른 셀을 예시하는 대응하는 배치도이다.
도 8a 및 도 8b는 일부 실시예에 따른 셀을 예시하는 대응하는 배치도이다.
도 9는 일부 실시예에 따른 회로도이다.
도 10a 및 도 10b는 일부 실시예에 따른 셀의 대응하는 배치도이다.
도 11a 및 도 11b는 일부 실시예에 따른 셀의 대응하는 배치도이다.
도 12는 일부 실시예에 따른 NAND 게이트의 회로도이다.
도 13a 및 도 13b는 일부 실시예에 따른 셀의 대응하는 배치도이다.
도 14a 및 도 14b는 일부 실시예에 따른 셀의 대응하는 배치도이다.
도 15는 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 16은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 17은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 18은 일부 실시예에 따른 셀 영역을 갖는 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 19는 일부 실시예에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 20은 일부 실시예에 따른 집적 회로(IC) 제조 시스템 및 이와 연관된 IC 제조 흐름의 블록도이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들(features)을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해, 컴포넌트, 값, 동작, 물질, 배열 등의 특정한 예시가 하기에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 다른 컴포넌트, 값, 동작, 물질, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 대응하게 해석될 수 있다.
일부 실시예에서, 반도체 디바이스는 하나 이상의 능동 반도체 컴포넌트를 포함하고, 여기서 전면은 반도체 기판 위에 규정되고 후면은 반도체 기판 아래, 즉 전면의 반대편에 규정된다. 일부 실시예에서, 하나 이상의 전면 전력 레일이 반도체 기판의 전면에 형성되고 하나 이상의 후면 전력 레일이 반도체 기판의 후면에 형성된다. 서로 다른 기준 전압이 전면 전력 레일 및/또는 후면 전력 레일을 통해 능동 반도체 컴포넌트에 분배된다. 예를 들어, VDD의 게이팅된 버전(gated version)(여기서는 VVDD라고 함), VDD의 언게이팅된 버전(ungated version)(여기서는 진성(true) VDD 또는 TVDD라고 함) 및 VSS(예컨대, 접지)와 같은 기준 전압은, 3개의 서로 다른 기준 전압 VDD, VVDD 및 TVDD를 반도체 기판상의 셀 영역에 분배하기 위해 하나 이상의 전면 전력 레일 및/또는 하나 이상의 후면 전력 레일에 의해 수신된다. 일반적으로 많은 양의 노이즈를 생성하지 않고 서로 다른 동작 전압을 분배하기 위해 전력 레일의 혼잡을 줄이면 IC의 회로 크기를 줄이는 데 도움이 된다. 따라서, 일부 실시예에서, 전면 전력 레일 및 후면 전력 레일은 전력 레일 혼잡을 감소시키고 노이즈를 감소시키는 것을 도와 반도체 기판 상의 능동 반도체 컴포넌트의 크기 감소를 용이하게 한다.
도 1a는 본 개시의 일부 실시예에 따른 반도체 디바이스(100)의 블록도이다.
도 1a에서, 반도체 디바이스(100)는 특히, 회로 매크로(circuit macro)(이하, 매크로라고 지칭됨)(101)를 포함한다. 일부 실시예에서, 매크로(101)는 헤더 회로이다. 일부 실시예에서, 매크로(101)는 헤더 회로가 아닌 매크로이다. 매크로(101)는 특히, 하나 이상의 기준 전압을 수신하도록 구성된 하나 이상의 전면 전력 레일을 가진 전면 금속 아키텍처와 하나 이상의 기준 전압을 수신하도록 구성된 하나 이상의 후면 전력 레일을 포함하는 후면 금속 아키텍처를 구비한 영역(102)을 포함한다. 일부 실시예에서, 전면 도전 레일에 의해 수신된 기준 전압 중 적어도 일부 및 후면 도전 레일에 의해 수신된 기준 전압 중 적어도 일부는 동일하다. 다른 실시예에서, 전면 도전 레일에 의해 수신된 기준 전압 및 후면 도전 레일에 의해 수신된 기준 전압은 동일하다. 또 다른 실시예에서, 전면 전력 레일에 의해 수신된 기준 전압과 후면 전력 레일에 의해 수신된 기준 전압은 모두 다르다. 아래에 설명된 것처럼 도전 핑거는 전력 게이팅 방식에서 상이한 전압들을 공급하는 도전 세그먼트에 접속하는 데 사용할 수 있는 영역을 증가시킨다. 영역(102)은 반도체 기판 위의 금속층 및 상호접속층을 포함하며, 여기서 "위"는 Z축에 대해 상대적이다(도 1a에 도시되지 않음). 영역(102)은 후면 금속층 및 후면 비아로도 지칭되는, 반도체 기판 아래의 금속층 및 상호접속층을 또한 포함하며, 여기서 "아래"는 Z방향(도 1a에 도시되지 않음)에 대해서이다. 전면 전력 레일은 반도체 기판 위의 전면 금속층에 형성되고 후면 전력 레일은 반도체 기판 아래의 금속층에 형성된다.
일부 실시예에서, 영역(102)에서, 전면 전력 레일 및 후면 전력 레일은 상이한 기준 전압(예컨대, GND, VVDD, TVDD)을 수신하도록 구성된다. 일부 실시예에서, 반도체 기판의 전면 및 후면 상에 전력을 분배함으로써, 셀 높이가 감소되고 회로에 의해 소모되는 면적이 감소된다. 또한, 일부 실시예에서, 반도체 기판의 전면 및 후면 상에 전력을 분배하면 전자 이동 민감성, 기생 커패시턴스 및 내부 저항이 감소하여 대응하는 설계가 더 전력 효율적이게 할 수 있다.
도 1b는 일부 실시예에 따른 단면도이다.
보다 구체적으로, 도 1b는 도 1a에 도시된 반도체 디바이스(100)의 영역(102)과 같은 반도체 디바이스의 영역의 단면적을 예시한다.
도 1b의 단면도는 반도체 기판(113), 콘택트-트랜지스터-컴포넌트 층(층(BVD)), 후면 금속층(BM0), 후면 비아층(BVIA0) 및 후면 금속층(BM1)을 포함한다. 또한, 금속-드레인/소스 층(MD 층), 비아-게이트/MD 층(VGD 층), 금속층(M0), 비아층(VIA0) 및 금속층(M1)이 도시된다. 일부 실시예에서, VGD 층은 비아-MD 층(VD 층)으로 지칭된다. Z축에서 위에서 아래로, 금속층(M1), 비아층(VIA0), 금속층(M0), VGD 층, MD 층, 반도체 기판(113), 층(BVD), 후면 금속층(BM0), 후면 비아층(BVIA0), 및 후면 금속층(BM1)은 층들의 스택을 형성한다. Z축은 X축과 Y축 모두에 직교한다(후자의 경우, 도 1a 참조).
도 1b에서, M0은 전면 상의 제1 금속화층을 나타내고, 대응하게 전면 상의 제1 상호접속층은 VIA0이며, BM0는 후면 상의 제1 금속화층을 나타내고, 대응하게 후면 상의 제1 상호접속층은 BVIA0이다. 일부 실시예에서, 이러한 반도체 디바이스가 제조되는 대응하는 프로세스 노드의 번호 부여 규칙에 따라, 전면 상의 제1 금속화층은 M1이고, 대응하게 제1 상호접속층은 VIA1이고, 후면 상의 제1 금속화층은 BM1이며, 대응하게 후면 상의 제1 상호접속층은 BVIA1이다. 일부 실시예에서, M0은 트랜지스터가 형성되는 트랜지스터층(반도체층(113)을 포함함) 위의 제1 금속화층이고, BM0는 트랜지스터층 아래의 제1 금속화층이다.
도 1b에 도시된 바와 같이, 금속층(M1), 비아층(VIA0), 금속층(M0), VGD 층 및 MD 층은 반도체 기판(113) 위에 적층된다. 활성(OD) 영역(210)은 반도체 기판(113)에 형성된다. 금속층(M1), 비아층(VIA0), 금속층(M0), VGD 층, 및 MD 층이 반도체 기판(113) 위에 적층되기 때문에, 이들은 "전면" 층이라고 한다. 층(BVD), 후면 금속층(BM0), 후면 비아층(BVIA0), 및 후면 금속층(BM1)은, 위에서 아래로, 즉, 반도체 기판(113)에서 가장 가까운 곳에서부터 가장 먼 곳으로 순서대로, 반도체 기판(113) 아래에 적층된다. 반도체 기판(113) 아래에 층(BVD), 후면 금속층(BM0), 후면 비아층(BVIA0), 및 후면 금속층(BM1)이 적층되기 때문에, 이들은 "후면" 층들이라고 지칭된다.
도 2는 일부 실시예에 따른 집적 회로(IC)의 회로(200)이다.
IC(200)는 전술한 영역(102)에서 사용 가능한 회로의 예이다. 이와 같이, IC(200)는 상이한 기준 전압을 수신하도록 구성된 전력 레일을 포함하는 전면 금속 아키텍처 및 후면 금속 아키텍처를 사용함으로써 이점을 얻는 회로의 일례이다.
IC(200)는 헤더 회로(202); 제어 회로(204); 언게이팅된 전력 구동형 회로(203); 게이팅된 전력 구동형 회로(205A); 및 게이팅된 전력 구동형 회로(205B)를 포함한다. 일반적으로, 회로에 의한 전력 소모는 누설 전류로 인해 증가한다. 전력 게이팅은 사용되고 있지 않은 IC 내의 회로에 공급되는 전력을 턴오프하여 IC 내의 회로에서의 전력 소모를 줄이는 기술이다. 게이팅된 전력 구동형 회로(205A 및 205B) 각각에 공급되는 전력은 헤더 회로(202)의 대응하는 부분에 의해 게이팅되며, 따라서 회로(205A 및 205B) 각각은 여기서 게이팅된 전력 구동형 회로로 지칭된다. 언게이팅된 전력 구동형 회로(203)에 공급되는 전력은 대응하는 헤더 회로에 의해 게이팅되지 않으므로, 회로(203)는 본 명세서에서 언게이팅된 전력 구동형 회로로 지칭된다.
게이팅된 전력 구동형 회로(205A 및 205B) 각각은 정상 모드, 슬립 모드(대기 모드라고도 지칭됨) 등에서 동작하도록 구성되는 회로의 유형이다. 정상 모드에서, 전력은 게이팅된 전력 구동형 회로(205A 및 205B) 각각에 공급된다. 정상 모드에서, 게이팅된 전력 구동형 회로(205A 및 205B) 각각은 IC(200)에 의해 사용되고, 활성 또는 비활성이며, 비활성일 때보다 활성일 때 더 많은 전력이 소모된다. 비록 비활성이긴 하지만, 게이팅된 전력 구동형 회로(205A 및 205B) 각각이 사용 중일 때 더 적은 전력이 소모되지만, 그럼에도 불구하고 누설 전류로 인해 상당한 전력이 소모된다. 슬립 모드(sleep mode)에서, 각각의 게이팅된 전력 구동형 회로(205A 및 205B)는 사용되고 있지 않으므로 전력이 게이팅된 전력 구동형 회로(205A 및 205B) 각각에 공급되지 않는다. 따라서, 슬립 모드에서, 각각의 게이팅된 전력 구동형 회로(205A 및 205B)는 비활성화일 뿐만 아니라, 회로(205A 및 205B) 각각은 또한 누설 전류를 겪지 않는다. 일부 실시예에서, 슬립 모드는 대기 모드로서 지칭된다. 헤더 회로에 대한 더 자세한 설명과 게이팅된 전력 구동형 회로 및 언게이팅된 전력 구동형 회로와의 관계는, 발명의 명칭이 "통합된 회로 및 이를 형성하는 방법(Integrated Circuit and Method of Forming the Same)"인 미국 특허 공개 공보 제20200019671A1호에서 발견되며, 이 공보는 참조에 의해 그 전체가 본 개시에 통합된다.
헤더 회로(202)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(P2)를 포함한다. PMOS 트랜지스터(P1)의 소스 및 PMOS 트랜지스터(P2)의 소스는 모두 예를 들어, VDD와 같은 기준 전압의 언게이팅된 버전을 수신하도록 구성된다. 도 2에서, VDD의 언게이팅된 버전은 진성 VDD(TVDD)로 지칭된다. 또한, PMOS 트랜지스터(P1)의 본체 콘택트(body contact) 및 PMOS 트랜지스터(P2)의 본체 콘택트는 언게이팅된 기준 전압(TVDD)을 수신하도록 구성된다. 트랜지스터(P1 및 P2)가 대응하게 턴온될 때, PMOS 트랜지스터(P1)의 드레인 및 PMOS 트랜지스터(P2)의 드레인은 게이팅된 버전의 TVDD를 게이팅된 전력 구동형 회로(205A 및 205B)에 대응하게 공급한다. 게이팅된 버전의 TVDD는 도 2에서 가상 VDD(VVDD)로서 지칭된다. 트랜지스터(P1 및 P2) 각각에 대해 소스-드레인 전압 강하(Vsd)가 무시할 수 있을 정도로 충분히 작다고 가정하면 VVDD = TVDD - Vsd
Figure 112021074456913-pat00001
TVDD이므로 VVDD는 TVDD와 실질적으로 유사하다. 트랜지스터(P1 및 P2)가 대응하게 턴오프될 때, 게이팅된 전력 구동형 회로(205A 및 205B)로의 전력이 대응하게 차단된다.
PMOS 트랜지스터(P1)의 게이트와 PMOS 트랜지스터(P2)의 게이트는 모두 노드(nd01)에 접속되고 제어 신호(NSLEEPin')를 수신하도록 구성된다. 헤더 회로(202)는 그리고 특히, 트랜지스터(P1 및 P2) 각각은 제어 신호(NSLEEPin')에 기초하여 턴온 및 턴오프되도록 구성된다. 헤더 회로(202)는 도 2에 도시된 실시예와는 다른 구성을 가질 수 있다는 점에 유의해야 한다. 예를 들어, 일부 대안적인 실시예에서, 헤더 회로(202)는 게이팅된 전력 구동형 회로(205A 및 205B) 각각에 VVDD를 공급하는 단일 PMOS 트랜지스터, 예를 들어, P1을 갖는다. 트랜지스터(P1)의 전류-소싱 용량이 게이팅된 전력 구동형 회로(205A 및 205B) 각각을 소싱(source)하기에 충분한 그러한 대안적인 실시예에서, 단일 트랜지스터(P1)의 사용은 헤더 회로(202)에 의해 소모되는 면적을 감소시킨다.
제어 회로(204)는 제1 인버터(206) 및 제2 인버터(208)를 포함한다. 제1 인버터(206)는 제어 신호(NSLEEPin)를 수신하고 이를 반전하여 제어 신호(NSLEEPin')를 생성하도록 구성된다. 따라서, 제어 신호(NSLEEPin)가 고전압 상태(예컨대, TVDD에서 또는 그 근처)에서 수신되면, 제1 인버터(206)는 저전압 상태(예컨대, VSS에서 또는 그 근처)에서 제어 신호(NSLEEPin')를 생성하도록 구성된다. 제어 신호(NSLEEPin)가 저전압 상태(예컨대, VSS에서 또는 그 근처)에서 수신되면, 제1 인버터(206)는 고전압 상태(예컨대, TVDD에서 또는 그 근처)에서 제어 신호(NSLEEPin')를 생성하도록 구성된다.
이 실시예에서, 제1 인버터(206)는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N1)를 포함한다. PMOS 트랜지스터(P3)는 언게이팅된 기준 전압(TVDD)을 수신하기 위해 접속된 소스와 노드(nd02)에 접속된 드레인을 갖는다. PMOS 트랜지스터(P3)의 본체 콘택트가 접속되어 언게이팅된 기준 전압(TVDD)을 수신한다. 노드(nd02)는 회로(202)의 노드(nd01)에 접속된다. NMOS 트랜지스터(N1)는 노드(nd02)에 접속된 드레인과 기준 전압(VSS)(예컨대, 접지 전압)을 수신하도록 접속된 소스를 갖는다. NMOS 트랜지스터(N1)의 본체 콘택트는 기준 전압(VBB)을 수신하기 위해 접속된다. PMOS 트랜지스터(P3)의 게이트 콘택트와 NMOS 트랜지스터(N1)의 게이트 콘택트는 모두 노드(nd03)에 접속된다. 제어 신호(NSLEEPin)는 노드(nd03)에서 수신된다.
따라서, 제어 신호(NSLEEPin)가 저전압 상태(예컨대, VSS 또는 그 근처)에서 수신되면, PMOS 트랜지스터(P3)가 턴온되고 NMOS 트랜지스터(N1)가 차단된다. 따라서 PMOS 트랜지스터(P3)는 노드(nd02)에서의 전압을 TVDD 또는 그 근처로 풀업하여 제어 신호(NSLEEPin')가 TVDD 또는 그 근처에서 공급된다. 따라서 노드(nd01)의 전압은 TVDD 또는 그 근처에서 고전압 상태에 있다. 따라서, PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 차단되고, 따라서 전력은 게이팅된 전력 구동형 회로(205A 및 205B)로의 전력이 대응하게 차단된다.
반면에, 제어 신호(NSLEEPin)가 고전압 상태(TVDD 또는 그 근처)에 있으면 PMOS 트랜지스터(P3)가 차단되고 NMOS 트랜지스터(N1)가 턴온된다. 따라서 NMOS 트랜지스터(N1)는 제어 신호(NSLEEPin')가 VSS 또는 그 근처에 있도록 노드(nd02)의 전압을 VSS 또는 그 근처로 풀다운한다. 따라서 노드(nd01)는 VSS 또는 그 근처에서 저전압 상태에 있다. 따라서, PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 게이팅된 전력 구동형 회로(205A 및 205B)에 게이팅된 기준 전압(VVDD)을 공급하기 위해 턴온된다.
제2 인버터(208)는 제어 신호(NSLEEPin')로부터 제어 신호(NSLEEPout)를 생성하도록 구성된다. 보다 구체적으로, 제2 인버터(208)는 제어 신호(NSLEEPin')를 반전시키고 제어 신호(NSLEEPout)를 생성하도록 구성된다. 따라서, 제어 신호(NSLEEPin')가 고전압 상태(예컨대, TVDD 또는 그 근처)에서 수신되면, 제2 인버터(208)는 저전압 상태(예컨대, VSS 또는 그 근처)에서 제어 신호(NSLEEPout)를 생성하도록 구성된다. 제어 신호(NSLEEPin')가 저전압 상태(예컨대, VSS 또는 그 근처)에서 수신되면, 제2 인버터(208)는 고전압 상태(예컨대, TVDD 또는 그 근처)에서 제어 신호(NSLEEPout)을 생성하도록 구성된다.
이 실시예에서, 제2 인버터(208)는 PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N2)를 포함한다. PMOS 트랜지스터(P4)는 언게이팅된 기준 전압(TVDD)을 수신하기 위해 접속된 소스와 노드(nd04)에 접속된 드레인을 갖는다. PMOS 트랜지스터(P4)의 본체 콘택트는 언게이팅된 기준 전압(TVDD)을 수신하도록 접속된다. NMOS 트랜지스터(N2)는 노드(nd04)에 접속된 드레인과 기준 전압(VSS)(예컨대, 접지 전압)을 수신하도록 접속된 소스를 갖는다. NMOS 트랜지스터(N2)의 본체 콘택트는 기준 전압(VBB)을 수신하기 위해 접속된다. PMOS 트랜지스터(P4)의 게이트 콘택트와 NMOS 트랜지스터(N2)의 게이트 콘택트는 모두 노드(nd01)에 접속된다. 제어 신호(NSLEEPin')는 노드(nd01)에서 공급된다.
따라서, 제어 신호(NSLEEPin')가 저전압 상태(예컨대, VSS 또는 그 근처)에 있으면 PMOS 트랜지스터(P4)가 턴온되고 NMOS 트랜지스터(N2)가 차단된다. 따라서 PMOS 트랜지스터(P4)는 노드(nd04)에서의 전압을 TVDD 또는 그 근처로 풀업하여 제어 신호(NSLEEPout)가 TVDD 또는 그 근처에 있도록 한다. 따라서 노드(nd04)의 전압은 TVDD 또는 그 근처에서 고전압 상태에 있다. 이러한 방식으로, 제어 신호(NSLEEPout)는 헤더 회로(202)가 턴온되고 게이팅된 제어 전압(VVDD)을 게이팅된 전력 구동형 회로(205A 및 205B)에 제공하고 있음을 나타낸다.
반면에, 제어 신호(NSLEEPin')가 고전압 상태(TVDD 또는 그 근처)에 있으면 PMOS 트랜지스터(P4)가 차단되고 NMOS 트랜지스터(N2)가 턴온된다. 따라서 NMOS 트랜지스터(N2)는 제어 신호(NSLEEPout)가 VSS 또는 그 근처에서 저전압 상태에 있도록 노드(nd04)에서의 전압을 VSS 또는 그 근처로 풀다운한다. 이러한 방식으로, 제어 신호(NSLEEPout)는 헤더 회로(202)가 턴오프되어 게이팅된 전력 구동형 회로(205A 및 205B) 각각으로의 전력이 차단된다는 것을 나타낸다.
도 3a 및 도 3b는 일부 실시예에 따라 셀(302A) 및 셀(302B)을 예시하는 대응하는 배치도(300)이다.
셀(302A) 및 셀(302B)은 반도체 디바이스(100)에서 영역(102)의 일 실시예의 표현이다. 도 3a는 배치도(300)의 전면(304)을 예시하고, 도 3b는 배치도(300)의 후면(306)을 예시한다. 전면(304)은 반도체 기판(308) 위에 있고 후면(306)은 반도체 기판(308) 아래에 있다.
도 3a 및 3b의 배치도는 반도체 디바이스를 나타낸다. 반도체 디바이스 내의 구조물은 배치도에서 패턴(형상이라고도 함)으로 표시된다. 논의의 단순화를 위해, 도 3a 및 3b의 배치도(및 본 개시에 포함된 다른 배치도)의 요소는 패턴 자체가 아니라 구조물인 것처럼 지칭될 것이다. 예를 들어, 패턴(210)은 활성 영역을 나타낸다. 일부 실시예에서, 활성 영역은 OD(oxide-dimensioned)"라고 지칭된다. 다음 논의에서, 요소(336)는 전면 도전 패턴(336)이 아니라 전면 도전 라인(336)으로 지칭된다.
예시의 단순화를 위해, 도 3a는 반도체 기판(308) 내의 구조물 및 금속층(M0) 내의 구조물을 도시하지만 다른 층에는 구조물이 없다. 또한, 예시의 단순화를 위해, 도 3b는 층(BM0)의 구조물을 도시하지만 다른 층에는 구조물이 없다.
이 실시예에서, 셀(302A)은 X축에 평행한 제1 방향으로 연장되는 상단 경계(310) 및 하단 경계(312)를 포함한다. 좌측 경계(314) 및 우측 경계(316)는 Y축에 평행한 제2 방향으로 연장된다. 따라서 제1 방향과 제2 방향은 서로 직교한다.
이 실시예에서, 셀(302B)은 제1 방향으로 연장되는 상단 경계(312) 및 하단 경계(318)를 포함한다. 좌측 경계(320) 및 우측 경계(322)는 제2 방향으로 연장된다.
셀(302A) 및 셀(302B)은 서로 인접해 있다. 또한, 셀(302A)의 하단 경계(312)는 셀(302B)의 상단 경계(312)와 동일하다는 점에 유의한다. 이와 같이, 셀(302A) 및 셀(302B)은 경계(312)에 대해 그리고 Y축에 대해 서로 인접한다.
레이아웃 셀(302A)은 이중 모드 셀이다. 이중 모드 셀(즉, 게이팅된 전력 구동형 셀)은 VVDD에 의해 전력이 공급되므로 도 2에 도시된 헤더 회로(202)와 같은 헤더 회로에 의해 턴온되고 턴오프될 수 있다. 레이아웃 셀(302B)은 단일 모드 셀(또는 언게이팅된 셀)이다. 단일 모드 셀(즉, 언게이팅된 전력 구동형 셀)은 TVDD에 의해 전력이 공급되므로 헤더 회로에 의해 턴온 및 턴오프될 수 없다. 오히려 단일 모드 셀은 항상 TVDD에 의해 전력이 공급되며 헤더 회로에 의해 턴온되고 턴오프될 수 없다.
전력은 도 3a의 전면(304) 및 도 3b의 후면(306)을 통해 인접 셀(302A) 및 셀(302B)에 분배된다.
도 3a의 전면(304) 상에서, Y축에 대해 위에서 아래로, 셀(302A)은 전면 전력 레일(324), 전면 도전 라인(326), 전면 도전 라인(328), 전면 도전 라인(330), 전면 도전 라인(332), 및 전면 전력 레일(334)을 포함한다.
도 3a의 전면(304) 상에서, Y축에 대해 위에서 아래로, 셀(302B)은 전면 전력 레일(334), 전면 도전 라인(336), 전면 도전 라인(338), 전면 도전 라인(340), 전면 도전 라인(342), 및 전면 전력 레일(344)을 포함한다.
각각의 전면 도전 라인(326, 328, 330, 332, 336, 338, 340 및 342) 및 전면 전력 레일(324, 334 및 344)은 제1 방향으로 연장되는 장축과 제2 방향으로 연장되는 단축을 갖는다. 또한, 전면 도전 라인(326, 328, 330, 332, 336, 338, 340 및 342) 및 전면 전력 레일(324, 334 및 344)은 제1 방향으로 서로 평행하고 Y축에 대해 피치(P1)만큼 서로 분리된다. 전면 도전 라인(326, 328, 330, 332), 전면 도전 라인(336, 338, 340 및 342) 및 전면 전력 레일(324, 334 및 344) 각각은 폭(W1)을 가지며, 여기서 W1은 이 구조물의 단축에 대해, 즉 Y축에 대해 길이이다. 일부 실시예에서, 각각의 전면 도전 라인(326, 328, 330, 332, 336, 338, 340 및 342) 및 전면 전력 레일(324, 334 및 344)은 도 1b와 관련하여 전술된 제1 금속층 또는 제2 금속층과 같은 동일한 금속층에 형성된다. 일부 실시예에서, W1은 대략(0.4 * P1) 내지(0.6 * P1)와 동일하다.
도 3a에서, Y축에 대해, 전면 전력 레일(324)의 상단 절반(즉, 절반 폭)은 셀(302A)의 외부에 있고, 전면 전력 레일(324)의 하단 절반(즉, 절반 폭)은 셀(302A) 내에 있다. 셀(302A) 외부의 전면 전력 레일(324)의 상단 절반과 전면 전력 레일(324)의 하단 절반 사이의 경계선은 상단 경계(310)이다. 전면 전력 레일(324)은 기준 전압(VVDD)을 수신하도록 구성된다. 그러나, 전면 전력 레일(324)은 기준 전압(VVDD)을 셀(302A)의 다른 컴포넌트(미도시)에 분배하는 데 사용되지 않는다. 대신, 전면 전력 레일(324) 상의 기준 전압(VVDD)의 존재는 셀(302A)을 차폐하기 위해 사용된다.
X축에 대해, 전면 도전 라인(326, 328, 330, 332)은 각각 셀(302A)에 대해 전체 폭을 가지며, 즉, 각각은 좌측(314)에서 우측(316)으로 연장된다. 일부 실시예에서, 전면 도전 라인(326, 328, 330, 332) 및 전면 전력 레일(334) 중 적어도 일부는 제어 신호, 입력 신호, 출력 신호 등과 같은 다양한 신호를 수신하도록 구성된다. 다양한 신호는 하나 이상의 전면 도전 라인(326, 328, 330 및 332)을 통해, 반도체 기판(308) 상에 형성된 반도체 컴포넌트(도시되지 않음)로 분배(또는 라우팅)된다.
도 3a에서, Y축에 대해, 전면 전력 레일(334)의 상단 절반은 셀(302A) 내에 있고 전면 전력 레일(334)의 하단 절반은 셀(302B) 내에 있다. 전면 전력 레일의 상단 절반과 전면 전력 레일(334)의 하단 절반 사이의 경계선은 하단 경계(312)이다. 전면 전력 레일(334)은 기준 전압(VSS)(예컨대, 접지)을 수신하도록 구성된다. 그러나, 전면 전력 레일(334)은 기준 전압(VSS)을 셀(302A) 및 셀(302B)의 다른 컴포넌트(미도시)에 분배하는 데 사용되지 않는다. 대신, 전면 전력 레일(334) 상의 기준 전압(VSS)의 존재는 셀(302A) 및 셀(302B)을 차폐하기 위해 사용된다.
각각의 전면 도전 라인(336, 338, 340, 342)은 셀(302B) 내에서 전체 폭을 갖는다. 일부 실시예에서, 전면 도전 라인(336, 338, 340 및 342) 중 적어도 일부는 제어 신호, 입력 신호, 출력 신호 등과 같은 다양한 신호를 수신하도록 구성된다. 다양한 신호는 하나 이상의 전면 도전 라인(336, 338, 340 및 342)을 통해 반도체 기판(308) 상에 형성된 반도체 컴포넌트(이제 도시됨)로 분배(또는 라우팅)된다.
이 실시예에서, 전면 전력 레일(344)의 상단 절반은 셀(302B) 내에 있고 전면 전력 레일(344)의 하단 절반은 셀(302B)의 외부에 있다. 전면 전력 레일의 상단 절반과 전면 전력 레일(334)의 하단 절반 사이의 경계선은 하단 경계(318)이다. 전면 전력 레일(344)은 기준 전압(VVDD)을 수신하도록 구성된다. 그러나, 전면 전력 레일(344)은 기준 전압(VVDD)을 셀(302B)에 분배하기 위해 사용되지 않는다. 대신, 전면 전력 레일(344)이 셀(302B)을 차폐하는데 사용된다.
일부 실시예에서, 전면 전력 레일(324), 전면 전력 레일(334) 및 전면 전력 레일(344)을 대응하는 기준 전압(VVDD, VSS)에 접속하지 않으면, 전면 도전 라인(336, 338, 340, 342)은 디커플링 커패시턴스 및 노이즈를 겪을 것이다. 일부 실시예에서, 전면 전력 레일(324), 전면 전력 레일(334) 및 전면 전력 레일(344)을 대응하는 기준 전압(VVDD, VSS)에 접속하면 전면 도전 라인(336, 338, 340, 342) 상의 신호가 더 안정되고 더 나은 성능을 제공한다. 다른 실시예에서, 배치도(300)는 회로의 면적이 최소화되어야 하는 회로를 나타낸다. 이 경우, 전면 전력 레일(324, 334, 344)은 신호를 전송하는 데 사용되므로 전면 도전 라인(324, 334, 344)이 될 것이다.
도 3b에서, 반도체 기판(308) 내의 반도체 컴포넌트(도시되지 않음)로의 전력 분배는 후면(306)에서 공급된다. 배치도(300)는 후면 전력 레일(346, 348, 350, 352 및 354)을 포함한다. 후면 전력 레일(346, 348, 350, 352, 354) 각각은 제1 방향으로 연장되는 장축과 제2 방향으로 연장하는 단축을 갖는다. 후면 전력 레일(348, 350 및 352)은 후면 전력 레일(346) 및 후면 전력 레일(354)에 평행하다. 그러나, Y축에 대해, 각각의 후면 전력 레일(348, 350 및 352)은 후면 전력 레일(346)과 후면 전력 레일(354) 사이에 있다. 더욱이, 후면 전력 레일(348, 350 및 352)은 Y축에 대해 실질적으로 정렬되지만 X축에 대해 서로 분리되어 있다. 이 실시예에서, X축에 대해, 후면 전력 레일(350)은 후면 전력 레일(348)과 후면 전력 레일(352) 사이에 있다. 또한, X축에 대해, 후면 전력 레일(348)은 가장 좌측 후면 전력 레일이고, 후면 전력 레일(352)은 가장 우측 후면 전력 레일이다.
Y축에 대해, 각각의 후면 전력 레일(348, 350, 352)은 피치(P2)만큼 후면 전력 레일(346)로부터 분리된다. 추가적으로, Y축에 대해, 각각의 후면 전력 레일(348, 350 및 352)은 피치(P2)만큼 후면 전력 레일(354)로부터 분리된다. 이 실시예에서, 피치(P2)는 셀(302A, 302B) 중 하나의 셀 높이와 대략 동일하다. 각각의 후면 전력 레일(346, 348 350, 352 및 354)은 폭(W2)을 가지며, 여기서 W2는 이 구조물의 단축에 대한, 즉 Y축에 대한 길이이다. 일부 실시예에서, 폭(W2)은 대략(0.2 * P2) 내지(0.7 * P2)와 동일하다.
도 3b에 도시된 바와 같이, Y축에 대해, 후면 전력 레일(346)의 상단 절반은 셀(302A) 외부에 있는 반면 후면 전력 레일(346)의 하단 절반은 셀(302A) 내에 있다. 후면 전력 레일(346)의 상단 절반과 후면 전력 레일(346)의 하단 절반 사이의 경계선은 셀(302A)의 경계선(310)이다. 각각의 후면 전력 레일(348, 350, 352)의 상단 절반은 셀(302A) 내에 있는 반면, 각각의 후면 전력 레일(348, 350, 352)의 하단 절반은 셀(302B) 내에 있다. 후면 전력 레일(348), 후면 전력 레일(350) 및 후면 전력 레일(352) 각각의 상단 절반과 후면 전력 레일(348), 후면 전력 레일(350) 및 후면 전력 레일(352) 각각의 하단 절반 사이의 경계선은 셀(302A, 302B)의 경계선(312)이다. 후면 전력 레일(354)의 상단 절반은 셀(302B) 내에 있는 반면 후면 전력 레일(354)의 하단 절반은 셀(302B) 외부에 있다. 후면 전력 레일(354)의 상단 절반과 후면 전력 레일(354)의 하단 절반 사이의 경계선은 셀(302B)의 경계선(318)이다.
후면 전력 레일(346) 및 후면 전력 레일(354) 각각은 기준 전압(VVDD)을 수신하도록 구성된다. 후면 전력 레일(348) 및 후면 전력 레일(352) 각각은 기준 전압(VSS)을 수신하도록 구성된다. 후면 전력 레일(350)은 기준 전압(TVDD)을 수신하도록 구성된다. 따라서 후면 전력 레일(346, 348, 350, 352, 354)은 상이한 기준 전압(TVDD, VVDD 및 VSS)을 반도체 기판(308) 상의 반도체 컴포넌트(미도시)에 분배하는 데 사용된다. 후면 전력 레일(346, 348, 350, 352, 354)은 전면(304) 상의 전면 도전 라인(326-332 및 336-342)으로부터 후면(306) 상에 격리된다. 더욱이, 이 배열은 기준 전압(TVDD, VVDD 및 VSS)을 분배하면서 단일 모드 셀(예컨대, 셀(302A))이 단일 모드 셀(예컨대, 셀(302B))에 인접하도록 허용한다.
도 3c는 일부 실시예에 따른 반도체 디바이스의 표현인 배치도(356)이다.
배치도(356)는 기준 전압(VVDD 및 VSS)이 전력 레일(324, 334 및 344)에 공급되도록, 후면(306)(도 3d 참조)에서 전면(304)으로 기준 전압(VVDD 및 VSS)을 제공하기 위한 기술의 도면이다.
도 3c에 도시된 바와 같이, 반도체 디바이스는 셀(302)의 복수의 행 및 열(C)을 포함한다. 일부 실시예에서, 셀(302)의 예는 셀(302A, 302B), 본 개시에 설명된 셀들 중 또 다른 셀 등을 포함한다.
도 3c에서, X축에 대해 열(C)의 쌍이 서로 인접한다. 간극(GB)은 제1 방향으로 연장되고 두 쌍의 열(C) 사이에 있다. X축에 대해, 간극(GL)은 두 쌍의 열(C)의 왼쪽에 있고 간극(GR)은 두 쌍의 열(C)의 오른쪽에 있다. 간극(GL)의 좌측 및/또는 간극(GR)의 우측에, 배치도(356)는 전력 필러 영역(power filler regions)(PF)을 포함한다. 전력 필러 영역(PF)은, 전력 레일(324, 334 및 344)이 반도체 디바이스의 후면(306)으로부터 기준 전압(VVDD 및 VSS)을 픽업할 수 있는 것을 용이하게 한다. 도 3c에서, 전력 레일(324, 334 및 344)은 간극(GL, GB, GR)을 가로 질러 그리고 또한 전력 필러 영역(PF)을 가로 질러 인접하는 셀(302)의 경계를 따라 X축 방향으로 연장된다.
도 3d는 일부 실시예에 따른 도 3c의 라인(IIIC)을 따른 단면도이다.
도 3d는 반도체 기판(308)을 포함한다. 후면 상(306)에서, 전력 필러 영역(PF)은 콘택트-트랜지스터-컴포넌트 층(BVD) 및 후면 금속층(BM0)을 포함한다. 이 실시예에서, 후면 전력 레일(346, 348, 354)은 셀(302)(도 3c 참조), 간극(GL, GB, GR)(도 3c 참조) 및 전력 필러 영역(PF) 아래로 연장된다. 전술한 바와 같이, 후면 전력 레일(346)은 기준 전압(VVDD)을 수신하도록 구성되고, 후면 전력 레일(348)은 기준 전압(VSS)을 수신하도록 구성되며, 후면 전력 레일(354)은 기준 전압(VVDD)을 수신하도록 구성된다. 이 실시예에서, 후면 전력 레일(346, 348, 354)은 후면 금속층(BM0)에 위치한다. 후면 비아층(BVD)의 후면 비아(358)는 후면 전력 레일(346, 348, 354)을 반도체 기판(308)의 상이한 반도체 섹션(360)에 접속한다.
전면에서 후면으로, Z축에 대해, 전면 금속층(M1), 전면 비아층(VIA0), 전면 금속층(M0), 전면 비아층(VGD), 전면 MD 층은 전면(304)의 전력 필러 영역(PF)에 있다. Z축은 X축(도 1a 참조) 및 Y축 모두에 직교한다. 전면 비아층(VD)의 전면 금속 비아(362)는 반도체 섹션(360)을 전면 금속층(M0)의 도전체(363)에 접속한다. 전면 비아층(VIA0)의 전면 금속 비아(364)는 도전체(363)를 전면 금속층(M1)의 도전체(324, 334, 344)에 접속한다. 다른 실시예에서, 도전체(324, 334, 344)는 예를 들어, 전면 금속층(M0)과 같은, 전면 금속층(M1) 이외의 전면 금속층에 위치한다. 도전체(324, 334, 344)는 전술한 바와 같이 기준 전압(VVDD, VSS)에 의해 바이어스된다. 반도체 섹션(306)은 대응하는 VD 구조물(362)과 후면 비아(358)를 전기적으로 접속하도록 구성된다. 일부 실시예에서, 반도체 섹션(306)은 전류를 도전하도록 도핑된다.
도 4a 및 도 4b는 일부 실시예에 따라 셀(402A) 및 셀(402B)의 대응하는 배치도(400)이다.
도 4a는 배치도(400)의 전면(404)의 도면이고, 도 4b는 배치도(400)의 후면(406)의 도면이다.
배치도(400)는 도 3a, 3b의 배치도(300)와 유사하다. 배치도(400)의 유사한 컴포넌트는 도 3a, 3b의 배치도(300)와 동일한 요소 번호를 갖는다. 따라서 논의는 배치도(300)와 배치도(400) 사이의 차이점에 집중할 것이다.
전면(404)과 관련하여, 전면 도전 라인(407)은 셀(402A)과 셀(402B) 사이의 경계(312)에 있다. 전면 도전 라인(407)의 상단 절반은 셀(402A) 내에 있고 전면 도전 라인(407)의 하단 절반은 셀(402B) 내에 있다. 전면 도전 라인(407)은 X축 방향으로 연장되는 장축과 Y축 방향으로 연장되는 단축을 갖는다. 이 실시예에서, 전면 전력 레일(407)은 제어 신호(NSLEEPin')을 수신하도록 구성된다.
도 4a에서, 셀(402A)은 전면 전력 레일(324)과 전면 도전 라인(407) 사이에 있다. 셀(402A)은 배치도(402A)에서 전면 전력 레일(408, 410, 412 및 414)을 포함한다. 각각의 전면 전력 레일(408, 410, 412, 414)은 X축 방향으로 연장되는 장축을 갖고 Y축 방향으로 연장되는 단축을 갖는다. 전면 전력 레일(408)은 기준 전압(TVDD)을 수신하도록 구성되고, 전면 전력 레일(410)은 기준 전압(VVDD)을 수신하도록 구성되고, 전면 전력 레일(412)은 기준 전압(TVDD)을 수신하도록 구성되며, 전면 전력 레일(414)은 기준 전압(VVDD)을 수신하도록 구성된다. 각각의 전면 전력 레일(408, 410, 412 및 414)은 기준 전압(TVDD, VVDD)을 셀(402A)의 반도체 기판(308)의 회로(미도시)에 분배하도록 구성된다.
셀(402B)은 전면 도전 라인(407)과 전면 전력 레일(344) 사이에 있다. 셀(402B)은 배치도(402B)에서 전면 전력 레일(416, 418, 420 및 422)을 포함한다. 각각의 전면 전력 레일(416, 418, 420, 422)은 X축 방향으로 연장되는 장축을 갖고 Y축 방향으로 연장되는 단축을 갖는다. 전면 전력 레일(416)은 기준 전압(VVDD)을 수신하도록 구성되고, 전면 전력 레일(418)은 기준 전압(TVDD)을 수신하도록 구성되고, 전면 전력 레일(420)은 기준 전압(VVDD)을 수신하도록 구성되며, 전면 전력 레일(422)은 기준 전압(TVDD)을 수신하도록 구성된다. 각각의 전면 전력 레일(416, 418, 420 및 422)은 기준 전압(TVDD, VVDD)을 셀(402B)의 반도체 기판(308) 내의 회로(미도시)에 분배하도록 구성된다.
이 실시예에서, 도 4b에 도시된 배치도(400)의 후면(406)은 도 3b에 도시된 배치도(300)의 후면(306)과 동일하다. 일부 실시예에서, 셀(402A)과 셀(402B)은 결합하여 헤더 회로(202)를 포함하는 헤더 셀을 제공한다.
도 5a 및 도 5b는 일부 실시예에 따라 셀(502A) 및 셀(502B)을 예시하는 대응하는 배치도(500)이다.
도 5a는 배치도(500)의 전면(504)의 도면이고, 도 5b는 배치도(500)의 후면(506)의 도면이다.
배치도(500)는 도 4a, 4b의 배치도(400)와 유사하다. 배치도(500)의 유사한 컴포넌트는 도 4a, 4b의 배치도(500)와 동일한 요소 번호를 갖는다. 따라서 논의는 배치도(500)와 배치도(400) 사이의 차이점에 집중할 것이다.
도 5a의 전면(504)은 도 4a의 전면(404)과 동일하다. 후면(506)은 또한 후면 전력 레일(346) 및 후면 전력 레일(354)을 포함하는데, 이는 도 3b에 대해 위에서 설명된 바와 같이 위치하고 구성되며 대응하게 기준 전압(VVDD)을 수신한다. 그러나 이 실시예에서, 도 5b의 후면(506)은 후면 전력 레일(348')을 포함하지만 도 3b의 후면 전력 레일(350 및 352)을 생략한다. 후면 전력 레일(348')은 기준 전압(VSS)을 수신하도록 구성된다. 후면 전력 레일(348')은 X축 방향으로 연장되는 장축과 Y축 방향으로 연장되는 단축을 갖는다. 도 5b에서, 후면 전력 레일(348')은 후면 전력 레일(346) 및 후면 전력 레일(354)과 같이 W2의 폭을 갖는다.
후면 전력 레일(348')은 피치(P2)만큼 후면 전력 레일(346)로부터 분리된다. 추가로, 후면 전력 레일(348')은 피치(P2)만큼 후면 전력 레일(352)로부터 분리된다. 이 실시예에서, 피치(P2)는 셀(502A, 502B) 중 하나의 셀 높이와 대략 동일하다.
도 5b에 도시된 바와 같이, 후면 전력 레일(348')의 상단 절반은 셀(502B) 내에 있는 반면 후면 전력 레일(348')의 하단 절반은 셀(302B) 내에 있다. 후면 전력 레일(348')의 상단 절반과 후면 전력 레일(348)의 하단 절반 사이의 경계선은 셀(502A, 502B)의 경계선(312)이다. 일부 실시예에서, 셀(502A) 및 셀(502B)은 결합하여 헤더 회로(202)를 포함하는 헤더 셀을 형성한다.
도 6a 및 도 6b는 일부 실시예에 따른 셀(602A)의 대응하는 배치도이다.
도 6a는 배치도(600)의 전면(604)의 도면이고, 도 6b는 배치도(500)의 후면(606)의 도면이다.
전면(604)과 관련하여, 셀(602A)은 도 3a의 셀(302A) 및 전면(304)과 유사성을 갖는다. 전면(604) 상의 셀(602A)의 유사한 컴포넌트는 도 3a의 셀(302A) 및 전면(304)과 동일한 요소 번호를 갖는다. 따라서 전면(604)에 대한 논의는 셀(602A)의 전면(604)과 도 3a의 셀(302A)의 전면(304) 사이의 차이에 집중할 것이다.
도 6a에서, 전면 도전 라인(326)은 입력 신호(IN)를 수신하도록 구성되고 전면 도전 라인(332)은 출력 신호(Out)를 제공하도록 구성된다. 더욱이, 전면 도전 라인(328)(도 3a 참조)을 갖는 대신, 셀(602A)은 Y축에 대해 전면 도전 라인(326)과 전면 도전 라인(332) 사이에 전면 전력 레일(628)을 포함한다. 전면 전력 레일(328)은 기준 전압(TVDD)을 수신하도록 구성된다. 일부 실시예에서, 기준 전압(TVDD)은 전면 전력 레일(328)을 사용해 반도체 기판(308)의 반도체 컴포넌트(도시되지 않음)에 분배된다.
셀(602A)의 후면(606)은 셀(502A)의 후면(506)과 동일하다. 따라서 셀(602)의 후면(606)은 또한 VVDD를 수신하도록 구성된 후면 전력 레일(346) 및 VSS를 수신하도록 구성된 후면 전력 레일(348')을 포함한다.
도 7a 및 도 7b는 일부 실시예에 따른 셀(702A)의 대응하는 배치도(700)이다.
도 7a는 배치도(700)의 전면(704)의 도면이고, 도 7b는 배치도(700)의 후면(706)의 도면이다.
셀(702A)의 전면(704)은 도 6a의 셀(602A)의 전면(604)과 동일하다. 셀(702A)의 후면(706)은, 도 7b에서 후면 전력 레일(346)이 기준 전압(VVDD) 대신에 기준 전압(TVDD)을 수신하도록 구성된다는 점을 제외하고는, 도 6b에 도시된 셀(602A)의 후면(606)과 동일하다.
도 8a 및 도 8b는 일부 실시예에 따른 셀(802A)의 대응하는 배치도(800)이다.
도 8a는 배치도(800)의 전면(804)의 도면이고, 도 8b는 배치도(800)의 후면(806)의 도면이다.
셀(802A)의 전면(804)은, 전면 도전 라인(324)이 기준 전압(VVDD) 대신에 도 8a에서 기준 전압(TVDD)을 수신하도록 구성된다는 점을 제외하고는, 도 6a의 셀(602A)의 전면(604)과 동일하다. 셀(802A)의 후면(806)은 도 6b의 셀(602A)의 후면(606)과 동일하다.
도 9는 일부 실시예에 따른 회로도이다.
보다 구체적으로, 회로(900)는 스테이지(902(1)-902(4))를 포함하는 4개의 인버터/스테이지를 포함한다. 스테이지(902(1))는 PMOS 디바이스(P1) 및 NMOS 디바이스(N1)를 포함한다. PMOS 디바이스(P1)의 게이트와 NMOS 디바이스(N1)의 게이트는 입력 노드(I(1))에서 입력 신호(IN)를 수신하도록 구성된다. PMOS 디바이스(P1)의 드레인과 NMOS 디바이스(N1)의 드레인은 출력 노드(O(1))에 접속된다. PMOS 디바이스(P1) 및 NMOS 디바이스(N1)는 출력 노드(O(1))에서 출력 신호(OUT)를 생성하도록 구성된다. PMOS 디바이스(P1)의 소스는 기준 전압(TVDD)을 수신하도록 구성되고 NMOS 디바이스(N1)의 소스는 기준 전압(VSS)을 수신하도록 구성된다.
스테이지(902(2))는 PMOS 디바이스(P2) 및 NMOS 디바이스(N2)를 포함한다. PMOS 디바이스(P2)의 게이트와 NMOS 디바이스(N2)의 게이트는 입력 노드(I(2))에서 입력 신호(IN)를 수신하도록 구성된다. PMOS 디바이스(P2)의 드레인과 NMOS 디바이스(N2)의 드레인은 출력 노드(O(2))에 접속된다. PMOS 디바이스(P2) 및 NMOS 디바이스(N2)는 출력 노드(O(2))에서 출력 신호(OUT)를 생성하도록 구성된다. PMOS 디바이스(P2)의 소스는 기준 전압(TVDD)을 수신하도록 구성되고 NMOS 디바이스(N2)의 소스는 기준 전압(VSS)을 수신하도록 구성된다.
스테이지(902(3))는 PMOS 디바이스(P3) 및 NMOS 디바이스(N3)를 포함한다. PMOS 디바이스(P3)의 게이트와 NMOS 디바이스(N3)의 게이트는 입력 노드(I(3))에서 입력 신호(IN)를 수신하도록 구성된다. PMOS 디바이스(P3)의 드레인과 NMOS 디바이스(N3)의 드레인은 출력 노드(O(3))에 접속된다. PMOS 디바이스(P3) 및 NMOS 디바이스(N3)는 출력 노드(O(3))에서 출력 신호(OUT)를 생성하도록 구성된다. PMOS 디바이스(P3)의 소스는 기준 전압(TVDD)을 수신하도록 구성되고 NMOS 디바이스(N3)의 소스는 기준 전압(VSS)을 수신하도록 구성된다.
스테이지(902(4))는 PMOS 디바이스(P4) 및 NMOS 디바이스(N4)를 포함한다. PMOS 디바이스(P4)의 게이트와 NMOS 디바이스(N4)의 게이트는 입력 노드(I(4))에서 입력 신호(IN)를 수신하도록 구성된다. PMOS 디바이스(P4)의 드레인과 NMOS 디바이스(N4)의 드레인은 출력 노드(O(4))에 접속된다. PMOS 디바이스(P4) 및 NMOS 디바이스(N4)는 출력 노드(O(4))에서 출력 신호(OUT)를 생성하도록 구성된다. PMOS 디바이스(P4)의 소스는 기준 전압(TVDD)을 수신하도록 구성되고 NMOS 디바이스(N4)의 소스는 기준 전압(VSS)을 수신하도록 구성된다.
도 9에서, PMOS 디바이스(P1-P4)의 소스는 서로 접속된다. 또한, NMOS 디바이스(N1-N4)의 소스는 서로 접속된다. 입력 노드(I(1)-I(4))는 서로 접속된다. 출력 노드(O(1)-O(4))는 서로 접속된다. 이러한 방식으로, 스테이지(902(1)-902(4))는 함께 동작하여 입력 신호(IN)에 응답하여 출력 신호(Out)를 생성한다.
도 10a 및 도 10b는 일부 실시예에 따른 셀(602A(1))의 대응하는 배치도(600A(1))이다.
배치도(600A(1))는 도 6a, 6b의 배치도(600)와 유사하다. 배치도(600A(1))의 유사한 컴포넌트는 도 6a, 6b의 배치도(600)와 동일한 요소 번호를 갖는다. 따라서 논의는 배치도(600A(1))와 배치도(600) 사이의 차이점에 집중할 것이다. 일부 실시예에서, 도 10a 및 10b의 배치도는 도 9의 회로(900)의 표현이다.
도 10a는 셀(602A(1))의 전면(604)의 도면이고, 도 10b는 셀(602A(1))의 후면(606)의 도면이다. 셀(602A(1))은 도 6a, 6b에 도시된 셀(602A)의 한 버전이다. 셀(602A(1))은 또한 도 9에 도시된 4-스테이지 회로(900)의 일례를 나타낸다.
도 10a에 도시된 바와 같이, 반도체 기판(308)은 활성 영역(OD-1, OD-2)을 포함한다. 활성 영역은 라벨 OD(도 1b 참조)와 함께 도면에 개략적으로 예시되어 있다. 활성 영역(OD-1, OD-2)은 제1 방향을 따라, 즉 X축에 평행하게 연장된다. 일부 실시예에서, 활성 영역(OD-1)은 P형 도전성을 포함하고 활성 영역(OD-2)은 N형 도전성을 포함한다.
복수의 게이트(PO-1, PO-2, PO-3, PO-4)는 활성 영역 OD-1, OD-2 위에 있다. 게이트(PO-1, PO-2, PO-3, PO-4)는 제2 방향, 즉, X축을 가로지르는 Y축과 평행하게 연장된다. 게이트(PO-1, PO-2, PO-3, PO-4)는 X축 방향으로 규칙적인 피치(regular pitch)로 서로 이격되어 배열된다. 두 게이트 사이에 다른 게이트가 없는 두 게이트는 바로 인접한 것으로 간주된다. 일부 실시예에서, 규칙적인 피치는 대응하는 반도체 프로세스 기술 노드에 대해 하나의 접촉된 폴리 피치(contacted poly pitch; CPP)를 나타낸다. 일부 실시예에서, 게이트(PO-1, PO-2, PO-3, PO-4)는 때때로 "폴리"로 지칭되는 폴리실리콘과 같은 도전 물질을 포함한다. 게이트(PO-1, PO-2, PO-3, PO-4)는 도면에 라벨 "PO"로 개략적으로 도시되어 있다. 예를 들어, 금속과 같은, 게이트 영역을 위한 다른 도전 물질이 다양한 실시예의 범위 내에 있다. 일부 실시예들에서, 게이트(PO-1, PO-2, PO-3, PO-4)는 Z축에 대해 반도체 기판(308)과 비아층(VGD)(도 2 참조) 사이에 있는 PO 층에 있다(도 2 참조).
드레인/소스 영역(1002, 1004, 1006, 1008, 1110)은 활성 영역(OD-1)에서 게이트(PO-1, PO-2, PO-3, PO-4)의 양 측부 상에 형성된다. 드레인/소스 영역(1012, 1014, 1016, 1018, 1020)은 활성 영역(OD-2)에서 게이트(PO-1, PO-2, PO-3, PO-4)의 대응하는 측부 상에 형성된다. PMOS 디바이스(P1)는 게이트(PO-1), 드레인/소스 영역(1002) 형태의 드레인, 및 드레인/소스 영역(1004) 형태의 소스를 포함한다. PMOS 디바이스(P2)는 게이트(PO-2), 드레인/소스 영역(1006) 형태의 드레인, 및 드레인/소스 영역(1004) 형태의 소스를 포함한다. PMOS 디바이스(P3)는 게이트(PO-3), 드레인/소스 영역(1006) 형태의 드레인, 및 드레인/소스 영역(1008) 형태의 소스를 포함한다. PMOS 디바이스(P4)는 게이트(PO-4), 드레인/소스 영역(1010) 형태의 드레인, 및 드레인/소스 영역(1008) 형태의 소스를 포함한다.
NMOS 디바이스(N1)는 게이트(PO-1), 드레인/소스 영역(1012) 형태의 드레인, 및 드레인/소스 영역(1014) 형태의 소스를 포함한다. NMOS 디바이스(N2)는 게이트(PO-2), 드레인/소스 영역(1016) 형태의 드레인, 및 드레인/소스 영역(1014) 형태의 소스를 포함한다. NMOS 디바이스(N3)는 게이트(PO-3), 드레인/소스 영역(1016) 형태의 드레인, 및 드레인/소스 영역(1018) 형태의 소스를 포함한다. NMOS 디바이스(N4)는 게이트(PO-4), 드레인/소스 영역(1020) 형태의 드레인, 및 드레인/소스 영역(1018) 형태의 소스를 포함한다.
PMOS 디바이스(P1) 및 NMOS 디바이스(N1)는 회로(900)의 스테이지(902(1))에 있다. PMOS 디바이스(P2) 및 NMOS 디바이스(N2)는 회로(900)의 스테이지(902(2))에 있다. PMOS 디바이스(P3) 및 NMOS 디바이스(N3)는 회로(900)의 스테이지(902(3))에 있다. PMOS 디바이스(P4) 및 NMOS 디바이스(N4)는 회로(900)의 스테이지(902(4))에 있다.
도 10a에서, 전면 전력 레일(628)은 기준 전압(TVDD)을 수신하도록 구성된다. 비아층(VGD) 내의 비아(PS)는 드레인/소스 영역(1002, 1006, 1010)을 전면 전력 레일(628)에 접속하도록 구성되어, 각각의 PMOS 디바이스(P1-P4)의 소스가 기준 전압(TVDD)을 수신한다. 보다 구체적으로 이 실시예에서, 드레인/소스 콘택트는 MD 금속층 내에 그리고 드레인/소스 영역(1002, 1006, 1010) 각각 상에 있다. 각각의 비아(PS)는 전면 전력 레일(628)을 드레인/소스 영역(1002, 1006, 1010) 각각에 접속된 드레인/소스 콘택트에 접속한다.
도 10a에서, 전면 도전 라인(326)은 입력 신호(IN)를 수신하도록 구성된다. 비아층(VGD)의 비아(GI)는 게이트(PO-1, PO-2, PO-3, PO-4)를 전면 도전 라인(326)에 접속하도록 구성되어, PMOS 디바이스(P1-P4) 및 NMOS 디바이스(N1-N4)의 각 게이트가 입력 신호(IN)를 수신한다.
MD 층의 드레인/소스 콘택트는 드레인/소스 영역(1004)을 드레인/소스 영역(1014)에 접속한다. 추가적으로, MD 층의 드레인/소스 콘택트는 드레인/소스 영역(1008)을 드레인/소스 영역(1018)에 접속한다. 도 10a에서, 전면 도전 라인(332)은 출력 신호(Out)를 수신하도록 구성된다. 비아층(VGD)의 비아(DO)는 드레인/소스 영역(1014, 1018) 상의 드레인/소스 콘택트 중 하나를 전면 도전 라인(332)에 접속하여, PMOS 디바이스(P1-P4) 및 NMOS 디바이스(N1-N4) 각각의 드레인이 출력 신호(Out)를 출력하도록 구성된다.
마지막으로, 도 10b에 도시된 바와 같이, 후면 전력 레일(348')은 기준 전압 VSS(예컨대, 접지 전압)를 수신하도록 구성된다. 후면 비아(SG)는 후면 비아층(BVD)에 위치하고, 각각은 드레인/소스 영역(1012, 1016, 1020) 중 대응하는 하나에 접속된다(도 10a 참조). 후면 비아(SG)는 후면 전력 레일(348')에도 접속된다. 이러한 방식으로, 각각의 NMOS 디바이스(N1-N4)의 소스는 기준 전압(VSS)을 수신하도록 구성된다.
각각의 PMOS 디바이스(P1-P4)의 소스가 기준 전압(TVDD)을 수신하도록 구성되기 때문에, 배치도(602A(1))는 단일 모드 셀(즉, 언게이팅된 전력 구동형 셀)의 예이다.
도 11a 및 도 11b는 일부 실시예에 따른 셀(602A(2))의 대응하는 배치도(600A(2))이다.
도 11a는 셀(602A(2))의 전면(604)의 도면이고, 도 11b는 셀(602A(2))의 후면(606)의 도면이다. 셀(602A(2))은 도 10a, 10b에 도시된 셀(602A(2))과 유사하다. 유사한 컴포넌트는 도 10a, 10b에서와 같이 도 11a, 11b에서 동일한 요소 번호를 갖는다. 간결함을 위해, 이 논의는 셀(602A(2))과 셀 602A(1)) 사이의 차이점에 집중한다.
도 11a 및 도 11b에서, 셀(602A(2))은 비아(PS)(도 10a 참조) 대신에 후면 비아(PS')를 포함한다. 또한, 전면 도전 라인(628)은 기준 전압(TVDD) 대신 기준 전압(VVDD)을 수신하도록 구성된다. 그러나, 도 11a에서, 각각의 후면 비아(PS')는 후면 비아층(BVD)에 있고 드레인/소스 영역(1002, 1006, 1010) 중 대응하는 하나를 후면 기준 레일(346)에 접속하도록 구성된다. 이러한 방식으로, 각각의 PMOS 디바이스(P1-P4)의 소스는 기준 전압(VVDD)을 수신하도록 구성된다. 따라서, 셀(602(A)(2))은 이중 모드 셀(즉, 게이팅된 전력 구동형 셀)의 예이다.
도 12는 일부 실시예에 따른 NAND 게이트(1200)의 회로도이다.
도 12에서, NAND 게이트(1200)는 2-스테이지 NAND 게이트이다. NAND 게이트(1200)의 스테이지(1202(1))는 PMOS 디바이스(P1), PMOS 디바이스(P2), NMOS 디바이스(N1) 및 NMOS 디바이스(N2)를 포함한다. PMOS 디바이스(P1)의 게이트 및 NMOS 디바이스(N1)의 게이트 각각은 입력 신호(A1)를 수신하도록 구성된다. PMOS 디바이스(P1)의 드레인과 NMOS 디바이스(N1)의 드레인은 서로 접속된다. PMOS 디바이스(P2)의 게이트와 NMOS 디바이스(N2)의 게이트는 입력 신호(A2)를 수신하도록 구성된다. PMOS 디바이스(P1)의 소스와 PMOS 디바이스(P2)의 소스는 기준 전압(TVDD)을 수신하도록 구성된다. NMOS 디바이스(N2)의 소스는 기준 전압(VSS)을 수신하도록 구성된다. NMOS 디바이스(N1)의 소스는 NMOS 디바이스(N2)의 드레인에 접속된다. 출력 신호(Out)는 PMOS 디바이스(P1)의 드레인, PMOS 디바이스(P2)의 드레인 및 NMOS 디바이스(N1)의 드레인에서 생성된다.
도 12에서, NAND 게이트(1200)는 2-스테이지 NAND 게이트이다. NAND 게이트(1200)의 스테이지(1202(2))는 PMOS 디바이스(P3), PMOS 디바이스(P4), NMOS 디바이스(N3) 및 NMOS 디바이스(N4)를 포함한다. PMOS 디바이스(P3)의 게이트 및 NMOS 디바이스(N3)의 게이트 각각은 입력 신호(A1)를 수신하도록 구성된다. PMOS 디바이스(P3)의 드레인과 NMOS 디바이스(N3)의 드레인은 서로 접속된다. PMOS 디바이스(P4)의 게이트와 NMOS 디바이스(N4)의 게이트는 입력 신호(A2)를 수신하도록 구성된다. PMOS 디바이스(P3)의 소스와 PMOS 디바이스(P4)의 소스는 기준 전압(TVDD)을 수신하도록 구성된다. NMOS 디바이스(N4)의 소스는 기준 전압(VSS)을 수신하도록 구성된다. NMOS 디바이스(N3)의 소스는 NMOS 디바이스(N4)의 드레인에 접속된다. 출력 신호(Out)는 PMOS 디바이스(P3)의 드레인, PMOS 디바이스(P4)의 드레인 및 NMOS 디바이스(N3)의 드레인에서 생성된다.
도 12에 도시된 바와 같이, PMOS 디바이스(P1), NMOS 디바이스(N1), PMOS 디바이스(P3) 및 NMOS 디바이스(N3)의 게이트는 모두 서로 접속된다. 또한, PMOS 디바이스(P1)의 소스, PMOS 디바이스(P2)의 소스, NMOS 디바이스(N1)의 드레인, PMOS 디바이스(P3)의 소스, PMOS 디바이스(P4)의 소스 및 NMOS 디바이스(N3)의 드레인은 모두 서로 접속되어 출력 신호(Out)를 생성한다. NMOS 디바이스(N2)의 게이트는 NMOS 디바이스(N4)의 게이트에 접속된다.
도 13a 및 도 13b는 일부 실시예에 따른 셀(602A(3))의 대응하는 배치도(600A(3))이다.
배치도(600A(3))는 도 6a, 6b의 배치도(600)와 유사하다. 배치도(600A(3))의 유사한 컴포넌트는 도 6a, 6b의 배치도(600)와 동일한 요소 번호를 갖는다. 따라서 논의는 배치도(600A(3))와 배치도(600) 사이의 차이점에 집중할 것이다. 일부 실시예에서, 도 13a 내지 13b의 배치도는 도 12의 NAND 게이트(1200)의 표현이다.
도 13a는 셀(602A(3))의 전면(604)의 도면이고, 도 13b는 셀(602A(3))의 후면(606)의 도면이다. 셀(602A(3))은 도 6a, 6b에 도시된 셀(602A)의 한 버전이다. 도 11a 및 도 11b의 셀(602A(1))과 도 13a 및 도 13b의 셀(602A(3)) 사이의 공통 컴포넌트는 동일한 요소 번호를 가지며 여기서 논의는 반복되지 않는다.
도 13a에서, 전면 도전 라인(326)은 출력 신호(Out)를 수신하도록 구성된다. 전면 전력 레일(628)은 기준 전압(TVDD)을 수신하도록 구성된다. 전면 도전 라인(330)은 입력 신호(A1)를 수신하도록 구성된다. 전면 도전 라인(332)은 입력 신호(A2)를 수신하도록 구성된다.
도 13a에서, PMOS 디바이스(P1)의 소스는 드레인/소스 영역(1004)에 있고 PMOS 디바이스(P1)의 드레인은 드레인/소스 영역(1006)에 있다. 게이트(PO-2)는 PMOS 디바이스(P1)의 게이트이다. PMOS 디바이스(P2)의 소스는 드레인/소스 영역(1004)에 있고 PMOS 디바이스(P2)의 드레인은 드레인/소스 영역(1002)에 있다. 게이트(PO-1)는 PMOS 디바이스(P2)의 게이트이다. PMOS 디바이스(P3)의 소스는 드레인/소스 영역(1008)에 있고 PMOS 디바이스(P3)의 드레인은 드레인/소스 영역(1006)에 있다. 게이트(PO-3)는 PMOS 디바이스(P3)의 게이트이다. PMOS 디바이스(P4)의 소스는 드레인/소스 영역(1008)에 있고 PMOS 디바이스(P4)의 드레인은 드레인/소스 영역(1010)에 있다. 게이트(PO04)는 PMOS 디바이스(P4)의 게이트이다.
도 13a에서, NMOS 디바이스(N1)의 소스는 드레인/소스 영역(1016)에 있고 NMOS 디바이스(N1)의 드레인은 드레인/소스 영역(1014)에 있다. 게이트(PO-2)는 NMOS 디바이스(N1)의 게이트이다. NMOS 디바이스(N2)의 소스는 드레인/소스 영역(1012)에 있고 NMOS 디바이스(N2)의 드레인은 드레인/소스 영역(1014)에 있다. 게이트(PO-1)는 NMOS 디바이스(N2)의 게이트이다. NMOS 디바이스(N3)의 소스는 드레인/소스 영역(1018)에 있고 NMOS 디바이스(N3)의 드레인은 드레인/소스 영역(1016)에 있다. 게이트(PO-3)는 NMOS 디바이스(N3)의 게이트이다. NMOS 디바이스(N4)의 소스는 드레인/소스 영역(1020)에 있고 NMOS 디바이스(N4)의 드레인은 드레인/소스 영역(1018)에 있다. 게이트(PO-4)는 NMOS 디바이스(N4)의 게이트이다.
금속층(MD)의 드레인/소스 콘택트는 드레인/소스 영역(1002) 상에 있다. 드레인/소스 콘택트는 비아층(VGD)의 비아(LO1)에 접속되고, 비아(LO1)는 전면 도전 라인(326)에 접속된다. 금속층(MD)의 드레인/소스 콘택트는 드레인/소스 영역(1006) 상에 그리고 드레인/소스 영역(1016) 상에 있다. 이 드레인/소스 콘택트는 드레인/소스 영역(1006)과 드레인/소스 영역(1016)을 접속한다. 드레인/소스 콘택트는 비아층(VGD)의 비아(LO2)에 접속되고, 비아(LO2)는 전면 도전 라인(326)에 접속된다. 금속층(MD)의 드레인/소스 콘택트는 드레인/소스 영역(1010) 상에 있다. 드레인/소스 콘택트는 비아층(VGD)의 비아(LO3)에 접속되고, 비아(LO3)는 전면 도전 라인(326)에 접속된다.
금속층(MD)의 드레인/소스 콘택트는 드레인/소스 영역(1004) 상에 있다. 드레인/소스 콘택트는 비아층(VGD)의 비아(HO1)에 접속되고, 비아(HO1)는 전면 전력 레일(628)에 접속된다. 금속층(MD)의 드레인/소스 콘택트는 드레인/소스 영역(1008) 상에 있다. 드레인/소스 콘택트는 비아층(VGD)의 비아(HO2)에 접속되고, 비아(HO2)는 전면 전력 레일(628)에 접속된다.
도 13a 및 도 13b에서, 후면 비아층(BVD) 내의 비아(BO1)는 드레인/소스 영역(1012)을 후면 전력 레일(348')에 접속한다. 또한, 후면 비아층(BVD)의 비아(BO2)는 드레인/소스 영역(1020)을 후면 전력 레일(348')에 접속한다.
PMOS 디바이스(P1, P2, P3, P4)의 소스는 기준 전압(TVDD)에 의해 전력이 공급되기 때문에, 셀(602A(3))은 단일 모드 셀(즉, 언게이팅된 전력 구동형 셀)의 예이다.
도 14a 및 도 14b는 일부 실시예에 따른 셀(602A(4))의 대응하는 배치도(600A(4))이다.
도 14a는 셀(602A(4))의 전면(604)의 도면이고, 도 14b는 셀(602A(4))의 후면(606)의 도면이다. 셀(602A(4))은 도 13a, 13b에 도시된 셀(602A(3))과 유사하다. 유사한 컴포넌트는 도 13a, 13b에서와 같이 도 14a, 14b에서 동일한 요소 번호를 갖는다. 간결함을 위해, 이 논의는 셀(602A(3))과 셀 602A(4)) 사이의 차이점에 집중한다.
도 14a 및 도 14b에서, 셀(602A(4))은 비아(HO1, HO2)(도 13a 참조) 대신에 후면 비아(HO1', HO2')를 포함한다. 또한, 전면 도전 라인(628)은 기준 전압(TVDD) 대신 기준 전압(VVDD)을 수신하도록 구성된다. 그러나, 이 실시예에서, 후면 비아(HO1')는 후면 비아층(BVD)에 있고 드레인/소스 영역(1004)을 후면 기준 레일(346)에 접속하도록 구성된다. 또한, 후면 비아(HO2')는 후면 비아층(BVD)에 있고 드레인/소스 영역(1008)을 후면 기준 레일(346)에 접속하도록 구성된다. 이러한 방식으로, 각각의 PMOS 디바이스(P1-P4)의 소스는 기준 전압(VVDD)을 수신하도록 구성된다. 따라서, 셀(602(A)(4))은 이중 모드 셀(즉, 게이팅된 전력 구동형 셀)의 예이다.
도 15는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법(1500)의 흐름도이다.
방법(1500)은 예를 들어, 일부 실시예에 따라 EDA 시스템(1100)(도 11, 아래에서 논의됨) 및 집적 회로(IC) 제조 시스템(2000)(도 20, 아래에서 논의됨)을 사용하여 구현 가능하다. 방법(1500)에 따라 제조될 수 있는 반도체 디바이스의 예는, 도 1a의 반도체 디바이스(100), 도 2의 회로(200), 도 3a, 3b에서 배치도(300)에 의해 표현된 반도체 디바이스, 도 3c, 3d에서 배치도(356)에 의해 표현된 반도체 디바이스, 도 4a, 4b에서 배치도(400)에 의해 표현된 반도체 디바이스, 도 5a, 5b에서 배치도(500)에 의해 표현된 반도체 디바이스, 도 6a, 6b에서 배치도(600)에 의해 표현된 반도체 디바이스, 도 7a, 7b에서 배치도(700)에 의해 표현된 반도체 디바이스, 도 8a, 8b에서 배치도(800)에 의해 표현된 반도체 디바이스, 도 9의 회로(900), 도 10a, 10b에서 셀(602A(1))에 의해 표현된 반도체 디바이스, 도 11a, 11b에서 셀(602A(2))에 의해 표현된 반도체 디바이스, 도 12의 회로(1200), 도 13a, 13b에서 셀(602A)(3)에 의해 표현된 반도체 디바이스, 및 도 14a, 14b에서 셀(602A(4))에 의해 표현된 반도체 디바이스를 포함한다.
도 15에서, 방법(1500)은 블록(1502 내지 1504)을 포함한다. 블록(1502)에서, 특히, 본 명세서에 개시된 하나 이상의 배치도 등을 포함하는 배치도가 생성된다. 블록(1502)은 일부 실시예에 따라, 예를 들어, EDA 시스템(1900)(도 19, 아래에서 논의됨)을 사용하여 구현 가능하다. 블록(1502)으로부터, 흐름은 블록(1504)으로 진행한다.
블록(1504)에서, 배치도에 기초하여, (A) 하나 이상의 포토리소그래피 노광이 수행되는 것, 또는 (B) 하나 이상의 반도체 마스크가 제조되는 것, 또는 (C) 반도체 디바이스의 층 내의 하나 이상의 컴포넌트가 제조되는 것 중 적어도 하나가 수행된다. 아래의 도 20의 논의가 참조된다.
도 16은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도(1600)이다.
도 16에서, 흐름도(1600)는 도 15의 블록(1504)을 수행하는 일 실시예이다. 도 16에서, 흐름도(1600)는 블록(1602 내지 1612)을 포함한다.
블록(1602)에서, 반도체 기판은 하나 이상의 능동 반도체 컴포넌트를 포함하고, 전면이 반도체 기판 위에 규정되고 후면이 반도체 기판 아래에 규정된다. 반도체 기판의 예는 도 2의 반도체 기판(113) 및 도 3a, 3c, 3d, 5a, 6a, 7a, 8a, 10a, 11a, 13a 및 14a 각각의 반도체 기판(308) 등을 포함한다. 블록(1602)으로부터, 흐름은 블록(1604)으로 진행한다.
블록(1604)에서, 제1 전면 전력 레일이 반도체 기판의 전면에 형성된다. 제1 전면 전력 레일의 예는, 도 3a, 3c, 3d, 4a, 5a, 6a, 7a, 8a, 10a, 11a, 13a, 14a 각각의 전면 전력 레일(324, 334, 344), 도 4a, 5a 각각의 전면 전력 레일(408, 410, 412, 414, 416, 418, 420, 422), 도 6a, 7a, 8a, 10a, 11a, 13a, 14a 각각의 전면 전력 레일(628) 등을 포함한다. 블록(1604)으로부터, 흐름은 블록(1606)으로 진행한다.
블록(1606)에서, 제1 전면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성된다. 제1 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b 등에서 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS)을 포함한다. 블록(1606)으로부터, 흐름은 블록(1608)으로 진행한다.
블록(1608)에서, 제1 후면 전력 레일 및 제2 후면 전력 레일은 반도체 기판의 후면에 형성된다. 제1 후면 전력 레일 및 제2 후면 전력 레일의 예는 도 3b, 3d, 4b, 5b, 6b, 7b, 8b, 10b, 11b, 13b, 및 14b에서 후면 전력 레일(346, 348, 350, 352, 354)을 그리고 도 5b, 6b, 7b, 8b, 10b, 11b, 13b 및 14b 등에서 후면 전력 레일(348')을 포함한다. 블록(1608)으로부터, 흐름은 블록(1610)으로 진행한다.
블록(1610), 제1 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성된다. 제2 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b 등에서 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS)을 포함한다. 블록(1610)으로부터, 흐름은 블록(1612)으로 진행한다.
블록(1612)에서, 제2 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되며, 제1 기준 전력 전압, 제2 기준 전력 전압, 및 제3 기준 전력 전압은 서로 다르다. 제3 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b 등에서 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS)을 포함한다.
도 17은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도(1700)이다.
도 17에서, 흐름도(1700)는 도 15의 블록(1504)을 수행하는 일 실시예이다. 도 17에서, 흐름도(1700)는 블록(1702 내지 1710)을 포함한다.
블록(1702)에서, 반도체 기판은 하나 이상의 능동 반도체 컴포넌트를 포함하고, 전면이 반도체 기판 위에 규정되고 후면이 반도체 기판 아래에 규정된다. 반도체 기판의 예는 도 2의 반도체 기판(113) 및 도 3a, 3c, 3d, 5a, 6a, 7a, 8a, 10a, 11a, 13a 및 14a의 반도체 기판(308) 등을 포함한다. 블록(1702)으로부터, 흐름은 블록(1704)으로 진행한다.
블록(1704)에서, 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일은 반도체 기판의 후면에 형성된다. 제1 후면 전력 레일, 제2 후면 전력 레일 및 제3 후면 전력 레일의 예는 도 3b, 3d, 4b, 5b, 6b, 7b, 8b, 10b, 11b, 13b, 및 14b의 후면 전력 레일(346, 348, 350, 352, 354)을 그리고 도 5b, 6b, 7b, 8b, 10b, 11b, 13b 및 14b의 후면 전력 레일(348') 등을 포함한다. 블록(1704)으로부터, 흐름은 블록(1706)으로 진행한다.
블록(1706)에서, 제1 후면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성된다. 제1 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b의 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS) 등을 포함한다. 블록(1706)으로부터, 흐름은 블록(1708)으로 진행한다.
블록(1708)에서, 제2 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성된다. 제2 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b에서 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS) 등을 포함한다. 블록(1708)으로부터, 흐름은 블록(1710)으로 진행한다.
블록(1710)에서, 제3 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되며, 제1 기준 전력 전압, 제2 기준 전력 전압, 및 제3 기준 전력 전압은 서로 다르다. 제3 기준 전력 전압의 예는 대응하는 도 2, 3a 내지 3d, 4a 내지 4b, 5a 내지 5b, 6a 내지 6b, 7a 내지 7b, 8a 내지 8b, 9, 10a 내지 10b, 11a 내지 11b, 12, 13a 내지 13b 및 14a 내지 14b의 기준 전압(TVDD), 기준 전압(VVDD) 및 기준 전압(VSS) 등을 포함한다.
도 18은 일부 실시예에 따른 셀 영역을 갖는 반도체 디바이스를 제조하는 방법의 흐름도(1800)이다.
도 18에서, 흐름도(1800)는 도 15의 블록(1504)을 수행하는 일 실시예이다. 도 18에서, 흐름도(1800)는 블록(1802 내지 1818)을 포함한다.
블록(1802)에서, 반도체 기판은 제1 방향으로 대응하게 연장되는 대응하는 제1 및 제2 도전형의 제1 및 제2 활성 영역을 가지며, 전면은 반도체 기판 위에 규정되고 후면은 반도체 기판 아래에 규정된다. 반도체 기판의 예는 도 10a, 11a, 13a 및 14a의 반도체 기판(308) 등을 포함한다. 제1 활성 영역 및 제2 활성 영역의 예는 도 10a, 11a, 13a 및 14a의 활성 영역(OD-1, OD-2) 등을 포함한다. 블록(1802)으로부터, 흐름은 블록(1804)으로 진행한다.
블록(1804)에서, 제1 전면 도전 라인이 전면에 형성된다. 제1 전면 도전 라인의 예는 도 10a 및 11a의 전면 도전 라인(326), 도 13a 및 14a의 전면 도전 라인(330, 332) 등을 포함한다. 블록(1804)으로부터, 흐름은 블록(1806)으로 진행한다.
블록(1806)에서, 제1 전면 도전 라인은 입력 신호 또는 출력 신호를 수신하도록 구성된다. 입력 신호 또는 출력 신호의 예는 도 10a 및 11a의 입력 신호(IN), 도 13a 및 13b의 입력 신호(A1, A2) 등이다. 블록(1806)으로부터, 흐름은 블록(1808)으로 진행한다.
블록(1808)에서, 제1 전면 전력 레일이 형성된다. 제1 전면 전력 레일의 예는 도 10a 및 13a의 전면 전력 레일(628) 등을 포함한다. 블록(1808)으로부터, 흐름은 블록(1810)으로 진행한다.
블록(1810)에서, 전면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성된다. 제1 기준 전력 전압의 예는 도 10a 및 도 13a의 TVDD 등이다. 블록(1810)으로부터, 흐름은 블록(1812)으로 진행한다.
블록(1812)에서, 제1 후면 전력 레일이 후면에 형성된다. 제1 후면 전력 레일의 예는 도 10b의 후면 전력 레일(348'), 도 11b의 후면 전력 레일(346, 348'), 도 13b의 후면 전력 레일(348'), 도 14b의 후면 전력 레일(346, 348') 등을 포함한다. 블록(1812)으로부터, 흐름은 블록(1814)으로 진행한다.
블록(1814)에서, 제1 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성된다. 제2 기준 전력 전압의 예는 도 10b 및 도 13b의 VVDD 등이다. 블록(1814)으로부터, 흐름은 블록(1816)으로 진행한다.
블록(1816)에서, 제1 게이트 전극이 전면에 형성되고, 제1 게이트 전극은 제1 방향에 실질적으로 직교하는 제2 방향으로 연장되어, 제1 활성 영역에서 제1 드레인/소스 영역 및 제2 드레인/소스 영역을 그리고 제2 활성 영역에서 제3 드레인/소스 영역 및 제4 드레인/소스 영역을 규정한다. 제1 게이트 전극의 예는 도 11a, 12a, 13a, 14a의 게이트 전극(PO-1, PO-2, PO-3, PO-4)을 포함한다. 제1 드레인/소스 영역 및 제2 드레인/소스 영역의 예는 도 10a의 드레인/소스 영역(1002, 1006, 1010) 및 도 13a의 드레인/소스 영역(1004, 1008)을 포함한다. 제3 드레인/소스 영역 및 제4 드레인/소스 영역의 예는 도 10a의 드레인/소스 영역(1012, 1016, 1018) 및 도 13a의 드레인/소스 영역(1012, 1014)을 포함한다. 블록(1816)으로부터, 흐름은 블록(1818)으로 진행한다.
블록(1818)에서, (1) 제1 게이트 전극이 제1 전면 도전 라인에 접속되고, (2) 제1 드레인/소스 영역 또는 제2 드레인/소스 영역이 제1 전면 전력 레일에 접속되며, (3) 제3 드레인/소스 영역 또는 제4 드레인/소스 영역은 제1 후면 전력 레일에 접속된다. 블록(1818)에 의해 제조된 접속의 예는 도 10a 내지 10b 및 13a 내지 13b에 도시된 접속 등을 포함한다.
도 19는 일부 실시예에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템(1900)의 블록도이다.
일부 실시예에서, EDA 시스템(1900)은 APR 시스템을 포함한다. 하나 이상의 실시예에 따라 배치도를 설계하는 본 명세서에 설명된 방법은 일부 실시예에 따라 예를 들어, EDA 시스템(1900)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(1900)은 하드웨어 프로세서(1902) 및 비일시적 컴퓨터 판독 가능 저장 매체(1904)를 포함하는 범용 컴퓨팅 디바이스이다. 특히 저장 매체(1904)는 컴퓨터 프로그램 코드(1906), 즉, 실행 가능한 명령어 세트로 인코딩되는데, 즉, 이 코드를 저장한다. 하드웨어 프로세서(1902)에 의한 명령어(1906)의 실행은 하나 이상의 실시예에 따라 여기에 설명된 방법(이하, 언급된 프로세스 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 도구를(적어도 부분적으로) 나타낸다.
프로세서(1902)는 버스(1908)를 통해 컴퓨터 판독 가능 저장 매체(1904)에 전기적으로 결합된다. 프로세서(1902)는 또한 버스(1908)에 의해 I/O 인터페이스(1910)에 전기적으로 결합된다. 네트워크 인터페이스(1912)는 또한 버스(1908)를 통해 프로세서(1902)에 전기적으로 접속된다. 네트워크 인터페이스(1912)는 네트워크(1914)에 접속되어, 프로세서(1902) 및 컴퓨터 판독 가능 저장 매체(1904)가 네트워크(1914)를 통해 외부 요소에 접속할 수 있다. 프로세서(1902)는 시스템(1900)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는데 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(1904)에 인코딩된 컴퓨터 프로그램 코드(1906)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(1902)는 중앙 프로세싱 유닛(central processing unit; CPU), 다중 프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1904)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들면, 컴퓨터 판독 가능 저장 매체(1904)는, 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 강성의(rigid) 자기 디스크, 및/또는 광디스크를 포함한다. 광디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1904)는 콤팩트 디스크 판독 전용 메모리(compact disk-read only memory; CD-ROM), 콤팩트 디스크 판독/기록(compact disk-read/write; CD-R/W), 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1904)는 시스템(1900)(이러한 실행이(적어도 부분적으로) EDA 도구를 나타내는 경우)으로 하여금 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하기 위해 사용 가능하게 하도록 구성된 컴퓨터 프로그램 코드(1906)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1904)는 또한 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1904)는 본 명세서에 개시된 이러한 표준 셀을 포함하는 표준 셀의 라이브러리(1907)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(1904)는 본 명세서에 개시된 하나 이상의 레이아웃에 대응하는 하나 이상의 배치도(1909)를 저장한다.
EDA 시스템(1900)은 I/O 인터페이스(1910)를 포함한다. I/O 인터페이스(1910)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(1910)는 정보 및 명령을 프로세서(1902)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1900)은 또한 프로세서(1902)에 결합된 네트워크 인터페이스(1912)를 포함한다. 네트워크 인터페이스(1912)는 시스템(1900)이, 하나 이상의 다른 컴퓨터 시스템이 접속되는 네트워크(1914)와 통신할 수 있게 한다. 네트워크 인터페이스(1912)는, 블루투스(BLUETOOTH), WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷(ETHERNET), USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1900)에서 구현된다.
시스템(1900)은 I/O 인터페이스(1910)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1910)를 통해 수신된 정보는 프로세서(1902)에 의한 프로세싱을 위한 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1908)를 경유하여 프로세서(1902)에 전달된다. EDA 시스템(1900)은 I/O 인터페이스(1910)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(1942)로서 컴퓨터 판독 가능 매체(1904)에 저장된다.
일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 EDA 시스템(1900)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 셀을 포함하는 배치도는 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO®와 같은 도구 또는 또 다른 적절한 레이아웃 생성 도구를 사용하여 생성된다.
일부 실시예에서, 프로세스는 비일시적 컴퓨터 판독 가능한 기록 매체에 저장된 프로그램의 기능으로서 구현된다. 비일시적 컴퓨터 판독 가능한 기록 매체의 예는 외부의/탈착식 및/또는 내부의/빌트인 저장소 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 예를 들어, 하드 디스크와 같은 자기 디스크, 예를 들어, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함하지만, 이에 제한되지 않는다.
도 20은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(2000) 및 이와 연관된 IC 제조 흐름의 블록도이다.
일부 실시예에서, 배치도에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(2000)을 사용하여 제조된다.
도 20에서 IC 제조 시스템(2000)은 IC 디바이스(2060)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호작용하는 설계 하우스(2020), 마스크 하우스(2030) 및 IC 제조업체/제조자("팹(fab)")(2050)와 같은 엔티티를 포함한다. 시스템(2000)의 엔티티는 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고 하나 이상의 다른 엔티티에 서비스를 제공하고 그리고/또는 하나 이상의 다른 엔티티로부터 서비스를 수신한다. 일부 실시예에서, 설계 하우스(2020), 마스크 하우스(2030), 및 IC 팹(2050) 중 둘 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(2020), 마스크 하우스(2030) 및 IC 팹(fab)(2050) 중 둘 이상이 공통 설비에 공존하고 공통 자원을 사용한다.
설계 하우스(또는 설계 팀)(2020)는 IC 설계 배치도(2022)를 생성한다. IC 설계 배치도(2022)는 IC 디바이스(2060)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(2060)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체층들의 패턴에 대응한다. 다양한 층들은 다양한 IC 피처들을 형성하기 위해 결합한다. 예를 들어, IC 설계 배치도(2022)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층에 형성될 예를 들어, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아, 접합 패드를 위한 개구와 같은 다양한 IC 피처들을 포함한다. 설계 하우스(2020)는 IC 설계 배치도(2022)를 형성하기 위해 적절한 설계 절차를 구현한다. 설계 절차는 논리적 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 배치도(2022)는 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 배치도(2022)는 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(2030)는 데이터 준비(2032) 및 마스크 제조(2044)를 포함한다. 마스크 하우스(2030)는 IC 설계 배치도(2022)에 따라 IC 디바이스(2060)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(2045)를 제조하기 위해 IC 설계 배치도(2022)를 사용한다. 마스크 하우스(2030)는 마스크 데이터 준비(2032)를 수행하며, 여기서 IC 설계 배치도(2022)는 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(2032)는 마스크 제조(2044)에 RDF를 제공한다. 마스크 제조(2044)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클)(2045) 또는 반도체 웨이퍼(2053)와 같은 기판 상의 이미지로 변환한다. 설계 배치도(2022)는 마스크 기록기의 특정 특성 및/또는 IC 팹(2050)의 요건에 따르기 위해 마스크 데이터 준비(2032)에 의해 조작된다. 도 20에서, 마스크 데이터 준비(2032) 및 마스크 제조(2044)는 별개의 요소로서 예시된다. 일부 실시예에서, 마스크 데이터 준비(2032) 및 마스크 제조(2044)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(2032)는 회절, 간섭, 기타 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 배치도(2022)를 조정한다. 일부 실시예에서, 마스크 데이터 준비(2032)는 축외(off-axis) 조명, 서브-해상도 지원 피처(sub-resolution assist features), 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가 해상도 향상 기술(resolution enhancement techniques; RET)을 더 포함한다. 일부 실시예에서, 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.
일부 실시예에서, 마스크 데이터 준비(2032)는 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 접속성 제한을 포함하는 마스크 생성 규칙 세트를 사용해, OPC에서 프로세스를 거친 IC 설계 배치도(2022)를 검사하는 마스크 규칙 검사기(mask rule checker; MRC)를 포함하여, 반도체 제조 프로세스의 변동성 등을 처리한다. 일부 실시예에서, MRC는 마스크 제조(2044) 동안 제한을 보상하기 위해 IC 설계 배치도(2022)를 수정하는데, 이는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(2032)는 IC 디바이스(2060)를 제조하기 위해 IC 팹(2050)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(lithography process checking; LPC)를 포함한다. LPC는 IC 디바이스(2060)와 같은 시뮬레이션된 제조된 디바이스를 생성하기 위해 IC 설계 배치도(2022)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서 프로세싱 파라미터는 IC 제조 사이클의 다양한 프로세스와 연관된 파라미터, IC를 제조하기 위해 사용되는 도구와 연관된 파라미터, 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 공중 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus; "DOF"), 마스크 오류 향상 인자(mask error enhancement factor; "MEEF"), 기타 적절한 인자 등과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 만족시키기에 형상적으로(in shape) 충분히 가깝지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 배치도(2022)를 더 정제한다(refine).
마스크 데이터 준비(2032)의 설명은 명확성을 위해 간략화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(2032)는 제조 규칙에 따라 IC 설계 배치도(2022)를 수정하기 위한 논리 연산(logic operation; LOP)과 같은 추가 피처를 포함한다. 추가적으로, 데이터 준비(2032) 동안 IC 설계 배치도(2022)에 적용되는 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(2032) 후 그리고 마스크 제조(2044) 동안, 마스크(2045) 또는 마스크 그룹(2045)은 수정된 IC 설계 배치도(2022)에 기초하여 제조된다. 일부 실시예에서, 마스크 제조(2044)는 IC 설계 배치도(2022)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-beam) 또는 다수의 전자빔의 메커니즘이 수정된 IC 설계 배치도(2022)에 기초하여 마스크(포토마스크 또는 레티클)(2045) 상에 패턴을 형성하기 위해 사용된다. 마스크(2045)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(2045)는 바이너리 기술(binary technology)을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명한 영역들 및 투명한 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감 물질층(예컨대, 포토레지스트)을 노광하기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔이 불투명한 영역에 의하여 차단되고 투명한 영역을 통해 투과된다. 일 예시에서, 바이너리 마스크 버전의 마스크(2045)는 투명한 기판(예컨대, 용융 석영) 및 바이너리 마스크의 불투명한 영역에 코팅된 불투명한 물질(예컨대, 크롬)을 포함한다. 또 다른 예에서, 마스크(2045)는 위상 시프트 기술을 사용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM) 버전의 마스크(2045)에서, 위상 시프트 마스크 상에 형성된 패턴 내의 다양한 피처들이 해상도와 이미징 품질을 향상시키기 위하여 적절한 위상 차이를 가지도록 구성된다. 다양한 예시에서, 위상 시프트 마스크는 감쇠된(attenuated) PSM 또는 교번(alternating) PSM일 수 있다. 마스크 제조(2044)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(2053)에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(2053)에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 그리고/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(2050)은, IC 디바이스(2060)가 마스크(들), 예를 들어, 마스크(2045)에 따라 제조되도록 반도체 웨이퍼(2053) 상에서 다양한 제조 동작을 실행하도록 구성된 제조 도구(2052)를 포함한다. 다양한 실시예에서, 제조 도구(2052)는 웨이퍼 스테퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어, CVD 챔버 또는 LPCVD 퍼니스(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 바와 같은 하나 이상의 적합한 제조 프로세스를 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(2050)은 IC 디바이스(2060)를 제조하기 위해 마스크 하우스(2030)에 의해 제조된 마스크(들)(2045)를 사용한다. 따라서, IC 팹(2050)은 IC 디바이스(2060)를 제조하기 위해 적어도 간접적으로 IC 설계 배치도(2022)를 사용한다. 일부 실시예에서, 반도체 웨이퍼(2053)는 IC 디바이스(2060)를 형성하기 위해 마스크(들)(2045)를 사용하여 IC 팹(2050)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 배치도(2022)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(2053)는 물질층이 그 위에 형성된 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(2053)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨 상호접속부 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예컨대, 도 20의 시스템(2000)) 및 이와 연관된 IC 제조 흐름에 관한 세부 사항은, 예를 들어, 2016년 2월 9일에 허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 사전 허여 공개 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 사전 허여 공개 공보 제20140040838호, 및 2007년 8월 21일에 허여된 미국 특허 제7,260,442호에서 발견되며, 이들 각각의 전체 내용은 본 개시에 참조로 포함된다.
일부 실시예에서, 반도체 디바이스는, 하나 이상의 능동 반도체 컴포넌트를 포함하는 반도체 기판 - 전면이 반도체 기판 위에 규정되고 후면이 반도체 기판 아래에 규정됨 - ; 반도체 기판의 전면에 있으며, 제1 기준 전력 전압을 수신하도록 구성된 제1 전면 전력 레일; 및 반도체 기판의 후면에 위치한 제1 후면 전력 레일 및 제2 후면 전력 레일을 포함하고, 제1 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성되고; 제2 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되며; 제1 기준 전력 전압, 제2 기준 전력 전압, 및 제3 기준 전력 전압은 서로 다르다.
일부 실시예에서, 반도체 디바이스는 전면에 제1 전면 금속층을 더 포함하고, 제1 전면 금속층은 제1 전면 전력 레일 및 제2 전면 전력 레일을 포함한다. 일부 실시예에서, 반도체 디바이스는 후면에 제1 후면 금속층을 더 포함하고, 제1 후면 금속층은 제1 후면 전력 레일 및 제2 후면 전력 레일을 포함한다. 일부 실시예에서, 반도체 디바이스는, 후면에 있는 제3 후면 전력 레일; 후면에 있는 제4 후면 전력 레일; 후면에 있는 제5 후면 전력 레일을 더 포함하고, 제1 후면 전력 레일, 제2 후면 전력 레일, 제3 후면 전력 레일, 제4 후면 전력 레일, 및 제5 후면 전력 레일은 제1 방향으로 각각 대응하게 연장되고; 제3 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되고; 제4 후면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성되며; 제4 후면 전력 레일은 제1 방향에 대해 제2 후면 전력 레일과 제3 후면 전력 레일 사이에 있다. 일부 실시예에서, 반도체 디바이스는 후면에 제5 후면 전력 레일을 더 포함하고, 제5 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성되고, 제5 후면 전력 레일은 제1 방향으로 연장되고; 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일은 제1 방향에 실질적으로 수직인 제2 방향에 대해 제1 후면 전력 레일과 제5 후면 전력 레일 사이에 있다. 일부 실시예에서, 제1 기준 전력 전압은 진성 VDD(true VDD; TVDD)이고, 제2 기준 전력 전압은 가상 VDD(virtual VDD; VVDD)이며; 제3 기준 전력 전압은 VSS이다. 일부 실시예에서, 반도체 디바이스는, 제1 이중 모드 셀 영역; 제1 단일 모드 셀 영역을 더 포함하고, 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일 각각은 제2 방향에 대해 적어도 부분적으로 정렬되고; 제2 방향에 대해 제1 이중 모드 셀 영역의 상단 부분은 제1 후면 전력 레일과 적어도 부분적으로 오버랩되고; 제2 방향에 대해 제1 이중 모드 셀 영역의 하단 부분은 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일과 적어도 부분적으로 오버랩되고; 제2 방향에 대해 제1 단일 모드 셀 영역의 상단 부분은 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일과 적어도 부분적으로 오버랩되며; 제2 방향에 대해 제1 단일 모드 셀 영역의 하단 부분은 제5 후면 전력 레일과 적어도 부분적으로 오버랩된다. 일부 실시예에서, 반도체 디바이스는 제1 헤더 셀 영역을 더 포함하고, 제2 방향에 대해 제1 헤더 셀 영역의 상단 부분은 제1 후면 전력 레일과 부분적으로 오버랩되고; 제2 방향에 대해 제1 헤더 셀 영역의 하단 부분은 제5 후면 전력 레일과 부분적으로 오버랩된다. 일부 실시예에서, 반도체 디바이스는, 제1 전면 전력 레일을 포함하는 복수의 전면 전력 레일; 전면 도전 라인을 더 포함하고, 복수의 전면 전력 레일 각각은 제1 방향으로 대응하게 연장되고; 전면 도전 라인은 제1 방향으로 연장되고; 전면 도전 라인은 제어 신호를 수신하도록 구성되고; 복수의 전면 전력 레일 중 일부는 제1 기준 전력 전압을 수신하도록 구성되고; 복수의 전면 전력 레일 중 또 다른 일부는 제2 기준 전력 전압을 수신하도록 구성되고; 전면 도전 라인은 제2 방향에 대해 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일과 정렬되며; 전면 도전 라인은 제2 방향에 대해 복수의 전면 전력 레일 중 제1 세트와 복수의 전면 전력 레일 중 제2 세트 사이에 있다. 일부 실시예에서, 반도체 디바이스는 후면에 제3 후면 전력 레일을 더 포함하고; 제3 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성되고; 제1 후면 전력 레일, 제2 후면 전력 레일 및 제3 후면 전력 레일은 각각 제1 방향으로 연장되며; 제2 후면 전력 레일은 제1 방향에 실질적으로 수직인 제2 방향에 대해 제1 후면 전력 레일과 제3 후면 전력 레일 사이에 있다. 일부 실시예에서, 반도체 디바이스는, 서로 인접한 셀 영역; 전력 필러 영역; 셀 영역 및 전력 필러 영역 위로 연장되는, 전면에 있는 복수의 전면 전력 레일을 더 포함하고, 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일은 각각 셀 영역 및 전력 필러 영역 아래로 연장되고; 셀 영역 중 제1 세트는 제2 방향에 대해 연장되어, 제2 방향에 대해 셀 영역 중 제1 세트의 상단 부분이 제1 후면 전력 레일과 부분적으로 정렬되고, 셀 영역 중 제1 세트의 하단 부분은 제2 후면 전력 레일과 부분적으로 정렬되고; 셀 영역 중 제2 세트는 제2 방향에 대해 연장되어, 제2 방향에 대해 셀 영역 중 제2 세트의 상단 부분이 제2 후면 전력 레일과 부분적으로 정렬되고, 셀 영역 중 제2 세트의 하단 부분은 제3 후면 전력 레일과 부분적으로 정렬되며; 복수의 전면 전력 레일은 전력 필러 영역에서 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일에 접속된다. 일부 실시예에서, 반도체 디바이스는, 제2 방향에 대해 제1 셀 영역의 상단 부분이 제1 후면 전력 레일과 부분적으로 정렬되고 제1 셀 영역의 하단 부분이 제2 후면 전력 레일과 부분적으로 정렬되게끔, 제1 셀 영역의 상단 부분이 제2 방향에 대해 연장되도록 제2 방향에 대해 연장되는 제1 셀 영역; 제2 방향에 대해 제2 셀 영역의 상단 부분이 제2 후면 전력 레일과 부분적으로 정렬되고, 제2 셀 영역의 하단 부분이 제3 후면 전력 레일과 부분적으로 정렬되도록 제2 방향에 대해 연장되는 제2 셀 영역; 제1 전면 전력 레일을 포함하는 복수의 전면 전력 레일; 및 전면 도전 라인을 더 포함하고, 복수의 전면 전력 레일 각각은 제1 방향으로 연장되고; 전면 도전 라인은 제1 방향으로 연장되고; 전면 도전 라인은 제어 신호를 수신하도록 구성되고; 복수의 전면 전력 레일 중 일부는 제1 기준 전력 전압을 수신하도록 구성되고; 복수의 전면 전력 레일 중 일부는 제2 기준 전력 전압을 수신하도록 구성되고; 전면 도전 라인은 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일에 대해 정렬되며; 전면 도전 라인은 제2 방향에 대해 복수의 전면 전력 레일 중 제1 세트와 복수의 전면 전력 레일 중 제2 세트 사이에 있다. 일부 실시예에서, 제1 기준 전력 전압은 진성 VDD(TVDD)이고, 제2 기준 전력 전압은 가상 VDD(VVDD)이며; 제3 기준 전력 전압은 VSS이다. 일부 실시예에서, 제1 기준 전력 전압은 가상 VDD(VVDD)이고, 제2 기준 전력 전압은 진성 VDD(TVDD)이며; 제3 기준 전력 전압은 VSS이다.
일부 실시예에서, 반도체 디바이스는, 하나 이상의 능동 반도체 컴포넌트를 포함하는 반도체 기판 - 전면이 반도체 기판 위에 규정되고 후면이 반도체 기판 아래에 규정됨 - ; 반도체 기판의 후면에 있는 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일을 포함하고, 제1 후면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성되고; 제2 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성되며; 제3 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되며, 제1 기준 전력 전압, 제2 기준 전력 전압, 및 제3 기준 전력 전압은 서로 다르다. 일부 실시예에서, 반도체 디바이스는 후면에 제1 후면 금속층을 더 포함하고, 제1 후면 금속층은 제1 후면 전력 레일 및 제2 후면 전력 레일을 포함한다. 일부 실시예에서, 제2 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되고; 반도체 디바이스는, 후면에 있는 제4 후면 전력 레일; 후면에 있는 제5 후면 전력 레일을 더 포함하고, 제1 후면 전력 레일, 제2 후면 전력 레일, 제3 후면 전력 레일, 제4 후면 전력 레일, 및 제5 후면 전력 레일은 각각 제1 방향으로 연장되고; 제3 후면 전력 레일은 제3 기준 전력 전압을 수신하도록 구성되고; 제4 후면 전력 레일은 제1 기준 전력 전압을 수신하도록 구성되며; 제4 후면 전력 레일은 제1 방향에 대해 제2 후면 전력 레일과 제3 후면 전력 레일 사이에 있다. 일부 실시예에서, 반도체 디바이스는 후면에 제5 후면 전력 레일을 더 포함하고, 제5 후면 전력 레일은 제2 기준 전력 전압을 수신하도록 구성되고, 제5 후면 전력 레일은 각각 제1 방향으로 연장되고; 제2 후면 전력 레일, 제3 후면 전력 레일, 및 제4 후면 전력 레일은 제1 방향에 실질적으로 수직인 제2 방향에 대해 제1 후면 전력 레일과 제5 후면 전력 레일 사이에 있다.
일부 실시예에서, (반도체 디바이스를 제조하는) 방법은, 제1 방향으로 대응하게 연장되는 제1 활성 영역 및 제2 활성 영역을 갖는 반도체 기판을 제공하는 단계 - 전면은 반도체 기판 위에 규정되고 후면은 반도체 기판 아래에 규정됨 - ; 제1 도전성을 갖도록 제1 활성 영역을 구성하는 단계; 제2 도전성을 갖도록 제2 활성 영역을 구성하는 단계; 전면에 제1 전면 도전 라인을 형성하는 단계; 입력 신호를 수신하거나 출력 신호를 제공하도록 제1 전면 도전 라인을 구성하는 단계; 전면에 제1 전면 전력 레일을 형성하는 단계; 제1 기준 전력 전압을 수신하도록 제1 전면 전력 레일을 구성하는 단계; 후면에 제1 후면 전력 레일을 형성하는 단계; 제2 기준 전력 전압을 수신하도록 제1 후면 전력 레일을 구성하는 단계; 전면에 제1 게이트 전극을 형성하는 단계 - 제1 게이트 전극은 제1 방향과 실질적으로 직교하는 제2 방향으로 연장되고, 제1 게이트 전극은 제1 활성 영역에 제1 드레인/소스 영역 및 제2 드레인/소스 영역을 그리고 제2 활성 영역에 제3 드레인/소스 영역 및 제4 드레인/소스 영역을 규정함 - ; 제1 게이트 전극을 제1 전면 도전 라인에 접속시키는 단계; 제1 드레인/소스 영역 또는 제2 드레인/소스 영역을 제1 전면 전력 레일에 접속시키는 단계; 및 제3 드레인/소스 영역 또는 제4 드레인/소스 영역을 제1 후면 전력 레일에 접속시키는 단계를 포함한다. 일부 실시예에서, 제1 기준 전력 전압은 진성 VDD(TVDD)이고, 제2 기준 전력 전압은 가상 VDD(VVDD)이며; 제3 기준 전력 전압은 VSS이다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 반도체 디바이스에 있어서,
하나 이상의 능동 반도체 컴포넌트들을 포함하는 반도체 기판 - 상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정됨 - ;
상기 반도체 기판의 전면에 있고, 제1 기준 전력 전압을 수신하도록 구성되는 제1 전면 전력 레일; 및
상기 반도체 기판의 후면에 있는 제1 후면 전력 레일 및 제2 후면 전력 레일
을 포함하며;
상기 제1 후면 전력 레일은, 제2 기준 전력 전압을 수신하도록 구성되고;
상기 제2 후면 전력 레일은, 제3 기준 전력 전압을 수신하도록 구성되고;
상기 제1 기준 전력 전압, 상기 제2 기준 전력 전압, 및 상기 제3 기준 전력 전압은 서로 상이한, 반도체 디바이스.
2. 제1항에 있어서, 상기 전면에 있는 제1 전면 금속층을 더 포함하며, 상기 제1 전면 금속층은 상기 제1 전면 전력 레일 및 제2 전면 전력 레일을 포함하는, 반도체 디바이스.
3. 제1항에 있어서, 상기 후면에 있는 제1 후면 금속층을 더 포함하며, 상기 제1 후면 금속층은 상기 제1 후면 전력 레일 및 상기 제2 후면 전력 레일을 포함하는, 반도체 디바이스.
4. 제1항에 있어서,
상기 후면에 있는 제3 후면 전력 레일;
상기 후면에 있는 제4 후면 전력 레일;
상기 후면에 있는 제5 후면 전력 레일
을 더 포함하며;
상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 상기 제4 후면 전력 레일, 및 상기 제5 후면 전력 레일은 제1 방향으로 각각 대응하게 연장되고;
상기 제3 후면 전력 레일은, 상기 제3 기준 전력 전압을 수신하도록 구성되고;
상기 제4 후면 전력 레일은, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
상기 제4 후면 전력 레일은 상기 제1 방향에 대해 상기 제2 후면 전력 레일과 상기 제3 후면 전력 레일 사이에 있는, 반도체 디바이스.
5. 제4항에 있어서,
상기 제5 후면 전력 레일은, 상기 제2 기준 전력 전압을 수신하도록 구성되고, 상기 제5 후면 전력 레일은 상기 제1 방향으로 연장되고;
상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일은, 상기 제1 방향에 실질적으로 수직인 제2 방향에 대해 상기 제1 후면 전력 레일과 상기 제5 후면 전력 레일 사이에 있는, 반도체 디바이스.
6. 제5항에 있어서,
상기 제1 기준 전력 전압은 진성 VDD(true VDD; TVDD)이고;
상기 제2 기준 전력 전압은 가상 VDD(virtual VDD; VVDD)이고;
상기 제3 기준 전력 전압은 VSS인, 반도체 디바이스.
7. 제6항에 있어서,
제1 이중 모드 셀 영역;
제1 단일 모드 셀 영역
을 더 포함하며;
상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일 각각은 상기 제2 방향에 대해 적어도 부분적으로 정렬되고;
상기 제1 이중 모드 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제1 후면 전력 레일과 적어도 부분적으로 오버랩되고;
상기 제1 이중 모드 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 적어도 부분적으로 오버랩되고;
상기 제1 단일 모드 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 적어도 부분적으로 오버랩되고;
상기 제1 단일 모드 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제5 후면 전력 레일과 적어도 부분적으로 오버랩되는, 반도체 디바이스.
8. 제6항에 있어서,
제1 헤더 셀 영역
을 더 포함하며;
상기 제1 헤더 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제1 후면 전력 레일과 부분적으로 오버랩되고;
상기 제1 헤더 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제5 후면 전력 레일과 부분적으로 오버랩되는, 반도체 디바이스.
9. 제8항에 있어서,
상기 제1 전면 전력 레일을 포함하는 복수의 전면 전력 레일들;
전면 도전 라인
을 더 포함하며;
상기 복수의 전면 전력 레일들 각각은 상기 제1 방향으로 대응하게 연장되고;
상기 전면 도전 라인은 상기 제1 방향으로 연장되고;
상기 전면 도전 라인은, 제어 신호를 수신하도록 구성되고;
상기 복수의 전면 전력 레일들 중 일부는, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
상기 복수의 전면 전력 레일들 중 일부는, 상기 제2 기준 전력 전압을 수신하도록 구성되고;
상기 전면 도전 라인은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 정렬되고;
상기 전면 도전 라인은 상기 제2 방향에 대해 상기 복수의 전면 전력 레일들 중 제1 세트와 상기 복수의 전면 전력 레일들 중 제2 세트 사이에 있는, 반도체 디바이스.
10. 제1항에 있어서,
상기 후면에 있는 제3 후면 전력 레일
을 더 포함하며;
상기 제3 후면 전력 레일은, 상기 제2 기준 전력 전압을 수신하도록 구성되고;
상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 및 상기 제3 후면 전력 레일은 각각 제1 방향으로 연장되고;
상기 제2 후면 전력 레일은, 상기 제1 방향에 실질적으로 수직인 제2 방향에 대해 상기 제1 후면 전력 레일과 상기 제3 후면 전력 레일 사이에 있는, 반도체 디바이스.
11. 제10항에 있어서,
서로 인접한 셀 영역들;
전력 필러(power filler) 영역;
상기 전면에 있는 복수의 전면 전력 레일들 - 상기 복수의 전면 전력 레일들은 상기 셀 영역들 및 상기 전력 필러 영역 위로 연장됨 -
을 더 포함하며;
상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 및 상기 제3 후면 전력 레일은 각각 상기 셀 영역들 및 상기 전력 필러 영역 아래로 연장되고;
상기 셀 영역들 중 제1 세트는 상기 제2 방향에 대해 연장되어, 상기 제2 방향에 대해 상기 셀 영역들 중 제1 세트의 상단 부분이 상기 제1 후면 전력 레일과 부분적으로 정렬되고 상기 셀 영역들 중 제1 세트의 하단 부분이 상기 제2 후면 전력 레일과 부분적으로 정렬되게 하고;
상기 셀 영역들 중 제2 세트는 상기 제2 방향에 대해 연장되어, 상기 제2 방향에 대해 상기 셀 영역들 중 제2 세트의 상단 부분이 상기 제2 후면 전력 레일과 부분적으로 정렬되고 상기 셀 영역들 중 제2 세트의 하단 부분이 상기 제3 후면 전력 레일과 부분적으로 정렬되게 하고;
상기 복수의 전면 전력 레일들은 상기 전력 필러 영역 내에서 상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 및 상기 제3 후면 전력 레일에 접속되는, 반도체 디바이스.
12. 제10항에 있어서,
제1 셀 영역 - 상기 제1 셀 영역은 상기 제2 방향에 대해 연장되어, 상기 제1 셀 영역의 상단 부분이 상기 제2 방향에 대해 연장되도록 하여, 상기 제2 방향에 대해 상기 제1 셀 영역의 상단 부분이 상기 제1 후면 전력 레일과 부분적으로 정렬되고 상기 제1 셀 영역의 하단 부분이 상기 제2 후면 전력 레일과 부분적으로 정렬되게 함 - ;
제2 셀 영역 - 상기 제2 셀 영역은 상기 제2 방향에 대해 연장되어, 상기 제2 방향에 대해 상기 제2 셀 영역의 상단 부분이 상기 제2 후면 전력 레일과 부분적으로 정렬되고 상기 제2 셀 영역의 하단 부분이 상기 제3 후면 전력 레일과 부분적으로 정렬되게 함 - ;
상기 제1 전면 전력 레일을 포함하는 복수의 전면 전력 레일들; 및
전면 도전 라인
을 더 포함하며;
상기 복수의 전면 전력 레일들 각각은 상기 제1 방향으로 연장되고;
상기 전면 도전 라인은 상기 제1 방향으로 연장되고;
상기 전면 도전 라인은, 제어 신호를 수신하도록 구성되고;
상기 복수의 전면 전력 레일들 중 일부는, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
상기 복수의 전면 전력 레일들 중 일부는, 상기 제2 기준 전력 전압을 수신하도록 구성되고;
상기 전면 도전 라인은 상기 제2 방향에 대해 상기 제2 후면 전력 레일 및 상기 제3 후면 전력 레일과 정렬되고;
상기 전면 도전 라인은 상기 제2 방향에 대해 상기 복수의 전면 전력 레일들 중 제1 세트와 상기 복수의 전면 전력 레일들 중 제2 세트 사이에 있는, 반도체 디바이스.
13. 제12항에 있어서,
상기 제1 기준 전력 전압은 진성 VDD(TVDD)이고;
상기 제2 기준 전력 전압은 가상 VDD(VVDD)이고;
상기 제3 기준 전력 전압은 VSS인, 반도체 디바이스.
14. 제12항에 있어서,
상기 제1 기준 전력 전압은 가상 VDD(VVDD)이고;
상기 제2 기준 전력 전압은 진성 VDD(TVDD)이고;
상기 제3 기준 전력 전압은 VSS인, 반도체 디바이스.
15. 반도체 디바이스에 있어서,
하나 이상의 능동 반도체 컴포넌트들을 포함하는 반도체 기판 - 상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정됨 - ;
상기 반도체 기판의 후면에 있는 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일
을 포함하며;
상기 제1 후면 전력 레일은, 제1 기준 전력 전압을 수신하도록 구성되고;
상기 제2 후면 전력 레일은, 제2 기준 전력 전압을 수신하도록 구성되고;
상기 제3 후면 전력 레일은, 제3 기준 전력 전압을 수신하도록 구성되고, 상기 제1 기준 전력 전압, 상기 제2 기준 전력 전압, 및 상기 제3 기준 전력 전압은 서로 상이한, 반도체 디바이스.
16. 제15항에 있어서, 상기 후면에 있는 제1 후면 금속층을 더 포함하며, 상기 제1 후면 금속층은 상기 제1 후면 전력 레일 및 상기 제2 후면 전력 레일을 포함하는, 반도체 디바이스.
17. 제15항에 있어서,
상기 제2 후면 전력 레일은, 상기 제3 기준 전력 전압을 수신하도록 구성되고;
상기 반도체 디바이스는,
상기 후면에 있는 제4 후면 전력 레일;
상기 후면에 있는 제5 후면 전력 레일
을 더 포함하며;
상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 상기 제4 후면 전력 레일, 및 상기 제5 후면 전력 레일은 각각 제1 방향으로 연장되고;
상기 제3 후면 전력 레일은, 상기 제3 기준 전력 전압을 수신하도록 구성되고;
상기 제4 후면 전력 레일은, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
상기 제4 후면 전력 레일은 상기 제1 방향에 대해 상기 제2 후면 전력 레일과 상기 제3 후면 전력 레일 사이에 있는, 반도체 디바이스.
18. 제17항에 있어서,
상기 제5 후면 전력 레일은, 상기 제2 기준 전력 전압을 수신하도록 구성되고, 상기 제5 후면 전력 레일은 각각 상기 제1 방향으로 연장되고;
상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일은, 상기 제1 방향에 실질적으로 수직인 제2 방향에 대해 상기 제1 후면 전력 레일과 상기 제5 후면 전력 레일 사이에 있는, 반도체 디바이스.
19. 반도체 디바이스를 제조하는 방법에 있어서,
제1 방향으로 대응하게 연장되는 제1 활성 영역 및 제2 활성 영역을 갖는 반도체 기판을 제공하는 단계;
제1 도전성을 갖도록 상기 제1 활성 영역을 구성하는 단계;
제2 도전성을 갖도록 상기 제2 활성 영역을 구성하는 단계;
상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정되는 단계;
상기 전면에 제1 전면 도전 라인을 형성하는 단계;
입력 신호를 수신하거나 출력 신호를 제공하도록 상기 제1 전면 도전 라인을 구성하는 단계;
상기 전면에 제1 전면 전력 레일을 형성하는 단계;
제1 기준 전력 전압을 수신하도록 상기 제1 전면 전력 레일을 구성하는 단계;
상기 후면에 제1 후면 전력 레일을 형성하는 단계;
제2 기준 전력 전압을 수신하도록 상기 제1 후면 전력 레일을 구성하는 단계;
상기 전면에 제1 게이트 전극을 형성하는 단계 - 상기 제1 게이트 전극은, 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 연장됨 - ;
상기 제1 활성 영역 내에 제1 드레인/소스 영역 및 제2 드레인/소스 영역을 규정하고 상기 제2 활성 영역 내에 제3 드레인/소스 영역 및 제4 드레인/소스 영역을 규정하도록 상기 제1 게이트 전극을 배열하는 단계;
상기 제1 게이트 전극을 상기 제1 전면 도전 라인에 접속시키는 단계;
상기 제1 드레인/소스 영역 또는 상기 제2 드레인/소스 영역을 상기 제1 전면 전력 레일에 접속시키는 단계; 및
상기 제3 드레인/소스 영역 또는 상기 제4 드레인/소스 영역을 상기 제1 후면 전력 레일에 접속시키는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
20. 제19항에 있어서,
상기 제1 기준 전력 전압은 진성 VDD(TVDD)이고;
상기 제2 기준 전력 전압은 가상 VDD(VVDD)이고;
상기 제3 기준 전력 전압은 VSS인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    하나 이상의 능동 반도체 컴포넌트들을 포함하는 반도체 기판 - 상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정됨 - ;
    상기 반도체 기판의 전면에 있고, 제1 기준 전력 전압을 수신하도록 구성되는 제1 전면 전력 레일; 및
    상기 반도체 기판의 후면에 있는 제1 후면 전력 레일 및 제2 후면 전력 레일
    을 포함하며;
    상기 제1 후면 전력 레일은, 제2 기준 전력 전압을 수신하도록 구성되고;
    상기 제2 후면 전력 레일은, 제3 기준 전력 전압을 수신하도록 구성되고;
    상기 제1 기준 전력 전압, 상기 제2 기준 전력 전압, 및 상기 제3 기준 전력 전압은 서로 상이한, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 후면에 있는 제3 후면 전력 레일;
    상기 후면에 있는 제4 후면 전력 레일;
    상기 후면에 있는 제5 후면 전력 레일
    을 더 포함하며;
    상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 상기 제4 후면 전력 레일, 및 상기 제5 후면 전력 레일은 제1 방향으로 각각 대응하게 연장되고;
    상기 제3 후면 전력 레일은, 상기 제3 기준 전력 전압을 수신하도록 구성되고;
    상기 제4 후면 전력 레일은, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
    상기 제4 후면 전력 레일은 상기 제1 방향에 대해 상기 제2 후면 전력 레일과 상기 제3 후면 전력 레일 사이에 있는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제5 후면 전력 레일은, 상기 제2 기준 전력 전압을 수신하도록 구성되고, 상기 제5 후면 전력 레일은 상기 제1 방향으로 연장되고;
    상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일은, 상기 제1 방향에 수직인 제2 방향에 대해 상기 제1 후면 전력 레일과 상기 제5 후면 전력 레일 사이에 있는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 기준 전력 전압은 진성 VDD(true VDD; TVDD)이고;
    상기 제2 기준 전력 전압은 가상 VDD(virtual VDD; VVDD)이고;
    상기 제3 기준 전력 전압은 VSS인, 반도체 디바이스.
  5. 제4항에 있어서,
    제1 이중 모드 셀 영역;
    제1 단일 모드 셀 영역
    을 더 포함하며;
    상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일 각각은 상기 제2 방향에 대해 적어도 부분적으로 정렬되고;
    상기 제1 이중 모드 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제1 후면 전력 레일과 적어도 부분적으로 오버랩되고;
    상기 제1 이중 모드 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 적어도 부분적으로 오버랩되고;
    상기 제1 단일 모드 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 적어도 부분적으로 오버랩되고;
    상기 제1 단일 모드 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제5 후면 전력 레일과 적어도 부분적으로 오버랩되는, 반도체 디바이스.
  6. 제4항에 있어서,
    제1 헤더 셀 영역
    을 더 포함하며;
    상기 제1 헤더 셀 영역의 상단 부분은 상기 제2 방향에 대해 상기 제1 후면 전력 레일과 부분적으로 오버랩되고;
    상기 제1 헤더 셀 영역의 하단 부분은 상기 제2 방향에 대해 상기 제5 후면 전력 레일과 부분적으로 오버랩되는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 전면 전력 레일을 포함하는 복수의 전면 전력 레일들;
    전면 도전 라인
    을 더 포함하며;
    상기 복수의 전면 전력 레일들 각각은 상기 제1 방향으로 대응하게 연장되고;
    상기 전면 도전 라인은 상기 제1 방향으로 연장되고;
    상기 전면 도전 라인은, 제어 신호를 수신하도록 구성되고;
    상기 복수의 전면 전력 레일들 중 일부는, 상기 제1 기준 전력 전압을 수신하도록 구성되고;
    상기 복수의 전면 전력 레일들 중 일부는, 상기 제2 기준 전력 전압을 수신하도록 구성되고;
    상기 전면 도전 라인은 상기 제2 방향에 대해 상기 제2 후면 전력 레일, 상기 제3 후면 전력 레일, 및 상기 제4 후면 전력 레일과 정렬되고;
    상기 전면 도전 라인은 상기 제2 방향에 대해 상기 복수의 전면 전력 레일들 중 제1 세트와 상기 복수의 전면 전력 레일들 중 제2 세트 사이에 있는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 후면에 있는 제3 후면 전력 레일
    을 더 포함하며;
    상기 제3 후면 전력 레일은, 상기 제2 기준 전력 전압을 수신하도록 구성되고;
    상기 제1 후면 전력 레일, 상기 제2 후면 전력 레일, 및 상기 제3 후면 전력 레일은 각각 제1 방향으로 연장되고;
    상기 제2 후면 전력 레일은, 상기 제1 방향에 수직인 제2 방향에 대해 상기 제1 후면 전력 레일과 상기 제3 후면 전력 레일 사이에 있는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    하나 이상의 능동 반도체 컴포넌트들을 포함하는 반도체 기판 - 상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정됨 - ;
    상기 반도체 기판의 후면에 있는 제1 후면 전력 레일, 제2 후면 전력 레일, 및 제3 후면 전력 레일
    을 포함하며;
    상기 제1 후면 전력 레일은, 제1 기준 전력 전압을 수신하도록 구성되고;
    상기 제2 후면 전력 레일은, 제2 기준 전력 전압을 수신하도록 구성되고;
    상기 제3 후면 전력 레일은, 제3 기준 전력 전압을 수신하도록 구성되고, 상기 제1 기준 전력 전압, 상기 제2 기준 전력 전압, 및 상기 제3 기준 전력 전압은 서로 상이한, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 방향으로 대응하게 연장되는 제1 활성 영역 및 제2 활성 영역을 갖는 반도체 기판을 제공하는 단계;
    제1 도전성을 갖도록 상기 제1 활성 영역을 구성하는 단계;
    제2 도전성을 갖도록 상기 제2 활성 영역을 구성하는 단계;
    상기 반도체 기판 위에 전면이 규정되고 상기 반도체 기판 아래에 후면이 규정되는 단계;
    상기 전면에 제1 전면 도전 라인을 형성하는 단계;
    입력 신호를 수신하거나 출력 신호를 제공하도록 상기 제1 전면 도전 라인을 구성하는 단계;
    상기 전면에 제1 전면 전력 레일을 형성하는 단계;
    제1 기준 전력 전압을 수신하도록 상기 제1 전면 전력 레일을 구성하는 단계;
    상기 후면에 제1 후면 전력 레일을 형성하는 단계;
    제2 기준 전력 전압을 수신하도록 상기 제1 후면 전력 레일을 구성하는 단계;
    상기 전면에 제1 게이트 전극을 형성하는 단계 - 상기 제1 게이트 전극은, 상기 제1 방향과 직교하는 제2 방향으로 연장됨 - ;
    상기 제1 활성 영역 내에 제1 드레인/소스 영역 및 제2 드레인/소스 영역을 규정하고 상기 제2 활성 영역 내에 제3 드레인/소스 영역 및 제4 드레인/소스 영역을 규정하도록 상기 제1 게이트 전극을 배열하는 단계;
    상기 제1 게이트 전극을 상기 제1 전면 도전 라인에 접속시키는 단계;
    상기 제1 드레인/소스 영역 또는 상기 제2 드레인/소스 영역을 상기 제1 전면 전력 레일에 접속시키는 단계; 및
    상기 제3 드레인/소스 영역 또는 상기 제4 드레인/소스 영역을 상기 제1 후면 전력 레일에 접속시키는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
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