TW202310316A - 製造半導體裝置之方法 - Google Patents

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許家維
陳柏廷
李介文
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台灣積體電路製造股份有限公司
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Abstract

一種製造半導體裝置之方法，包括形成具有第一受保護電路的半導體基板，及在第一受保護電路周圍形成第一保護環，包括：形成用以提供第一參考電壓的第一壁；及形成用以提供不同於第一參考電壓的第二參考電壓的第二壁。

Description

半導體裝置及其製造方法
無
積體電路(integrated circuit，IC)包括一或多個半導體裝置。表示半導體裝置的一種方式係使用稱為佈局圖的平面圖。佈局圖在設計規則的上下文中產生。設計規則集合對佈局圖中相應圖案的置放施加約束，例如，地理/空間限制、連接性限制、或類似者。通常，設計規則集合包括與相鄰或抵接單元中圖案之間的間距及其他交互有關的設計規則子集，其中圖案表示金屬化層中的導體。
通常，設計規則集合特定於製程/技術節點，半導體裝置將藉由該製程/技術節點根據佈局圖製造。設計規則集合補償相應製程/技術節點的變異性。這種補償提高由佈局圖產生的實際半導體裝置將係佈局圖所基於之虛擬裝置的可接受的對等部分的可能性。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件、材料、值、步驟、配置、或類似者的特定實例以簡化本揭示內容。當然，這些僅為實例且非意欲為限制性的。考慮其他組件、材料、值、步驟、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示內容在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
在一些實施例中，製造半導體裝置的方法包括產生佈局圖，產生佈局圖包括：產生表示具有一或多個主動半導體組件的半導體基板的半導體基板(semiconductor substrate，SS)形狀；在SS形狀上方產生SS上形狀，其表示形成於半導體基板上方的導電結構，SS上形狀中之一者包括非埋入式電網(non-buried power grid，non-BPG)形狀，表示相應非BPG導電結構；在SS形狀下方產生SS下形狀，其表示形成於半導體基板之下的導電結構，SS下形狀之一子集包括埋入式電網(buried power grid，BPG)形狀，表示相應BPG導電結構；組態形狀之第一群組以表示第一受保護電路，第一群組包括SS形狀的相應部分；及組態形狀之第二群組以表示第一受保護電路形狀周圍的第一保護環形狀，第二群組包括SS形狀的相應部分、包括非BPG形狀的SS上形狀的相應者、及包括非BPG形狀的SS下形狀的相應者，使得第二群組表示第一受保護電路形狀周圍的第一保護環形狀。藉由為第二群組（表示保護環）提供非BPG形狀及BPG形狀，佈局圖為雙架構相容設計。對於至少一些實施例，具有雙架構相容設計的佈局圖係母佈局，其可選擇性地修剪形狀，導致具有非BPG類型架構的第一子佈局圖或具有BPG類型架構的第二子佈局圖。修剪母佈局圖僅自母佈局圖中移除形狀；因此，修剪係一簡單製程。在這樣的實施例中，第一子佈局圖的優點係，其中表示的受保護電路不必為了符合非BPG類型架構而經適應性重新設計。在這樣的實施例中，第二子佈局圖的優點係，其中表示的受保護電路不必為了符合BPG類型架構而經適應性重新設計。
第1圖係根據至少一些實施例的半導體裝置100的方塊圖。
在第1圖中，半導體裝置100包括巨集102。在一些實施例中，巨集102係記憶體、電網、單元或多個單元、反向器、閂鎖、緩衝器及/或可在單元庫中數位表示的任何其他類型之電路配置。在一些實施例中，電路巨集102係在類比於模組程式設計的架構層級的上下文中理解的，其中主程式（或其他次常式）呼叫次常式/程序以執行給定的計算功能。在這個上下文中，半導體裝置100使用電路模組/巨集102來執行一或多個給定功能。因此，在這個上下文中且就架構層級而言，半導體裝置100類似於主程式，而巨集102類似於次常式/程序。在一些實施例中，巨集102係軟巨集。在一些實施例中，巨集102係硬巨集。在一些實施例中，巨集102係軟巨集，在暫存器轉移層(register-transfer level，RTL)碼中以數位描述/表達。在一些實施例中，尚未對巨集102執行合成、置放及佈線，使得軟巨集可為多種製程節點進行合成、置放及佈線。在一些實施例中，巨集102係硬巨集，以二進制檔案格式（例如，圖形資料庫系統II (Graphic Database System II，GDSII)流格式）進行數位描述/表達，其中二進制檔案格式以層級形式表示巨集102的一或多個佈局圖的平面幾何形狀、本文標記、其他資訊及類似者。在一些實施例中，已對巨集102執行合成、置放及佈線，使得硬巨集特定於特別製程節點。
巨集102包括區域104，區域104包括受保護電路及相應地在受保護電路周圍的保護環。在一些實施例中，區域104包括具有在第一方向（例如，平行於X軸）上延伸的主動區的半導體基板。此外，在半導體基板之上及/或之下，區域104包括各種金屬層及相應地交錯的互連層，這些金屬層及互連層堆疊於半導體基板上方及/或下方，以形成製程後端(Back End of Line，BEOL)結構。BEOL結構為包括巨集102及區域104的半導體裝置提供佈線及/或電力。在一些實施例中，金屬層包括在第一方向上或在橫向於第一方向的第二方向（例如，平行於Y軸）上延伸的導體。在一些實施例中，第一方向正交於第二方向。此外，在一些實施例中，一或多個金屬層相應地包括僅在第一方向上延伸（即，具有在第一方向上延伸的長軸）或僅在第二方向上延伸（即，具有在第二方向上延伸的長軸）的導體。保護環相應地在受保護電路周圍，且相應地保護受保護電路。在一些實施例中，保護環防止雜訊。在一些實施例中，保護環提供至不同參考電壓（例如，電源電壓、接地）的連接。
第2圖係根據至少一些實施例的半導體裝置200的方塊圖。
半導體裝置200係第1圖中區域104的一實例。半導體裝置200包括半導體基板202，其中諸如電晶體及二極體的主動組件形成於半導體裝置200中。半導體裝置200包括受保護電路204、206、208、210、212、214、216、218。受保護電路204~218中之各者係受保護電路，其由如下文進一步詳細說明的至少一保護環保護。在一些實施例中，電路中之各者的保護意義在於減少（若非消除）可能自受保護電路204~218中之一或多者散逸的雜訊。在一些實施例中，受保護電路204~218中之各者的保護意義在於減少（若非消除）可能到達且因此潛在地干擾受保護電路204~218中之各者的操作的雜訊。在一些實施例中，待防止之雜訊係靜電放電(electrostatic discharge，ESD)、或類似者。
受保護電路204、206中之各者係PMOS驅動器陣列，其用以調節第一參考電壓且提供經調節第一參考電壓至功能電路（第2圖中未顯示）。PMOS驅動器係一電晶體驅動器。在一些實施例中，第一參考電壓係電源電壓VDD。在一些實施例中，功能電路係記憶體電路、組合邏輯(combinational/combinatorial logic)、順序裝置、順序狀態組件、數位處理電路、射頻(radio frequency，RF)電路、或類似者。節點220（並未全部標記以避免標號擁塞，從而提高清晰度）指示受保護電路204、206的PMOS驅動器陣列中PMOS驅動器與輸入/輸出端子之間的連接。
如第2圖中所示，保護環222設置於受保護電路204、206兩者周圍。保護環222用以在第一參考電壓下偏壓，在這個實例中，第一參考電壓為VDD。另一保護環224設置於保護環222周圍，因此亦設置於受保護電路206、204兩者周圍。保護環224在第二參考電壓下偏壓，在這個實例中，參考電壓為VSS。在一些實施例中，參考電壓VSS為負電壓或接地電壓。在其他實施例中，第一參考電壓為VSS而第二參考電壓為VDD。
受保護電路208、210中之各者係靜電放電(electrostatic discharge，ESD)箝位電路陣列，其將靜電放電感應電流分流至第一參考軌（第2圖中未顯示）。在一些實施例中，受保護電路208、210中ESD箝位電路陣列中之各者係上拉(pull-up，PU) ESD箝位電路陣列，其中第一參考軌偏壓於第一參考電壓，在這個實例中，第一參考電壓為VDD。在一些實施例中，PU ESD箝位電路中之各者包括至少一二極體，其用以自I/O端子傳輸ESD電流至第一參考軌。節點232（為清晰起見並未全部標記）指示受保護電路208、210中ESD箝位電路與輸入/輸出端子之間的連接。
如第2圖中所示，保護環226設置於受保護電路208周圍，且保護環228設置於受保護電路210周圍。保護環226、228用以在第一參考電壓下偏壓。另一保護環230設置於保護環226、228周圍，因此亦設置於受保護電路208、210兩者周圍。保護環230在第二參考電壓下偏壓。
受保護電路212、214各個為ESD箝位電路陣列，將靜電放電感應電流傳輸至第二參考軌（第2圖中未顯示）。在一些實施例中，受保護電路212、214中ESD箝位電路陣列中之各者係下拉(pull-down，PD) ESD箝位電路陣列，其中第二參考軌偏壓於第二參考電壓，在這個實例中，第二參考電壓為VSS（例如，地面電壓）。在一些實施例中，PD ESD箝位電路中之各者包括至少一二極體，其用以自I/O端子傳輸ESD電流至第二參考軌。節點234（為清晰起見並未全部標記）指示受保護電路212、214中ESD箝位電路與輸入/輸出端子之間的連接。
如第2圖中所示，保護環236設置於受保護電路212周圍，且保護環238設置於受保護電路214周圍。保護環236、238用以在第二參考電壓下偏壓。另一保護環240設置於保護環236、238周圍，因此亦設置於兩個受保護電路212、214周圍。保護環240在第一參考電壓下偏壓。
受保護電路216、218中之各者係NMOS驅動器陣列，其用以調節第二電壓且將經調節第二電壓提供至功能電路（第2圖中未顯示）。NMOS驅動器係一電晶體驅動器。節點242（為了清楚起見並未全部標記）指示受保護電路216、218的NMOS驅動器陣列中NMOS驅動器與輸入/輸出端子之間的連接。
如第2圖中所示，保護環244設置於受保護電路216、218兩者周圍。保護環244用以在第二參考電壓下偏壓。另一保護環246設置於保護環244周圍，因此亦設置於受保護電路216、218兩者周圍。保護環244在第一參考電壓下偏壓。
在一些實施例中，半導體裝置200包括非埋入式電網(non-buried power grid，non-BPG)類型架構，其中參考電壓軌及電源導體設置於半導體基板202上方。然而，在其他實施例中，半導體裝置200包括埋入式電網(buried power grid，BPG)類型架構，其中參考電壓軌及電源導體設置於半導體基板202下面。在一些實施例中，若半導體裝置200包括BPG，則輸入/輸出訊號亦自金屬端子（例如，金屬襯墊、金屬接腳、金屬觸點、或類似者）佈線。至少一些實施例（下文討論）提供與非BPG架構及BPG架構中之各者相容的設計及設計技術，在本文中稱之為雙架構相容。根據一些實施例，雙架構相容設計係促進變異性及可攜性的母佈局圖，且有助於設計者僅藉由相應地修剪母佈局圖來產生第一子佈局圖，從而選擇電路的非BPG架構版本，或者僅藉由相應地修剪母佈局圖來產生第二子佈局圖，從而選擇BPG架構電路的版本，取決於哪一者適合於特別應用，且其中僅需相應地修剪母佈局圖可避免為了符合非BPG類型架構或BPG類型架構而不得不進行適應性重新設計。
第3圖係根據一些實施例的表示半導體裝置的雙架構相容佈局圖300的橫截面。
佈局圖300包括表示半導體裝置組件的形狀之集合。此外，佈局圖300在某種意義上係雙架構相容的，即自佈局圖300選擇性地修剪形狀產生具有第一類型架構的第一佈局圖或具有第二類型架構的第二佈局圖。更具體地，自佈局圖300修剪形狀之子集產生第一佈局圖（見第4圖的橫截面），其表示具有非埋入式電網（同樣，非BPG）類型架構的半導體裝置。自佈局圖300中修剪形狀之子集產生第二佈局圖（見第5圖的橫截面），其表示具有埋入式電網（同樣，BPG）類型架構的半導體裝置。
在一些實施例中，如上所述，選擇性修剪佈局圖300中包括的形狀之集合描述為選擇性斷開佈局圖300，即，選擇性地自佈局圖300中移除形狀。在一些實施例中，如上所述，選擇性修剪佈局圖300中包括的形狀之集合描述為選擇性削減佈局圖300，即，選擇性地自佈局圖300中移除形狀。在一些實施例中，如上所述選擇性修剪佈局圖300中包括的形狀之集合描述為選擇性地修整佈局圖300，即，選擇性地自佈局圖300中移除形狀。
第3圖的討論將參考佈局圖300中的形狀，就好像其係具有非BPG類型架構的半導體裝置的組件或具有BPG類型架構的半導體裝置的組件一樣。下面討論的其他佈局圖亦係如此。在一些實施例中，佈局圖300儲存於電腦可讀媒體中。
因此提供佈局圖300以促進非BPG架構佈局圖與BPG架構佈局圖之間的設計移植，同時滿足非BPG製程及BPG製程的要求。在一些實施例中，修剪雙架構相容佈局圖300，使得在相應的最終佈局圖中表示的最終半導體裝置具有缺少BPG的非BPG類型架構或缺少非BPG的BPG類型架構。
如第3圖中所示，佈局圖300包括半導體基板308。半導體基板308包括複數個半導體區段310、312、314、316、318、320、322、324、326、328。在一些實施例中，諸如氧化矽及/或類似物的隔離材料設置於半導體基板308中半導體區段310、312、314、316、318、320、322、324、326、328中之各者之間。在一些實施例中，半導體區段310、312、314、316、318、320、322、324、326、328由摻雜及無摻雜的矽、砷化鎵、鍺、及/或類似物形成。半導體區段314包括受保護電路330，且半導體區段324包括受保護電路332。受保護電路330、332可係任何類型的適合受保護電路。在一些實施例中，受保護電路330、332對應於第2圖中的受保護電路204、206、受保護電路208、210、受保護電路212、214或受保護電路216、218。因此，諸如電晶體、二極體、變容體、及/或類似者的主動半導體組件設置於受保護電路330、332中。
在第3圖中，半導體基板308顯示為沿第一方向延伸，且具有相對於第二方向的厚度，第二方向垂直於第一方向。在第3圖中，第一方向沿X軸且第二方向沿Z軸。在一些實施例中，第一及第二方向係與相應地沿X軸及Z軸的方向不同的方向。半導體基板308亦在第三方向上延伸，第三方向沿Y軸延伸，該Y軸延伸至頁面中及/或出頁面。Y軸、X軸、及Z軸彼此垂直。
在第3圖中，相對於Z軸，佈局圖300進一步包括半導體基板(semiconductor substrate，SS) 308之上的層，這些層在本文中稱為SS上層，SS上層包括：觸點至電晶體組件層（MD/MG層）；觸點與金屬化間通孔層（VD/VG層）；第一金屬化層（M0層）；第一互連層（V0層）；第二金屬化層（M1層）；第二互連層（V1層）；第三金屬化層（M2層）；第三互連層（V2層）；第四金屬化層（M3層）；第四互連層（V3層）；第五金屬化層（M4層）；第五互連層（V4層）；第六金屬化層（M5層）；第六互連層（V5層）；第七金屬化層（M6層）；第七互連層（V6層）；第八金屬化層（M7層）；第八互連層（V7層）；第九金屬化層（M8層）；第九互連層（V8層）；第十金屬化層（M9層）；第十互連層（V9層）；第十一金屬化層（M10層）；第十一互連層（V10層）；第十二金屬化層（M11層）；第十二互連層（V11層）；第十三金屬化層（M12層）；第十三互連層（V12層）；再分配層（RV層）；及襯墊層（AP層）。
在一些實施例中，半導體基板308具有更大數目的SS上金屬化層及相應更大數目的SS上互連層。在一些實施例中，半導體基板308具有較少的SS上金屬化層及相應較少的SS上互連層。
同樣相對於Z軸，佈局圖300進一步包括半導體基板308之下的層，本文稱為SS下層，SS下層包括：埋入式觸點至電晶體組件層（BVD/BVG）；第一埋入式金屬化層（BM0層）；第一埋入式互連層（BV0層）；第二埋入式金屬化層（BM1層）；第二埋入式互連層（BV1層）；第三埋入式金屬化層（BM2層）；第三埋入式互連層（BV2層）；第四埋入式金屬化層（BM3層）；第四埋入式互連層（BV3層）；第五埋入式金屬化層（BM4層）；第五埋入式互連層（BV4層）；第六埋入式金屬化層（BM5層）；埋入式再分配層（BRV層）；及埋入式襯墊層（BAP層）。
第3圖中所示的非BPG 304包括SS上導體336、338。SS上導體336設置於佈局圖300最左部分處第一SS上通孔塔334中。SS上導體338設置於佈局圖300最右部分上第二SS上通孔塔335中。佈局圖300包括佈局圖300中心部分中的SS上通孔塔309。SS上通孔塔309相對於X軸設置於具有受保護電路330的半導體基板區段314與具有受保護電路332的半導體基板區段324之間。
最左SS上通孔塔309包括半導體基板區段316。半導體基板區段316連接至MD/MG金屬化層中的觸點。MD/MG金屬化層中的觸點連接至互連層V0中的通孔或通孔條。最左SS上通孔塔309包括：金屬化層M0~M12中的導體；及互連層V0~V11中的通孔或通孔條，這些通孔或通孔條相應地連接最左SS上通孔塔309的金屬化層M0~M12中的導體。
左中SS上通孔塔309包括相對於Z軸的底部末端處的半導體基板區段318。半導體基板區段318連接至MD/MG金屬化層中的觸點，該觸點連接至互連層V0中的通孔或通孔條。左中SS上通孔塔309包括：金屬化層M0~M12中的導體；及互連層V0~V11中的通孔或通孔條，這些通孔或通孔條相應地連接左中SS上通孔塔309的金屬化層M0~M12中的導體。
右中SS上通孔塔309包括相對於Z軸的底部末端處的半導體基板區段320。半導體基板區段320連接至MD/MG金屬化層中的觸點，該觸點連接至互連層V0中的通孔或通孔條。右中SS上通孔塔309包括：金屬化層M0~M12中的導體；及互連層V0~V11中的通孔或通孔條，這些通孔或通孔條相應地連接右中SS上通孔塔309的金屬化層M0~M12中的導體。
最右SS上通孔塔309包括相對於Z軸的底部末端處的半導體基板區段322。半導體基板區段322連接至MD/MG金屬化層中的觸點，該觸點連接至互連層V0中的通孔或通孔條。最右SS上通孔塔309包括：金屬化層M0~M12中的導體；及互連層V0~V11中的通孔或通孔條，這些通孔或通孔條相應地連接最右SS上通孔塔309的金屬化層M0~M12中的導體。
佈局圖300包括SS上通孔塔309的四個實例。在其他實施例中，佈局圖300包括SS上通孔塔309的四個以上的實例，且佈局圖300的其他實施例包括SS上通孔塔309的更少的實例。在SS上通孔塔309中之各者中，金屬化層M12、M11、M6~M0中的導體未連接至其他SS上通孔塔309的金屬化層M12、M11、M6~M0中的其他導體。此外，金屬化層M12、M11、M6~M0中的導體未連接至金屬化層M12、M11、M6~M0中的其他導體311、313。然而，金屬化層M10~M7中的SS上通孔塔309的導體彼此連接。此外，金屬化層M10~M7中最左SS上通孔塔309中的導體連接至金屬化層M10~M7中的導體313，最右SS上通孔塔309中的導體連接至金屬化層M10~M7中的導體，如下文進一步詳細說明的。
SS上導體336及SS上導體338各個用以藉由第一參考電壓或第二參考電壓來偏壓。在一些實施例中，SS上導體336、338用以藉由相同的參考電壓來偏壓，且在其他實施例中，SS上導體336、338用以藉由不同的參考電壓來偏壓。
在金屬化層M12、M11中，在最左SS上通孔塔309及SS上通孔塔334之間，佈局圖300包括導體311。這些導體311未連接至SS上通孔塔309的金屬化層M12、M11中的導體。在金屬化層M10~M7中，在最左SS上通孔塔309與SS上通孔塔334之間，佈局圖300包括導體313。這些導體313連接至SS上通孔塔309的金屬化層M10~M7中的導體。此外，SS上通孔塔309中金屬化層M10~M7中的導體彼此連接。
導體319位於連接導體311、313及導體315、317的AP金屬化層中。在一些實施例中，導體319藉由互連層AP中的通孔（或通孔條）321連接。
在金屬化層M12、M11中，在最右SS上通孔塔309與SS上通孔塔335之間，佈局圖300包括導體315。這些導體315未連接至SS上通孔塔309的金屬化層M12、M11中的導體。在金屬化層M10~M7中，在最右SS上通孔塔309與SS上通孔塔335之間，佈局圖300包括導體317。這些導體317連接至SS上通孔塔309的金屬化層M10~M7中的導體。此外，SS上通孔塔309的金屬化層M10~M7中的導體保持彼此連接。
如下文進一步詳細說明的，導體313、317與SS上通孔塔309的金屬化層M10~M7中的導體之間的連接經修剪或不修剪，即，或保留，這取決於是否選擇非BPG設計或BPG設計，這在下面進一步詳細說明。更具體地，在BPG設計中，SS上通孔塔309用於接收及佈線輸入輸出訊號，且導體313、317與SS上通孔塔309的金屬化層M10~M7中的導體之間的連接未移除，使得導體313、317用於提供佈線來自SS上通孔塔309的輸入/輸出訊號。相較而言，在非BPG設計中，SS上通孔塔309用於接收及佈線第一參考電壓及第二參考電壓。因此，SS上通孔塔309的金屬化層M10~M7中的導體彼此斷開，以便能夠佈線不同的參考電壓。此外，導體313、317用於佈線輸入/輸出訊號，因此SS上通孔塔309的金屬化層M10~M7中的導體與導體313、317斷開。關於BPG架構佈局圖與非BPG架構佈局圖之間的差異，下文將就第3圖及第4圖提供更詳細的說明。
相對於Z軸，SS上導體336係SS上通孔塔334的最頂末端。SS上導體336藉由RV層中的通孔或通孔條連接至第一SS上通孔塔334的其餘部分。SS上通孔塔334包括SS上金屬化金屬層M12~M0中的導體及互連層V11~V0中的通孔或通孔條，這些通孔或通孔條連接SS上金屬化金屬層M12~M0中的導體。半導體基板區段310設置於第一SS上通孔塔334的底部末端處。半導體基板區段310藉由MD/MG層中的觸點及互連層VD/VG中的通孔或通孔條連接至金屬化層M0中第一SS上通孔塔334的導體。在一些實施例中，提供佈線至第一SS上通孔塔334，使得受保護電路330、332中的組件用以在SS上導體336處的參考電壓下偏壓。以這種方式，若為佈局圖300的設計選擇非BPG 304，則使用第一SS上通孔塔334來接收特定參考電壓且將參考電壓佈線至佈局圖300的其他部分。
相對於Z軸，SS上導體338係第二SS上通孔塔335的最頂末端。SS上導體338藉由RV層中的通孔或通孔條連接至第二SS上通孔塔335的其餘部分。SS上通孔塔335包括SS上金屬化金屬層M12~M0中的導體及互連層V11~V0中的通孔或通孔條，這些通孔或通孔條連接SS上金屬化金屬層M12~M0中的導體。半導體基板區段328設置於第二SS上通孔塔335的底部末端處。半導體基板區段328藉由MD/MG層中的觸點及互連層VD/VG中的通孔或通孔條連接至金屬化層M0中第二SS上通孔塔335中的導體。第二SS上通孔塔335在非BPG 304中。在一些實施例中，提供佈線至第二SS上通孔塔335，使得受保護電路330、332中的組件用以在SS上導體338處提供的參考電壓下偏壓。以這種方式，若為佈局圖300的設計選擇非BPG 304，則使用第二SS上通孔塔335來接收特定參考電壓且將參考電壓佈線至佈局圖300的其他部分。
第3圖中所示的BPG 306包括SS下導體344及SS下導體346。佈局圖300包括佈局圖300最左部分處的第一SS下通孔塔340，及佈局圖300最右部分處的第二SS下通孔塔342。SS下導體344及SS下導體346各個用以由第一參考電壓或第二參考電壓偏壓。SS下導體344、346位於金屬化層BAP中。在一些實施例中，SS下導體344、346用以由相同的參考電壓偏壓，且在其他實施例中，SS下導體344、346連接至不同的參考電壓。
相對於Z軸，SS下導體344位於第一SS下通孔塔340的最底末端處。SS下導體344在BPG 306中。SS下導體344藉由BRV層中的通孔或通孔條連接至第一SS下通孔塔340的其餘部分。SS下通孔塔340包括SS上金屬化金屬層BM5~BM0中的導體及互連層BV4~BV0中的通孔或通孔條，這些通孔或通孔條連接SS上金屬化金屬層BM5~BM0中的導體。半導體基板區段310設置於第一SS下通孔塔340的頂部末端處。半導體基板區段310藉由MD/MG層中的觸點及互連層VD/VG中的通孔或通孔條連接至金屬化層BM0中第一SS下通孔塔340的導體。在一些實施例中，提供佈線至第一SS下通孔塔340，使得受保護電路330、332中的組件用以在SS下導體344處提供的參考電壓下偏壓。以這種方式，若為佈局圖300的設計選擇BPG 306，則使用第一SS下通孔塔340來接收特定參考電壓且將參考電壓佈線至佈局圖300的其他部分。
SS下導體346位於第二SS下通孔塔342的相對於Z軸的最底末端處。SS下導體346在BPG 306中。SS下導體346藉由BRV層中的通孔或通孔條連接至第二SS下通孔塔342的其餘部分。SS下通孔塔342包括SS上金屬化金屬層BM5~BM0中的導體及互連層BV4~BV0中的通孔或通孔條，這些通孔或通孔條連接SS上金屬化金屬層BM5~BM0中的導體。半導體基板區段328設置於第二SS下通孔塔342的頂部末端處。半導體基板區段328藉由BVD/BVG層中的觸點連接至金屬化層BM0中第二SS下通孔塔342中的導體。在一些實施例中，提供佈線至第二SS下通孔塔342，使得受保護電路330、332中的組件用以在SS下導體346處提供的參考電壓下偏壓。以這種方式，若為佈局圖300的設計選擇BPG 306，則第二SS下通孔塔342用於接收特定參考電壓且將參考電壓佈線至佈局圖300的其他部分。
佈局圖300包括佈局圖300的中心部分的SS下通孔塔331。SS下通孔塔331相對於X軸設置於具有受保護電路330的半導體基板區段314與具有受保護電路332的半導體基板區段324之間。
最左SS下通孔塔331在相對於Z軸的頂部末端處包括半導體基板區段316。半導體基板區段316連接至BVD/BVG金屬化層中的觸點，該觸點連接至SS下金屬化層BV0中導體中的通孔或通孔條。最左SS下通孔塔331包括：金屬化層BM0~BM5中的導體；及互連層BV0~BV4中的通孔或通孔條，這些通孔或通孔條相應地連接最左SS下通孔塔331的金屬化層BM0~BM5中的導體。最左SS下通孔塔331的金屬化層BM5中的導體藉由埋入式再分配層BRV中的通孔（或通孔條）333連接至導體329，導體329在所有SS下通孔塔331下面延伸。
左中SS下通孔塔331包括在相對於Z軸的頂部末端處的半導體基板區段318。半導體基板區段318連接至BVD/BVG金屬化層中的觸點，該觸點連接至SS下金屬化層BV0中導體中的通孔或通孔條。左中SS下通孔塔331包括：金屬化層BM0~BM5中的導體；及互連層BV0~BV4中的通孔或通孔條，這些通孔或通孔條相應地連接最左SS下通孔塔331的金屬化層BM0~BM5中的導體。左中SS下通孔塔331的金屬化層BM5中的導體藉由埋入式再分配層BRV中的通孔（或通孔條）333連接至導體329，導體329在所有SS下通孔塔331下面延伸。
右中SS下通孔塔331在相對於Z軸的頂部末端處包括半導體基板區段320。半導體基板區段320連接至BVD/BVG金屬化層中的觸點，該觸點連接至SS下金屬化層BV0中導體中的通孔或通孔條。右中SS下通孔塔331包括：金屬化層BM0~BM5中的導體；及互連層BV0~BV4中的通孔或通孔條，這些通孔或通孔條相應地連接最左SS下通孔塔331的金屬化層BM0~BM5中的導體。右中SS下通孔塔331的金屬化層BM5中的導體藉由埋入式再分配層BRV中的通孔（或通孔條）333連接至導體329，導體329在所有SS下通孔塔331下面延伸。
最右SS下通孔塔331包括在相對於Z軸的頂部末端處的半導體基板區段322。半導體基板區段322連接至BVD/BVG金屬化層中的觸點，該觸點連接至SS下金屬化層BV0中導體中的通孔或通孔條。最右SS下通孔塔331包括：金屬化層BM0~BM5中的導體；及互連層BV0~BV4中的通孔或通孔條，這些通孔或通孔條相應地連接最左SS下通孔塔331的金屬化層BM0~BM5中的導體。最右SS下通孔塔331的金屬化層BM5中的導體藉由埋入式再分配層BRV中的通孔（或通孔條）333連接至導體329，導體329在所有SS下通孔塔331下面延伸。
應注意，半導體基板區段310、312、316、318、320、322、326、328用以提供電連接至通孔塔309、334、335、340、331、342、351、357。在一些實施例中，在半導體基板區段310、312、316、318、320、322、326、328中提供貫穿基板通孔，以與通孔塔309、334、335、340、331、342、351、357進行連接。在其他實施例中，在半導體基板區段310、312、316、318、320、322、326、328中提供金屬化層，以與通孔塔309、334、335、340、331、342、351、357進行連接。在其他實施例中，半導體基板區段310、312、316、318、320、322、326、328經摻雜以將輸入/輸出訊號或參考電壓發送至通孔塔309、334、335、340、331、342、351、357。
另一SS上通孔塔351包括相對於Z軸的底部末端處的半導體基板區段312。半導體基板區段312連接至MD/MG金屬化層中的觸點，該觸點連接至互連層VG/VD中的通孔或通孔條。SS上通孔塔351包括：SS上金屬化層M0~M6中的導體；及互連層V0~V5中的通孔或通孔條，這些通孔或通孔條通孔塔351相應地連接SS上金屬化層M0~M6中的導體。互連層V6中的通孔或通孔條連接至最底導體313。導體313、311藉由互連層V7~V11中的通孔或通孔條連接。通孔（或通孔條）321將最頂導體311連接至導體319。SS上通孔塔351包括導體311、313、319的最左部分。
另一SS上通孔塔353包括相對於Z軸的底部末端處的半導體基板區段314。半導體基板區段314連接至MD/MG金屬化層中的觸點，該觸點連接至互連層VG/VD中的通孔或通孔條。SS上通孔塔353包括：SS上金屬化層M0~M6中的導體；及互連層V0~V5中的通孔或通孔條，這些通孔或通孔條相應地連接SS上通孔塔353的金屬化層M0~M6中的導體。互連層V6中的通孔或通孔條連接至最底導體313。導體313、311藉由互連層V7~V11中的通孔或通孔條連接。通孔（或通孔條）321將最頂導體311連接至導體319。SS上通孔塔351包括導體311、313的最右部分以及導體311、313的最右部分之上的導體319的一部分。
另一SS上通孔塔355包括相對於Z軸的底部末端處的半導體基板區段324。半導體基板區段324連接至MD/MG金屬化層中的觸點，該觸點連接至互連層VG/VD中的通孔或通孔條。SS上通孔塔355包括：SS上金屬化層M0~M6中的導體；及互連層V0~V5中的通孔或通孔條，這些通孔或通孔條相應地連接SS上通孔塔355的金屬化層M0~M6中的導體。互連層V6中的通孔或通孔條連接至最底導體317。導體317、315藉由互連層V7~V11中的通孔或通孔條連接。通孔（或通孔條）321將最頂導體315連接至導體319。SS上通孔塔351包括導體315、317的最左部分以及導體315、317的最左部分之上的導體319的一部分。
另一SS上通孔塔357包括相對於Z軸的底部末端處的半導體基板區段326。半導體基板區段326連接至MD/MG金屬化層中的觸點，該觸點連接至互連層VG/VD中的通孔或通孔條。SS上通孔塔357包括：SS上金屬化層M0~M6中的導體；及互連層V0~V5中的通孔或通孔條，這些通孔或通孔條相應地連接SS上通孔塔357的金屬化層M0~M6中的導體。互連層V6中的通孔或通孔條連接至最底導體317。導體317、315藉由互連層V7~V11中的通孔或通孔條連接。通孔（或通孔條）321將最頂導體315連接至導體319。SS上通孔塔351包括導體317、315、319的最左部分。
導體359直接相鄰於導體344的右側設置。導體361直接相鄰於導體346的左側設置。導體359、361用作BPG設計中的輸入/輸出襯墊，如下文進一步詳細說明的。
保護環350設置於受保護電路330、332周圍。保護環350對應於第2圖中的保護環224、230、240、246中之任一者。如第3圖中所示，保護環350中包括至少一部分非BPG 304及至少一部分BPG 306。此外，通孔塔334、335、340、342作為通孔塔309、334、335、340、331、342的一部分提供。保護環350設置於半導體基板區段314、324中的受保護電路330、332周圍，例如，以減少閂鎖問題。保護環350用於接收參考電壓且由其偏壓，如下文進一步詳細說明的。非BPG 304的至少一部分及BPG 306的至少一部分包括於保護環350中，保護環350用以分配一或多個參考電壓，而不管是否選擇BPG設計或非BPG設計。
第4圖係根據一些實施例的表示半導體裝置的佈局圖400的橫截面圖。
半導體裝置中對應於佈局圖400的區域係第1圖中區域104的實例。非BPG架構佈局圖400包括上述在半導體基板308中且在半導體基板308的非埋入式側上的組件。更具體地，佈局圖400包括半導體基板區段310、312、314、316、318、320、322、324、326、328，包括上文關於第1圖討論的受保護電路330、332。此外，佈局圖400包括金屬化層MD/MG、M0~M12、再分配層RV、及襯墊層AP中的組件。此外，佈局圖400包括互連層V0~V11中的通孔或通孔條。
因此，佈局圖400包括SS上通孔塔309、334、335、351、353、355、357。此外，佈局圖400包括導體311、313、315、317、319、336、338。最後，佈局圖400包括通孔（或通孔條）321。因此，佈局圖400包括非BPG 304，且保護環350由SS上通孔塔334、335提供。
然而，由於假定已選擇非BPG設計，故第4圖中佈局圖300的SS下部分已自第4圖中所示的佈局圖400中移除。因此，佈局圖400不包括埋入式金屬化層BM0~BM5及埋入式襯墊層BAP。因此，佈局圖400不包括SS下通孔塔331、340、342。此外，佈局圖400不包括導體329、359、361。
因此，第4圖中保護環350不包括BPG 306。此外，與第3圖中的佈局圖300不同，SS上通孔塔309彼此斷開，且與導體313、317斷開。在一些實施例中，第一參考電壓VDD施加至導體338，且第二參考電壓VSS施加至導體336。因此，SS上通孔塔334用以分配第二參考電壓VDD，且SS上通孔塔335用以分配第一參考電壓VSS。由於SS上通孔塔309彼此斷開，SS上通孔塔309中之各者可分配不同的參考電壓。在這種情況下，自左至右，施加至SS上通孔塔309中之各者的參考電壓交替。因此，最左SS上通孔塔309在第二參考電壓VSS下偏壓，左中SS上通孔塔309在第一參考電壓VDD下偏壓，右中SS上通孔塔309在第二參考電壓VSS下偏壓，而最右SS上通孔塔309在第一參考電壓VSS下偏壓。此外，SS上通孔塔351、353、355、357各個用於佈線輸入/輸出訊號，使得半導體基板區段312、326用以接收或輸出佈線至受保護電路330、332的輸入/輸出訊號。導體311、313連接SS上通孔塔351、353，且導體315、317連接SS上通孔塔355、357。導體319將導體311、313連接至導體315、317。因此，在非BPG設計中，SS上通孔塔309利用於分配電力。由於SS上通孔塔309與導體311、313、315、317斷開，故導體311、313、315、317和SS上通孔塔351、353、355、357與SS上通孔塔309斷開。
第5圖係根據一些實施例的表示半導體裝置的佈局圖500的橫截面圖。
半導體裝置中對應於佈局圖500的區域係第1圖中區域104的實例。佈局圖500包括上面關於第2圖討論的半導體基板308及組件，組件在半導體基板308之上及之下，但佈局圖500不包括金屬化層M11、M12中的導體（導體311、315）、互連層V10、V11中的通孔或通孔塔、再分配層RV中的通孔（或通孔條）321、及襯墊層AP中的導體319、336、338。在一些實施例中，自第2圖中所示的佈局圖300中移除金屬化層M11、M12、互連層V10、V11、再分配層RV、及襯墊層AP的所有組件，以提供第5圖中的佈局圖500。此外，與第4圖中所示的佈局圖400不同，SS上通孔塔309保持彼此連接，最左SS上通孔塔309保持連接至導體313，且最右SS上通孔塔309保持連接至導體317。
藉由使SS上通孔塔309保持彼此連接，最左SS上通孔塔309與導體313保持連接，且最右SS上通孔塔309與導體317保持連接，通孔塔309、351、353、355、357及導體313、317用於將輸入/輸出訊號佈線至半導體基板區段314、324中的受保護電路330、332，及自受保護電路330、332佈線輸入/輸出訊號。如第5圖中所示，導體329、359、361各個組態為接收及發送輸入輸出訊號的輸入/輸出襯墊。因此，在第4圖中，經由半導體基板區段316、318、320、322自SS下通孔塔331接收及發送輸入/輸出訊號，且經由SS上通孔塔309發送至佈局圖500的前側。因此，與第4圖中所示的佈局圖400不同，在第5圖中，SS上通孔塔309用於輸入/輸出訊號佈線，而不用於配電。
此外，在第5圖中，導體344、346保留在佈局圖500中，但導體336、338已移除。因此，佈局圖500包括BPG 306，但不包括非BPG 304。在這個實例中，導體346用以接收第一參考電壓VDD。因此，SS下通孔塔342及SS上通孔塔335用以分配第一參考電壓VDD。此外，導體344用以接收第二參考電壓VSS。因此，SS下通孔塔340及SS上通孔塔334用以分配第二參考電壓VSS。最後，在佈局圖500中，由SS下通孔塔340、342提供保護環350。
第6圖係根據一些實施例的半導體裝置600的方塊圖。
半導體裝置600係第1圖中區域104的實例。半導體裝置600包括受保護電路602、604、606、608。受保護電路602、604、606、608相對於X軸對準，且相對於Y軸移位。受保護電路602設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路602係PD ESD箝位電路陣列。在其他實施例中，受保護電路602係PU ESD箝位電路陣列。受保護電路604設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路604係NMOS驅動器陣列。在其他實施例中，受保護電路604係PMOS驅動器陣列。受保護電路606設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路606係PD ESD箝位電路陣列。在其他實施例中，受保護電路606係PU ESD箝位電路陣列。受保護電路608設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路608係NMOS驅動器陣列。在其他實施例中，受保護電路608係PMOS驅動器陣列。在第6圖中，受保護電路602、604、606、608的所有長軸長度相同，且受保護電路602、604、606、608的所有短軸長度相同。在其他實施例中，受保護電路602、604、606、608的長軸中之一或多者為不同長度，及/或受保護電路602、604、606、608的所有短軸為不同長度。受保護電路602係相對於Y軸的最頂受保護電路，受保護電路604在受保護電路602之下及受保護電路606之上，且受保護電路606在受保護電路604之下及受保護電路608之上，受保護電路608在受保護電路606之下且係相對於Y軸的最底受保護電路。
在第6圖中，半導體裝置600包括受保護電路602、604周圍的保護環610。保護環610用以在第二參考電壓VSS下偏壓。在一些實施例中，保護環610係連續的，且在完全閉合的迴路中完全環繞受保護電路602、604。在其他實施例中，保護環610包括不連續性，諸如一或多個縫隙。保護環610為矩形，長邊平行於X軸，且短邊平行於Y軸。在其他實施例中，保護環610以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。
在第6圖中，半導體裝置600包括受保護電路606、608周圍的保護環612。保護環612用以在第二參考電壓VSS下偏壓。在一些實施例中，保護環612係連續的，且在完全閉合的迴路中完全環繞受保護電路606、608。在其他實施例中，保護環612包括不連續性，諸如一或多個縫隙。保護環612為矩形，長邊平行於X軸，且短邊平行於Y軸。在其他實施例中，保護環612以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、另一多邊形狀、不規則形狀、及/或類似者。
在第6圖中，半導體裝置600進一步包括保護環610、612周圍的保護環614，從而亦在受保護電路602、604、606、608周圍。保護環614用以在第一參考電壓VDD下偏壓。在一些實施例中，保護環614係連續的，且在完全閉合的迴路中完全環繞保護環610、612。在其他實施例中，保護環614包括不連續性，諸如一或多個縫隙。保護環614為矩形，長邊平行於X軸，且短邊平行於Y軸。在其他實施例中，保護環614以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。
受保護電路602、604對應於第3圖、第4圖、第5圖中的受保護電路330、332，且受保護電路606、608亦對應於第3圖、第4圖、第5圖中的受保護電路330、332。保護環610對應於第3圖、第4圖、第5圖中的保護環350，且保護環612亦對應於第3圖、第4圖、第5圖中的保護環350。在一些實施例中，保護環614具有類似於第3圖、第4圖、第5圖中的保護環350的結構。因此，在一些實施例中，保護環610、612、614提供有非BPG 304，如在第4圖中，或提供有第5圖中所示的BPG 306。第3圖中的佈局圖300允許選擇任一配置。
第7圖係根據一些實施例的半導體裝置700的方塊圖。
半導體裝置700係第1圖中區域104的實例。半導體裝置700包括受保護電路702、704。受保護電路702、704中之各者相對於X軸對準，且相對於Y軸移位。受保護電路702設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路702係PMOS驅動器陣列。在其他實施例中，受保護電路704係NMOS驅動器陣列。在第7圖中，受保護電路702、704的長軸中之兩者長度相同，且受保護電路702、704的所有短軸長度相同。在其他實施例中，受保護電路702、704的長軸中之一或多者係不同的長度及/或受保護電路702、704的所有短軸係不同的長度。受保護電路702係相對於Y軸的最頂受保護電路，且受保護電路704在受保護電路702之下，並係相對於Y軸的最底受保護電路。
半導體裝置700包括受保護電路702周圍的保護環710。保護環710用以在第一參考電壓VDD下偏壓。在一些實施例中，保護環710係連續的，且在完全閉合的迴路中完全環繞受保護電路704。在其他實施例中，保護環710包括不連續性，諸如一或多個縫隙。保護環710為矩形，長邊平行於X軸，且短邊平行於Y軸。在其他實施例中，保護環710以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。
半導體裝置700包括受保護電路704周圍的保護環712。保護環712用以在第二參考電壓VSS下偏壓。在一些實施例中，保護環712係連續的，且在完全閉合的迴路中完全環繞受保護電路706、708。在其他實施例中，保護環712包括不連續性，諸如一或多個縫隙。保護環712為矩形，長邊平行於X軸，且短邊平行於Y軸。在其他實施例中，保護環712以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。
受保護電路702、704各個對應於第3圖、第4圖、第5圖中受保護電路330、332中之一者，保護環710對應於第3圖、第4圖、第5圖中的保護環350，且保護環712亦對應於第3圖、第4圖、第5圖中的保護環350。在一些實施例中，保護環714具有類似於第3圖、第4圖、第5圖中保護環350的結構。因此，在一些實施例中，保護環710、712、714設置有非BPG 304，如在第4圖中，或設置有第5圖中所示的BPG 306。第3圖中的佈局圖300允許選擇任一配置。
第8圖係根據一些實施例的半導體裝置800的方塊圖。
半導體裝置800係第1圖中區域104的實例。半導體裝置800包括受保護電路802、804、806。受保護電路802、804、806相對於X軸對準，且相對於Y軸移位。受保護電路802設置於具有平行於X軸的第一方向上延伸的長軸及平行於Y軸的第二方向上延伸的短軸的區域中。在一些實施例中，受保護電路802係電網(power grid，PG) ESD箝位電路陣列。在其他實施例中，受保護電路804係PG ESD箝位電路陣列。另外，受保護電路806係PG ESD箝位電路陣列。在第8圖中，受保護電路802、804、806的所有長軸長度相同，且受保護電路802、804、806的所有短軸長度相同。在其他實施例中，受保護電路802、804、806的長軸中之一或多者係不同的長度及/或受保護電路802、804、806的所有短軸係不同的長度。受保護電路802係相對於Y軸的最頂受保護電路，受保護電路804在受保護電路802之下且在受保護電路806之上，且受保護電路806在受保護電路804之下並係相對於Y軸的最底受保護電路。
半導體裝置800包括受保護電路802周圍的保護環810。保護環810具有用以由第一參考電壓VDD偏壓的壁830、832、834以及用以由第二參考電壓VSS偏壓的壁836。在一些實施例中，保護環810係連續的，且在完全閉合的迴路中完全環繞受保護電路804。在其他實施例中，保護環810包括不連續性，諸如一或多個縫隙。在第8圖中，保護環810為矩形，其中壁830、836各個具有平行於X軸的長軸，且壁832、834平行於Y軸延伸。在其他實施例中，保護環810以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。在一些實施例中，這些其他形狀的保護環810的部分作為具有不同參考電壓的壁提供。
半導體裝置800進一步包括受保護電路802周圍的保護環812。保護環812具有用以由第二參考電壓VSS偏壓的壁836（與保護環810共享）、838、840以及用以由第一參考電壓VDD偏壓的壁842。在一些實施例中，保護環812係連續的，且在完全閉合的迴路中完全環繞受保護電路804。在其他實施例中，保護環812包括不連續性，諸如一或多個縫隙。保護環812為矩形，其中壁836、840各具有平行於X軸的長軸，且壁838、840平行於Y軸延伸。在其他實施例中，保護環812以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、另一多邊形狀、不規則形狀、及/或類似者。在一些實施例中，這些其他形狀的保護環812的部分作為具有不同參考電壓的壁提供。
半導體裝置800進一步包括受保護電路806周圍的保護環814。保護環814具有用以由第一參考電壓VDD偏壓的壁842（與保護環812共享）、844、846以及用以由第二參考電壓VSS偏壓的壁848。在一些實施例中，保護環814係連續的，且在完全閉合的迴路中完全環繞受保護電路806。在其他實施例中，保護環814包括不連續性，諸如一或多個縫隙。保護環814為矩形，其中壁840、846各有平行於X軸的長軸，且壁842、844平行於Y軸延伸。在其他實施例中，保護環814以其他形狀提供，諸如圓形、橢圓形、梯形、三角形、其他多邊形狀、不規則形狀、及/或類似者。在一些實施例中，這些其他形狀的保護環812的部分被作為具有不同參考電壓的壁提供。
受保護電路802、804、806分別對應於第3圖、第4圖、第5圖中的受保護電路330、332中之一者，保護環810對應於第3圖、第4圖、第5圖中的保護環350，保護環812亦對應於第3圖、第4圖、第5圖中的保護環350，且保護環814亦對應於第3圖、第4圖、第5圖中的保護環350。因此，在一些實施例中，保護環810、812、814設置有非BPG 304，如在第4圖中，或設置有第5圖中所示的BPG 306。第3圖中的佈局圖300允許選擇任一配置。
第9圖係根據一些實施例製造半導體裝置的方法900的流程圖。
根據一些實施例，方法900係可實施的，舉例而言，使用EDA系統1100（第11圖，下文討論）及積體電路(integrated circuit，IC)、製造系統1200（第12圖，下文討論）。可根據方法900製造的半導體裝置的實例包括第1圖中的半導體裝置110。
在第9圖中，方法900包括方塊902~904。在方塊902處，產生佈局圖，其中包括本文揭示的一或多個佈局圖或類似者。根據一些實施例，方塊902可例如使用EDA系統1100（第11圖，下文討論）實施。自方塊902，流程進行至方塊904。
在方塊904處，根據佈局圖，製造以下各者中之至少一者：(A)一或多個光學微影術曝光或(B)一或多個半導體遮罩或(C)半導體裝置層中之一或多個組件。見下面第12圖的討論。
第10A圖係根據一些實施例的產生佈局圖的方法1000的流程圖。
在第10A圖中，流程圖係執行上述方塊902的一實施例。在第10A圖中，方塊902包括方塊1002~1006。在方塊1002處，產生表示具有一或多個主動半導體組件的半導體基板的半導體基板(semiconductor substrate，SS)形狀。由SS形狀表示的半導體基板的實例為半導體基板308、或類似者，其中半導體基板308包括具有主動半導體組件（諸如電晶體或二極體）的受保護電路330、332。自方塊1002，流程進行至方塊1004。
在方塊1004，產生在SS形狀上方且表示形成於半導體基板上方的導電結構（SS上導電結構）的SS上形狀，其中SS上形狀之子集包括非埋入式電網(non-buried power grid，non-BPG)形狀，非BPG形狀表示相應非BPG導電結構。由SS上形狀表示的SS上導電結構的實例包括金屬化層MD/MG中的觸點、互連層V0~V11中的通孔或通孔條、金屬化層M0~M12中的導體（包括導體311、313、315、317）、再分配層RV中的通孔或通孔條（包括通孔/通孔條321）、及襯墊層AP中的導體319、336、338，全部在第3圖中顯示的這些、或類似者。因此，非BPG形狀係表示第3圖中非BPG 304的形狀。自方塊1004，流程進行至方塊1006。
在方塊1006處，產生在SS形狀下方且表示形成於SS形狀之下的導電結構（SS下導電結構）的SS下形狀，其中SS下形狀之子集包括表示相應BPG導電結構的BPG形狀。由SS下形狀表示的SS下導電結構的實例包括互連層BVD/BVG中的通孔或通孔條、互連層BV0~BV11中的通孔或通孔塔、金屬化層BM0~BM5中的導體、再分配層RV中的通孔或通孔條、及襯墊層BAP中的導體（包括導體329、346、344、359、361），全部在第3圖中顯示的這些、或類似者。自方塊1006，流程進行至方塊1008。
在方塊1008處，SS形狀的相應部分的第一群組用以表示第一受保護電路。由第一群組表示的第一受保護電路的實例包括第3圖中的受保護電路330或受保護電路332、第6圖中的受保護電路602、604、606或608、第7圖中的受保護電路702或704、及第8圖中的受保護電路802、804、806、或類似者。自方塊1008，流程進行至方塊1010。
在方塊1010，SS形狀的相應部分的第二群組，包括非BPG形狀的SS上形狀的相應者及包括BPG形狀的SS下形狀的相應者，用以表示第一受保護電路周圍的第一保護環。由第二群組表示的第一保護環的實例包括保護環350、第6圖中的保護環610、612、614、第7圖中的保護環710、712、及第8圖中的保護環812、814、816、或類似者。
第10B圖係根據一些實施例的產生佈局圖的方法的流程圖。
在第10B圖中，流程圖係執行上述方塊902的一實施例。在第10B圖中，方塊902包括方塊1008~1010。在方塊1008處，產生表示包括非埋入式電網(non-buried power grid，non-BPR)形狀及埋入式電網(buried power grid，BPR)形狀的第一保護環形狀的形狀。第一保護環形狀的實例為表示第8圖中的保護環810、812、或814的形狀。非BPR形狀的實例為第3圖中的非BPR 304。BPR形狀的實例為第3圖中的BPR 306。自方塊1008，流程進行至方塊1010。
在方塊1010處，產生由第一保護環形狀形成的周界內部的第一保護形狀，第一保護形狀表示至少一第一受保護電路。此外，第一保護環形狀包括第一壁形狀及第二壁形狀，第一壁形狀表示用以接收第一參考電壓的第一壁，且第二壁形狀表示用以接收第二參考電壓的第二壁。第一壁形狀的實例為一形狀，表示相對於第8圖中的保護環810的壁830、832、或834、相對於第8圖中的保護環812的壁836、838、或840、及相對於第8圖中的保護環814的壁842、844、或846。第二壁形狀的實例為表示相對於保護環810的壁836、相對於保護環812的壁842、及相對於保護環814的壁848的形狀。保護形狀的實例包括第3圖中表示受保護電路330、332的形狀，其具有主動半導體組件，例如電晶體或二極體。
第10C圖係根據至少一些實施例的製造半導體裝置的一方法的流程圖。
在一些實施例中，流程圖係實施第9圖中方塊904的一實施例。第10C圖包括方塊1012~1014。在方塊1012處，形成具有第一受保護電路的半導體基板。半導體基板的實例為第3圖中的半導體基板308。第一受保護電路的實例包括第3圖中的受保護電路330、332、或類似者，其具有主動半導體組件，諸如電晶體或二極體。自方塊1012，進行至方塊1014。
在方塊1014處，形成圍繞第一受保護電路的第一保護環，包括：形成用以提供第一參考電壓的第一壁；及形成用以提供不同於第一參考電壓的第二參考電壓的第二壁。第一保護環的實例為保護環810。第一壁的實例為第8圖中的壁830、832、或834、或類似者，第一參考電壓的實例為參考電壓VDD、或類似者。第二壁的實例為壁836、或類似者，且第二參考電壓的實例為參考電壓VSS、或類似者。
在一些實施例中，形成第一保護環進一步包括形成用以提供第一參考電壓的至少一第三壁。在第一壁的實例為壁830的一些實施例中，第三壁的實例為壁832或壁834、或類似者。
在一些實施例中，第10C圖的方法進一步包括在半導體基板下面形成埋入式電網(buried power grid，BPG)，且形成第一保護環包括將BPG的一部分併入第一保護環中。BPG的併入第一保護環的一部分的實例為SS下通孔塔340中的導體344、SS下通孔塔342中的導體346、或類似者。
在一些實施例中，第10C圖的方法進一步包括在半導體基板之上形成非埋入式電網(non-buried power grid，non-BPG)，且形成第一保護環包括將非BPG的一部分併入第一保護環中。非BPG的併入第一保護環的一部分的實例為SS上通孔塔334中的導體336、SS上通孔塔335中的導體348、或類似者。
在一些實施例中，第10C圖的方法進一步包括形成第二受保護電路；且形成第一保護環進一步包括在第二受保護電路周圍安置第一保護環。在一些實施例中，第一保護環的實例為保護環614、或類似者，且在第一保護環之內形成的第二保護環的實例為保護環610、保護環612、或類似者。
第10D圖係根據至少一些實施例的操作半導體裝置的一方法的流程圖。
第10D圖包括方塊1016~1020。在方塊1016處，提供第一受保護電路周圍的第一保護環，第一保護環包括第一壁及第二壁。第一受保護電路的實例為第3圖中的受保護電路330、332、或類似者，其具有主動半導體組件，諸如電晶體或二極體。第一壁的實例為第8圖中的壁830、壁832、或壁834、或類似者，且第一參考電壓的實例為參考電壓VDD、或類似者。第二壁的實例為壁836、或類似者，且第二參考電壓的實例為參考電壓VSS。自方塊1016，流程進行至方塊1018。
在方塊1018處，第一保護環的第一壁用第一參考電壓偏壓。第一參考電壓的實例為參考電壓VDD、或類似者。自方塊1018，流程進行至方塊1020。
在方塊1020處，第二保護環的第二壁用不同於第一參考電壓的第二參考電壓偏壓。第二參考電壓的實例為參考電壓VSS、或類似者。
第11圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1100的方塊圖。
在一些實施例中，EDA系統1100包括APR系統。根據一或多個實施例，本文描述的設計佈局圖的方法係可實施的，舉例而言，根據一些實施例使用EDA系統1100。
在一些實施例中，EDA系統1100係一通用計算裝置，包括硬體處理器1102及非暫時性電腦可讀儲存媒體1104。儲存媒體1104除其他事項外編碼（即，儲存）有電腦程式碼1106（即，可執行指令之一集合）。由硬體處理器1102執行電腦程式碼1106表示（至少部分）EDA工具，EDA工具根據一或多個實施例實施本文描述的方法的一部分或全部（下文中稱為所提及製程及/或方法）。
處理器1102透過匯流排1108電耦接至電腦可讀儲存媒體1104。處理器1102亦藉由匯流排1108電耦接至輸入/輸出(I/O)介面1110。網路介面1112亦透過匯流排1108電連接至處理器1102。網路介面1112連接至網路1114，使得處理器1102及電腦可讀儲存媒體1104能夠透過網路1114連接至外部元件。處理器1102用以執行編碼於電腦可讀儲存媒體1104中的電腦程式碼1106，以便使得系統1100可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，處理器1102係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合處理單元。
在一或多個實施例中，電腦可讀儲存媒體1104為電子、磁性、光學、電磁、紅外、及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1104包括半導體或固態記憶體、磁帶、可卸除式磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1104包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1104儲存電腦程式碼1106，電腦程式碼1106用以使得系統1100（其中此執行表示（至少部分）EDA工具）可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1104亦儲存有助於執行所提及製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1104儲存包括本文揭示的此類標準單元的標準單元庫1107。在一或多個實施例中，儲存媒體1104儲存對應於本文揭示的一或多個佈局的一或多個佈局圖1109。
EDA系統1100包括I/O介面1110。I/O介面1110耦接至外部電路系統。在一或多個實施例中，I/O介面1110包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕、及/或用於通訊資訊及命令至處理器1102的標方向鍵。
EDA系統1100亦包括耦接至處理器1102的網路介面1112。網路介面1112允許系統1100與網路1114通信，一或多個其他電腦系統連接至網路1114。網路介面1112包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統1100中實施所提及製程及/或方法的一部分或全部。
系統1100用以經由I/O介面1110接收資訊。經由I/O介面1110接收的資訊包括用於由處理器1102處理的指令、資料、設計規則、標準單元庫、及/或其他參數中之一或多者。該資訊透過匯流排1108傳輸至處理器1102。EDA系統1100用以經由I/O介面1110接收與UI相關的資訊。該資訊作為使用者介面(user interface，UI) 1142儲存於電腦可讀儲存媒體1104中。
在一些實施例中，所提及製程及/或方法的一部分或全部實施為獨立的軟體應用程式，以供處理器執行。在一些實施例中，所提及製程及/或方法的一部分或全部實施為作為額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及製程及/或方法中的至少一者實施為係EDA工具的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為由EDA系統1100使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖使用諸如購自CADENCE DESIGN SYSTEMS，Inc.之VIRTUOSO®的工具或另一適合佈局產生工具來產生。
在一些實施例中，製程實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可卸除式及/或內部/嵌入式存儲器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡、及類似者。
第12圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統1200及其相關聯IC製造流程的方塊圖。
在一些實施例中，基於佈局圖，以下各者中之至少一者使用製造系統1200來製造：(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一組件。
在第12圖中，IC製造系統1200包括實體，諸如設計室1220、遮罩室1230、及IC製造商/晶圓廠(「fab」) 1250，這些實體在設計、開發、及製造循環及/或與製造IC裝置1260相關的服務中彼此交互。系統1200中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同的網路，諸如以太網路及網際網路。通訊網路包括有線及/或無線通訊信道。各個實體與一或多個其他實體互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1220、遮罩室1230、及IC晶圓廠1250中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室1220、遮罩室1230、及IC晶圓廠1250中之兩者或兩者以上共存於共同設施中且使用共同資源。
設計室（或設計團隊）1220產生IC設計佈局圖1222。IC設計佈局圖1222包括設計用於IC裝置1260的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置1260的各種組件的金屬、氧化物、或半導體層圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1222的一部分包括各種IC特徵，諸如待形成於半導體基板（諸如矽晶圓）中的主動區、閘極、源極及汲極、層間互連的金屬線或通孔、及接合襯墊的開口、以及安置於半導體基板上的各種材料層。設計室1220實施適當的設計程序，以形成IC設計佈局圖1222。設計程序邏輯設計、實體設計或置放及佈線中之一或多者。IC設計佈局圖1222在具有幾何圖案資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖1222可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1230包括資料準備1232及遮罩製造1244。遮罩室1230使用IC設計佈局圖1222來製造一或多個遮罩1245，用於根據IC設計佈局圖1222來製造IC裝置1260的各種層。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局圖1222轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備1232提供RDF至遮罩製造1244。遮罩製造1244包括遮罩書寫器。遮罩書寫器將RDF轉換為基板，諸如遮罩（主光罩）1245或半導體晶圓1253上之圖像。設計佈局圖1222由遮罩資料準備1232操縱，以符合遮罩書寫器的特定特徵及/或IC晶圓廠1250的要求。在第12圖中，遮罩資料準備1232及遮罩製造1244圖示為分離的元件。在一些實施例中，遮罩資料準備1232及遮罩製造1244可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1232包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1222。在一些實施例中，遮罩資料準備1232包括進一步的解析度增強技術(resolution enhancement technology，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合技術、及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology，ILT)亦經使用，該技術將OPC作為反向成像問題處置。
在一些實施例中，遮罩資料準備1232包括檢查IC設計佈局圖1222的遮罩規則檢查器(mask rule checker，MRC)，該遮罩規則檢查器已經歷了運用一組遮罩產生規則之OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性、及類似者。在一些實施例中，MRC修改IC設計佈局圖1222以在遮罩製造1244期間補償限制，遮罩製造1244可撤銷藉由OPC執行之修改的部分，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1232包括微影術製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠1250實施以製造IC裝置1260的處理。LPC基於IC設計佈局圖1222模擬該處理，以產生經模擬製造之裝置，諸如IC裝置1260。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus，DOF」)、遮罩誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合因數、及類似者或其組合。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1222。
應理解，遮罩資料準備1232之上述描述已出於清楚目的予以了簡化。在一些實施例中，資料準備1232包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則來修改IC設計佈局圖1222。此外，在資料準備1232期間施加於IC設計佈局圖1222的製程可按多種不同的次序執行。
在遮罩資料準備1232之後且在遮罩製造1244期間，遮罩1245或遮罩1245群組基於經修改之IC設計佈局圖1222來製造。在一些實施例中，遮罩製造1244包括基於IC設計佈局圖1222執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖1222在遮罩（光罩或主光罩）1245上形成圖案。遮罩1245可以各種技術形成。在一些實施例中，遮罩1245使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上的影像敏感材料層（例如，光阻劑）的諸如紫外(ultraviolet，UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一實例中，遮罩1245之二元遮罩版本包括二元遮罩的透明基板（例如，熔融石英）及塗覆於不透明區中的不透明材料（例如，鉻）。在另一實例中，遮罩1245使用相轉移技術形成。在遮罩1245之相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上之圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交變PSM。由遮罩製造1244產生的遮罩（多個）用於多種製程中。舉例而言，這種遮罩（多個）用於離子佈植製程中以在半導體晶圓1253中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓1253中形成各種蝕刻區，及/或在其他適合製程中。
IC晶圓廠1250包括製造工具1252，其用以在半導體晶圓1253上執行各種製造操作，從而根據遮罩（多個）（例如，遮罩1245）製造IC裝置1260。在各種實施例中，製造工具1252包括一或多個晶圓步進機、離子佈植機、光阻劑塗佈機、處理室（例如，CVD室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所論述的一或多個適合製造製程的其他製造設備。
IC晶圓廠1250使用遮罩室1230製造的（多個）遮罩1245來製造IC裝置1260。因此，IC晶圓廠1250至少間接地使用IC設計佈局圖1222來製造IC裝置1260。在一些實施例中，半導體晶圓1253由IC晶圓廠1250使用（多個）遮罩1245製造以形成IC裝置1260。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1222執行一或多個微影術曝光。半導體晶圓1253包括矽基板或具有形成於其上的材料層的其他適當基板。半導體晶圓1253進一步包括各種摻雜區、介電特徵、多級互連、及類似者（在後續製造步驟中形成）中之一或多者。
關於積體電路(integrated circuit，IC)製造系統（例如，第12圖的系統1200）及其相關聯IC製造流程的詳細資訊，請見2016年2月9日授予的美國專利第9,256,709號、2015年10月1日發佈的美國授權前公開第20150278429號、2014年2月6日發佈的美國授權前公開第20140040838號、2007年8月21日授予的美國專利第7,260,442號，以上各者的全部內容均以引用之方式併入本文中。
在一些實施例中，製造半導體裝置的方法包括：形成具有第一受保護電路的半導體基板；及在第一受保護電路周圍形成第一保護環，包括：形成用以提供第一參考電壓的第一壁；及形成用以提供不同於第一參考電壓的第二參考電壓的第二壁。
在一些實施例中，形成第一保護環進一步包括：形成用以提供第一參考電壓的至少一第三壁。在一些實施例中，該方法進一步包括：在半導體基板下面形成埋入式電網(buried power grid，BPG)；且其中形成第一保護環進一步包括將BPG的一部分併入第一保護環中。在一些實施例中，該方法進一步包括：BPG的部分包括設置於至少一通孔塔或至少一通孔條塔中的至少一導體。在一些實施例中，該方法進一步包括：在半導體基板之上形成非埋入式電網(non-buried power grid，non-BPG)；且其中形成第一保護環包括將非BPG的一部分併入第一保護環中。在一些實施例中，非BPG的部分包括在至少一通孔塔中或在至少一通孔條塔中的至少一導體。在一些實施例中，該方法進一步包括：形成第二受保護電路；且其中：形成第一保護環包括在第二受保護電路周圍安置第一保護環；第一受保護電路係電晶體驅動器陣列；且第二受保護電路為靜電放電箝位電路陣列。
在一些實施例中，一操作半導體裝置的方法包括：第一受保護電路周圍的第一保護環，第一保護環包括第一壁及第二壁，該方法包括用第一參考電壓偏壓第一保護環的第一壁；及用不同於第一參考電壓的第二參考電壓偏壓第一保護環的第二壁。
在一些實施例中，第一保護環進一步包括第三壁，該方法進一步包括用第一參考電壓偏壓第一保護環的第三壁。在一些實施例中，半導體裝置包括半導體基板下面的埋入式電網(buried power grid，BPG)，且其中以下各者中之至少一者為真：偏壓第一壁包括將BPG的一部分電耦接至第一壁；或偏壓第二壁包括將BPG的第二部分電耦接至第二壁。
在一些實施例中，BPG的第一部分包括設置於至少一通孔塔或至少一通孔條塔中的至少一導體；或BPG的第二部分包括設置於至少一通孔塔或至少一通孔條塔中的至少一導體。
在一些實施例中，半導體裝置進一步包括半導體基板之上的非埋入式電網(non-buried power grid，non-BPG)，且其中以下各者中之至少一者為真：偏壓第一壁包括將非BPG的第一部分電耦接至第一壁；或偏壓第二壁包括將非BPG的第二部分電耦接至第二壁。在一些實施例中，非BPG的第一部分包括在至少一通孔塔中或在至少一通孔條塔中的至少一導體；或非BPG的第二部分包括在至少一通孔塔中或在至少一通孔條塔中的至少一導體。在一些實施例中，該方法進一步包括：提供第二受保護電路；且其中：第一保護環在第二受保護電路周圍；第一受保護電路為電晶體驅動器陣列；第二受保護電路為靜電放電箝位電路陣列。
在一些實施例中，一製造半導體裝置的方法，其中相應佈局圖儲存於非暫時性電腦可讀媒體上，該方法包含產生佈局圖，包括：產生表示半導體基板具有一或多個主動半導體組件的半導體基板(semiconductor substrate，SS)形狀；產生在SS形狀上方且表示形成於SS形狀上方的導電結構的SS上形狀，SS上形狀之子集包括表示非BPG導電結構的非埋入式電網(non-buried power grid，non-BPG)形狀；產生在SS形狀下方且表示形成於SS形狀之下的導電結構的SS下形狀，SS下形狀之子集包括表示BPG導電結構的埋入式電網(buried power grid，BPG)形狀；組態形狀之第一群組以表示第一受保護電路，第一群組包括SS形狀的相應部分；及組態形狀之第二群組以表示第一受保護電路周圍的第一保護環形狀，第二群組包括SS形狀的相應部分、包括非BPG形狀的SS上形狀的相應者、及包括BPG形狀的SS下形狀的相應部分。
在一些實施例中，組態形狀之第三群組以表示在第一受保護電路周圍且定位於第一保護環與第一受保護電路之間的第二保護環，使得第一保護環圍繞第一受保護電路及第二保護環兩者，第三群組包括SS形狀的相應部分、包括非BPG形狀的SS上形狀的相應者、及包括BPG形狀的SS下形狀的相應者。在一些實施例中，第二群組表示用以接收第一參考電壓的第一保護環；第三群組表示用以接收不同於第一參考電壓的第二參考電壓的第二保護環。在一些實施例中，第二群組包括第一通孔塔形狀或第一通孔條塔形狀；且第三群組包括第二通孔塔形狀或第二通孔條塔形狀。在一些實施例中，該方法進一步包括組態形狀之第三群組以表示第二受保護電路，第三群組包括SS形狀的相應部分；且其中第一保護環亦在第二受保護電路形狀周圍。在一些實施例中，第一受保護電路包括第一靜電放電(electrostatic discharge，ESD)箝位電路；且第二受保護電路包括第一電晶體驅動電路。在一些實施例中，該方法進一步包括：組態形狀之第四群組以表示第三受保護電路，第四群組包括SS形狀的相應部分；組態第五群組形狀以表示第四受保護電路，第五群組包括SS形狀的相應部分；及組態第六群組形狀以表示第三及第四受保護電路周圍的第二保護環，第六群組包括SS形狀的相應部分、包括非BPG形狀的SS上形狀的相應部分、及包括BPG形狀的SS下形狀的相應部分。在一些實施例中，組態第七群組形狀以表示第一及第二保護環周圍的第三保護環，第七群組包括SS形狀的相應部分、包括非BPG形狀的SS上形狀的相應部分、及包括BPG形狀的SS下形狀的相應部分。在一些實施例中，第一受保護電路包括第一靜電放電(electrostatic discharge，ESD)箝位電路形狀；第二受保護電路包括第一電晶體驅動電路形狀；第三受保護電路包括第二ESD箝位電路形狀；且第二受保護電路包括第二電晶體驅動電路形狀。
在一些實施例中，一製造半導體裝置的方法，其中相應佈局圖儲存於非暫時性電腦可讀媒體上，該方法包含產生佈局圖，包括：產生表示第一保護環形狀的形狀，包括非埋入式電網(non-buried power grid，non-BPR)形狀及埋入式電網(buried power grid，BPR)形狀；在由第一保護環形狀形成的周界內部產生第一保護形狀，第一保護形狀表示至少一第一受保護電路；且其中：第一保護環形狀包括第一壁形狀及第二壁形狀；第一壁形狀表示用以接收第一參考電壓的第一壁；第二壁形狀表示用以接收第二參考電壓的第二壁。
在一些實施例中，第一保護環形狀包括壁形狀中之至少兩者，其表示用以接收第一參考電壓的至少兩個壁。在一些實施例中，該方法進一步包括：基於佈局圖製造一或多個光學微影術曝光；或基於佈局圖製造一或多個遮罩；或基於佈局圖製造積體電路的一或多個組件。
在一些實施例中，一製造半導體裝置的方法，其中相應佈局圖儲存於非暫時性電腦可讀媒體上，該方法包含產生佈局圖，包括：產生表示受保護電路的保護形狀；產生保護形狀周圍的第一保護環形狀，第一保護環形狀表示受保護電路周圍的第一保護環；且其中：第一保護形狀包括非埋入式電網(non-buried power grid，non-BPG)形狀及埋入式電網(buried power grid，BPG)形狀；且第一保護環形狀包括：表示用以在第一參考電壓下偏壓的第一壁的第一壁形狀；及表示用以在不同於第一參考電壓的第二參考電壓下偏壓的第二壁的第二壁形狀。在一些實施例中，第一保護環形狀包括至少一其他壁形狀，至少一其他壁形狀中之各者表示用以在第一參考電壓下偏壓的壁。
在一些實施例中，半導體裝置包括具有第一受保護電路的半導體基板；及第一受保護電路周圍的第一保護環，第一保護環包括：用以提供第一參考電壓的第一壁；及用以提供不同於第一參考電壓的第二參考電壓的第二壁。
在一些實施例中，半導體裝置進一步包括用以提供第一參考電壓的至少一第三壁。在一些實施例中，半導體裝置進一步包括在半導體基板下面的埋入式電網(buried power grid，BPG)；且其中第一保護環包括BPG的至少一部分。在一些實施例中，BPG的至少部分包括在至少一通孔塔或至少一通孔條塔中提供的至少一導體。在一些實施例中，半導體裝置進一步包括半導體基板之上的非埋入式電網(non-buried power grid，non-BPG)；且其中第一保護環包括非BPG的至少一部分。在一些實施例中，非BPG的至少部分包括在至少一通孔塔或至少一通孔條塔中的至少一導體。在一些實施例中，半導體裝置進一步包括第二受保護電路；且其中：第一保護環在第二受保護電路周圍；第一受保護電路為電晶體驅動器陣列；且第二受保護電路為靜電放電箝位電路陣列。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示內容的態樣。熟習此項技術者應瞭解，其可易於使用本揭示內容作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示內容的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示內容的精神及範疇。
100:半導體裝置 102:巨集 104:區域 200:半導體裝置 202:半導體基板 204、206、208、210、212、214、216、218:電路 222、224、226、228、230、236、238、240、244、246:保護環 220、232、234、242:節點 300:佈局圖 304:非埋入式電網(非BPG) 306:埋入式電網(BPG) 308:半導體基板 309、334、335、351、353、355、357:通孔塔 310、312、314、316、318、320、322、324、326、328:區段 311、313、315、317、319、329、336、338、344、346、359、361:導體 321、333:通孔（或通孔條） 330、332:受保護電路 331、340、342:通孔塔 350:保護環 400:佈局圖 500:佈局圖 600:佈局圖 602、604、606、608:受保護電路 610、612、614:保護環 700:半導體裝置 702、704:受保護電路 710、712:保護環 800:半導體裝置 802、804、806:受保護電路 810、812、814:保護環 830、832、834、836、838、840、842、844、846、848:壁 900:方法 902、904:方塊 1000:方法 1002、1004、1006、1008、1010、1012、1014、1016、1018、1020:方塊 1100:系統 1102:處理器 1104:儲存媒體 1106:電腦程式碼 1107:標準單元庫 1108:匯流排 1109:佈局圖 1110:輸入/輸出(I/O)介面 1112:網路介面 1114:網路 1142:使用者介面 1200:系統 1220:設計室 1222:IC設計佈局圖 1230:遮罩室 1232:資料準備 1244:遮罩製造 1245:遮罩 1250:晶圓廠 1252:製造工具 1253:半導體晶圓 1260:IC裝置
本揭示內容的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖係根據至少一些實施例的半導體裝置的方塊圖。 第2圖係根據至少一些實施例的半導體裝置的方塊圖。 第3圖係根據一些實施例的表示半導體裝置的雙架構相容佈局圖的橫截面。 第4圖係根據一些實施例的表示半導體裝置的佈局圖的橫截面圖。 第5圖係根據一些實施例的表示半導體裝置的佈局圖的橫截面圖。 第6圖係根據一些實施例的半導體裝置的方塊圖。 第7圖係根據一些實施例的半導體裝置的方塊圖。 第8圖係根據一些實施例的半導體裝置的方塊圖。 第9圖係根據一些實施例的製造半導體裝置的方法的流程圖。 第10A圖係根據一些實施例的產生佈局圖的方法的流程圖。 第10B圖係根據一些實施例的產生佈局圖的方法的流程圖。 第10C圖係根據一些實施例的製造半導體裝置的方法的流程圖。 第10D圖係根據一些實施例的操作半導體裝置的流程圖。 第11圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。 第12圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統、及與之相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1000:方法
902、1002、1004、1006:方塊

Claims (20)

  1. 一種製造一半導體裝置之方法，該方法包含： 形成具有一第一受保護電路的一半導體基板；及 在該第一受保護電路周圍形成一第一保護環，包括： 形成用以提供一第一參考電壓的一第一壁；及 形成用以提供不同於該第一參考電壓的一第二參考電壓的一第二壁。
  2. 如請求項1所述之方法，該形成一第一保護環進一步包括： 形成用以提供該第一參考電壓的至少一第三壁。
  3. 如請求項1所述之方法，進一步包含： 在該半導體基板下面形成一埋入式電網；且 其中該形成一第一保護環進一步包括： 將該埋入式電網的一部分併入該第一保護環中。
  4. 如請求項3所述之方法，其中： 該埋入式電網的該部分包括至少一導體，該導體設置於至少一通孔塔中或至少一通孔條塔中。
  5. 如請求項1所述之方法，進一步包含： 在該半導體基板之上形成一非埋入式電網；且 其中該形成一第一保護環進一步包括： 將該非埋入式電網的一部分併入該第一保護環中。
  6. 如請求項5所述之方法，其中： 該非埋入式電網的該至少一部分包括至少一導體，該導體在至少一通孔塔中或在至少一通孔條塔中。
  7. 如請求項1所述之方法，進一步包含： 形成一第二受保護電路；且 其中： 該形成一第一保護環進一步包括： 在該第二受保護電路周圍安置該第一保護環； 該第一受保護電路係一電晶體驅動器陣列；且 該第二受保護電路係一靜電放電箝位電路陣列。
  8. 一種操作一半導體裝置之方法，該半導體裝置包括在一第一受保護電路周圍的一第一保護環，該第一保護環包括一第一壁及一第二壁，該方法包含： 用一第一參考電壓偏壓該第一保護環的該第一壁；及 用不同於該第一參考電壓的一第二參考電壓偏壓該第一保護環的該第二壁。
  9. 如請求項8所述之方法，其中： 該第一保護環進一步包括一第三壁；且 該方法進一步包含： 用該第一參考電壓偏壓該第一保護環的該第三壁。
  10. 如請求項8所述之方法，其中： 該半導體裝置進一步包括在一半導體基板下面的一埋入式電網；且 以下各者中之至少一者為真： 該偏壓該第一壁包括： 將該埋入式電網的一第一部分電耦接至該第一壁；或 該偏壓該第二壁包括： 將該埋入式電網的一第二部分電耦接至該第二壁。
  11. 如請求項10所述之方法，其中： 該埋入式電網的該第一部分包括設置於至少一通孔塔中或至少一通孔條塔中的至少一導體；或 該埋入式電網的該第二部分包括設置於至少一通孔塔中或至少一通孔條塔中的至少一導體。
  12. 如請求項8所述之方法，其中： 該半導體裝置進一步包括該半導體基板之上的一非埋入式電網；且 以下各者中之至少一者為真： 該偏壓該第一壁包括： 將該非埋入式電網的一第一部分電耦接至該第一壁；或 該偏壓該第二壁包括： 將該非埋入式電網的一第二部分電耦接至該第二壁。
  13. 如請求項12所述之方法，其中： 該非埋入式電網的該第一部分包括在至少一通孔塔中或在至少一通孔條塔中的至少一導體；或 該非埋入式電網的該第二部分包括在至少一通孔塔中或在至少一通孔條塔中的至少一導體。
  14. 一種半導體裝置，包含： 具有一第一受保護電路的一半導體基板；及 在該第一受保護電路周圍的一第一保護環，該第一保護環包括： 用以提供一第一參考電壓的一第一壁；及 用以提供不同於該第一參考電壓的一第二參考電壓的一第二壁。
  15. 如請求項14所述之半導體裝置，進一步包含： 用以提供該第一參考電壓的至少一第三壁。
  16. 如請求項14所述之半導體裝置，進一步包含： 該半導體基板下面的一埋入式電網；及 其中該第一保護環包括該埋入式電網的至少一部分。
  17. 如請求項16所述之半導體裝置，其中： 該埋入式電網的該至少一部分包括設置於至少一通孔塔或至少一通孔條塔中的至少一導體。
  18. 如請求項16所述之半導體裝置，進一步包含： 該半導體基板之上的一非埋入式電網；及 其中該第一保護環包括該非埋入式電網的至少一部分。
  19. 如請求項18所述之半導體裝置，其中該非埋入式電網的該至少一部分包括在至少一通孔塔或至少一通孔條塔中的至少一導體。
  20. 如請求項14所述之半導體裝置，其進一步包含： 一第二受保護電路；及 其中： 該第一保護環在該第二受保護電路周圍； 該第一受保護電路係一電晶體驅動器陣列；且 該第二受保護電路係一靜電放電箝位電路陣列。
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