TW202310541A - 積體電路裝置 - Google Patents

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許家維
陳柏廷
李介文
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Abstract

一種積體電路(IC)裝置，包括半導體基板、第一連接塔、以及一或多個第一前側導體及一或多個第一前側金屬通孔。半導體基板包括具有第一功能電路系統的第一半導體基板區段及具有第一靜電放電(ESD)箝位電路的第二半導體基板區段。第一連接塔連接至輸入/輸出襯墊。一或多個第一前側導體及一或多個第一前側金屬通孔將第一埋入式連接塔連接至第一半導體基板區段中的第一功能電路系統及第二半導體基板區段中的第一ESD箝位電路。

Description

積體電路及其製造方法
無
積體電路小型化的最新趨勢導致更小裝置，這些裝置消耗更少功率，但在更高的速度下提供更多的功能。由於各種因數，諸如較薄的介電層厚度及相關聯的較低的介電層崩潰電壓，小型化過程亦使裝置對靜電放電(electrostatic discharge，ESD)現象的敏感性提高。ESD係導致電子電路損壞的原因之一，亦係半導體先進技術的考慮因數之一。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件、材料、值、步驟、配置、或類似者的特定實例以簡化本揭示。當然，這些僅為實例且非意欲為限制性的。考慮其他組件、材料、值、步驟、配置、或類似者。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示在各種實例中可重複參考數位及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
在一些實施例中，積體電路(integrated circuit，IC)裝置包括半導體基板、第一連接塔、以及一或多個第一前側導體及一或多個第一前側金屬通孔。半導體基板包括具有第一功能電路系統的第一半導體基板區段及具有第一靜電放電(electrostatic discharge，ESD)箝位電路的第二半導體基板區段。第一連接塔連接至輸入/輸出襯墊。一或多個第一前側導體及一或多個第一前側金屬通孔將第一埋入式連接塔連接至第一半導體基板區段中的第一功能電路系統及第二半導體基板區段中的第一ESD箝位電路。在一或多個實施例中，藉由利用第一ESD箝位電路及功能電路共用的第一連接塔，在ESD路徑中出現的電阻顯著減小，從而允許無害ESD放電並保護功能電路系統。
第1圖係根據一或多個實施例的IC裝置100的方塊圖。
IC裝置100包括第一前側電力供應軌102、第一前側接地參考軌104、輸入/輸出(input/output，I/O)端子106、第一背側電力端子108、及第二背側電力端子110。第一前側電力供應軌102及第一前側接地參考軌104各個位於IC裝置100的前側（即，半導體基板之上）上。在一些實施例中，I/O端子106、第一背側電力端子108、及第二背側電力端子110各個位於IC裝置100的背側（即，半導體基板下面）上。
應注意，貫穿本揭示，術語「埋入式」係指設置於半導體基板下面的組件。換言之，「埋入式」組件係在半導體基板之下的IC裝置背側上的組件。因此，「埋入式電力軌」係基板之下的電力軌，而「埋入式連接塔」係包含基板之下的至少一導體的連接結構。埋入式連接塔藉由延伸穿過基板的導電貫穿基板通孔電耦合至IC裝置的前側上的電路系統。在一些實施例中，埋入式連接塔包含多個基本對準且在半導體基板下面的導體，其中導體藉由通孔彼此連接。對於待基本對準的導體，導體的至少50%水平橫截面積（x-y平面中的橫截面積）應與之上及/或之下導體的橫截面積重疊。連接塔中的導體及通孔可係任何形狀，亦可係相同或不同的形狀。
埋入式連接塔Rio在IC裝置100的背側上，且將I/O端子106連接至IC裝置100前側上的組件。此外，埋入式連接塔Rvdd在IC裝置100的背側上，且將第一背側電力端子108連接至IC裝置100前側上的組件。最後，埋入式連接塔Rvss在IC裝置100的背側上，且將第二背側電力端子110連接至IC裝置100前側上的組件。
在第1圖中，IC裝置100包括內部電路112，內部電路112電耦合於第1圖中第一前側電力供應軌102與第一前側接地參考軌104之間。此外，內部電路112經由I/O端子106連接，以便接收IC裝置100外部的輸入及/或輸出訊號。內部電路112包括PMOS驅動器114、NMOS驅動器116、及功能電路118，其設置於半導體基板中且在IC裝置100的前側上。功能電路118係執行特定功能或多個功能的IC電路。舉例而言，功能電路118包括記憶體、組合邏輯、順序裝置、順序狀態組件、數位處理電路、RF電路、及/或類似者。在一些實施例中，PMOS驅動器114及NMOS驅動器116用以將功能電路118的較低電壓位準的訊號轉換為I/O端子106處的較高電壓位準的相應訊號，或反之亦然。在一些實施例中，省略PMOS驅動器114及NMOS驅動器116。埋入式連接塔用於將I/O端子106連接至內部電路112，且由電阻器Rio表示。
為了保護內部電路112免受靜電現象影響，IC裝置100包括ESD箝位電路120、ESD箝位電路122、及ESD箝位電路124。ESD箝位電路120、ESD箝位電路122、及ESD箝位電路124防止過量靜電聚集的耦合放電至內部電路112中，而是無害地將靜電能量放電至導軌102、104。更具體地，ESD箝位電路120、ESD箝位電路122、及ESD箝位電路124有助於防止內部電路112在I/O端子106、第一背側電力端子108及第二背側電力端子110之間的各種可能的ESD放電現象下經由較低電阻路徑旁通正或負靜電電流而損壞。埋入式連接塔Rio連接至ESD箝位電路120及ESD箝位電路122。然而，因為除埋入式連接塔Rio以外沒有其他埋入式連接塔將IO端子106連接至內部電路112（包括功能電路118），所以用於將靜電能量自內部電路112放電至導軌102、104的電阻顯著減小。
ESD箝位電路120連接於埋入式連接塔Rio與第一前側電力供應軌102之間。ESD箝位電路120用以自內部電路112或I/O端子106至第一前側電力供應軌102放電靜電電流。因此，ESC箝位電路120稱為上拉(Pull-Up，PU) ESD箝位電路。在一些實施例中，ESD箝位電路120包括二極體，二極體具有連接至埋入式連接塔Rio的陽極、及連接至由電阻器Rpu,vdd表示的前側導體及通孔的陰極。前側導體及通孔Rpu,vdd連接於二極體的陰極與第一前側電力供應軌102之間。第一前側電力供應軌102的電阻由電阻器R1呈現。因為除埋入式連接塔以外，沒有其他埋入式連接塔將I/O端子106連接至ESD箝位電路120中二極體的陽極，所以自I/O端子106經由第一前側電力供應軌102的總電阻減小。
ESD箝位電路122連接於埋入式連接塔Rio與第一前側接地參考軌104之間。ESD箝位電路122用以自ESD箝位電路120及自I/O端子106至第一前側接地參考軌104放電靜電電流。ESD箝位電路122稱為下拉(pull down，PD) ESD箝位電路。在一些實施例中，ESD箝位電路122包括二極體，二極體具有連接至由電阻器Rpd,vss表示的前側導體及通孔的陽極。前側導體及通孔Rpd,vss連接於第一前側接地參考軌104與ESD箝位電路122中二極體的陽極之間。ESD箝位電路122中二極體的陰極連接至埋入式連接塔、內部電路112、及ESD箝位電路120中二極體的陽極。因為除埋入式連接塔Rio以外，沒有其他埋入式連接塔將內部電路112及I/O端子106連接至ESD箝位電路122中二極體的陰極，由於不需要其他埋入式連接來連接至二極體的陰極，所以自I/O端子106經由第一前側接地參考軌104的總電阻減小。應注意，在其他實施例中，ESD箝位電路120、122包括晶粒上膜(film on die，FOD)或汲極鎮流金屬氧化物半導體(metal-oxide-semiconductor，MOS)，以在雙向上放電電流。在一些實施例中，ESD箝位電路120、122設置於半導體基板中。
ESD箝位電路120用以阻止自第一前側電力供應軌102朝向內部電路112或I/O端子106的靜電電流。ESD箝位電路122用以自第一前側接地參考軌104朝向ESD箝位電路120放電靜電電流。ESD箝位電路122用以阻止自I/O端子106朝向第一前側接地參考軌104的靜電電流。在一些實施例中，ESD箝位電路122設置於半導體基板中。
在第一背側電力端子108處連接電源，以便在電力供應電壓VDD處偏置第一前側電力供應軌102。在其他實施例中，第一前側電力供應軌102以另一方式連接至電力供應電壓VDD，或由電源以外的不同類型之電力裝置供電。將第一背側電力端子108連接至第一前側電力供應軌102的埋入式連接塔的電阻由電阻器Rvdd表示。此外，第一前側接地參考軌104藉由第二背側電力端子110連接至地面。將第二背側電力端子110連接至第一前側接地參考軌104的埋入式連接塔的電阻由電阻器Rvss表示。在其他實施例中，第一前側接地參考軌104非接地參考軌，而是接收負電壓的負電壓軌。舉例而言，第一前側接地參考軌104耦合至第二背側電力端子110處的參考電源，其中參考電源的電壓位準低於第一前側電力供應軌102及地面的電壓位準。
ESD箝位電路124連接於第一前側電力供應軌102與第一前側接地參考軌104之間，且用以在第一前側電力供應軌102上發生ESD現象時在第一前側電力供應軌102與第一前側接地參考軌104之間提供導電路徑。ESD箝位電路124稱為電網(power grid，PG) ESD箝位電路。在一些實施例中，如下文進一步詳細說明的，ESD箝位電路124設置於半導體基板中。ESD箝位電路124藉由由電阻器Rpc,vdd表示的前側導體及通孔連接至第一前側電力供應軌102。在一些實施例中，前側導體及通孔Rpc,vdd由前側金屬導體及通孔提供。此外，在第1圖的實例組態中，內部電路112不直接連接至第一前側電力供應軌102，而是經由前側導體及通孔Rpc,vdd連接至第一前側電力供應軌102。其他組態在各種實施例的範疇內。
此外，ESD箝位電路124藉由由電阻器Rpc,vss表示的前側導體及通孔連接至第一前側接地參考軌104。在一些實施例中，前側導體及通孔Rpc,vss係相應前側金屬導體及通孔。此外，在第1圖的實例組態中，內部電路112不直接連接至第一前側接地參考軌104，而是經由前側導體及通孔Rpc,vss連接至第一前側電力供應軌102。其他組態在各種實施例的範疇內。ESD箝位電路124用以在第一前側電力供應軌102與第一接地參考軌102之間放電ESD電流。注意，除前側導體及通孔Rpc,vdd以外，沒有其他連接路由用於將ESD箝位電路124連接至第一前側電力供應軌102，且除前側導體及通孔Rpc,vss以外，沒有其他連接路由用於將ESD箝位電路124連接至第一前側接地參考軌104。這使呈現於靜電電流的電阻顯著降低。在一些實施例中，ESD箝位電路124包括並聯但極性相反的二極體、FOD或汲極鎮流MOS，以雙向放電電流。
第2圖係根據一些實施例的IC裝置200的電路圖。
IC裝置200包括IC模組202陣列及在IC模組202陣列的相對佈置末端處的一對ESD箝位電路204。IC模組202中之各者包括I/O端子206（其類似於第1圖的I/O端子106）、PU ESD箝位電路208（其類似於第1圖的ESD箝位電路120）及PD ESD箝位電路210（其類似於第1圖的ESD箝位電路122）。ESD箝位電路204中之各者對應於第1圖的PG ESD箝位電路124。一或多個內部電路（未顯示）具有功能電路（類似於第1圖的功能電路118），且連接至IC模組202中之各者內的I/O端子206。在一些實施例中，內部電路中之各者中功能電路中之各者的功能相同，且在其他實施例中，內部電路中功能電路中的至少一些的功能不同。在一些實施例中，類似於第1圖中所示的I/O端子106，為內部電路（多個）中之各者或至少一些提供I/O端子206。IC裝置200包括第一電力供應軌212（其類似於背側電力供應軌或襯墊108）及第一接地參考軌214（其類似於背側接地參考軌或襯墊110）。在一些實施例中，第一電力供應軌212對應於第1圖中的第一前側電力供應軌102，而第一接地參考軌214對應於第1圖中的第一前側接地參考軌104。在一些實施例中，第一電力供應軌212係埋入式電力供應軌，且第一接地參考軌214係埋入式接地參考軌。藉由在IC模組202中之各者中提供ESD箝位電路208及ESD箝位電路210，可自內部電路中之各者的I/O端子206至導軌212、214放電靜電電流。
第一電力供應軌212用以接收電源電壓，諸如第1圖中上述的電源電壓VDD。第一接地參考軌214用以接收參考電壓，諸如第1圖中上述的參考電壓VSS。在一些實施例中，參考電壓VSS係接地電壓。
ESD箝位電路204各個類似於第1圖中所示的ESD箝位電路124。ESD箝位電路204中之各者經由電力襯墊216、218連接於IC模組202陣列的相對末端處的導軌212、214之間。因此，ESD箝位電路204用以在導軌212、214之間傳輸靜電電流。
第3圖係根據一些實施例的IC裝置300的橫截面圖。
IC裝置300包括IC模組302及PG ESD箝位電路204。IC模組302類似於第2圖中所示的IC模組202中之任一者。橫截面視圖相對於X軸（水平方向）、及平行於Z軸（垂直方向）的第三方向顯示。Y軸（未明確顯示）延伸至頁面中。X軸、Y軸、及Z軸彼此正交。
IC裝置300包括半導體基板303，其在平行於X軸的第一方向及平行於Y軸的第二方向上延伸，且在平行於Z軸的第三方向上具有厚度。在半導體基板303上方相對於Z軸為正的方向上，半導體基板303具有前側304。在半導體基板303下面相對於Z軸為負的方向上，半導體基板303具有埋入式側306。在半導體基板303的前側304及埋入式側306處提供路由及連接。埋入式側306有時稱為「背側」。
半導體基板303之上的前側304上，IC模組302進一步包括前側層。前側層包括：觸點至電晶體組件層（MD/MG層）；觸點與金屬化層間通孔（VD/VG層）；第一金屬化層（M0層）；第一互連層（V0層）；第二金屬化層（M1層）；第二互連層（V1層）；第三金屬化層（M2層）；第三互連層（V2層）；及第四金屬化層（M3層）。在一些實施例中，在前側304中提供額外的金屬化層（未明確顯示）及互連層（未明確顯示），而在其他實施例中，在前側304中提供更少的金屬化層及更少的互連層。
相對於Z軸，且在半導體基板303之下埋入式側上，橫截面，IC模組302進一步包括埋入式層。埋入式層包括：埋入式觸點至電晶體組件層(BVD/BVG)；第一埋入式金屬化層（BM0層）；第一埋入式互連層（BV0層）；第二埋入式金屬化層（BM1層）；第二埋入式互連層（BV1層）；第三埋入式金屬化層（BM2層）；第三埋入式互連層（BV2層）；第四埋入式金屬化層（BM3層）；第四埋入式互連層（BV3層）；第五埋入式金屬化層（BM4層）；第五埋入式互連層（BV4層）；第六埋入式金屬化層（BM5層）；埋入式重分配層（BRV層）；及埋入式襯墊層（BAP層）。
在這個實例中，半導體基板303包括半導體基板區段308。在半導體基板區段308中形成內部電路，諸如第1圖中上述的內部電路112。在一些實施例中，整個內部電路112設置於半導體基板區段308中。在其他實施例中，功能電路118設置於半導體基板區段308中，而PMOS驅動器114及NMOS驅動器116設置於不同的半導體基板區段中。輸入/輸出電路112在模組302中。
半導體基板303進一步包括半導體基板區段310。半導體基板區段310包括上文關於第1圖所述的PU ESD箝位電路120，其在模組302中。半導體基板303進一步包括半導體基板區段312。半導體基板區段312包括PD ESD箝位電路122。PD ESD箝位電路122對應於第2圖的PD箝位電路210中之一者。
半導體基板303進一步包括半導體基板區段314。半導體基板區段314係相對於X軸的最左半導體基板區段。半導體基板區段314包括PG ESD箝位電路204，其對應於PG ESD箝位電路124。此外，半導體基板303進一步包括半導體基板區段316。半導體基板區段316係相對於X軸的最右半導體基板區段。半導體基板區段316包括另一PG ESD箝位電路204，其亦對應於第1圖中的PG ESD箝位電路124。
IC模組302包括埋入式連接塔318、320、322。埋入式連接塔318的最頂部分由半導體基板區段326提供（在半導體基板303中半導體基板區段308右側）。埋入式連接塔318包括BVD/BVG層中的觸點，其連接至埋入式金屬化層BM0中的導體。埋入式連接塔318包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的輸入/輸出襯墊330。輸入/輸出襯墊330在埋入式連接塔318的最底部分處，且用於接收及發送輸入/輸出訊號。在一些實施例中，埋入式連接塔318對應於電阻器Rio，且輸入/輸出襯墊330對應於I/O端子106，如關於第1圖所述。
為了將埋入式連接塔318連接至內部電路112及PU ESD箝位電路120，前側導體及前側金屬通孔（統稱為元件號332）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔332提供自埋入式連接塔318至半導體基板區段308中內部電路112及半導體基板區段310中PU ESD箝位電路120兩者的連接。除埋入式連接塔318以外，沒有其他埋入式連接塔將輸入/輸出襯墊330連接至半導體基板區段308中內部電路112及半導體基板區段310中PU ESD箝位電路120。因此，這使輸入/輸出襯墊330與PU ESD箝位電路120之間的電阻顯著降低。
為了將埋入式連接塔318連接至內部電路112及PD ESD箝位電路122，前側導體及前側金屬通孔（統稱為元件號333）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔333提供自埋入式連接塔318至半導體基板區段308中內部電路112及半導體基板區段312中PD ESD箝位電路122的連接。除埋入式連接塔318以外，沒有其他埋入式連接塔將輸入/輸出襯墊330連接至半導體基板區段308中內部電路112及半導體基板區段312中PD ESD箝位電路122。因此，這使輸入/輸出襯墊330與PD ESD箝位電路122之間的電阻顯著降低。
埋入式連接塔320在半導體基板區段310的右側，半導體基板區段310包括PU ESD箝位電路120。埋入式連接塔320的最頂部分由半導體基板區段334提供。埋入式連接塔320包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔320包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊336。電力襯墊336在埋入式連接塔320的最底部分處，且用於接收作為電源電壓的參考電壓VDD。在一些實施例中，埋入式連接塔320對應於電阻器Rvdd，而電力襯墊336對應於背側電力供應軌或襯墊108，如關於第1圖所述。
為了將埋入式連接塔320連接至PU ESD箝位電路120及右側的PG ESD箝位電路204，前側導體及前側金屬通孔（統稱為元件號337）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔337提供自埋入式連接塔320至半導體基板區段310中PU ESD箝位電路120及至半導體基板區段316中右側PG ESD箝位電路204兩者的連接。除埋入式連接塔320以外，沒有其他埋入式連接塔將電力襯墊336連接至半導體基板區段310中PU ESD箝位電路120及半導體基板區段316中PG ESD箝位電路204。因此，這使電力襯墊336、PU ESD箝位電路120、及PG ESD箝位電路204之間的電阻顯著降低。電力襯墊336對應於第1圖中的電力襯墊108及第2圖中的電力襯墊216中之一者。
埋入式連接塔322在半導體基板區段312的左側，半導體基板區段312包括PD ESD箝位電路122。埋入式連接塔322的最頂部分由半導體基板區段338提供。埋入式連接塔322包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔322包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊340。電力襯墊340在埋入式連接塔322的最底部分處，且用於接收作為接地電壓的參考電壓VSS。在一些實施例中，埋入式連接塔322對應於電阻器Rvss，而電力襯墊340對應於背側接地參考軌或襯墊110，如關於第1圖所述。
為了將埋入式連接塔322連接至PD ESD箝位電路122及左側的PG ESD箝位電路204，前側導體及前側金屬通孔（統稱為元件號342）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔342提供自埋入式連接塔322至半導體基板區段312中PD ESD箝位電路122及半導體基板區段314中右側PG ESD箝位電路204兩者的連接。除埋入式連接塔322以外，沒有其他埋入式連接塔將電力襯墊340連接至半導體基板區段312中PD ESD箝位電路122及半導體基板區段314中PG ESD箝位電路204。因此，這使電力襯墊340、PD ESD箝位電路122、及PG ESD箝位電路204之間的電阻顯著降低。電力襯墊340對應於第1圖中的電力襯墊110及第2圖中的電力襯墊218中之一者。
埋入式連接塔344及埋入式連接塔346在模組302之外。埋入式連接塔344在半導體基板區段316的右側，半導體基板區段316包括右側的PG ESD箝位電路204。埋入式連接塔344的最頂部分由半導體基板區段348提供。埋入式連接塔344包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔344包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊350。電力襯墊350在埋入式連接塔344的最底部分處，且用於接收作為接地電壓的參考電壓VSS。電力襯墊350表示第1圖中的電力襯墊110及第2圖中的電力襯墊218中之一者。
為了將埋入式連接塔344連接至右側的PG ESD箝位電路204，前側導體及前側金屬通孔（統稱為元件號352）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔352提供自埋入式連接塔344至半導體基板區段316右側的PG ESD箝位電路204的連接。除埋入式連接塔344以外，沒有其他埋入式連接塔將電力襯墊350連接至半導體基板區段316中的PG ESD箝位電路204。因此，這使電力襯墊350與PG ESD箝位電路204之間的電阻顯著降低。
埋入式連接塔346在半導體基板區段314的左側，半導體基板區段314包括右側的PG ESD箝位電路204。埋入式連接塔346的最頂部分由半導體基板區段354提供。埋入式連接塔346包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔346包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊356。電力襯墊356在埋入式連接塔346的最底部分處，且用於接收作為電源電壓的參考電壓VDD。電力襯墊356表示第1圖中的電力襯墊108及第2圖中的電力襯墊216中之一者。
為了將埋入式連接塔346連接至左側的PG ESD箝位電路204，前側導體及前側金屬通孔（統稱為元件號358）在前側304上金屬化層MD/MG、M0~M3、VD/VG、及互連層V0~V2中。因此，前側導體及前側金屬通孔358提供自埋入式連接塔346至半導體基板區段314左側的PG ESD箝位電路204的連接。除埋入式連接塔346以外，沒有其他埋入式連接塔將電力襯墊356連接至半導體基板區段314中PG ESD箝位電路204。因此，這使電力襯墊356與PG ESD箝位電路204之間的電阻顯著降低。
第4圖係根據一些實施例的IC裝置400的橫截面圖。
IC裝置400類似於上文關於第3圖所述的IC裝置300。IC裝置400包括IC模組402，除IC模組402不包括前側導體及前側通孔337、以及前側導體及前側通孔342以外，IC模組402與上述IC模組302類似且具有相同的組件。取而代之地，IC模組402包括將埋入式連接塔320連接至半導體基板區段310中的保護電路120的前側導體及前側通孔404，而前側導體及前側通孔406將埋入式連接塔322連接至半導體基板區段中的保護電路122。另外，有三個額外的金屬化層M4~M6及四個額外的互連層V3~V6。
此外，在這個實施例中，導體408位於BAP層中埋入式連接塔320的底部處（代替電力襯墊336）。導體408用以將埋入式連接塔320連接至埋入式連接塔410。埋入式連接塔410的最底部分由導體408提供。導體408用以接收作為電源電壓的參考電壓VDD。
導體408藉由BRV層中的通孔連接至埋入式金屬化層BM5中的導體。埋入式連接塔410包括埋入式金屬化層BM5~BM0中的導體，其藉由埋入式互連層BV4~BV0中的通孔連接。埋入式互連層BVD/BVG中的觸點將埋入式金屬層BM0中的導體連接至半導體基板區段412。半導體基板區段412在埋入式連接塔410的頂部處。前側導體及前側通孔414將埋入式連接塔410連接至右側的PG ESD箝位電路204。以這種方式，導體408係用於參考電壓VDD的埋入式電力軌。如上面第3圖中討論的實施例，埋入式連接塔344以及前側導體及前側通孔352提供參考電壓VSS至半導體基板區段316中PD ESD箝位電路204。
在這個實施例中，導體416位於BAP層中埋入式連接塔322的底部處（代替電力襯墊340）。導體416用以將埋入式連接塔322連接至埋入式連接塔418。埋入式連接塔418的最底部分由導體416提供。導體416用以接收作為接地電壓的參考電壓VSS。
導體416藉由BRV層中的通孔連接至埋入式金屬化層BM5中的導體。埋入式連接塔416包括埋入式金屬化層BM5~BM0中的導體，其藉由埋入式互連層BV4~BV0中的通孔連接。埋入式互連層BVD/BVG中的觸點將埋入式金屬層BM0中的導體連接至半導體基板區段420。半導體基板區段420在埋入式連接塔418的頂部處。前側導體及前側通孔422將埋入式連接塔418連接至左側的PG ESD箝位電路204。以這種方式，導體416係用於參考電壓VSS的埋入式電力軌。如上面第3圖中討論的實施例，埋入式連接塔346以及前側導體及前側通孔358提供參考電壓VDD至半導體基板區段314中的PD ESD箝位電路204。
第5圖係根據一些實施例的IC裝置500的電路圖。
IC裝置500包括IC模組502陣列以及IC模組502陣列的相對佈置末端處的如上文關於第2圖所述的同一對ESD箝位電路204。如上文關於第2圖所述的實施例，PG ESD箝位電路204中之各者耦合於IC模組502陣列的相對佈置末端處的電力襯墊216中之一者與電力襯墊218中之一者之間。第一電力供應軌212耦合於電力襯墊216之間，而第一接地參考軌214耦合於電力襯墊218之間，如上文關於第2圖所述。IC模組502中之各者包括IO端子206、PU ESD箝位電路208、及PD ESD箝位電路210，如上文關於第2圖所述。在一些實施例中，各個對應於第1圖中內部電路112的一或多個內部電路（未顯示）連接至IO端子206中之至少一者。
然而，在這個實施例中，IC模組502中之各者進一步包括PG ESD箝位電路504。在IC模組502中之各者內，PG ESD箝位電路504連接於第一電力供應軌212與第二電力供應軌216之間。在第5圖中，節點PR設置於各個IC模組502內PU ESD箝位電路208中二極體的陰極與第一電力供應軌212之間。此外，節點NR設置於各個IC模組502內PD ESD箝位電路210中二極體的陽極與第一接地參考軌214之間。在各個IC模組內，PG ESD箝位電路連接於節點PR與節點NR之間。在一些實施例中，IO端子206、PU ESD箝位電路208、及PD ESD箝位電路210串聯連接，其中PG ESD箝位電路504與IO端子206、PU ESD箝位電路208、及PD ESD箝位電路210並聯連接。在一些實施例中，PG ESD箝位電路504對應於第1圖中的PG ESD箝位電路124。
第6圖係根據一些實施例的IC模組600的橫截面圖。
IC模組600對應於第5圖中的IC模組502。橫截面視圖相對於平行於X軸的第一方向（水平方向）、及平行於Z軸的第三方向（垂直方向）顯示。平行於Y軸（未明確顯示）的第二方向延伸至頁面中。X軸、Y軸、及Z軸彼此正交。
IC模組600包括在第一方向及第二方向上延伸且在第三方向上具有厚度的半導體基板603。在半導體基板603上方相對於Z軸為正的方向上，半導體基板603具有前側604。在半導體基板603下面的負Z軸中，半導體基板603具有埋入式側606。在半導體基板603的前側604及埋入式側606處提供路由及連接。
在半導體基板之上的前側604上，半導體裝置602進一步包括前側層。前側層包括：觸點至電晶體組件層（MD/MG層）；觸點與金屬化層間通孔（VD/VG層）；第一金屬化層（M0層）；第一互連層（V0層）；第二金屬化層（M1層）；第二互連層（V1層）；第三金屬化層（M2層）；第三互連層（V2層）；第四金屬化層（M3層）；第四互連層（V3層）；第五金屬化層（M4層）；第五互連層（V4層）；第六金屬化層（M5層）；第六互連層（V5層）；第六金屬化層（M6層）；及第七互連層（V6層）。在一些實施例中，在前側604中提供額外的金屬化層（未明確示出）及互連層（未明確示出），而在其他實施例中，在前側604中提供更少的金屬化層及更少的互連層。
相對於Z軸，且在半導體基板603之下埋入式側上，橫截面，半導體裝置602進一步包括埋入式層。埋入式層包括：埋入式觸點至電晶體組件層(BVD/BVG)；第一埋入式金屬化層（BM0層）；第一埋入式互連層（BV0層）；第二埋入式金屬化層（BM1層）；第二埋入式互連層（BV1層）；第三埋入式金屬化層（BM2層）；第三埋入式互連層（BV2層）；第四埋入式金屬化層（BM3層）；第四埋入式互連層（BV3層）；第五埋入式金屬化層（BM4層）；第五埋入式互連層（BV4層）；第六埋入式金屬化層（BM5層）；埋入式重分配層（BRV層）；及埋入式襯墊層（BAP層）。
在這個實例中，半導體基板603包括半導體基板區段608。在半導體基板區段608中形成內部電路，諸如上面在第1圖中描述的內部電路112。在一些實施例中，整個內部電路112設置於半導體基板區段608中。在其他實施例中，功能電路118設置於半導體基板區段608中，且PMOS驅動器114及NMOS驅動器116設置於不同的半導體基板區段中。第1圖中的輸入/輸出電路112（第5圖中未顯示）連接至至少一些IO端子206。
半導體基板603進一步包括半導體基板區段610。半導體基板區段610包括上文關於第1圖所述的模組602中的PU ESD箝位電路120。IC模組中亦提供PD ESD箝位電路，但在這個實施例中未顯示。
半導體基板603進一步包括半導體基板區段614。半導體基板區段614係相對於X軸的最右半導體基板區段。半導體基板區段614包括PG ESD箝位電路504，其對應於第1圖中的PG ESD箝位電路124。
IC模組600包括埋入式連接塔618、620、622。相對於X軸，埋入式連接塔618在半導體基板區段608與半導體基板區段610之間。埋入式連接塔618的最頂部分由半導體基板區段626提供（在半導體基板603中半導體基板區段608的右側）。埋入式連接塔618包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔618包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的輸入/輸出襯墊630。輸入/輸出襯墊630在埋入式連接塔618的最底部分處，且用於接收及發送輸入/輸出訊號。在一些實施例中，埋入式連接塔618對應於電阻器Rio，而輸入/輸出襯墊630對應於I/O端子106，如關於第1圖所述。
為了將埋入式連接塔618連接至內部電路112及PU ESD箝位電路120，前側導體及前側金屬通孔（統稱為元件號632）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。因此，前側導體及前側金屬通孔632提供自埋入式連接塔618至半導體基板區段608中內部電路112及半導體基板區段610中PU ESD箝位電路120兩者的連接。除埋入式連接塔618以外，沒有其他埋入式連接塔將輸入/輸出襯墊630連接至半導體基板區段608中內部電路112及半導體基板區段610中PU ESD箝位電路120。因此，這使輸入/輸出襯墊630與PU ESD箝位電路120之間的電阻顯著降低。
埋入式連接塔620在半導體基板區段608的左側。埋入式連接塔620的最頂部分由半導體基板區段634提供。埋入式連接塔620包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔620包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔棒連接。BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊636。電力襯墊636在埋入式連接塔620的最底部分處，且用於接收作為電源電壓的參考電壓VDD。在一些實施例中，埋入式連接塔620對應於電阻器Rvdd，而電力襯墊636對應於背側電力供應軌或襯墊108，如關於第1圖所述。
為了將埋入式連接塔620連接至右側的內部電路112，前側導體及前側金屬通孔（統稱為元件號637）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。因此，前側導體及前側金屬通孔637提供自埋入式連接塔620至半導體基板區段608中內部電路112的連接。除埋入式連接塔620以外，沒有其他埋入式連接塔將電力襯墊636連接至半導體基板區段608中內部電路112。因此，這使電力襯墊636與內部電路112之間的電阻顯著降低。電力襯墊636對應於第1圖中的電力襯墊108及第5圖中的電力襯墊216中之一者。
為了將埋入式連接塔620連接至PG ESD箝位電路504，前側導體及前側金屬通孔（統稱為元件號639）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。因此，前側導體及前側金屬通孔639提供自埋入式連接塔620至半導體基板區段614中PG ESD箝位電路504的連接。除埋入式連接塔620以外，沒有其他埋入式連接塔將電力襯墊636連接至半導體基板區段614中的PG ESD箝位電路504。因此，這使電力襯墊636與半導體基板區段614中PG ESD箝位電路504之間的電阻顯著降低。
埋入式連接塔622在半導體基板區段614的右側，半導體基板區段614包括PG ESD箝位電路504。埋入式連接塔622的最頂部分由半導體基板區段638提供。埋入式連接塔622包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔622包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔塔連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊640。電力襯墊640在埋入式連接塔622的最底部分處，且用於接收作為接地電壓的參考電壓VSS。在一些實施例中，埋入式連接塔622對應於電阻器Rvss，而電力襯墊640對應於背側接地參考軌或襯墊110，如關於第1圖所述。
為了將埋入式連接塔622連接至PG ESD箝位電路504，前側導體及前側金屬通孔（統稱為元件號642）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。因此，前側導體及前側金屬通孔642提供自埋入式連接塔622至半導體基板區段614中PG ESD箝位電路504的連接。除埋入式連接塔622以外，沒有其他埋入式連接塔將電力襯墊640連接至半導體基板區段614中PG ESD箝位電路504。因此，這使電力襯墊640與PG ESD箝位電路504之間的電阻顯著降低。
第7圖係根據一些實施例的IC模組700的橫截面圖。
IC模組700對應於第5圖中所示的IC模組502中之任一者。IC模組700類似於第6圖中所示的IC模組600，因此本討論將集中於IC模組600、700之間的差異，而省略對IC模組600、700之間相同組件的討論。
在這個實施例中，相對於X軸，半導體基板區段702在半導體基板區段610與半導體基板區段702之間。上面關於第1圖討論的PMOS驅動器114設置於半導體基板區段614中。NMOS驅動器設置於IC模組中但未明確顯示。
此外，IC模組700包括埋入式連接塔704。埋入式連接塔704在埋入式連接塔622的右側。埋入式連接塔704的最頂部分由半導體基板區段706提供。埋入式連接塔704包括BVD/BVG層中的觸點，該觸點連接至埋入式金屬化層BM0中的導體。埋入式連接塔704包括埋入式金屬化層BM0~BM5中之各者中的導體，其藉由埋入式互連層BV0~BV4中的通孔或通孔棒連接。埋入式重分配層BRV層中的觸點將埋入式金屬化層BM5中的導體連接至BAP層中的電力襯墊708。電力襯墊708在埋入式連接塔704的最底部分處，且用於接收作為電源電壓的參考電壓VDD。
為了將埋入式連接塔704連接至PMOS驅動器114、PU ESD箝位電路120、及PG ESD箝位電路504，前側導體及前側金屬通孔（統稱為元件號710）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。因此，前側導體及前側金屬通孔710提供自埋入式連接塔704至PMOS驅動器114、PU ESD箝位電路120、及PG ESD箝位電路504的連接的部分。
為了將埋入式連接塔704連接至PMOS驅動器114，前側導體及前側金屬通孔（統稱為元件號712）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中。此外，前側導體及前側金屬通孔（統稱為元件號714）在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中，以將PMOS驅動器114連接至埋入式連接塔618。以這種方式，PMOS驅動器114接收及發送來自埋入式連接塔618的輸入/輸出訊號，且自埋入式連接塔704接收參考電壓VDD。
為了將埋入式連接塔704連接至PG ESD箝位電路504，在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中提供前側導體及前側金屬通孔（統稱為元件號716）。以這種方式，PG ESD箝位電路504自埋入式連接塔704接收參考電壓VDD。
為了將埋入式連接塔704連接至PU ESD箝位電路120，在前側604上金屬化層MD/MG、M0~M6、VD/VG、及互連層V0~V6中提供前側導體及前側金屬通孔（統稱為元件號718）。以這種方式，PU ESD箝位電路120自埋入式連接塔704接收參考電壓VDD。
第8圖係根據一些實施例的IC裝置800的方塊圖。第8圖示意性地顯示IC裝置800前側上的電氣連接。
方塊圖相對於X軸、及橫穿X軸的Y軸顯示。平行於Z軸的第三方向（未明確顯示）延伸至頁面中。X軸、Y軸、及Z軸彼此正交。在一些實施例中，第8圖中的X軸與第3圖、第4圖、第6圖、第7圖中之一或多者中的X軸相同。在一些實施例中，第8圖中的X軸與第3圖、第4圖、第6圖、第7圖中之一或多者中的X軸不同。在至少一實施例中，第8圖中的X軸與第3圖、第4圖、第6圖、第7圖中之一或多者中的Y軸相同。
在相對於X軸由上而下的方向上，IC裝置800包括區域802、804、806、808、810、812、814、816、818。區域802、804、806、808、810、812、814、816、818中之各者具有在平行於Y軸的第一方向上延伸的長軸。區域802、804、806、808、810、812、814、816、818中之各者均有兩個，相對於Y軸，一個在線850的左側，一個在其右側。在一些實施例中，左側的區域802、804、806、808、810、812、814、816、818中之各者跨越線850與右側的區域802、804、806、808、810、812、814、816、818中之相應一者對稱。兩個區域802各個包括用於接收參考電壓VDD的埋入式連接塔803（對應於第3圖、第4圖中的埋入式連接塔320、346及第6圖、第7圖中的埋入式連接塔620以及第7圖中的埋入式連接塔704）。兩個區域804各個包括用於接收參考電壓VSS的埋入式連接塔805（對應於第3圖、第4圖中的埋入式連接塔322、344及第6圖、第7圖中的埋入式連接塔622）。兩個區域806各個包括PG ESD箝位電路陣列（各個對應於第1圖中的PG ESD箝位電路124、第2圖至第5圖中的PG ESD箝位電路204、第5圖至第7圖中的PG ESD箝位電路504）。兩個區域808各個包括PMOS驅動器陣列（各個對應於第1圖、第5圖中的PMOS驅動器114）。兩個區域810各個包括PU ESD箝位電路陣列（各個對應於第1圖、第3圖至第4圖、第6圖至第7圖中的PU ESD箝位電路120及第2圖、第5圖中的PU ESD箝位電路208）。兩個區域812各個包括用於接收及發送輸入/輸出訊號的埋入式連接塔813（對應於第3圖及第4圖中的埋入式連接塔318、第6圖及第7圖中的埋入式連接塔618）。兩個區域814各個包括PD ESD箝位電路陣列（各個對應於第1圖、第3圖至第4圖、第6圖至第7圖中的PD箝位電路122以及第2圖、第5圖中的PD箝位電路210）。兩個區域816各個包括用於接收參考電壓VSS的埋入式連接塔817（對應於第3圖、第4圖中的埋入式連接塔322、344以及第6圖、第7圖中的埋入式連接塔622）。兩個區域818各個包括NMOS驅動器陣列（各個對應於第1圖中的NMOS驅動器116）。
IC裝置800進一步包括彼此交錯的路由區域822、824。路由區域822、824各個具有在平行於X軸的第二方向上延伸的長軸，且與區域802、804、806、808、810、812、814、816、818重疊。相對於Y軸，區域以重複模式排列822、824。區域822中之各者包括導體及通孔（統稱為元件號826）。導體及通孔826將區域806中PG ESD箝位電路連接至區域804中的相應埋入式連接塔805。區域822中之各者包括導體及通孔（統稱為元件號828）。導體及通孔828將區域808中PMOS驅動器、區域810中PU ESD箝位電路、區域814中PD ESD箝位電路及區域818中NMOS驅動器連接至區域812中的相應埋入式連接塔813。
區域824中之各者包括導體及通孔（統稱為元件號830）。導體及通孔830將區域806中PG ESD箝位電路、區域808中PMOS驅動器、及區域810中PU ESD箝位電路連接至區域802中的相應埋入式連接塔803。區域824中之各者包括導體及通孔（統稱為元件號832）。導體及通孔832將區域814中PD ESD箝位電路及區域818中NMOS驅動器連接至區域816中的相應埋入式連接塔817。此外，藉由交錯區域822、824，在前側提供最短互連路徑以減小ESD傳導路徑的電阻。在至少一實施例中，一區域222及一區域224一起對應於第5圖中的一IC模組502。在第8圖中，一I/O埋入式連接塔813足以滿足一IC模組。
第9圖係根據一些實施例的IC裝置900的方塊圖。
方塊圖相對於平行於X軸的第一方向（垂直方向）、及平行於Y軸的第二方向（水平方向）顯示。平行於Z軸（未明確顯示）的第三方向延伸至頁面中。X軸、Y軸、及Z軸彼此正交。
在相對於X軸由上而下的方向上，IC裝置900包括區域902、904、906、908、910、912、914、916、918、920、921。區域902、904、906、908、910、912、914、916、918、920、921中之各者具有在平行於Y軸的第一方向上延伸的長軸。區域902包括用於接收參考電壓VSS的埋入式連接塔903（對應於第3圖、第4圖中的埋入式連接塔322、344以及第6圖、第7圖中的埋入式連接塔622）。區域904包括PG ESD箝位電路陣列（各個對應於第1圖中PG ESD箝位電路124、第2圖至第5圖中PG ESD箝位電路204、第5圖至第7圖中PG ESD箝位電路504）。區域906包括PMOS驅動器陣列（各個對應於第1圖、第5圖中PMOS驅動器114）。區域908包括用於接收參考電壓VDD的埋入式連接塔909（對應於第3圖、第4圖中埋入式連接塔320、346及第6圖、第7圖中埋入式連接塔620以及第7圖中埋入式連接塔708）。區域910包括PU ESD箝位電路陣列(各個對應於第1圖、第3圖至第4圖、第6圖至第7圖中PU ESD箝位電路120以及第2圖、第5圖中PU ESD箝位電路208)。區域912包括用於接收及發送輸入/輸出訊號的埋入式連接塔913（對應於第3圖及第4圖中埋入式連接塔318、第6圖及第7圖中埋入式連接塔618）。區域914包括PD ESD箝位電路陣列（各個對應於第1圖、第3圖至第4圖、第6圖至第7圖中PD箝位電路122以及第2圖、第5圖中PD箝位電路210）。區域916包括用於接收參考電壓VSS的埋入式連接塔917（對應於第3圖、第4圖中埋入式連接塔322、344以及第6圖、第7圖中埋入式連接塔622）。區域918包括NMOS驅動器陣列（各個對應於第1圖中NMOS驅動器116）。區域920包括PG ESD箝位電路陣列（各個對應於第1圖中PG ESD箝位電路124、第2圖至第5圖中PG ESD箝位電路204、第5圖至第7圖中PG ESD箝位電路504）。區域921包括用於接收參考電壓VDD的埋入式連接塔923（對應於第3圖、第4圖中埋入式連接塔320、346及第6圖、第7圖中埋入式連接塔620以及第7圖中埋入式連接塔708）。
IC裝置900進一步包括彼此交錯的路由區域922、924。路由區域922、924各個具有在平行於X軸的第二方向上延伸的長軸，且與區域902、904、906、908、910、912、914、916、918、920、921重疊。相對於X軸，區域以重複模式排列922、924。區域922中之各者包括導體及通孔（統稱為元件號926）。導體及通孔926中之各者將區域904中PG ESD箝位電路、區域906中PMOS驅動器、及區域910中PU ESD箝位電路連接至區域908中的連接塔。此外，各個區域922包括導體及通孔（統稱為元件號928）。導體及通孔928中之各者將區域914中PD ESD箝位電路、區域918中NMOS驅動器、及區域920中PG ESD箝位電路連接至區域916中的連接塔。
區域924中之各者包括導體及通孔（統稱為元件號930）。導體及通孔930中之各者將區域904中PG ESD箝位電路連接至區域902中的連接塔。區域924中之各者包括導體及通孔（統稱為元件號932）。導體及通孔932中之各者將區域906中PMOS驅動器、區域910中PU ESD箝位電路、區域914中PD ESD箝位電路、及區域918中NMOS驅動器連接至區域912中的連接塔。此外，各個區域924包括導體及通孔（統稱為元件號934）。導體及通孔934中之各者將區域914中PG ESD箝位電路連接至區域921中的連接塔。藉由交錯區域922、924，在前側提供最短互連路徑以減小ESD傳導路徑的電阻。在至少一實施例中，一區域922及一區域924一起對應於第5圖中的一IC模組502。自第9圖中可看出，一I/O埋入式連接塔913足以滿足一IC模組。
第10圖係根據一些實施例的產生佈局圖的方法1000的流程圖。
根據一些實施例，方法1000係可實施的，舉例而言，使用EDA系統1000（第13圖，下文討論）及積體電路(integrated circuit，IC)製造系統1400（第14圖，下文討論）。關於方法1000，佈局圖的實例包括本文揭示的佈局圖、或類似者。可根據方法1000製造的半導體裝置的實例包括第1圖中IC裝置100、第2圖中IC裝置200、第3圖中IC裝置300、第4圖中IC裝置400、第5圖中IC裝置500、第6圖中IC模組600、第7圖中IC模組700、第8圖中IC裝置800、及第9圖中IC裝置900。
在第10圖中，方法1000包括方塊1002~1004。在方塊1002處，產生佈局圖，其中除其他事項外，包括表示一或多個電路區域的圖案，如第1圖至第9圖、或類似者中所揭示的。與方塊1002產生的佈局圖相應的半導體裝置的實例包括第1圖中IC裝置100、第2圖中IC裝置200、第3圖中IC裝置300、第4圖中IC裝置400、第5圖中IC裝置500、第6圖中IC模組600、第7圖中IC模組700、第8圖中IC裝置800、及第9圖中IC裝置900。下面參考第11A圖至第11D圖更詳細地討論方塊1002。自方塊1002，流程進行至方塊1004。
在方塊1004處，根據佈局圖，製造以下各者中之至少一者：(A)一或多個光學微影術曝光或(B)一或多個半導體遮罩或(C)半導體裝置層中一或多個組件。見以下第12A圖至第12D圖的討論。
第11A圖係根據一些實施例的產生佈局圖的方法1100的流程圖。應注意，第11A圖至第11D圖涉及佈局圖，佈局圖包括表示實際實體半導體裝置特徵的「形狀（多個）」。下面在與第11A圖至第11D圖相關的討論中描述表示半導體裝置中實際特徵的圖中形狀之間的對應關係。
第11A圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1002中實施的程序的一實例。
在第11A圖中，方塊1002包括方塊1102~1106。在方塊1102處，產生半導體基板形狀，其中半導體基板形狀包含具有第一功能電路系統形狀的第一半導體基板區段形狀、及具有第一ESD箝位電路形狀的第二半導體基板區段形狀。半導體基板形狀係佈局圖中表示形成於實際實體電路中的半導體基板的部分（即，繪製之形狀）。類似地，功能電路系統形狀係佈局圖中表示功能電路系統的部分（即，繪製之形狀）。在一些實施例中，功能電路系統形狀包括表示源極/汲極的源極/汲極形狀、表示閘極的多晶矽/閘極形狀、摻雜區形狀、及/或類似者，以表示作為功能電路系統的部分的活動半導體組件的半導體基板中的部分。在一些實施例中，功能電路系統形狀包括前側及/或後側上的連接路由形狀，以連接佈局圖中表示活動半導體組件的半導體基板中的部分的形狀。在一些實施例中，第一半導體基板形狀對應於佈局圖中表示第3圖、第4圖中半導體基板303以及第6圖、第7圖中半導體基板603的形狀。在一些實施例中，第一半導體基板區段形狀對應於佈局圖中表示第3圖、第4圖中半導體基板區段308以及第6圖、第7圖中半導體基板區段608的形狀。在一些實施例中，第一功能電路系統形狀對應於佈局圖中表示第3圖、第4圖以及第6圖、第7圖中功能電路系統112的形狀。在一些實施例中，第二半導體基板區段形狀對應於佈局圖中表示第3圖、第4圖中半導體基板區段310、312以及第6圖、第7圖中半導體基板區段610的形狀。在一些實施例中，ESD箝位電路形狀對應於佈局圖中表示第3圖、第4圖以及第6圖、第7圖中ESD箝位電路120、122的形狀。
在方塊1104處，產生連接至輸入/輸出襯墊形狀的第一連接塔形狀。在一些實施例中，第一連接塔形狀對應於表示第3圖、第4圖中埋入式連接塔330以及表示第6圖、第7圖中埋入式連接塔630的形狀。
在方塊1106處，產生一或多個第一前側導體形狀及一或多個第一前側金屬通孔形狀，其中一或多個第一前側導體形狀及一或多個第一前側金屬通孔形狀將第一埋入式連接塔形狀連接至第一半導體基板區段形狀中第一功能電路系統形狀及第二半導體基板區段形狀中第一ESD箝位電路形狀。在一些實施例中，一或多個第一前側導體形狀及一或多個第一前側金屬通孔形狀對應於佈局圖中表示第3圖、第4圖中前側導體及前側通孔332、333以及第6圖、第7圖中前側導體及前側通孔632的形狀。
第11B圖係根據一些實施例的產生佈局圖的方法1108的流程圖。
更具體地，第11B圖的流程圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1002中實施的程序的一實例。
在第11B圖中，方塊1002包括方塊1110~1114。在方塊1110處，產生表示偏置於第一參考電壓的第一埋入式電力軌的第一埋入式電力軌形狀。在一些實施例中，第一埋入式電力軌形狀對應於佈局圖中表示偏置於第5圖中參考電壓VDD的埋入式電力軌212的形狀。
在方塊1112處，產生表示偏置於第二參考電壓的第二埋入式電力軌的第二埋入式電力軌形狀。在一些實施例中，第二埋入式電力軌形狀對應於佈局圖中表示偏置於第5圖中參考電壓VSS的埋入式電力軌214的形狀。
在方塊1114處，產生輸入/輸出電路形狀陣列。輸入輸出電路形狀中之各者包括內部功能電路形狀的輸入/輸出端子形狀、連接於輸入/輸出端子形狀與第一電力軌之間的第一ESD箝位電路形狀、連接於輸入/輸出端子形狀與第二電力軌形狀之間的第二ESD箝位電路形狀、及在第一末端處連接至第一埋入式電力軌形狀與第一ESD箝位電路形狀之間的第一節點、且在第二末端處連接至第二埋入式電力軌形狀與第二ESD箝位電路形狀之間的第二節點的第三ESD箝位電路形狀。在一些實施例中，第一埋入式電力軌形狀對應於表示第5圖中埋入式電力軌212的形狀。在一些實施例中，第二埋入式電力軌形狀對應於表示第5圖中埋入式電力軌214的形狀。在一些實施例中，輸入/輸出電路形狀陣列對應於表示第5圖中IC模組502陣列的形狀。在一些實施例中，第一ESD箝位電路形狀對應於表示第5圖中PU ESD箝位電路208的形狀。在一些實施例中，第二ESD箝位電路形狀對應於表示第5圖中PD ESD箝位電路210的形狀。在一些實施例中，第三ESD箝位電路形狀對應於表示第5圖中PG ESD箝位電路504的形狀。
第11C圖至第11D圖係根據一些實施例的產生佈局圖的方法1116的流程圖。
更具體地，第11C圖至第11D圖的流程圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1002中實施的程序的一實例。
在第11C圖至第11D圖中，方塊1002包括方塊1118~1130。在方塊1118處，產生第一電晶體驅動器形狀之第一陣列，其設置於具有在第一方向上延伸的長軸的第一區域中。在一些實施例中，設置於第一區域中的第一電晶體驅動器形狀之第一陣列對應於第8圖中區域808及第9圖中區域906中的電晶體驅動器陣列。
在方塊1120處，產生ESD箝位電路形狀之第二陣列，其設置於具有在第一方向上延伸的長軸的第二區域中。在一些實施例中，設置於第二區域中的ESD箝位電路形狀之第二陣列對應於佈局圖中表示第8圖中區域804及第9圖中區域910中的ESD箝位電路陣列的形狀。
在方塊1122處，產生ESD箝位電路形狀之第三陣列，其設置於具有在第一方向上延伸的長軸的第三區域中。在一些實施例中，設置於第三區域中的ESD箝位電路形狀之第三陣列對應於佈局圖中表示第8圖中區域818及第9圖中區域910中的ESD箝位電路陣列的形狀。
在方塊1124處，在具有在第一方向上延伸的長軸的第四區域中產生第一連接塔形狀，其中第一連接塔形狀用以發送輸入/輸出訊號。在一些實施例中，第四區域中的第一連接塔形狀對應於佈局圖中表示第8圖中區域802及第9圖中區域912中的連接塔的形狀。
在方塊1126處，在具有在第一方向上延伸的長軸的第五區域中產生第二連接塔形狀，第二連接塔形狀用以偏置於第一參考電壓。在一些實施例中，第五區域中的第二連接塔形狀對應於佈局圖中表示第8圖中區域810及第9圖中區域916中的連接塔的形狀。
在方塊1128處，在具有在橫向於第一方向的第二方向上延伸的長軸的第六區域中產生一或多個第一導體形狀及一或多個第一通孔形狀，其中一或多個第一導體形狀及一或多個第一通孔形狀將第一陣列中第一電晶體驅動器形狀中之第一者及第二陣列中ESD箝位電路形狀中之第一者連接至第一連接塔形狀。在一些實施例中，第六區域中一或多個第一導體形狀及一或多個第一通孔形狀對應於佈局圖中表示第8圖中區域822中的導體形狀及通孔形狀826以及第9圖中區域924中的導體形狀及通孔形狀932的形狀。
在方塊1130處，在具有在橫向於第一方向的第二方向上延伸的長軸的第六區域中產生一或多個第二導體形狀及一或多個第二通孔形狀，其中一或多個第二導體及一或多個第二通孔將第三陣列中ESD箝位電路中之第一者連接至第二連接塔。在一些實施例中，第六區域中的一或多個第二導體形狀及一或多個第二通孔形狀對應於佈局圖中表示第8圖中區域824中的導體形狀及通孔形狀832以及第9圖中區域922中的導體形狀及通孔形狀928的形狀。
第12A圖係根據一些實施例的基於佈局圖製造至少一IC組件的方法1200的流程圖。
更具體地，第12A圖的流程圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1004中實施的程序的一實例。
在第12A圖中，方塊1004包括方塊1202~1106。在方塊1202處，形成半導體基板，其中半導體基板包含具有第一功能電路系統的第一半導體基板區段及具有第一ESD箝位電路的第二半導體基板區段。在一些實施例中，第一半導體基板對應於第3圖、第4圖中的半導體基板303以及第6圖、第7圖中的半導體基板603。在一些實施例中，第一半導體基板區段對應於第3圖、第4圖中的半導體基板區段308以及第6圖、第7圖中的半導體基板區段608。在一些實施例中，第一功能電路系統對應於第3圖、第4圖以及第6圖、第7圖中的功能電路系統112。在一些實施例中，第二半導體基板區段對應於第3圖、第4圖中的半導體基板區段310、312以及第6圖、第7圖中的半導體基板區段610。在一些實施例中，ESD箝位電路對應於第3圖、第4圖以及第6圖、第7圖中的ESD箝位電路120、122。
在方塊1204處，形成一或多個第一前側導體及一或多個第一前側金屬通孔，其中一或多個第一前側導體及一或多個第一前側金屬通孔將隨後形成的第一埋入式連接塔連接至第一半導體基板區段中的第一功能電路系統及第二半導體基板區段中的第一ESD箝位電路。在一些實施例中，一或多個第一前側導體及一或多個第一前側金屬通孔對應於第3圖、第4圖中的前側導體及前側通孔332、333以及第6圖、第7圖中的前側導體及前側通孔632。
在方塊1206處，形成連接至輸入/輸出襯墊的第一連接塔。在一些實施例中，第一連接塔對應於第3圖、第4圖中的埋入式連接塔318以及第6圖、第7圖中的埋入式連接塔618。
第12B圖係根據一些實施例的基於佈局圖製造至少一IC組件的方法1208的流程圖。
更具體地，第12B圖的流程圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1004中實施的程序的一實例。
在第12B圖中，方塊1004包括方塊1210~1214。在方塊1210處，形成輸入/輸出電路陣列。輸入輸出電路中之各者包括內部功能電路的輸入/輸出端子、連接於輸入/輸出端子與第一電力軌之間的第一ESD箝位電路、連接於輸入/輸出端子與第二電力軌之間的第二ESD箝位電路、及第三ESD箝位電路，該第三ESD箝位電路在第一末端處連接至第一埋入式電力軌與第一ESD箝位電路之間的第一節點，且在第二末端處連接至第二埋入式電力軌與第二ESD箝位電路之間的第二節點。在一些實施例中，第一埋入式電力軌對應於第5圖中的埋入式電力軌212。在一些實施例中，第二埋入式電力軌對應於第5圖中的埋入式電力軌214。在一些實施例中，輸入/輸出電路陣列對應於第5圖中的輸入/輸出電路陣列502。在一些實施例中，第一ESD箝位電路對應於第5圖中的PU ESD箝位電路208。在一些實施例中，第二ESD箝位電路對應於第5圖中的PD ESD箝位電路210。在一些實施例中，第三ESD箝位電路對應於第5圖中的PG ESD箝位電路504。
在方塊1212處，形成偏置於第一參考電壓的第一埋入式電力軌。在一些實施例中，第一埋入式電力軌對應於第5圖中偏置於參考電壓VDD的埋入式電力軌212。
在方塊1214處，形成偏置於第二參考電壓的第二埋入式電力軌。在一些實施例中，第二埋入式電力軌對應於第5圖中偏置於參考電壓VSS處的埋入式電力軌214。
第12C圖至第12D圖係根據一些實施例的基於佈局圖製造至少一IC組件的方法1216的流程圖。
更具體地，第12C圖至第12D圖的流程圖顯示額外方塊，這些方塊展示根據一或多個實施例的可在第10圖的方塊1004中實施的程序的一實例。
在第12C圖至第12D圖中，方塊1004包括方塊1218~1230。在方塊1218處，形成第一電晶體驅動器之第一陣列，其設置於具有在第一方向上延伸的長軸的第一區域中。在一些實施例中，設置於第一區域中的第一電晶體驅動器之第一陣列對應於第8圖的區域808及第9圖的區域906中的電晶體驅動器陣列。
在方塊1220處，形成ESD箝位電路之第二陣列，其設置於具有在第一方向上延伸的長軸的第二區域中。在一些實施例中，設置於第二區域中的ESD箝位電路之第二陣列對應於第8圖中的區域804及第9圖中的區域910中的ESD箝位電路陣列。
在方塊1222處，形成ESD箝位電路之第三陣列，其設置於具有在第一方向上延伸的長軸的第三區域中。在一些實施例中，設置於第三區域中的ESD箝位電路之第三陣列對應於第8圖中區域818及第9圖中區域910中的ESD箝位電路陣列。
在方塊1224處，一或多個第一導體及一或多個第一通孔形成於具有在橫向於第一方向的第二方向上延伸的長軸的第四區域中，其中一或多個第一導體及一或多個第一通孔將第一陣列中第一電晶體驅動器中之第一者及第二陣列中ESD箝位電路中之第一者連接至第一連接塔。在一些實施例中，第四區域中一或多個第一導體及一或多個第一通孔對應於第8圖中區域822中的導體及通孔826以及第9圖中區域924中的導體及通孔924。
在方塊1226處，一或多個第二導體及一或多個第二通孔形成於具有在橫向於第一方向的第二方向上延伸的長軸的第五區域中，其中一或多個第二導體及一或多個第二通孔將第三陣列中ESD箝位電路中之第一者連接至第二連接塔。在一些實施例中，第五區域中的一或多個第二導體及一或多個第二通孔對應於第8圖中區域824中的導體及通孔832以及第9圖中區域922中的導體及通孔928。
在方塊1228處，第一連接塔形成於具有在第一方向上延伸的長軸的第六區域中，其中第一連接塔用以發送輸入/輸出訊號。在一些實施例中，第六區域中的第一連接塔對應於第8圖中區域802及第9圖中的區域912中的連接塔。
在方塊1230處，第二連接塔形成於具有在第一方向上延伸的長軸的第七區域中，第二連接塔用以偏置於第一參考電壓。在一些實施例中，第七區域中的第二連接塔對應於第8圖中區域810及第9圖中區域916中的連接塔。
所述方法包括實例操作，但不一定要求按照所示次序執行。根據本揭示實施例的精神及範疇，操作可經適當地添加、替換、改變次序、及/或消除。組合不同特徵及/或不同實施例的實施例在本揭示的範疇內，且對本領域的一般技藝人士來說，在審查本揭示之後將係顯而易見的。
在一些實施例中，上述至少一方法（多個）全部或部分由至少一EDA系統執行。在一些實施例中，EAD系統可用作下文討論的IC製造系統的設計室的部分。
第13圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1300的方塊圖。EDA系統1300用以產生佈局圖，如上文關於第11A圖至第11D圖所述。
在一些實施例中，EDA系統1300包括APR系統。本文描述的設計佈局圖的方法表示根據一或多個實施例的路由配置，可根據一些實施例例如使用EDA系統1300實施。
在一些實施例中，EDA系統1300係包括至少一硬體處理器1302及非暫時性電腦可讀儲存媒體1304的通用計算裝置。儲存媒體1304外加其他事項編碼有，即儲存電腦程式碼1306，即，一組電腦可執行指令。由硬體處理器1302執行指令1306表示（至少部分）EDA工具，EDA工具根據一或多個實施例（以下稱所提及製程及/或方法）實施本文描述的方法的一部分或全部。
處理器1302透過匯流排1308電耦合至電腦可讀儲存媒體1304。處理器1302藉由匯流排1308進一步電耦合至I/O介面1310。網路介面1312透過匯流排1308進一步電連接至處理器1302。網路介面1312連接至網路1314，使得處理器1302及電腦可讀儲存媒體1304能夠透過網路1314連接至外部元件。處理器1302用以執行編碼於電腦可讀儲存媒體1304中的電腦程式碼1306，以便使得系統1300可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，處理器1302係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適合的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1304為電子、磁性、光學、電磁、紅外、及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1304包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1304包括緊湊型光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1304儲存電腦程式碼1306，電腦程式碼1306用以使得EDA系統1300（其中這種執行表示（至少部分）EDA工具）可用於執行所提及製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1304進一步儲存促進執行所提及製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1304儲存包括本文所揭示的此類標準單元的標準單元庫1307。
EDA系統1300包括I/O介面1310。I/O介面1310耦合至外部電路系統。在一或多個實施例中，I/O介面1310包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕、及/或用於通訊資訊及命令至處理器1302的標方向鍵。
EDA系統1300進一步包括耦合至處理器1302的網路介面1312。網路介面1312允許EDA系統1300與網路1314通信，一或多個其他電腦系統連接至該網路。網路介面1312包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統1300中實施所提及製程及/或方法的一部分或全部。
EDA系統1300用以經由I/O介面1310接收資訊。經由I/O介面1310接收的資訊包括用於由處理器1302處理的指令、資料、設計規則、標準單元庫、及/或其他參數中之一或多者。該資訊透過匯流排1308傳輸至處理器1302。EDA系統1300用以經由I/O介面1310接收與UI相關的資訊。該資訊作為使用者介面(user interface，UI) 1342儲存於電腦可讀媒體1304中。
在一些實施例中，所提及製程及/或方法的一部分或全部實施為獨立的軟體應用程式以供處理器執行。在一些實施例中，所提及製程及/或方法的一部分或全部實施為係額外軟體應用程式的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及製程及/或方法中之至少一者實施為係EDA工具的一部分的軟體應用程式。在一些實施例中，所提及製程及/或方法的一部分或全部實施為EDA系統1300使用的軟體應用程式。在一些實施例中，包括標準單元的佈局圖使用諸如購自CADENCE DESIGN SYSTEMS，Inc.之VIRTUOSO®的工具或另一適合的佈局產生工具來產生。
在一些實施例中，製程實施為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體的實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡、及類似者。
第14圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統1400、及其相關聯IC製造流程的方塊圖。
製造系統1400用以製造上述第1圖中IC裝置100、第2圖中IC裝置200、第3圖中IC裝置300、第4圖中IC裝置400、第5圖中IC裝置500、第6圖中IC模組600、第7圖中IC模組700、第8圖中IC裝置800、及第9圖中IC裝置900。IC製造系統1400亦用以執行第10圖中程序1004，包括第12A圖至第12D圖中描述的程序。
在一些實施例中，基於佈局圖，例如，使用製造系統1400製造以下各者中之至少一者：(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一組件。
在第14圖中，IC製造系統1400包括實體，諸如設計室1420、遮罩室1430、及IC製造商/晶圓廠(「fab」) 1450，這些實體在設計、開發、及製造週期及/或與製造IC裝置1460相關的服務中彼此交互。系統1400中的實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同的網路，諸如以太網路及網際網路。通訊網路包括有線及/或無線通訊信道。各個實體與其他實體中之一或多者互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1420、遮罩室1430、及IC晶圓廠1450中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室1420、遮罩室1430、及IC晶圓廠1450中之兩者或兩者以上共存於共同設施中且使用共同資源。
設計院（或設計團隊）1420產生IC設計佈局圖1422。IC設計佈局圖1422包括為IC裝置1460設計的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置1460的各種組件的金屬、氧化物、或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1422的一部分包括各種IC特徵，諸如待形成於半導體基板（諸如矽晶圓）中及設置於半導體基板上的各種材料層中的活動區、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合襯墊的開口。設計室1420實施適當的設計程序以形成IC設計佈局圖1422。設計程序包括邏輯設計、實體設計或置放及路由中之一或多者。IC設計佈局圖1422在具有幾何圖案的資訊的一或多個資料檔案中顯示。舉例而言，IC設計佈局圖1422可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1430包括資料準備1432及遮罩製造1444。遮罩室1430使用IC設計佈局圖1422來製造一或多個遮罩1445，用於根據IC設計佈局圖1422製造IC裝置1460的各種層。遮罩室1430執行遮罩資料準備1432，其中IC設計佈局圖1422轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備1432提供RDF至遮罩製造1444。遮罩製造1444包括遮罩書寫器。遮罩書寫器將RDF轉換為基板，諸如遮罩（主光罩）1445或半導體晶圓1453上之影像。設計佈局圖1422由遮罩資料準備1432操縱以符合遮罩書寫器的特定特性及/或IC晶圓廠1450的要求。在第14圖中，遮罩資料準備1432、及遮罩製造1444圖示為分離的元件。在一些實施例中，遮罩資料準備1432及遮罩製造1444可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1432包括光學近接性校正(optical proximity correction，OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1422。在一些實施例中，遮罩資料準備1432包括進一步的解析度增強技術(resolution enhancement technology，RET)，諸如離軸照明、子解析度輔助特徵、相轉移遮罩、其他適合技術、及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology，ILT)亦經使用，該技術將OPC作為反向成像問題處置。
在一些實施例中，遮罩資料準備1432包括檢查IC設計佈局圖1422的遮罩規則檢查器(mask rule checker，MRC)，該遮罩規則檢查器已經歷運用一組遮罩產生規則之OPC中的製程，該組遮罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性、及類似者。在一些實施例中，MRC修改IC設計佈局圖1422以在遮罩製造1444期間補償限制，遮罩製造1444可撤銷藉由OPC執行之修改的部分，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1432包括微影術製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓廠1450實施以製造IC裝置1460的處理。LPC基於IC設計佈局圖1422模擬該處理，以產生經模擬製造之裝置，諸如IC裝置1460。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關聯的參數、與用於製造IC之工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮各種因數，以產生經模擬製造之裝置。在一些實施例中，在經模擬製造裝置已藉由LPC產生之後，若經模擬裝置形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1422。
應理解，遮罩資料準備1432的上述描述已出於清楚目的予以簡化。在一些實施例中，資料準備1432包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則來修改IC設計佈局圖142。另外，在資料準備1432期間施加於IC設計佈局圖1422的製程可按多種不同次序執行。
在遮罩資料準備1432之後且在遮罩製造1444期間，遮罩1445或遮罩1445群組基於經修改之IC設計佈局圖1422來製造。在一些實施例中，遮罩製造1444包括基於IC設計佈局圖1422執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖1422在遮罩（光罩或主光罩）1445上形成圖案。遮罩1445可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1445。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上的影像敏感材料層（例如，光阻劑）的諸如紫外(ultraviolet，UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一實例中，遮罩1445的二元遮罩版本包括透明基板（例如，熔融石英）及塗佈於遮罩的不透明區中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成遮罩1445。在遮罩1445的相轉移遮罩(phase shift mask，PSM)版本中，形成於遮罩上之圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交變PSM。由遮罩製造1444產生的遮罩（多個）用於多種製程中。舉例而言，這種遮罩（多個）用於離子佈植製程中以在半導體晶圓1453中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓1453中形成各種蝕刻區，及/或用於其他適合製程中。
IC晶圓廠1450為IC製造業務，包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1450為半導體代工。舉例而言，可存在用於複數個IC產品的前工序製造（前工序(front-end- of-line，FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後工序製造（後工序(back-end-of-line，BEOL)製造），且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠1450包括製造工具1452，其用以在半導體晶圓1453上執行各種製造操作，從而根據遮罩（多個）（例如，遮罩1445）製造IC裝置1460。在各種實施例中，製造工具1452包括晶圓步進機、離子佈植機、光阻劑塗佈機、製程室（例如，CVD室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清洗系統、或能夠執行本文所討論的一或多個適合製造製程的其他製造裝置中之一或多者。
IC晶圓廠1450使用由遮罩室1430製造的遮罩1445（或多個遮罩）來製造IC裝置1460。因此，IC晶圓廠1450至少間接地使用IC設計佈局圖1422來製造IC裝置1460。在一些實施例中，半導體晶圓1453由IC晶圓廠1450使用遮罩1445（或多個遮罩）來製造以形成IC裝置1460。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1422執行一或多個微影術曝光。半導體晶圓1453包括矽基板或具有形成於其上的材料層的其他適當基板。半導體晶圓1453進一步包括各種摻雜區、介電特徵、多級互連、及類似者（形成於後續製造步驟）中之一或多者。
有關積體電路(integrated circuit，IC)製造系統（例如，第14圖的系統1400）、及其相關聯IC製造流程的詳細資訊，請參見例如2016年2月9日授予的美國專利第9,256,709號、2015年10月1日發佈的美國授權前公開第20150278429號、2014年2月6日發佈的美國授權前公開20140040838號、2007年8月21日授予的美國專利第7,260,442號，以上各者的全部內容以引用之方式併入本文中。
在一些實施例中，積體電路(integrated circuit，IC)裝置包括半導體基板，該半導體基板包含具有第一功能電路系統的第一半導體基板區段及具有第一靜電放電(electrostatic discharge，ESD)箝位電路的第二半導體基板區段；連接至輸入/輸出襯墊的第一連接塔；以及一或多個第一前側導體及一或多個第一前側金屬通孔，其中，該一或多個第一前側導體及該一或多個第一前側金屬通孔將第一埋入式連接塔連接至第一半導體基板區段中第一功能電路系統及第二半導體基板區段中第一ESD箝位電路。
在一些實施例中，積體電路(integrated circuit，IC)裝置包括用以偏置於第一參考電壓的第一埋入式電力軌；用以偏置於第二參考電壓的第二埋入式電力軌；及輸入/輸出電路陣列，各個包含內部功能電路的輸入/輸出端子；第一靜電放電(electrostatic discharge，ESD)箝位電路，連接於輸入/輸出端子與第一埋入式力軌之間；第二ESD箝位電路，連接於輸入/輸出端子與第二埋入式電力軌之間；及第三ESD箝位電路，該第三ESD箝位電路在第一末端處連接至第一埋入式電力軌與第一ESD箝位電路之間的第一節點，且在第二末端處連接至第二埋入式電力軌與第二ESD箝位電路之間的第二節點。
在一些實施例中，一積體電路(integrated circuit，IC)裝置包含：第一電晶體驅動器之第一陣列，其設置於具有在第一方向上延伸的長軸的第一區域中；靜電放電(electrostatic discharge，ESD)箝位電路之第二陣列，其設置於具有在第一方向上延伸的長軸的第二區域中；ESD箝位電路之第三陣列，其設置於具有在第一方向上延伸的長軸的第三區域中；第一連接塔，其設置於具有在第一方向上延伸的長軸的第四區域中，其中第一連接塔用以發送輸入/輸出訊號；第二連接塔，其在具有在第一方向上延伸的長軸的第五區域中，第二連接塔用以偏置於第一參考電壓；一或多個第一導體及一或多個第一通孔，其在具有在橫向於第一方向的第二方向上延伸的長軸的第六區域中，其中該一或多個第一導體及該一或多個第一通孔將第一陣列中第一電晶體驅動器中之第一者及第二陣列中ESD箝位電路中之第一者連接至第一連接塔；一或多個第二導體及一或多個第二通孔，其在具有在第二方向上延伸的長軸的第七區域中，其中該一或多個第二導體及該一或多個第二通孔將第三陣列中ESD箝位電路中之第一者連接至第二連接塔；其中：第六區域與第一區域、第二區域、及第四區域重疊；且第七區域與第三區域及第五區域重疊，且相對於第一方向與第六區域發生位移。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示的態樣。熟習此項技術者應瞭解，其可易於使用本揭示作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示的精神及範疇。
100:IC裝置 102:第一前側電力供應軌 104:第一前側接地參考軌 106:I/O端子 108:第一背側電力端子 110:第二背側電力端子 112:內部電路 114:PMOS驅動器 116:NMOS驅動器 118:功能電路 120:ESD箝位電路 122:ESD箝位電路 124:ESD箝位電路 200:IC裝置 202:IC模組 204:ESD箝位電路 206:內部電路 208:PU ESD箝位電路 210:PD ESD箝位電路 212:第一電力供應軌/導軌 214:第一接地參考軌/導軌 216:電力襯墊 218:電力襯墊 300:IC裝置 302:IC模組 303:半導體基板 304:303的前側 306:303的埋入式側 308:半導體基板區段 310:半導體基板區段 312:半導體基板區段 314:半導體基板區段 316:半導體基板區段 318:埋入式連接塔 320:埋入式連接塔 322:埋入式連接塔 326:半導體基板區段 330:輸入/輸出襯墊 332:前側導體及前側金屬通孔 333:前側導體及前側金屬通孔 334:半導體基板區段 336:電力襯墊 337:前側導體及前側金屬通孔 338:半導體基板區段 340:電力襯墊 342:前側導體及前側金屬通孔 344:埋入式連接塔 346:埋入式連接塔 348:半導體基板區段 350:電力襯墊 352:前側導體及前側金屬通孔 354:半導體基板區段356    :電力襯墊 358:前側導體及前側金屬通孔 400:IC裝置 402:IC模組 404:前側導體及前側通孔 406:前側導體及前側通孔 408:導體 410:埋入式連接塔 412:半導體基板區段 414:前側導體及前側通孔 416:導體 418:埋入式連接塔 420:半導體基板區段 422:前側導體及前側通孔 500:IC裝置 504:PG ESD箝位電路 600:IC模組 603:半導體基板 604:603的前側 606:603的埋入式側 608:半導體基板區段 610:半導體基板區段 614:半導體基板區段 618:埋入式連接塔 620:埋入式連接塔 622:埋入式連接塔 626:半導體基板區段 630:輸入/輸出襯墊 632:前側導體及前側金屬通孔 634:半導體基板區段 636:電力襯墊 637:前側導體及前側金屬通孔 638:半導體基板區段 639:前側導體及前側金屬通孔 640:電力襯墊 642:前側導體及前側金屬通孔 700:IC模組 702:半導體基板區段 704:埋入式連接塔 706:半導體基板區段 708:電力襯墊 710:前側導體及前側金屬通孔 712:前側導體及前側金屬通孔 714:前側導體及前側金屬通孔 716:前側導體及前側金屬通孔 718:前側導體及前側金屬通孔 800:IC裝置 802:區域 803:埋入式連接塔 804:區域 805:埋入式連接塔 806:區域 808:區域 810:區域 812:區域 813:埋入式連接塔 814:區域 816:區域 817:埋入式連接塔 818:區域 822:路由區域 824:路由區域 826:導體及通孔 828:導體及通孔 830:導體及通孔 832:導體及通孔 850:線 900:IC裝置 902:區域 903:埋入式連接塔 904:區域 906:區域 908:區域 909:埋入式連接塔 910:區域 912:區域 913:埋入式連接塔 914:區域 916:區域 917:埋入式連接塔 918:區域 920:區域 921:區域 922:路由區域 923:埋入式連接塔 924:路由區域 926:導體及通孔 928:導體及通孔 930:導體及通孔 932:導體及通孔 934:導體及通孔 1000:方法 1002~1004:方塊 1100:方法 1102~1106:方塊 1108:方法 1110~1114:方塊 1116:方法 1118~1130:方塊 1200:方法 1202~1206:方塊 1208:方法 1210~1214:方塊 1216:方法 1218~1230:方塊 1300:EDA系統 1302:硬體處理器 1304:儲存媒體 1306:電腦程式碼 1307:標準單元庫 1310:I/O介面 1312:網路介面 1314:網路 1342:UI 1400:製造系統 1420:設計室 1422:IC設計佈局圖 1430:遮罩室 1432:資料準備 1444:遮罩製造 1445:遮罩 1450:IC晶圓廠 1452:製造工具 1453:半導體晶圓 1460:IC裝置 NR:節點 PR:節點
本揭示的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖係根據一或多個實施例的積體電路(integrated circuit，IC)裝置的電路圖。
第2圖係根據一或多個實施例的IC裝置的電路圖。
第3圖係根據一些實施例的IC裝置的橫截面圖。
第4圖係根據一些實施例的IC裝置的橫截面圖。
第5圖係根據一或多個實施例的IC裝置的電路圖。
第6圖係根據一些實施例的IC模組的橫截面圖。
第7圖係根據一些實施例的IC模組的橫截面圖。
第8圖係根據一些實施例的IC裝置的方塊圖。
第9圖係根據一些實施例的IC裝置的方塊圖。
第10圖係根據一些實施例的產生佈局圖的方法的流程圖。
第11A圖係根據一些實施例的產生佈局圖的方法的流程圖。
圖第11B圖係根據一些實施例的產生佈局圖的方法的流程圖。
第11C圖至第11D圖係根據一些實施例的產生佈局圖的方法的流程圖。
第12A圖係根據一些實施例的基於佈局圖製造至少一IC組件的方法流程圖。
第12B圖係根據一些實施例，基於佈局圖製造至少一IC組件的方法的流程圖。
第12C圖至第12D圖係根據一些實施例的基於佈局圖製造至少一IC組件的方法的流程圖。
第13圖係根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
第14圖係根據一些實施例的積體電路(integrated circuit，IC)製造系統、及與之相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:IC裝置
102:第一前側電力供應軌
104:第一前側接地參考軌
106:I/O端子
108:第一背側電力端子
110:第二背側電力端子
112:內部電路
114:PMOS驅動器
116:NMOS驅動器
118:功能電路
120:ESD箝位電路
122:ESD箝位電路
124:ESD箝位電路

Claims (20)

  1. 一種積體電路(IC)裝置，其包含： 一半導體基板，包含具有一第一功能電路系統的一第一半導體基板區段及具有一第一靜電放電(ESD)箝位電路的一第二半導體基板區段； 連接至一輸入/輸出襯墊的一第一連接塔；及 一或多個第一前側導體及一或多個第一前側金屬通孔，其中該一或多個第一前側導體及該一或多個第一前側金屬通孔將該第一連接塔連接至該第一半導體基板區段中的該第一功能電路系統及該第二半導體基板區段中的該第一ESD箝位電路。
  2. 如請求項1所述之IC裝置，其中除該第一連接塔以外，沒有其他連接塔將該輸入/輸出襯墊連接至該第一半導體基板區段中的該第一功能電路系統及該第二半導體基板區段中的該第一ESD箝位電路。
  3. 如請求項1所述之IC裝置，其中： 該半導體基板進一步包含一第三半導體基板區段， 該第一埋入式連接塔包含一第一末端、一第二末端、及藉由複數個埋入式通孔連接於該第一末端與該第二末端之間的一埋入式堆疊之金屬區段， 該第一埋入式連接塔的該第一末端位於該第三半導體基板區段中，且連接至該一或多個第一前側導體及該一或多個第一前側金屬通孔，且 藉由該些埋入式通孔連接的該埋入式堆疊之金屬區段在該第一埋入式連接塔的該第二末端處連接至該輸入/輸出襯墊。
  4. 如請求項1所述之IC裝置，其進一步包含： 一第一埋入式電力軌，用以偏置於一第一參考電壓； 一第二埋入式連接塔，連接至該第一埋入式電力軌；及 一或多個第二前側導體及一或多個第二前側通孔，將該第二埋入式連接塔連接至該第一ESD箝位電路。
  5. 如請求項1所述之IC裝置，其中該第一連接塔包含一第一埋入式連接塔。
  6. 如請求項4所述之IC裝置，其進一步包含： 一第二埋入式電力軌，用以偏置於一第二參考電壓； 該半導體基板進一步包含一第三半導體基板區段，該第三半導體基板區段包括一第二ESD箝位電路； 一第三埋入式連接塔，連接至該第一埋入式電力軌； 一或多個第三前側金屬導體及一或多個第三前側通孔，將該第三埋入式連接塔連接至該第三半導體基板區段中的該第二ESD箝位電路； 一第四埋入式連接塔，連接至該第二埋入式電力軌；及 一或多個第四前側金屬導體及一或多個第四前側通孔，將該第四埋入式連接塔連接至該第三半導體基板區段中的該第二ESD箝位電路。
  7. 如請求項6所述之IC裝置，其進一步包含： 該半導體基板進一步包含一第四半導體基板區段，該第四半導體基板區段包括一第三ESD箝位電路； 一或多個第五前側金屬導體及一或多個第五前側通孔，將該第一連接塔連接至該第四半導體基板區段中的該第三ESD箝位電路；及 一或多個第六前側金屬導體及一或多個第六前側通孔，將該第四埋入式連接塔連接至該第四半導體基板區段中的該第三ESD箝位電路。
  8. 如請求項1所述之IC裝置，其進一步包含： 一第一埋入式電力軌，用以偏置於一第一參考電壓； 一第二埋入式連接塔，連接至該第一埋入式電力軌；及 一或多個第二前側導體及一或多個前側通孔，將該第二埋入式連接塔連接至該第一功能電路系統。
  9. 如請求項8所述之IC裝置，其進一步包含： 該半導體基板進一步包含一第三半導體基板區段，該第三半導體基板區段包括一第二ESD箝位電路；及 將該第一ESD箝位電路及該第二ESD箝位電路連接至該第二埋入式連接塔的一或多個第三前側導體及一或多個第三前側通孔，其中該第一參考電壓係一電源電壓，且其中該一或多個第三前側導體及該一或多個第三前側通孔用以偏置於來自該第一埋入式電力軌的該電源電壓。
  10. 如請求項9所述之IC裝置，其進一步包含： 一第二埋入式電力軌，用以偏置於一第二參考電壓，其中該第二參考電壓係一接地電壓； 一第三埋入式連接塔，連接至該第二埋入式電力軌；及 一或多個第四前側導體及一或多個第四前側通孔，將該第二ESD箝位電路連接至該第三埋入式連接塔，其中該一或多個第四前側導體及該一或多個第四前側通孔用以偏置於該接地電壓。
  11. 如請求項10所述之IC裝置，其進一步包含： 該半導體基板進一步包含一第四半導體基板，該第四半導體基板包括一第三ESD箝位電路； 一或多個第四前側連接器，將該第三ESD箝位電路連接至該第一埋入式電力軌；及 一或多個第五前側連接器，將該第三ESD箝位電路連接至該第二埋入式電力軌。
  12. 如請求項9所述之IC裝置，其進一步包含： 該半導體基板進一步包含一第四半導體基板區段，該第四半導體基板區段包括一電晶體驅動器； 一或多個第四前側導體及一或多個第四前側通孔，將該電晶體驅動器連接至該第一連接塔；及 一或多個第五前側導體及一或多個第五前側通孔，將該電晶體驅動器連接至該第二埋入式連接塔。
  13. 一種積體電路(IC)裝置，其包含： 一第一埋入式電力軌，用以偏置於一第一參考電壓； 一第二埋入式電力軌，用以偏置於一第二參考電壓；及 一輸入/輸出電路陣列，各個包含： 一內部功能電路的一輸入/輸出端子； 一第一靜電放電(ESD)箝位電路，連接於該輸入/輸出端子與該第一埋入式電力軌之間； 一第二ESD箝位電路，連接於該輸入/輸出端子與該第二埋入式電力軌之間；及 一第三ESD箝位電路，在一第一末端處連接至該第一埋入式電力軌與該第一ESD箝位電路之間的一第一節點，且在一第二末端處連接至該第二埋入式電力軌與該第二ESD箝位電路之間的一第二節點。
  14. 如請求項13所述之IC裝置，其進一步包含以下各者中之至少一者： 一第一電力軌ESD電路，在該輸入/輸出電路陣列的一第一末端處連接於該第一埋入式電力軌與該第二埋入式電力軌之間，或 一第二電力軌ESD電路，在該輸入/輸出電路陣列的一第二末端處連接於該第一埋入式電力軌與該第二埋入式電力軌之間。
  15. 如請求項13所述之IC裝置，其中 該陣列中該些輸入/輸出電路中之各者中的該第一埋入式電力軌、該第二埋入式電力軌及該輸入/輸出端子在一基板的一背側上，且 該些輸入/輸出電路中之各者中的該內部功能電路以及該第一ESD箝位電路至該第三ESD箝位電路在該基板的一前側上，且在該基板的該前側上彼此連接。
  16. 一種積體電路(IC)裝置，其包含： 第一電晶體驅動器之一第一陣列，設置於具有在一第一方向上延伸的一長軸的一第一區域中； 靜電放電(ESD)箝位電路之一第二陣列，設置於具有在該第一方向上延伸的一長軸的一第二區域中； ESD箝位電路之一第三陣列，設置於具有在該第一方向上延伸的一長軸的一第三區域中； 在具有在該第一方向上延伸的一長軸的一第四區域中的一第一連接塔，其中該第一連接塔用以發送多個輸入/輸出訊號； 在具有在該第一方向上延伸的一長軸的一第五區域中的一第二連接塔，該第二連接塔用以偏置於一第一參考電壓； 在具有在橫向於該第一方向的一第二方向上延伸的一長軸的一第六區域中的一或多個第一導體及一或多個第一通孔，其中該一或多個第一導體及該一或多個第一通孔將該第一陣列中該些第一電晶體驅動器中之一第一者及該第二陣列中該些ESD箝位電路中之一第一者連接至該第一連接塔；及 在具有在該第二方向上延伸的一長軸的一第七區域中的一或多個第二導體及一或多個第二通孔，其中該一或多個第二導體及該一或多個第二通孔將該第三陣列中該些ESD箝位電路中之一第一者連接至該第二連接塔； 其中： 該第六區域與該第一區域、該第二區域、及該第四區域重疊；且 該第七區域與該第三區域及該第五區域重疊，且在該第一方向上自該第六區域移位。
  17. 如請求項16所述之IC裝置，其進一步包含： ESD箝位電路之一第四陣列，設置於具有在該第一方向上延伸的一長軸的一第八區域中； 第二電晶體驅動器之一第五陣列，設置於具有在該第一方向上延伸的一長軸的一第九區域中；及 在具有在該第一方向上延伸的一長軸的一第十區域中的一第三連接塔，該第三連接塔用以偏置於該第一參考電壓； 其中該一或多個第一導體及該一或多個第一通孔將該第四陣列中該些ESD箝位電路中之一第一者及該第五陣列中該些第二電晶體驅動器中之一第一者連接至該第三連接塔。
  18. 如請求項17所述之IC裝置，其進一步包含： 在具有在該第一方向上延伸的一長軸的一第十一區域中的一第四連接塔，該第四連接塔用以偏置於不同於該第一參考電壓的一第二參考電壓；及 在具有在該第二方向上延伸的一長軸的一第十二區域中的一或多個第三導體及一或多個第三通孔，其中該一或多個第三導體及該一或多個第三通孔將該第一陣列中該些第一電晶體驅動器中之該第一者、該第二陣列中該些第一ESD箝位電路中之該第一者、及該第三陣列中該些第一ESD箝位電路中之該第一者連接至該第四連接塔。
  19. 如請求項18所述之IC裝置，其中，相對於該第二方向，該些區域排列為該第十一區域、該第五區域、該第二區域、該第一區域、該第三區域、該第四區域、該第八區域、該第十區域及該第九區域。
  20. 如請求項18所述之IC裝置，其中，相對於該第二方向，該些區域排列為該第五區域、該第二區域、該第一區域、該第十一區域、該第三區域、該第四區域、該第八區域、該第十區域及該第九區域。
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