KR102237257B1 - 페일세이프 회로, 레이아웃, 디바이스 및 방법 - Google Patents

페일세이프 회로, 레이아웃, 디바이스 및 방법 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
티에스엠씨 차이나 컴퍼니 리미티드
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Abstract

회로는 기준 전압 레벨을 전달하도록 구성된 기준 노드, 제1 전압 레벨 또는 상기 기준 전압 레벨을 갖는 신호를 전달하도록 구성된 제1 노드, 파워-온 모드에서 전원 전압 레벨을 가지며 파워-오프 모드에서 상기 기준 전압 레벨을 갖는 전원 전압을 전달하도록 구성된 제2 노드, 및 상기 제1 노드와 상기 기준 노드 사이에 직렬로 결합된 복수의 트랜지스터를 포함한다. 상기 복수의 트랜지스터의 각각의 트랜지스터는 복수의 제어 신호의 대응하는 제어 신호를 수신하고, 각각의 제어 신호는 상기 파워-온 모드에서 상기 전원 전압에 기초한 제1 값과 상기 파워-오프 모드에서 상기 신호에 기초한 제2 값을 가지는 것을 특징으로 한다.

Description

페일세이프 회로, 레이아웃, 디바이스 및 방법{FAILSAFE CIRCUIT, LAYOUT, DEVICE, AND METHOD}
전자 회로 간의 통신에는 회로 설계시 고려해야 할 다양한 시나리오가 포함된다. 경우에 따라, 하나의 전원에 의존하는 회로는 다른 전원을 기반으로 하는 신호와 인터페이스하도록 설계되어야 한다. 2개의 전원은 동일한 전압 레벨을 가지지 않을 수 있으며, 2개의 전원 중 하나는 파워-온 상태일 수 있는 반면, 다른 하나는 파워-오프 상태일 수 있다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 회로의 다이어그램이다.
도 2a는 일부 실시예에 따른 풀-다운(pull-down) 회로의 다이어그램이다.
도 2b는 일부 실시예에 따른 풀-다운 회로의 IC 레이아웃 다이어그램의 평면도이다.
도 3a는 일부 실시예에 따른 전압 조정기의 다이어그램이다.
도 3b는 일부 실시예에 따른 전압 조정기의 IC 레이아웃 다이어그램의 평면도이다.
도 4A는 일부 실시예에 따른 게이트 제어 회로의 다이어그램이다.
도 4b는 일부 실시예에 따른 게이트 제어 회로의 IC 레이아웃 다이어그램의 평면도이다.
도 4c는 일부 실시예에 따른 게이트 제어 회로의 다이어그램이다.
도 4d는 일부 실시예에 따른 게이트 제어 회로의 IC 레이아웃 다이어그램의 평면도이다.
도 5는 일부 실시예에 따라 회로의 노드를 제어하는 방법의 흐름도이다.
도 6은 일부 실시예에 따른 IC 제조 시스템 및 해당 IC 제조 시스템과 관련된 IC 제조 플로우를 예시한다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분, 수치, 동작, 재료, 배열 등의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 다른 구성 성분, 수치, 동작, 재료, 배열 등이 고려된다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 디바이스는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에서, 회로는 노드와 기준 노드 사이에 결합되고 복수의 제어 신호에 응답하는 일련의 스위칭 디바이스를 포함한다. 노드상의 신호는 게이트 제어 회로에 의해 수신되는 하나 이상의 게이트 전압을 생성하도록 분할된다. 또한, 게이트 제어 회로는 회로의 신호 및 전원 전압을 수신한다. 파워-온 모드에서, 게이트 제어 회로는 전원 전압에 기초한 적어도 하나의 값을 갖는 제어 신호 각각을 출력한다. 파워-오프 모드에서, 게이트 제어 회로는 상기 신호에 기초한 적어도 하나의 값을 갖는 제어 신호 각각을 출력한다.
따라서, 회로는 파워-온 모드에서 신호를 통신할 수 있는 입출력(I/O) 회로 및 신호가 전원 전압 레벨보다 크거나 같은 전압 레벨을 가지는 응용에 있어서 파워-오프 모드에서 누설 전류가 흐르는 것을 방지할 수 있는 페일세이프(failsafe) 회로로서 구성된다. 스위칭 디바이스 양단의 전압을 스위칭 디바이스의 최대 동작 전압 이하의 크기로 제한함으로써, 회로는 추가로 신호의 전압 레벨보다 작은 최대 동작 전압을 갖는 스위칭 디바이스를 사용하여 신호를 전달하고 누설을 방지할 수 있다.
도 1은 일부 실시예에 따른 회로(100)의 다이어그램이다. 회로(100) 이외에, 도 1은 기준 노드(VSSN), 노드(VDDIO1), 저항(Rpu)을 통해 노드(BUS)와 전기적으로 연결된 노드(PAD) 및 신호 처리기(signal conditioner)(140)를 예시한다. 회로(100)는 풀-다운 회로(110), 전압 조정기(120) 및 게이트 제어 회로(130)를 포함하며, 이들 각각은 노드(PAD)와 기준 노드(VSSN) 사이에 전기적으로 결합된다. 게이트 제어 회로(130)는 노드(VDDIO1)와도 전기적으로 결합된다.
2개 이상의 회로 소자는 직접적인 전기적 접속, 저항성 또는 반응성 전기적 접속, 또는 하나 이상의 추가의 회로 소자를 포함하고 이에 의해 제어될 수 있는 전기적 접속, 예를 들어, 트랜지스터 또는 다른 스위칭 디바이스에 의해 저항이 형성되거나 개방되는 전기적 접속을 기초로 전기적으로 결합되는 것으로 고려된다.
도 1에 예시된 실시예에서. 풀-다운 회로(110), 전압 조정기(120) 및 게이트 제어 회로(130)는 각각 노드(PAD) 및 기준 노드(VSSN) 각각에 직접 접속되고, 게이트 제어 회로(130)는 노드(VDDIO1)에 직접 접속된다. 다양한 실시예에서, 하나 이상의 추가의 회로 소자, 예를 들어 스위칭 디바이스는 풀-다운 회로(110), 전압 조정기(120), 또는 게이트 제어 회로(130) 중 하나 이상과 노드(PAD) 또는 기준 노드(VSSN) 중 하나 또는 양자 사이에, 및/또는 게이트 제어 회로(130)와 노드(VDDIO1) 사이에 결합된다.
노드(VDDIO1)은 전원 전압 레벨(VDDIO)을 갖는 전원 전압을 전달하도록 구성된 회로 노드이다. 일부 실시예에서, 전원 전압 레벨(VDDIO)은 회로(100)를 포함하는 IC 칩의 전원 전압 레벨이다. 일부 실시예에서, 전원 전압 레벨(VDDIO)은 회로(100)를 포함하는 IC 칩의 I/O 부분의 전원 전압 레벨이다.
기준 노드(VSSN)는 기준 전압 레벨(VSS)을 갖는 기준 전압을 전달하도록 구성된 회로 노드이다. 일부 실시예에서, 기준 전압 레벨(VSS)은 접지 전압 레벨이다.
노드(VDDIO1)는 회로(100)가 파워-온 모드에 있을 때의 전원 전압 레벨(VDDIO)과 회로(100)가 파워-오프 모드에 있을 때의 기준 전압(VSS)을 가진다. 파워-온 모드는 전원(미도시)으로부터 수신된 전력에 기초한 회로(100)의 정상 동작에 대응하는 동작 모드이고, 파워-오프 모드는 전원으로부터 전력을 수신하지 않는 회로(100)에 대응하는 동작 모드이다.
다양한 실시예들에서, 파워-오프 모드에서 전원으로부터 전력을 수신하지 않는 회로(100)는 회로(100)로부터 스위치 오프되거나 분리된 전원, 슬립 모드로 스위칭되는 회로(100), 또는 기준 전압(VSS)을 가지는 노드(VDDIO1)가 되는 다른 시나리오에 대응한다.
다양한 실시예에서, 전원은 노드(VDDIO1)에 직접 전력을 공급하거나 또는 전원 전압 레벨(VDDIO) 및/또는 기준 전압 레벨(VSS)을 출력하도록 구성된 제어 회로 또는 승압 또는 강압 회로와 같은 하나 이상의 중간 회로를 통해 전력을 전달하도록 구성된다.
일부 실시예에서, 회로(100)는 IC 칩의 일부이고, 노드(BUS)는 내부 집적 회로(IIC) 버스의 전원 노드이고, 저항(Rpu)은 IIC 버스의 풀-업(pull-up) 저항이고, 노드(PAD) IC 칩이 IIC 버스를 통해 통신하는 입력 및/또는 출력 노드이다. 다양한 실시예에서, IC 칩은 하나 이상의 추가 IC 칩(예시되지 않음)으로 및/또는 이로부터 하나 이상의 신호, 예를 들어, 신호(VPAD)를 송신 및/또는 수신함으로써 IIC 버스를 통해 통신한다.
일부 실시예에서, 회로(100)는 IIC 버스와 결합된 IC의 I/O 회로에 포함된다. 일부 실시예에서, 회로(100)는 IIC 버스, 노드(BUS) 또는 저항(Rpu)과 결합되지 않은 IC 칩의 일부이다.
일부 실시예에서, IIC 버스는 버스 전압 레벨(VBUS) 또는 기준 전압 레벨(VSS)을 갖는 신호(VPAD)를 전달하도록 구성된 노드(PAD) 및 버스 전압 레벨(VBUS)을 갖는 버스 전압을 전달하도록 구성된 노드(BUS)를 포함한다. 다양한 실시예에서, 노드(PAD)는 전원 전압 레벨(VDDIO)보다 작거나, 실질적으로 같거나, 또는 큰 전압 레벨을 갖는 신호(VPAD)를 전달하도록 구성된다.
도 1에 예시된 실시예에서. 풀-다운 회로(110), 전압 조정기(120) 및 게이트 제어 회로(130)는 개별적인 회로 영역이다. 다양한 실시예에서, 풀-다운 회로(110), 전압 조정기(120), 또는 게이트 제어 회로(130) 중 2개 이상은 단일 회로 영역으로 집적된다. 다양한 실시예에서, 풀-다운 회로(110), 전압 조정기(120) 및 게이트 제어 회로(130)는 단일 IC 칩에 포함되거나, 풀-다운 회로(110), 전압 조정기(120) 또는 게이트 제어 회로(110) 중 하나는 풀-다운 회로(110), 전압 조정기(120), 또는 게이트 제어 회로(130)의 나머지 중 하나 이상을 포함하는 하나 이상의 추가 IC 칩과는 별개의 IC 칩에 포함된다.
풀-다운 회로(110)는 제어 신호(VTRACK 및 VMID1~VMIDN) 및 신호(NGATE)를 수신하고, 제어 신호(VTRACK 및 VMID1~VMIDN) 및 신호(NGATE)에 응답하여 파워-온 및 파워-오프 모드 모두에서 노드(PAD)를 제어하도록 구성된 전자 회로이다. 전압 조정기(120)는 노드(PAD) 상의 신호(VPAD)에 응답하여 N개의 게이트 신호(VPADX1~VPADXN)를 출력하도록 구성된 전자 회로이고, 게이트 제어 회로(130)는 게이트 신호(VPADX1~VPADXN)를 수신하고, 게이트 신호(VPADX1~VPADXN), 노드(VDDIO1) 상의 전원 전압 및 노드(PAD) 상의 신호(VPAD)에 응답하여 제어 신호(VTRACK 및 VMID1~VMIDN)를 출력하도록 구성된 전자 회로이다.
도 1에 예시된 실시예에서. N은 1보다 크고, 따라서 회로(100)는 복수의 제어 신호(VMID1~VMIDN) 및 게이트 신호(VPADX1~VPADXN) 각각을 포함한다. 일부 실시예에서, N은 1이고, 따라서 회로(100)는 단일 제어 신호(VMID1) 및 단일 게이트 신호(VPADX1)를 포함한다.
노드(PAD)를 제어하기 위해, 풀-다운 회로(110)는 노드(PAD)와 기준 노드(VSSN) 사이에 직렬로 결합된 복수의 스위칭 디바이스(112) 및 풀-다운 드라이버(114)를 포함한다. 각각의 스위칭 디바이스(112) 및 풀-다운 드라이버(114)는 제어 신호(VTRACK, VMID1~VMIDN 또는 VMID) 및 신호(NGATE)에 응답하여 노드(PAD)와 기준 노드(VSSN) 사이에 하이(high) 저항 경로 또는 로우(low) 저항 경로를 제공하도록 구성된다. 각각의 스위칭 디바이스(112) 및 풀-다운 드라이버(114)는 전원 전압 레벨(VDDIO)과 실질적으로 동등하거나 그 보다 큰 최대 동작 전압 레벨을 가진다.
도 1에 예시된 실시예에서, 각 스위칭 디바이스(112)는 대응하는 제어 신호(VTRACK 또는 VMID1-VMIDN)의 로우 논리 레벨에 응답하여 하이 저항 경로를 제공하고, 대응하는 제어 신호(VTRACK 또는 VMID1-VMIDN)의 하이 논리 레벨에 응답하여 로우 저항 경로를 제공하도록 구성되며, 풀-다운 드라이버(114)는 신호(NGATE)의 로우 논리 레벨에 응답하여 하이 저항 경로를 제공하고, 신호(NGATE)의 하이 논리 레벨에 응답하여 로우 저항 경로를 제공하도록 구성된다.
다양한 실시예에서, 스위칭 디바이스(112) 및/또는 풀-다운 드라이버(114)는 NMOS 트랜지스터, PMOS 트랜지스터, 전송 게이트, 또는 수신된 신호에 응답하여 하이 저항 및 로우 저항 세팅 사이에서 스위칭할 수 있는 다른 전기 또는 전기 기계 장치 중 적어도 하나를 포함한다.
노드(PAD)에 가장 가까운 제1 스위칭 디바이스(112)는 제어 신호(VTRACK)를 수신하도록 구성되고, 풀-다운 드라이버(114)는 신호(NGATE)를 수신하도록 구성된다. 제1 스위칭 디바이스(112)와 풀-다운 드라이버(114) 사이의 적어도 하나의 스위칭 디바이스(112)는 적어도 하나의 제어 신호(VMID1~VMIDN)를 수신하도록 구성된다.
파워-온 모드에서, 제어 신호(VTRACK 및 VMID1~VMIDN) 각각은 게이트 제어 회로(130)와 관련하여 후술되는 바와 같이, 노드(VDDIO1) 상의 전원 전압 레벨(VDDIO)에 기초한 적어도 하나의 값을 가진다. 파워-온 모드에서의 제어 신호(VTRACK 및 VMID1~VMIDN)의 값은 스위칭 디바이스들(112) 양단의 전압들이 스위칭 디바이스(112)의 최대 동작 전압 레벨보다 작거나 실질적으로 동일한 크기로 제한되도록 구성된다.
파워-오프 모드에서, 제어 신호(VTRACK 및 VMID1~VMIDN) 각각은 게이트 제어 회로(130)와 관련하여 후술되는 바와 같이 신호(VPAD)를 기초로 한 적어도 하나의 값을 가진다. 파워-오프 모드에서의 제어 신호(VTRACK 및 VMID1~VMIDN)의 값은 스위칭 디바이스(112) 양단의 전압이 스위칭 디바이스(112)의 최대 동작 전압 레벨보다 작거나 실질적으로 동일한 크기로 제한되도록 구성된다.
풀-다운 드라이버(114)에 의해 수신된 신호(NGATE)는 회로(100) 외부의 회로, 예를 들어 신호 처리기(signal conditioner)(140)에 의해 생성된다. 파워-온 모드에서, 외부 회로는 신호(VPAD)가 기준 전압 레벨(VSS)일 때 전원 전압 레벨(VDDIO)을 갖는 신호(NGATE)를 생성하고, 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때 기준 전압 레벨(VSS)을 갖는 신호(NGATE)를 생성한다. 파워-오프 모드에서, 외부 회로는 기준 전압 레벨(VSS)을 갖는 신호(NGATE)를 생성한다.
도 1에 예시된 실시예에서, 신호 처리기(140)는 인에이블 신호(EN)를 수신하도록 구성된 인버터(I1), 인버터(I1)의 출력 및 신호(VPAD)를 수신하도록 구성된 NOR 게이트(N1) 및 NOR 게이트(N1)의 출력을 기초로 신호(NGATE)를 출력하도록 구성된 증폭기(A1)를 포함한다. 동작시, 신호 조절기(140)는 인에이블 신호(EN)가 하이 논리 레벨을 가질 때 신호(VPAD)에 응답하여 전원 전압 레벨(VDDIO) 또는 기준 전압 레벨(VSS)을 갖는 신호(NGATE)를 출력하도록 구성된다. 다양한 실시예에서, 신호 처리기(140)는 그렇지 않으면 신호(VPAD)를 기초로 신호(NGATE)를 생성하도록 구성된다.
풀-다운 드라이버(114)는 전원 전압 레벨(VDDIO)을 갖는 신호(NGATE)에 응답하여 스위치 온되고, 기준 전압 레벨(VSS)을 갖는 신호(NGATE)에 응답하여 스위치 오프되도록 구성된다.
파워-온 모드에서, 게이트 제어 회로(130)는 후술하는 바와 같이, 적어도 부분적으로 노드(VDDIO1) 상의 전원 전압 레벨(VDDIO)에 기초하여 제어 신호(VTRACK 및 VMID1~VMIDN)를 생성하도록 구성되기 때문에, 풀-다운 회로(110)는 노드(PAD)를 노드(VDDIO1) 상의 전원 전압 레벨(VDDIO)을 사용하여 스위칭 디바이스(112)를 통해 풀-다운 드라이버(114)와 결합하고, 또한 신호(NGATE)에 응답하여 풀-다운 드라이버(114)를 통해 노드(PAD)를 기준 노드(VSSN)에 선택적으로 결합하도록 구성된다.
파워-오프 모드에서, 게이트 제어 회로(130)는 후술되는 바와 같이 신호(VPAD)를 기초로 제어 신호(VTRACK 및 VMID1~VMIDN)를 생성하도록 구성되므로, 풀-다운 회로(110)는 신호(VPAD)를 사용하여 스위칭 디바이스(112)를 통해 노드(PAD)를 풀-다운 드라이버(114)와 결합하고, 기준 전압 레벨(VSS)을 갖는 신호(NGATE)에 응답하여 풀-다운 드라이버(114)와 기준 노드(VSSN)으로부터 노드(PAD)를 전기적으로 분리시키도록 구성된다.
전술한 구성에 의해, 풀-다운 회로(110)는 버스 전압 레벨(VBUS)이 전원 전압 레벨(VDDIO)보다 작거나, 크거나, 또는 실질적으로 동일한 용례에서 파워-온 모드에서 신호(VPAD)를 전달할 수 있고 파워-오프 모드에서 노드(PAD)와 기준 노드(VSSN) 사이에서 누설 전류가 흐르는 것을 방지할 수 있다.
다양한 실시예에서, 전압 조정기(120)는 노드(PAD)에서 신호(VPAD)를 수신하고, 예를 들어, 도 3b와 관련하여 후술되는 바와 같이, 신호(VPAD)를 기초로 다수의(N>1) 게이트 신호(VPADX1~VPADXN)를 출력하거나, 예를 들어, 도 3a와 관련하여 후술되는 바와 같이, 단일의(N=1) 게이트 신호(VPADX1)를 출력하도록 구성된 전자 회로이다.
전압 조정기(120)는 신호(VPAD)의 전압 레벨의 일부인 전압 레벨을 갖는 게이트 신호(VPADX1~VPADXN)의 각 게이트 신호를 출력하도록 구성된다. 일부 실시예에서, 전압 조절기(120)는 VPAD*(N+1-n)/(N+1)과 실질적으로 동일한 전압 레벨을 갖는 N개의 게이트 신호(VPADX1~VPADXN) 중 N번째 게이트 신호(VPADXN)를 출력하도록 구성된다. 일부 실시예에서, 전압 조절기(120)는 VPAD/2와 실질적으로 동일한 전압 레벨을 갖는 단일 게이트 신호(VPADX1)를 출력하도록 구성된다.
도 1에 예시된 실시예에서, 전압 조정기(120)는 신호(VPAD)를 분할하도록 구성된 분압기(voltage divider)(122)를 포함하여, 게이트 신호(VPADX1~VPADXN)의 각 게이트 신호에 대응하는 전압 레벨(VPADR1~VPADRN)을 생성한다. 도 1에 예시된 실시예에서. 전압 조정기(120)는 전압 레벨(VPADR1~VPADRN)을 기초로 하나 이상의 게이트 신호(VPADX1~VPADXN)를 출력하도록 구성된 버퍼 회로(124)를 포함한다. 일부 실시예에서, 전압 조절기(120)는 그렇지 않으면 신호(VPAD)의 전압 레벨의 일부인 전압 레벨을 갖는 게이트 신호(VPADX1~VPADXN)를 출력하도록 구성된다.
게이트 제어 회로(130)는 게이트 신호(VPADX1~VPADXN)를 수신하고, 게이트 신호(VPADX1~VPADXN) 및 노드(VDDIO1) 상의 전원 전압 레벨을 기초로 제어 신호(VTRACK) 및 제어 신호(VMID1~VMIDN)를 출력하도록 구성된 전자 회로이다.
게이트 제어 회로(130)는 제어 회로(132 및 134)를 포함한다. 각 제어 회로(132)는 게이트 신호(VPADX1~VPADXN), 노드(VSSN) 상의 기준 전압 레벨(VSS) 및 노드(VDDIO1) 상의 전원 전압 레벨(VDDIO) 또는 기준 전압 레벨(VSS) 중의 어느 하나 중에서 하나를 수신하고, 제어 신호(VMID1-VMIDN) 중 대응하는 하나를 출력하도록 구성된다.
제어 회로(134)는 노드(PAD) 상의 신호(VPAD) 및 제어 신호(VMID1~VMIDN) 중 하나를 대응 제어 회로(132)로부터 수신하고 제어 신호(VTRACK)를 출력하도록 구성된다.
파워-온 모드에서, 각 제어 회로(132)는 노드(VDDIO1) 상의 전원 전압 레벨(VDDIO) 및 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하고, 전원 전압 레벨(VDDIO) 또는 게이트 신호(VPADX1~VPADXN) 중 하나에서 더 높은 값을 제어 신호(VMID1~VMIDN) 중 대응하는 하나의 것으로서 출력한다. 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 각 제어 회로(132)는 전원 전압 레벨(VDDIO)보다 작은 기준 전압 레벨(VSS)을 갖는 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하고, 전원 전압 레벨(VDDIO)을 가지는 제어 신호(VMID1~VMIDN) 중 대응하는 하나를 출력한다. 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 각각의 주어진 제어 회로(132)는 버스 전압 레벨(VBUS)의 일부분을 갖는 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하고, 전원 전압 레벨(VDDIO)보다 높은 버스 전압 레벨(VBUS)의 대응 부분을 갖거나 대응 부분과 동일하거나 그 보다 높은 전원 전압 레벨(VDDIO)을 가지는 제어 신호(VMID1~VMIDN) 중 대응하는 하나를 출력한다.
파워-오프 모드에서, 동작시, 각 제어 회로(132)는 노드(VDDIO1) 상의 기준 전압 레벨(VSS)을 수신한다. 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 각각의 제어 회로(132)는 역시 기준 전압 레벨(VSS)을 갖는 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하고, 기준 전압 레벨(VSS)을 갖는 제어 신호(VMID1~VMIDN) 중 대응하는 하나를 출력한다. 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 각각의 제어 회로(132)는 기준 전압 레벨(VSS)보다 높은 버스 전압 레벨(VBUS)의 일부를 가지는 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하고, 버스 전압 레벨(VBUS)의 대응하는 일부를 갖는 제어 신호(VMID1~VMIDN) 중 대응하는 하나를 출력한다.
제어 회로(134)는 제어 신호(VMID1~VMIDN) 중 하나 및 신호(VPAD)를 수신하고, 2개의 수신된 전압 레벨 중 더 높은 것에 대응하는 전압 레벨을 갖는 제어 신호(VTRACK)를 출력하도록 구성된다.
파워-온 모드에서, 제어 회로(134)는 전원 전압 레벨(VDDIO)을 갖는 제어 신호(VMID1-VMIDN) 중 하나를 수신한다. 신호(VPAD)가 기준 전압 레벨(VSS)을 가지는 경우, 제어 회로(134)는 전원 전압 레벨(VDDIO)이 기준 전압 레벨(VSS)보다 크기 때문에 전원 전압 레벨(VDDIO)을 갖는 신호(VTRACK)를 출력한다. 신호(VPAD)가 버스 전압 레벨(VBUS)인 경우, 제어 회로(134)는 더 큰 전압 레벨을 갖는 버스 전압 레벨(VBUS) 또는 전원 전압 레벨(VDDIO) 중 하나를 갖는 VTRACK을 출력한다. 전원 전압 레벨(VDDIO)이 버스 전압 레벨(VBUS)과 실질적으로 동일한 경우, 제어 회로(134)는 전원 전압 레벨(VDDIO) 및 버스 전압 레벨(VBUS) 모두에 대응하는 전압 레벨을 갖는 VTRACK을 출력한다.
파워-오프 모드에서, 제어 회로(134)는 게이트 신호(VPADX1~VPADXN) 중 대응하는 하나의 전압 레벨 또는 기준 전압 레벨(VSS)을 가지는 제어 신호(VMID1~VMIDN) 중 하나를 수신한다. 신호(VPAD)가 제어 신호(VMID1~VMIDN) 중 하나의 전압 레벨과 실질적으로 동일한 기준 전압 레벨(VSS)을 가질 때, 제어 회로(134)는 기준 전압 레벨(VSS)을 갖는 VTRACK을 출력한다. 신호(VPAD)가 게이트 신호(VPADX1~VPADXN) 중 대응하는 하나의 전압 레벨보다 높은 버스 전압 레벨(VBUS)을 가질 때, 제어 회로(134)는 버스 전압 레벨(VBUS)을 갖는 VTRACK을 출력한다. 이에 따라 VTRACK은 파워-오프 모드에서 신호(VPAD)의 전압 레벨을 추적하는 전압 레벨을 가진다.
이하의 표 1은 N=2, VBUS>VDDIO이고 제어 회로(134)가 제어 신호(VMID1)를 수신하도록 구성된 실시예에 대한 제어 신호(VTRACK 및 VMID1~VMIDN)의 비제한적인 예를 제공한다.
VDDIO1 VDDIO(파워-온) VSS(파워-오프)
VPAD VSS VBUS VSS VBUS
VMID1 VDDIO VDDIO/VPADX1 VSS VPADX1
VMID2 VDDIO VDDIO/VPADX2 VSS VPADX2
VTRACK VDDIO VBUS VSS VBUS
NGATE VDDIO/VSS VSS VSS VSS
표 1의 첫 번째 열에 표시된 바와 같이, 노드(VDDIO1)는 파워-온 모드에 대응하는 전원 전압 레벨(VDDIO) 또는 파워-오프 모드에 대응하는 기준 전압 레벨(VSS)을 가진다. 표 1의 두 번째 열에 표시된 바와 같이, 신호(VPAD)는 파워-온 모드 및 파워-오프 모드 각각에서 기준 전압 레벨(VSS) 또는 버스 전압 레벨(VBUS)을 가진다.
파워-온 모드에서, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 전압 조정기(120)는 기준 전압 레벨(VSS)을 갖는 게이트 신호(VPADX1, VPADX2) 각각을 출력한다. 따라서, 게이트 제어 회로(130)는 기준 전압 레벨(VSS)보다 높은 전원 전압 레벨(VDDIO)을 기초로 전원 전압 레벨(VDDIO)을 갖는 제어 신호(VMID1 및 VMID2) 각각을 출력한다. 제어 회로(134)는 제어 신호(VMID1) 및 신호(VPAD)를 수신하도록 구성되기 때문에, 게이트 제어 회로(130)는 기준 전압 레벨(VSS)보다 높은 전원 전압 레벨(VDDIO)을 기초로 전원 전압 레벨(VDDIO)을 갖는 제어 신호(VTRACK)를 출력한다.
각 스위칭 디바이스(112)는 전원 전압 레벨(VDDIO)을 갖는 대응하는 제어 신호를 수신하기 때문에, 노드(PAD)는 로우 저항 경로를 통해 풀-다운 드라이버(114)와 결합된다. 그에 의해 노드(PAD)는 신호 처리기(140)와 관련하여 전술한 바와 같이 신호(NGATE) 및 인에이블 신호(EN)에 응답하여 풀-다운 드라이버(114)를 통해 기준 노드(VSSN)와 조건부로 결합된다. 전원 전압 레벨(VDDIO)은 스위칭 디바이스(112) 및 풀-다운 드라이버(114)의 최대 동작 전압 레벨과 실질적으로 동일하거나 그보다 작기 때문에, 각 스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압은 해당 최대 동작 전압 레벨보다 작거나 실질적으로 그와 동일한 크기를 가진다.
파워-온 모드에서, 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 전압 조정기(120)는 버스 전압 레벨(VBUS)의 대응하는 분수 값을 갖는 게이트 신호(VPADX1 및 VPADX2)를 출력한다. 따라서, 게이트 제어 회로(130)는 전원 전압 레벨(VDDIO) 또는 버스 전압 레벨(VBUS)의 분수값 중 더 높은 값을 갖는 제어 신호(VMID1 및 VMID2) 각각을 출력한다. 버스 전압 레벨(VBUS)은 게이트 신호(VPADX1)에 의해 제공되는 버스 전압 레벨(VBUS)의 분수값보다 높기 때문에, 게이트 제어 회로(130)는 버스 전압 레벨(VBUS)을 갖는 제어 신호(VTRACK)를 출력한다.
신호(NGAD)는 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때 기준 전압 레벨(VSS)을 갖기 때문에, 기준 노드(VSSN)는 풀-다운 드라이버(114)에 의해 스위칭 디바이스(112)로부터 분리된다. 그러므로 스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압은 제어 신호(VTRACK, VMID1 및 VMID2)의 값에 기초한 값을 가진다. 전압 조절기(120) 및 게이트 제어 회로(130)의 구성에 의해, 제어 신호(VTRACK, VMID1 및 VMID2)는 각 스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압이 스위칭 디바이스(112)와 풀-다운 드라이버(114)의 대응하는 최대 동작 전압 레벨보다 작거나 실질적으로 그와 동일한 크기를 가진다.
파워-오프 모드에서, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 전압 조정기(120)는 기준 전압 레벨(VSS)을 갖는 게이트 신호(VPADX1, VPADX2) 각각을 출력한다. 노드(VDDIO1)도 기준 전압 레벨(VSS)을 가지므로, 게이트 제어 회로(130)는 기준 전압 레벨(VSS)을 갖는 제어 신호(VTRACK, VMID1 및 VMID2) 각각을 출력한다.
각각의 스위칭 디바이스(112)는 기준 전압 레벨(VSS)을 갖는 대응하는 제어 신호를 수신하고, 풀-다운 드라이버(144)는 기준 전압 레벨(VSS)을 갖는 신호(NGATE)를 수신하기 때문에, 각각의 스위칭 디바이스(112) 및 풀-다운 드라이버(114)의 양단의 전압은 실질적으로 0과 같고 그에 따라 대응하는 최대 동작 전압 레벨보다 작은 크기를 가진다.
파워-오프 모드에서, 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 전압 조정기(120)는 버스 전압 레벨(VBUS)의 대응하는 분수값을 갖는 게이트 신호(VPADX1 및 VPADX2)를 출력한다. 노드(VDDIO1)는 기준 전압 레벨(VSS)을 갖기 때문에, 게이트 제어 회로(130)는 버스 전압 레벨(VBUS)의 대응하는 분수값을 갖는 제어 신호(VMID1 및 VMID2) 각각을 출력한다. 버스 전압 레벨(VBUS)은 게이트 신호(VPADX1)에 의해 제공된 버스 전압 레벨(VBUS)의 분수값보다 더 높기 때문에, 게이트 제어 회로(130)는 버스 전압 레벨(VBUS)을 갖는 제어 신호(VTRACK)를 출력한다.
신호(NGATE)는 기준 전압 레벨(VSS)을 가지기 때문에, 기준 노드(VSSN)는 풀-다운 드라이버(114)에 의해 스위칭 디바이스(112)로부터 분리된다. 그러므로 스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압은 제어 신호(VTRACK, VMID1 및 VMID2)의 값에 기초한 값을 가진다. 전압 조절기(120) 및 게이트 제어 회로(130)의 구성에 의해, 제어 신호(VTRACK, VMID1 및 VMID2)는 각 스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압이 스위칭 디바이스(112) 및 풀-다운 드라이버(114)의 대응하는 최대 동작 전압 레벨보다 작거나 실질적으로 그와 동일한 크기를 가진다.
표 1의 비한정적인 실시예에 의해 예시된 바와 같이, 회로(100)는 버스 전압 레벨(VBUS)이 전원 레벨(VDDIO)보다 작거나, 크거나 또는 실질적으로 동일한 용례에 있어서 파워-온 모드에서 신호(VPAD)를 전달할 수 있는 I/O 회로 및 파워-오프 모드에서 노드(PAD)와 기준 노드(VSSN) 사이에서 누설 전류가 흐르는 것을 방지할 수 있는 페일세이프 회로로서 전술한 바와 같이 구성된다.
스위칭 디바이스(112) 및 풀-다운 드라이버(114) 양단의 전압을 대응하는 최대 동작 전압 레벨보다 작거나 실질적으로 동일한 크기로 제한함으로써, 회로(100)는 버스 전압 레벨(VBUS)보다 낮은 최대 동작 전압 레벨을 갖는 스위칭 디바이스 및 풀-다운 드라이버를 사용하여 신호 전달 및 누설 방지 동작을 수행할 수 있다.
버스 전압 레벨보다 낮은 최대 동작 전압 레벨을 갖는 스위칭 디바이스 및 풀-다운 드라이버를 사용함으로써, 회로(100)를 포함하는 회로, 예를 들어 IC는 버스 전압 레벨과 동등하거나 그보다 큰 최대 동작 전압 레벨을 갖는 스위칭 디바이스 및/또는 풀-다운 드라이버를 포함하지 않고 제조될 수 있어서, 이러한 스위칭 디바이스 및/또는 풀-다운 드라이버를 포함하는 복잡성 및 비용을 회피할 수 있다.
도 2a는 일부 실시예에 따른 풀-다운 회로(200)의 다이어그램이다. 풀-다운 회로(200)는 도 1과 관련하여 전술한 풀-다운 회로(110)로서 사용 가능하다.
풀-다운 회로(200)는 노드(PAD)와 기준 노드(VSSN) 사이에 직렬 결합된 NMOS 트랜지스터(N21, N22, N23, N24)를 포함한다. 트랜지스터(N21, N22 및 N23) 각각은 스위칭 디바이스(112)로서 사용 가능하고, 트랜지스터(N24)는 풀-다운 드라이버(114)로서 사용 가능하며, 이들 각각은 도 1과 관련하여 전술되어 있다.
도 2a에 예시된 실시예에서, 풀-다운 회로(200)는 N=2에 따라 구성되어, 트랜지스터(N21)의 게이트는 제어 신호(VTRACK)를 수신하고, 트랜지스터(N22)의 게이트는 제어 신호(VMID1)를 수신하고, 트랜지스터(N23)의 게이트는 제어 신호(VMIDN)를 수신하고, 트랜지스터(N24)의 게이트는 신호(NGATE)를 수신하며, 이들 각각은 도 1과 관련하여 전술되어 있다.
다양한 실시예에서, 풀-다운 회로(200)는 도 1과 관련하여 전술한 바와 같이 풀-다운 회로(200)가 트랜지스터(N23)를 포함하지 않는 경우인 N=1에 따라 구성되거나, 풀-다운 회로(200)가 트랜지스터(N22, N23) 사이에 하나 이상의 추가 트랜지스터(미도시)를 포함하는 경우인 N>2에 따라 구성된다.
도 1과 관련하여 전술한 바와 같이, 게이트 제어 회로(130)는 파워-온 모드에서 전원 전압 레벨(VDDIO) 및 신호(VPAD)를 기초로 그리고 파워-오프 모드에서 신호(VPAD)만을 기초로 제어 신호(VTRACK 및 VMID1~VMIDN)를 출력하도록 구성되고, 출력된 신호(NGATE)는 파워-온 모드 상태에 있고 파워-오프 모드에서 기준 전압 레벨(VSS)을 가지는 신호(VPAD)를 기초로 출력된다.
파워-온 모드에서, 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 출력 제어 신호(VTRACK 및 VMID1~VMIDN)는 각각 전원 전압 레벨(VDDIO) 또는 버스 전압 레벨(VBUS)의 상응하는 전체 또는 일부 중 더 큰 값을 가지며, 출력 신호(NGATE)는 기준 전압 레벨(VSS)을 가진다. 동작시, 기준 전압 레벨(VSS)에서 게이트 전압을 갖는 트랜지스터(N24)는 트랜지스터(N24)가 턴 오프 되도록 함으로써, 각각의 트랜지스터(N21~N23) 및 노드(PAD)를 기준 노드(VSSN)로부터 분리시켜 트랜지스터(N21~N23) 각각에 걸리는 최대 전압은 제어 신호(VTRACK 및 VMID1~VMIDN)에 의해 전원 전압 레벨(VDDIO) 또는 그 미만이 되도록 제어된다.
파워-온 모드에서, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 출력 제어 신호(VTRACK, VMID1~VMIDN) 및 출력 신호(NGATE)는 각각 전원 전압 레벨(VDDIO)을 가진다. 동작시, 전원 전압 레벨(VDDIO)에서 게이트 전압을 갖는 트랜지스터(N21~N24) 각각은 각각의 트랜지스터(N21~N24)가 턴 온 되어 노드(PAD)를 노드(VSSN)에 결합되게 함으로써, 트랜지스터(N21~N24) 각각의 최대 전압이 전원 전압 레벨(VDDIO) 또는 그 미만이 된다.
파워-오프 모드에서, 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 출력 제어 신호(VTRACK 및 VMID1~VMIDN) 각각은 버스 전압 레벨(VBUS)의 대응하는 전체 또는 부분을 가지며, 출력 신호(NGATE)는 기준 전압 레벨(VSS)을 가진다. 동작시, 기준 전압 레벨(VSS)에서 게이트 전압을 갖는 트랜지스터(N24)는 트랜지스터(N24)가 턴 오프되어 트랜지스터(N21~N23) 및 노드(PAD) 각각을 기준 노드(VSSN)로부터 분리되게 함으로써 트랜지스터(N21~N23) 각각에 걸리는 최대 전압은 제어 신호(VTRACK 및 VMID1~VMIDN)에 의해 전압 레벨(VDDIO) 또는 그 미만이 되도록 제어된다.
파워-오프 모드에서, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 출력 제어 신호(VTRACK, VMID1~VMIDN) 및 출력 신호(NGATE)는 각각 기준 전압 레벨(VSS)을 가진다. 동작시, 기준 전압 레벨(VSS)에서 게이트 전압을 갖는 트랜지스터(N21~N24) 각각은 트랜지스터(N21~N24) 각각이 턴 오프되도록 함으로써, 기준 전압 레벨(VSS)을 갖는 노드(PAD)를 노드(VSSN)로부터 분리하여 각 트랜지스터N21~N24) 양단의 전압은 실질적으로 제로와 같다.
도 2b는 일부 실시예에 따른 풀-다운 회로(200)의 IC 레이아웃 다이어그램의 평면도의 비제한적인 예를 예시한다. 트랜지스터(N21, N22, N23 및 N24) 각각은 능동 영역(AR), 능동 영역(AR)을 덮는 게이트 영역(PO) 및 능동 영역(AR)을 덮는 2개의 도전 영역(M1)을 포함한다.
이하에서 논의되는 회로(300, 400A 및 400B)뿐만 아니라 회로(200)에 대응하는 IC 레이아웃 다이어그램에서, 능동 영역(AR), 게이트 영역(PO) 및 도전 영역(M1)은 제조 프로세스, 예를 들어 제조 시스템(600) 및 도 6과 관련하여 후술되는 바와 같은 IC 제조 흐름에서 IC 내에 트랜지스터를 형성하는 것의 일부로서 사용될 수 있다. 대응하는 트랜지스터는 능동 영역(AR)에 의해 부분적으로 형성되고 소스 및 드레인 영역을 갖는 능동 영역을 포함한다.
대응하는 트랜지스터는 부분적으로 게이트 영역(PO)에 의해 형성되고 소스 및 드레인 영역 사이의 능동 영역을 덮어서 소스 영역과 드레인 영역 사이의 채널을 제어하도록 구성된 게이트 구조체를 포함한다.
대응하는 트랜지스터는 소스 및 드레인 영역 각각을 덮는 2개의 도전 영역에 의해 부분적으로 형성된 도전체, 예를 들어 금속 세그먼트를 포함한다. 도전체는 일부 실시예에서 접촉 구조(예시되지 않음)와 함께, 대응하는 트랜지스터의 소스 및 드레인 영역에 전기적 접속을 가능케 한다. 다양한 실시예에서, 도전체는 대응하는 트랜지스터 너머로 연장되어, 다른 IC 요소, 예를 들어, 하나 이상의 추가 트랜지스터, 또는 다이오드로 구성된 대응하는 트랜지스터의 게이트 구조체에 대한 전기적 접속을 가능케 한다.
도 2b에 예시된 풀-다운 회로(200)의 IC 레이아웃 실시예는 명확성을 위해 단순화된 것이다. 다양한 실시예에서, 풀-다운 회로(200)의 IC 레이아웃 다이어그램은 도 2b에 예시된 이외의 특징부, 예컨대, 하나 이상의 트랜지스터 소자, 파워 레일, 분리 구조체, 게이트 구조체, 더미 게이트 구조체, 우물, 비아, 도전 요소 등을 포함한다.
트랜지스터(N21)는 신호(VPAD)를 대응하는 능동 영역(AR)에 결합하도록 구성된 도전 영역(M1)과 제어 신호(VTRACK)를 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(N22)는 제어 신호(VMID1)를 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(N23)는 제어 신호(VMIDN)를 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(N24)는 신호(NGATE)를 수신하도록 구성된 게이트 영역(PO) 및 기준 전압 레벨(VSS)을 대응하는 능동 영역(AR)에 결합하도록 구성된 도전 영역(M1)을 포함한다.
도전 영역(M1)은 트랜지스터(N21)의 능동 영역(AR)과 트랜지스터(N22)의 능동 영역(AR)을 전기적으로 접속하도록 구성되고; 도전 영역(M1)은 트랜지스터(N22)의 능동 영역(AR)과 트랜지스터(N23)의 능동 영역(AR)에 전기적으로 접속하도록 구성되고; 도전 영역(M1)은 트랜지스터(N23)의 능동 영역(AR)과 트랜지스터(N23)의 능동 영역(AR)을 전기적으로 접속하도록 구성된다.
일부 실시예에서, 풀-다운 회로(200)의 IC 레이아웃 실시예는 도 6을 참조로 아래에서 논의되는 설계 하우스(예, 설계 하우스(620))에서 수행되는 설계 절차의 일부로서 생성된 IC 설계 레이아웃 다이어그램(622)에 포함된다. 일부 실시예에서, IC 디바이스(660)와 같은 IC 디바이스는 제조 시스템(600) 및 도 6에 대해 아래에서 논의되는 IC 제조 흐름에 따라 풀-다운 회로(200)의 IC 레이아웃 다이어그램을 기초로 제조된다.
전술한 구성 및 비제한적인 예의 레이아웃에 의해, 풀-다운 회로(200)는 회로(100)의 풀-다운 회로(110)와 관련하여 전술한 장점을 가능케 할 수 있다.
도 3a는 일부 실시예에 따른 전압 조절기(300)의 다이어그램이다. 전압 조정기(300)는 도 1과 관련하여 전술한 전압 조정기(120)로서 사용 가능하다.
전압 조정기(300)는 노드(PAD)와 기준 노드(VSSN) 사이에 직렬로 결합된 저항(R31, R32 및 R33)과, 노드(PAD)와 기준 노드(VSSN) 사이에 직렬로 결합된 NMOS 트랜지스터(N31, N32)를 포함한다. 저장(R31, N32, R34)은 분압기(122)로서 사용 가능하고, 트랜지스터(N31, N32, N33) 및 저항(R34)은 버퍼 회로(124)로서 사용 가능하며, 이들 각각은 도 1과 관련하여 전술되어 있다.
도 3a에 예시된 구성에 의해, 저항(R31, R32 및 R33)은 도 1과 관련하여 전술한 바와 같이 동작시 노드(PAD) 상의 신호(VPAD)를 분할하여 전압 레벨(VPADR1~VPADRN)을 생성한다. 다양한 실시예에서, R31, R32 및 R33 각각은 동일한 저항값을 가지거나, 또는 R31, R32 또는 R33 중 적어도 하나는 상기 저항(R31, R32, R33) 중 하나 이상의 다른 저항의 저항값과 상이한 하나 이상의 저항값을 가진다,
트랜지스터(N32, N33)는 동작시, 각각의 게이트에서 전압 레벨(VPADR1, VPADRN)을 수신하고 각각의 소스 단자에서의 전압 레벨을 각각의 게이트 신호(VPADX1, VPADXN)로서 출력하는 소스 팔로워로서 구성된다. 트랜지스터(N31)는 게이트가 드레인 단자에 전기적으로 접속된 다이오드로서 구성된다. 동작시, 트랜지스터(N31) 및 저항(R34)은 트랜지스터(N32 및 N33)를 통한 전류를 조절한다.
도 3a에 예시된 실시예에서, 전압 조정기(300)는 N=2 및 R31=R32=R33에 따라 구성되므로, 저항(R31, R32 및 R33)은 신호(VPAD)를 3개로 분할함으로써 실질적으로 VPAD*2/3과 동일한 전압 레벨(VPADR1) 및 게이트 신호(VPADX1) 및 실질적으로 VPAD*1/3과 동일한 전압 레벨(VPADR2) 및 게이트 신호(VPADXN)를 생성한다.
일부 실시예에서, 전압 조절기(300)는 도 1과 관련하여 전술한 바와 같이 전압 조정기(300)가 저항(R32) 또는 트랜지스터(N33)를 포함하지 않고 전압 레벨(VPADR1)을 갖는 단일 게이트 신호(VPADX1)를 생성하는 경우인 N=1에 따라 구성된다. 일부 실시예에서, 전압 조절기(300)는 전압 조정기(300)가 저항(R31 및 R32) 사이에 하나 이상의 추가 저항(미도시) 및 트랜지스터(N32 및 N33) 사이에 하나 이상의 추가 트랜지스터(미도시)를 포함하는 경우인 N>2에 따라 구성된다.
노드(PAD)와 기준 노드(VSSN) 사이에 직렬로 결합된 저항(예, R31~R33)의 수 및 상대값은 버스 전압 레벨(VBUS)을 갖는 노드(PAD) 상의 신호(VPAD)의 기대값을 기초로 한다. 저항은 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때, 동작시, 전압 레벨(VPADR1~VPADRN) 각각이 대응하는 트랜지스터(N32, N33) 등을 턴 온하기에 충분히 크도록 상대값 및 개수를 가진다.
동작시, 턴 온되는 트랜지스터(N32, N33) 등은 트랜지스터(N32, N33 등), 다이오드 구성된 트랜지스터(N31) 및 저항(R34)을 통해 전류가 흐르도록 하여 각각의 트랜지스터(N32, N33 등)가 턴 온되어 소스 팔로워로서 동작하도록 할 수 있다.
도 3a에 예시된 실시예에서, 실질적으로 동일한 값을 갖는 3개의 저항(R31~R33)은 트랜지스터(N33)를 턴 온 시키기에 충분히 큰 버스 전압 레벨(VBUS)로부터 전압 레벨(VPADRN)을 생성하고, 트랜지스터(N32)를 턴 온 시키기에 충분히 큰 버스 전압 레벨(VBUS)로부터 전압 레벨(VPADR1)을 생성하도록 동작함으로써 트랜지스터(N33)를 소스 팔로워로 동작시켜 게이트 신호(VPADXN)를 생성하고 트랜지스터(N32)를 소스 팔로워로서 동작시켜 게이트 신호(VPADX1)를 생성하도록 할 수 있다.
다양한 실시예에서, 전압 조정기(300)는 버스 전압 레벨(VBUS)로부터 생성된 전압 레벨(VPADR1~VPADRN)이 대응하는 트랜지스터(N32, N33 등)를 턴 온 시키기에 충분히 커서 트랜지스터(N32, N33 등)가 소스 팔로워로서 동작하여 게이트 신호(VPADX1~VPADXN)를 생성케 하도록 실질적으로 동일한 값을 갖는 3개의 저항 이외의 상대값을 갖는 다수의 저항을 포함한다.
동작시, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 전압 레벨(VPADR1~VPADRN)도 각각 기준 전압 레벨(VSS)을 가지며, 트랜지스터(N32, N33 등) 각각은 턴 오프되며, 게이트 신호(VPADX1~VPADXN) 각각은 기준 전압 레벨(VSS)을 가진다.
전술한 구성에 의해, 전압 조절기(300)는 도 1과 관련하여 전술한 바와 같이, 노드(PAD) 상의 신호(VPAD)에 응답하여 게이트 신호(VPADX1~VPADXN)를 동적으로 생성하도록 동작한다.
도 3b는 일부 실시예에 따른 전압 조정기(300)의 일부의 IC 레이아웃 다이어그램의 평면도의 비제한적인 예를 예시한다. 도 3b는 능동 영역(AR), 능동 영역(AR)을 덮는 게이트 영역(PO) 및 능동 영역(AR)을 덮는 2개의 도전 영역(M1)을 포함하는 각각의 트랜지스터(N31, N32, N33)를 나타낸다. 도 3b는 저항 영역(RH)을 포함하는 저항(R34)을 역시 예시한다.
도 3b에 예시된 전압 조정기(300)의 일부의 IC 레이아웃 실시예는 명확성을 위해 단순화된 것이다. 다양한 실시예에서, 전압 조정기(300)의 일부의 IC 레이아웃 다이어그램은 도 3b에 예시된 것 이외의 특징부, 예를 들어, 하나 이상의 트랜지스터 소자, 파워 레일, 분리 구조체, 게이트 구조체, 더미 게이트 구조체, 우물, 비아, 전도성 요소 등을 포함한다.
트랜지스터(N31)는 신호(VPAD)와 대응하는 능동 영역(AR) 및 게이트 영역(PO)을 결합시키도록 구성된 도전 영역(M1)을 포함하고; 트랜지스터(N32)는 전압 레벨(VPADR1)을 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(N33)는 전압 레벨(VPADRN)을 수신하도록 구성된 게이트 영역(PO)을 포함하고; 저항(R34)은 저항 영역(RH)을 포함한다.
도전 영역(M1)은 트랜지스터(N32)의 능동 영역(AR)을 트랜지스터(N33)의 능동 영역(AR)에 전기적으로 접속하고 게이트 신호(VPADX1)를 출력하도록 구성되고; 도전 영역(M1)은 트랜지스터(N33)의 능동 영역(AR)을 저항 영역(RH)에 전기적으로 접속하고 게이트 신호(VPADXN)를 출력하도록 구성되고; 도전 영역(M1)은 기준 전압 레벨(VSS)을 저항 영역(RH)과 결합하도록 구성된다.
일부 실시예에서, 전압 조정기(300)의 일부의 IC 레이아웃 다이어그램 실시예는 도 6과 관련하여 아래에서 논의되는 설계 하우스(예, 설계 하우스(620))에서 수행되는 설계 절차의 일부로서 생성된 IC 설계 레이아웃 다이어그램(622)에 포함된다. 일부 실시예에서, IC 디바이스, 예를 들어 IC 디바이스(660)는 제조 시스템(600) 및 도 6에 대해 후술되는 바와 같은 IC 제조 흐름에 따라 전압 조정기(300)의 일부를 기초로 제조된다.
전술한 구성 및 비제한적인 예의 레이아웃에 의해, 전압 조정기(300)는 회로(100)의 전압 조정기(120)와 관련하여 전술한 장점을 가능케 할 수 있다.
도 4a는 일부 실시예에 따른 제어 회로(400A)의 다이어그램이다. 제어 회로(400A)는 도 1과 관련하여 전술한 제어 회로(132)로서 사용 가능하다.
제어 회로(400A)는 PMOS 트랜지스터(P4A1, P4A2, P4A3) 및 NMOS 트랜지스터(N4A1)를 포함한다. 트랜지스터(P4A1 및 N4A1)의 게이트는 서로 전기적으로 접속되고, 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성되고, 트랜지스터(N4A1)의 소스 단자는 기준 전압 레벨(VSS)을 수신하도록 구성되고, 트랜지스터(P4A1)의 소스 단자는 게이트 신호(VPADX1~VPADXN) 중 하나를 수신하도록 구성된다.
트랜지스터(P4A1, N4A1)의 소스 단자는 서로 그리고 트랜지스터(P4A2)의 게이트에 전기적으로 접속되고, 트랜지스터(P4A2)의 소스 단자는 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성된다.
트랜지스터(P4A3)의 게이트는 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성되고, 트랜지스터(P4A3)의 소스 단자는 트랜지스터(P4A1)의 소스 단자에서 수신된 게이트 신호(VPADX1~VPADXN) 중 동일한 하나를 수신하도록 구성된다.
트랜지스터(P4A2 및 P4A3)의 드레인 단자는 서로 전기적으로 접속되고, 트랜지스터(P4A1 및 P4A3)의 소스 단자에서 수신된 게이트 신호(VPADX1~VPADXN)의 상기 하나에 대응하는 제어 신호(VMID1~VMIDX) 중 하나를 출력하도록 구성된다.
파워-온 모드에서, 노드(VDDIO1)가 전원 전압 레벨(VDDIO)을 가지고, 게이트 신호(VPADX1~VPADXN) 중 하나가 전원 전압 레벨(VDDIO) 플러스 트랜지스터(P4A1 및 P4A3)의 임계 전압 레벨보다 작은 값을 가질 때, 트랜지스터(P4A1, P4A3)는 각각 턴 오프되고 트랜지스터(N4A1)는 턴 온되어 기준 전압 레벨(VSS)이 트랜지스터(P4A2)의 게이트에 제공되도록 한다. 따라서, 트랜지스터(P4A2)는 턴 온되고, 전원 전압 레벨(VDDIO)이 대응하는 제어 신호(VMID1~VMIDN)로서 출력된다.
게이트 신호(VPADX1~VPADXN) 중 하나가 전원 전압 레벨(VDDIO) 플러스 트랜지스터(P4A1 및 P4A3)의 임계 전압 레벨보다 크거나 실질적으로 그와 동일한 값을 가질 때, 각각의 트랜지스터(P4A1, P4A3 및 N4A1)는 턴 온되어 전원 전압 레벨(VDDIO)이 트랜지스터(P4A2)의 게이트에 제공되도록 한다. 따라서, 트랜지스터(P4A2)는 턴 오프되고 게이트 신호(VPADX1~VPADXN) 중 상기 하나는 대응하는 제어 신호(VMID1~VMIDN)로서 출력된다.
파워-오프 모드에서, 노드(VDDIO1)가 기준 전압 레벨(VSS)을 가지며 게이트 신호(VPADX1~VPADXN) 중 하나가 기준 전압 레벨(VSS)보다 큰 값을 갖는 경우, 트랜지스터(P4A1, P4A3)는 각각 턴 온되고, 트랜지스터(N4A1 및 P4A2)는 각각 턴 오프되고, 게이트 신호(VPADX1~VPADXN) 중 상기 하나는 대응하는 제어 신호(VMID1~VMIDN)로서 출력된다.
파워-오프 모드에서, 게이트 신호(VPADX1~VPADXN) 중 하나와 노드(VDDIO1)가 각각 기준 전압 레벨(VSS)을 가지면, 해당 제어 신호(VMID1~VMIDN)는 기준 전압 레벨(VSS)을 가지고 출력된다. 전술한 구성에 의해, 동작시, 제어 회로(400A)는 게이트 신호(VPADX1~VPADXN), 기준 전압 레벨(VSS) 및 제어 회로(132) 및 도 1을 참조로 전술한 바와 같은 값을 갖는 노드(VDDIO1) 상의 전원 전압 중 대응하는 하나를 기초로 제어 신호(VMID1~VMIDN) 중 주어진 하나를 출력한다.
도 4b는 일부 실시예에 따른 제어 회로(400A)의 IC 레이아웃 다이어그램의 평면도의 비제한적인 예를 예시한다. 도 4b는 능동 영역(AR), 능동 영역(AR)을 덮는 게이트 영역(PO) 및 능동 영역(AR)을 덮는 2개의 도전 영역(M1)을 포함하는 각각의 트랜지스터(P4A1, N4A1, P4A2 및 P4A3)를 나타낸다.
도 4b에 예시된 제어 회로(400A)의 IC 레이아웃 다이어그램 실시예는 명확성을 위해 단순화된 것이다. 다양한 실시예에서, 제어 회로(400A)의 IC 레이아웃 다이어그램은 도 4b에 예시된 것 이외의 특징부, 예를 들어, 하나 이상의 트랜지스터 소자, 파워 레일, 분리 구조체, 게이트 구조체, 더미 게이트 구조체, 우물, 비아, 도전 요소 등을 포함한다.
트랜지스터(P4A1)는 게이트 신호(VPADX1)와 같은 신호를 대응하는 능동 영역(AR)에 결합하도록 구성된 도전 영역(M1) 및 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(N4A1)는 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성된 게이트 영역(PO) 및 기준 전압(VSS)을 수신하도록 구성된 도전 영역(M1)을 포함하고; 트랜지스터(P4A2)는 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성된 도전 영역(M1)을 포함하고; 트랜지스터(P4A3)는 노드(VDDIO1) 상의 전원 전압을 수신하도록 구성된 게이트 영역(PO) 및 신호를 대응하는 능동 영역(AR)과 결합하도록 구성된 도전 영역(M1)을 포함한다.
도전 영역(M1)은 트랜지스터(P4A1)의 게이트 영역(PO)과 트랜지스터(N4A1)의 게이트 영역(PO)을 전기적으로 접속하도록 구성되고; 도전 영역(M1)은 트랜지스터(P4A1, N4A1)의 능동 영역(AR)을 트랜지스터(P4A2)의 게이트 영역(PO)에 전기적으로 접속하도록 구성되고; 도전 영역(M1)은 트랜지스터(P4A2 및 P4A3)의 능동 영역(AR)을 서로 전기적으로 접속하고, 제어 신호, 예컨대 제어 신호(VMID1)를 출력하도록 구성된다.
일부 실시예에서, 제어 회로(400A)의 IC 레이아웃 다이어그램 실시예는 설계 하우스, 예를 들어, 도 6과 관련하여 후술되는 설계 하우스(620)에서 수행되는 설계 절차의 일부로서 생성된 IC 설계 레이아웃 다이어그램(622)에 포함된다. 일부 실시예에서, IC 디바이스, 예를 들어 IC 디바이스(660)는 제조 시스템(600) 및 도 6에 대해 아래에서 논의되는 바와 같은 IC 제조 흐름에 따라 제어 회로(400A)를 기초로 제조된다.
전술한 구성 및 비제한적인 레이아웃 예에 의해, 제어 회로(400A)는 회로(100)의 제어 회로(132)와 관련하여 전술한 장점을 가능케 할 수 있다.
도 4c는 일부 실시예에 따른 제어 회로(400C)의 다이어그램이다. 제어 회로(400C)는 도 1과 관련하여 전술한 제어 회로(134)로서 사용 가능하다.
제어 회로(400C)는 래칭된 PMOS 트랜지스터(P4C1, P4C2)를 포함한다. 트랜지스터(P4C1)의 게이트는 트랜지스터(P4C2)의 소스에 전기적으로 접속되고 제어 신호(VMID1~VMIDN) 중 하나를 수신하도록 구성된다. 트랜지스터(P4C2)의 게이트는 트랜지스터(P4C1)의 소스에 전기적으로 접속되고 노드(PAD) 상 신호(VPAD)를 수신하도록 구성된다. 트랜지스터(P4C1, P4C2)의 드레인 단자는 서로 전기적으로 접속되고 제어 신호(VTRACK)를 출력하도록 구성된다.
동작시, 신호(VPAD)가 제어 신호(VMID1~VMIDN) 플러스 트랜지스터(P4C1)의 임계 전압과 동일하거나 그보다 큰 전압 레벨을 가질 때, 트랜지스터(P4C1)가 턴 온되고 트랜지스터(P4C2)가 턴 오프되어, 신호(VPAD)의 전압 레벨이 제어 신호(VTRACK)로서 출력되게 한다. 제어 신호(VMID1~VMIDN) 중 대응하는 하나가 신호(VPAD)의 전압 레벨 플러스 트랜지스터(P4C2)의 임계 전압과 동일하거나 그보다 큰 전압 레벨을 가지는 경우, 트랜지스터(P4C2)가 턴 온되고 트랜지스터(P4C1)가 턴 오프됨으로써 제어 신호(VMID1-VMIDN) 중 대응하는 하나의 전압 레벨이 제어 신호(VTRACK)로서 출력되게 한다.
신호(VPAD) 및 제어 신호(VMID1-VMIDN) 중 대응하는 신호가 트랜지스터(P4C1, P4C2)의 임계 전압보다 작은 양만큼 다른 전압 레벨을 가질 때, 소스 단자 전압 레벨이 높은 트랜지스터(P4C1 또는 P4C2) 중 하나는 트랜지스터(P4C1 또는 P4C2) 중 다른 하나보다 전도성이 높기 때문에, 2개의 전압 레벨 중 더 높은 레벨이 제어 신호(VTRACK)로서 출력되게 한다.
파워-온 모드에서, 제어 신호(VMID1-VMIDN) 각각은 제어 회로(132 및 400A)와 도 1 및 도 4a에 대해 전술된 바와 같이 적어도 전원 전압 레벨(VDDIO)만큼 높은 전압 레벨을 가진다. 신호(VPAD)가 버스 전압 레벨(VBUS)을 가지고 제어 신호(VMID1~VMIDN) 중 대응하는 하나가 전원 전압 레벨(VDDIO)을 가지는 경우, 제어 회로(400C)는 버스 전압 레벨(VBUS) 또는 전원 전압 레벨(VDDIO) 중 더 높은 값을 가지는 제어 신호(VTRACK)를 출력한다. 신호(VPAD)가 버스 전압 레벨(VBUS)을 가지고 제어 신호(VMID1~VMIDN) 중 대응하는 하나가 버스 전압 레벨(VBUS)의 일부에 대응하는 값을 가질 때, 버스 전압 레벨(VBUS)은 버스 전압 레벨(VBUS)의 일부보다 높고, 제어 회로(400C)는 버스 전압 레벨(VBUS)을 갖는 제어 신호(VTRACK)를 출력한다.
파워-온 모드에서, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때, 제어 신호(VMID1~VMIDN) 중 대응하는 하나는 기준 전압 레벨(VSS)보다 높은 전원 전압 레벨(VDDIO)을 가지며, 제어 회로(400C)는 전원 전압 레벨(VDDIO)을 가지는 제어 신호(VTRACK)를 출력한다.
파워-오프 모드에서, 제어 신호(VMID1-VMIDN) 중 대응하는 신호는 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때 버스 전압 레벨(VBUS) 또는 신호(VPAD)가 기준 전압 레벨(VSS)일 때 기준 전압 레벨(VSS)의 d일부에 대응하는 값을 가진다. 따라서, 제어 회로(400C)는 신호(VPAD)가 버스 전압 레벨(VBUS)을 가질 때 버스 전압 레벨(VBUS)을 갖는 제어 신호(VTRACK)를 출력하고, 신호(VPAD)가 기준 전압 레벨(VSS)을 가질 때 기준 전압 레벨(VSS)을 갖는 제어 신호(VTRACK)를 출력한다.
전술한 구성에 의해, 제어 회로(400C)는 동작시, 제어 회로(134) 및 도 1에 대해 전술한 바와 같은 값을 갖는 제어 신호(VMID1~VMIDN) 및 제어 신호(VPAD) 중 대응하는 하나를 기초로 제어 신호(VTRACK)를 출력한다.
도 4d는 일부 실시예에 따른 제어 회로(400C)의 IC 레이아웃 다이어그램의 평면도의 비제한적 예를 예시한다. 도 4d는 능동 영역(AR), 능동 영역(AR)을 덮는 게이트 영역(PO) 및 능동 영역(AR)을 덮는 2개의 도전 영역(M1)을 포함하는 트랜지스터(P4C1 및 P4C2)를 각각 나타낸다.
도 4d에 예시된 제어 회로(400C)의 IC 레이아웃 다이어그램 실시예는 명확성을 위해 단순화된 것이다. 다양한 실시예에서, 제어 회로(400C)의 IC 레이아웃 다이어그램은 도 4d에 예시된 것 이외의 특징부, 예를 들어, 하나 이상의 트랜지스터 소자, 파워 레일, 분리 구조체, 게이트 구조체, 더미 게이트 구조체, 우물, 비아, 도전 요소 등을 포함한다.
트랜지스터(P4C1)는 신호(VPAD)와 대응하는 능동 영역(AR)을 결합하도록 구성된 도전 영역(M1)과, 제어 신호(VMID1~VMIDN) 중 하나를 수신하도록 구성된 게이트 영역(PO)을 포함하고; 트랜지스터(P4C2)는 신호(VPAD)를 수신하도록 구성된 게이트 영역(PO)을 포함한다.
도전 영역(M1)은 트랜지스터(P4C1)의 게이트 영역(PO)과 트랜지스터(P4C2)의 능동 영역(AR)을 전기적으로 접속하고 제어 신호(VMID1~VMIDN) 중 하나를 수신하도록 구성되고; 도전 영역(M1)은 트랜지스터(P4C1, P4C2)의 능동 영역(AR)을 서로 전기적으로 접속하고, 제어 신호(VTRACK)를 출력하도록 구성된다.
일부 실시예에서, 제어 회로(400C)의 IC 레이아웃 다이어그램 실시예는 설계 하우스, 예를 들어, 도 6과 관련하여 후술되는 설계 하우스(620)에서 수행되는 설계 절차의 일부로서 생성된 IC 설계 레이아웃 다이어그램(622)에 포함된다. 일부 실시예에서, IC 디바이스, 예를 들어 IC 디바이스(660)는 제조 시스템(600) 및 도 6에 대해 아래에서 논의되는 바와 같은 IC 제조 흐름에 따라 제어 회로(400C)를 기초로 제조된다.
전술한 구성 및 비제한적인 레이아웃 예에 의해, 제어 회로(400C)는 회로(100)의 제어 회로(134)와 관련하여 전술한 장점을 가능케 할 수 있다.
도 5는 하나 이상의 실시예에 따라 회로의 노드를 제어하는 방법(500)의 흐름도이다. 방법(500)은 회로, 예를 들어 도 1과 관련하여 전술한 회로(100)에 사용 가능하다.
방법(500)의 동작들이 도 5에 예시된 순서는 예시만을 위한 것이고; 방법(500)의 동작은 도 5에 예시된 것과 다른 순서로 실행될 수 있다. 일부 실시예에서, 도 5에 예시된 것 이외의 동작들이 도 5에 예시된 동작 이전, 사이, 도중 및/또는 이후에 수행된다. 일부 실시예에서, 방법(500)의 동작은 I/O 회로를 동작시키는 방법의 동작의 서브세트이다.
동작(510)에서, 회로의 노드에서 신호가 수신된다. 일부 실시예에서, 회로는 IC 칩에 포함되며, 신호를 수신하는 단계는 IC 칩 외부의 소스, 예컨대 다른 IC 칩으로부터 버스를 통해 신호를 수신하는 단계를 포함한다. 일부 실시예에서, 상기 신호를 수신하는 단계는 IIC 표준을 따르는 신호를 수신하는 단계를 포함한다.
일부 실시예에서, 신호를 수신하는 단계는 도 1~3b, 도 4c 및 도 4d와 관련하여 전술한 회로(100, 200, 300 및 400C)의 노드(PAD)에서 신호(VPAD)를 수신하는 단계를 포함한다.
신호를 수신하는 단계는 논리적 하이 전압 레벨 또는 논리적 로우 전압 레벨을 갖는 신호를 수신하는 단계를 포함한다. 다양한 실시예들에서, 논리적 하이 전압 레벨은 회로에 전력을 공급하기 위해 사용되는 전원 전압의 전원 전압 레벨보다 작거나, 실질적으로 동일하거나, 더 크며, 신호를 수신하는 단계는 전압 레벨이 전원 전압 레벨보다 작거나 실질적으로 동일하거나 또는 더 큰 신호를 수신하는 단계를 포함한다.
동작(520)에서, 전원 전압 레벨을 갖는 회로의 전원에 응답하여, 전원 전압을 사용하여 노드를 풀-다운 드라이버에 결합하는 것을 제어한다. 전원 전압 레벨을 갖는 전원은 파워-온 모드에 해당한다.
일부 실시예에서, 노드를 풀-다운 드라이버에 결합하는 것을 제어하기 위해 전원 전압을 사용하는 단계는 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계를 포함한다. 일부 실시예에서, 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 적어도 부분적으로 전원 전압을 기초로 복수의 제어 신호를 생성하는 단계를 포함한다.
일부 실시예에서, 적어도 부분적으로 전원 전압을 기초로 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 도 1~2B 및 도 4a~4c를 참조로 전술한 제어 회로(130, 400A 또는 400C)에 의해 생성된 제어 신호(VTRACK 및 VMID1~VMIDN)로 풀-다운 회로(110 또는 200)를 제어하는 단계를 포함한다.
일부 실시예에서, 적어도 부분적으로 전원 전압을 기초로 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 복수의 트랜지스터의 각 트랜지스터 양단의 전압을 복수의 트랜지스터의 최대 동작 전압보다 작거나 실질적으로 동일하게 제어하는 단계를 포함한다.
동작(530)에서, 기준 전압 레벨을 갖는 회로의 전원에 응답하여, 신호를 사용하여 노드를 풀-다운 드라이버에 결합시키는 것을 제어한다. 기준 전압 레벨을 갖는 전원은 파워-오프 모드에 대응한다.
일부 실시예에서, 노드를 풀-다운 드라이버에 결합하는 것을 제어하기 위해 신호를 사용하는 단계는 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계를 포함한다. 일부 실시예에서, 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 적어도 부분적으로 신호를 기초로 복수의 제어 신호를 생성하는 단계를 포함한다.
일부 실시예에서, 적어도 부분적으로 신호를 기초로 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 도 1~2B 및 도 4a~4c를 참조로 전술한 제어 회로(130, 400A 또는 400C)에 의해 생성된 제어 신호(VTRACK 및 VMID1~VMIDN)로 풀-다운 회로(110 또는 200)를 제어하는 단계를 포함한다.
일부 실시예에서, 적어도 부분적으로 신호를 기초로 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 복수의 트랜지스터의 각 트랜지스터 양단의 전압을 복수의 트랜지스터의 최대 동작 전압보다 작거나 실질적으로 동일하게 제어하는 단계를 포함한다.
방법(500)의 동작을 실행함으로써, 노드는 파워-온 모드에서 전원 전압을 사용하고, 파워-오프 모드에서는 신호를 사용하여 제어됨으로써, 회로(100) 및 도 1을 참조로 전술한 장점을 획득한다.
도 6은 일부 실시예에 따른 집적 회로(IC) 제조 시스템(600) 및 그와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램을 기초로, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 구성 성분이 제조 시스템(600)을 사용하여 제조된다.
도 6에서, IC 제조 시스템(600)은 IC 디바이스(660)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(620), 마스크 하우스(630) 및 IC 제조사/제작사("fab")(650)와 같은 개체를 포함한다. 시스템(600) 내의 개체는 통신 네트워크에 의해 접속된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 개체는 이외의 개체 중 하나 이상과 상호 작용하고 상기 이외의 개체 중 하나 이상에 대해 서비스를 제공 및/또는 수신한다. 일부 실시예에서, 설계 하우스(620), 마스크 하우스(630) 및 IC fab(650) 중 2개 이상은 단일의 큰 회사에 의해 소유된다. 일부 실시예에서, 설계 하우스(620), 마스크 하우스(630) 및 IC fab(650) 중 2개 이상은 공통 시설에 공존하여 공통 자원을 사용한다.
설계 하우스(또는 설계 팀)(620)는 IC 설계 레이아웃 다이어그램(622)을 생성한다. IC 설계 레이아웃 다이어그램(622)은 IC 디바이스(660)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(660)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합하여 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(622)의 일부는 반도체 기판(예, 실리콘 웨이퍼)에 형성될 능동 영역, 게이트 전극, 소스 및 드레인, 층간 상호 접속부의 금속 배선 또는 비아 및 본딩 패드용 개구와 같은 다양한 IC 특징부 및 반도체 기판 상에 배치된 다양한 재료층을 포함한다. 설계 하우스(620)는 IC 설계 레이아웃 다이어그램(622)을 형성하기 위한 적절한 설계 절차를 실시한다. 설계 절차는 논리 설계, 물리적 설계 또는 배치 및 경로 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(622)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(622)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(630)는 데이터 준비(632) 및 마스크 제조(644)를 포함한다. 마스크 하우스(630)는 IC 설계 레이아웃 다이어그램(622)을 사용하여 IC 설계 레이아웃 다이어그램(622)에 따라 IC 디바이스(660)의 다양한 레이어들을 제조하는데 사용될 하나 이상의 마스크(645)를 제조한다. 마스크 하우스(630)는 마스크 데이터 준비(632)를 수행하여, IC 설계 레이아웃 다이어그램(622)이 대표 데이터 파일("RDF")로 변환된다. 마스크 데이터 준비(632)는 마스크 제조(644)에 RDF를 제공한다. 마스크 제조(644)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(645) 또는 반도체 웨이퍼(653)와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃 다이어그램(622)은 마스크 라이터의 특정 특성 및/또는 IC fab(650)의 요건에 따르도록 마스크 데이터 준비(632)에 의해 조작된다. 도 6에서, 마스크 데이터 준비(632) 및 마스크 제조(644)는 별개의 요소로서 예시되어있다. 일부 실시예에서, 마스크 데이터 준비(632) 및 마스크 제조(644)는 마스크 데이터 준비로 통칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(632)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(622)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(632)는 편축(off-axis) 조사, 서브-해상도 어시스트 피처, 위상-시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가의 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(632)는 OPC의 프로세스를 거친 IC 설계 레이아웃 다이어그램(622)을 특정 기하학적 및/또는 접속성 제한을 포함하는 마스크 생성 룰 세트로 검사하는 마스크 룰 체커(MRC)를 포함하여 충분한 마진을 확보하고 반도체 제조 프로세스의 가변성을 고려한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수 있는 마스크 제조(644) 중의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(622)을 수정한다.
일부 실시예에서, 마스크 데이터 준비(632)는 IC 디바이스(760)를 제조하기 위해 IC fab(650)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 프로세스 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(622)을 기초로 이 처리를 시뮬레이션하여 IC 디바이스(660)와 같은 시뮬레이션되어 제조된 장치를 생성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 프로세스와 관련된 파라미터, IC를 제조하기 위해 사용된 툴과 관련된 파라미터 및/또는 제조 프로세스의 다른 측면을 포함할 수 있다. LPC는 공간 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오차 강화 인자("MEEF"), 다른 적절한 인자 등 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션되고 제조된 장치가 LPC에 의해 생성된 후에, 시뮬레이션된 장치가 설계 룰을 만족시키기에 형태가 충분히 근접하지 않으면 OPC 및/또는 MRC가 IC 설계 레이아웃 다이어그램(622)을 더 개선하기 위해 반복된다.
마스크 데이터 준비(632)의 상기 설명은 명확성을 위해 단순화된 것으로 이해해야 한다. 일부 실시예에서, 데이터 준비(632)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(622)을 수정하기 위한 논리 동작(LOP)과 같은 추가적인 특징을 포함한다. 또한, 데이터 준비(632) 중에 IC 설계 레이아웃 다이어그램(622)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(632) 이후 및 마스크 제조(644) 중에, 마스크(645) 또는 마스크(645)의 그룹은 수정된 IC 설계 레이아웃 다이어그램(622)을 기초로 제조된다. 일부 실시예에서, 마스크 제조(644)는 IC 설계 레이아웃 다이어그램(622)을 기초로 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 일부 실시예에서, 수정된 IC 설계 레이아웃 다이어그램(622)을 기초로 마스크(포토 마스크 또는 레티클)(645) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다중 전자 빔의 메커니즘이 사용된다. 마스크(645)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(645)는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 민감 재료층(예, 포토레지스트)을 노광하는데 사용되는 자외선(UV) 빔과 같은 조사 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 일례에서, 마스크(645)의 바이너리 마스크 버전은 바이너리 마스크의 불투명 영역에 코팅된 불투명 재료(예, 크롬)와 투명 기판(예, 용융된 석영)을 포함한다. 다른 예에서, 마스크(645)는 위상 시프트 기술을 이용하여 형성된다. 마스크(645)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징부는 적절한 위상차를 갖도록 구성되어 해상도 및 이미징 품질을 향상시킨다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(644)에 의해 생성된 마스크(들)는 다양한 프로세스에 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(653) 내에 다양한 도핑 영역을 형성하는 이온 주입 공정, 반도체 웨이퍼(653) 내에 다양한 에칭 영역을 형성하는 에칭 공정 및/또는 다른 적절한 공정에 사용된다.
IC fab(650)은 웨이퍼 제조(652)를 포함한다. IC fab(650)은 다양한 다른 IC 제품을 제조하기 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예에서, IC fab(650)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 기판 제조(FEOL 제조)를 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품의 상호 접속 및 패키징을 위한 배선 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스를 제공할 수 있다.
IC fab(650)은 마스크 하우스(630)에 의해 제조된 마스크(들)(645)를 사용하여 IC 디바이스(660)를 제조한다. 따라서, IC fab(650)은 적어도 간접적으로 IC 설계 레이아웃 다이어그램(622)을 사용하여 IC 디바이스(660)를 제조한다. 일부 실시예에서, 반도체 웨이퍼(653)는 IC 디바이스(660)를 형성하기 위해 마스크(들)(645)를 사용하여 IC fab(650)에 의해 제조된다. 일부 실시예에서, IC 제조는 적어도 간접적으로 IC 설계 레이아웃 다이어그램(622)을 기초로 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 반도체 웨이퍼(653)는 실리콘 기판 또는 상부에 재료층이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(653)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체부, 다중 레벨 상호 연결부 등 중에서 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예, 시도 6의 시스템(600)) 및 이와 관련된 IC 제조 흐름에 대한 상세는 예컨대, 그 각각의 여기에 참조로 포함된, 2016년 2월 9일자 허여된 미국 특허 제9,256,709호, 2015년 10월 1일자 발행된 미국 예비-허여 공보 제20150278429호, 2014년 2월 6일자 발행된 미국 예비-허여 공보 제20140040838호, 2007년 8월 21일자 허여된 미국 특허 제7,260,442호에 개시되어 있다.
일부 실시예에서, 회로는 기준 전압 레벨을 전달하도록 구성된 기준 노드, 제1 전압 레벨 또는 기준 전압 레벨을 갖는 신호를 전달하도록 구성된 제1 노드, 파워-온 모드에서 전원 전압을 가지고 파워-오프 모드에서 기준 전압 레벨을 갖는 전원 전압을 전달하도록 구성된 제2 노드 및 상기 제1 노드와 상기 기준 노드 사이에 직렬로 결합된 복수의 트랜지스터를 포함한다. 복수의 트랜지스터의 각 트랜지스터는 복수의 제어 신호 중 대응하는 제어 신호를 수신하도록 구성되며, 복수의 제어 신호의 각각의 제어 신호는 파워-온 모드에서의 전원 전압에 기초한 제1 값과 파워-오프 모드에서의 신호에 기초한 제2 값을 가진다. 일부 실시예들에서, 복수의 제어 신호의 제어 신호는 파워-온 모드에서의 신호에 기초한 제3 값을 가진다. 일부 실시예에서, 회로는 제1 노드와 기준 노드 사이에 결합되어 상기 신호를 기초로 게이트 신호를 출력하도록 구성된 전압 조정기와, 추가로 상기 게이트 신호를 기초로 복수의 제어 신호를 출력하도록 구성된 게이트 제어 회로를 더 포함한다. 일부 실시예에서, 전압 조정기는 제1 전압 레벨의 절반과 실질적으로 동일한 값을 갖는 게이트 신호를 출력하도록 구성된다. 일부 실시예에서, 상기 전압 조정기는 복수의 게이트 신호 중 하나의 게이트 신호로서 상기 게이트 신호를 출력하도록 구성되며, 상기 복수의 게이트 신호는 다수의 게이트 신호를 가지며, 상기 복수의 게이트 신호는 게이트 신호의 수에 1을 더한 값으로 나눈 제1 전압 레벨의 배수와 실질적으로 동일한 복수의 값을 가진다. 일부 실시예에서, 전압 조정기는 소스 팔로어를 포함한다. 일부 실시예들에서, 게이트 제어 회로는 제1 값으로서 전원 전압 레벨을 갖는 복수의 제어 신호의 각각의 제어 신호를 출력하도록 구성된다. 일부 실시예에서, 상기 복수의 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 노드와 상기 제2 트랜지스터 사이에 결합되며, 상기 게이트 제어 회로는 상기 신호 또는 전원 전압 레벨을 상기 복수의 제어 신호 중 제1 제어 신호로서 상기 복수의 트랜지스터의 상기 제1 트랜지스터에 출력하도록 구성된다. 일부 실시예에서, 게이트 제어 회로는 상기 신호가 제1 전압 레벨을 가질 때 제1 전압 레벨을 갖는 복수의 제어 신호의 제1 제어 신호를 출력하도록 구성된다. 일부 실시예에서, 게이트 제어 회로는 파워-오프 모드에서 게이트 신호를 복수의 트랜지스터 중 제2 트랜지스터로 출력하도록 구성된다. 일부 실시예에서, 회로는 복수의 트랜지스터와 기준 노드 사이에 결합된 풀-다운 드라이버를 더 포함한다.
일부 실시예에서, IC 디바이스는 입력 신호를 수신하도록 구성된 입력 패드, 전원 전압을 전달하도록 구성된 도전체, 각각 파워-온 모드에서 상기 전원 전압에 기초하고 파워-오프 모드에서 상기 입력 신호에 기초한 제1 제어 신호 및 제2 제어 신호를 생성하도록 구성된 게이트 제어 회로, 상기 입력 패드와 결합된 제1 트랜지스터로서, 상기 제1 제어 신호를 수신하도록 구성된 게이트를 포함하는 제1 트랜지스터, 및 상기 제1 트랜지스터와 직렬로 결합된 제2 트랜지스터로서, 상기 제2 제어 신호를 수신하도록 구성된 게이트를 포함하는 제2 트랜지스터를 포함한다. 일부 실시예에서, 상기 IC 디바이스는 전압 조정기를 더 포함하고, 상기 전압 조정기는 상기 입력 신호를 분할하는 분압기와 상기 분할된 입력 신호를 수신하고 상기 분할된 입력 신호의 값을 갖는 게이트 신호를 출력하도록 구성된 제3 트랜지스터를 포함한다. 일부 실시예에서, 상기 게이트 제어 회로는 상기 파워-오프 모드에서 상기 게이트 신호를 상기 제2 제어 신호로서 출력하도록 구성된 제4 트랜지스터를 포함한다. 일부 실시예에서, 상기 게이트 제어 회로는 파워-온 모드에서 상기 전원 전압을 상기 제2 제어 신호로서 출력하도록 구성된 제3 트랜지스터를 포함한다. 일부 실시예들에서, 게이트 제어 회로는 입력 신호 또는 제2 제어 신호를 제1 제어 신호로서 출력하도록 구성된 교차 결합된 트랜지스터 쌍을 포함한다.
일부 실시예들에서, 회로의 노드를 제어하는 방법은 상기 노드에서 신호를 수신하는 단계, 전원 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 전원 전압을 사용하여 상기 노드를 풀-다운 드라이버에 결합하는 것을 제어하는 단계, 및 기준 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 신호를 사용하여 상기 노드를 상기 풀-다운 드라이버에 결합하는 것을 제어하는 단계를 포함한다. 일부 실시예에서, 상기 신호를 수신하는 단계는 전원 전압 레벨보다 큰 전압 레벨을 갖는 상기 신호를 수신하는 단계를 포함한다. 일부 실시예에서, 전원 전압을 사용하여 노드를 풀-다운 드라이버에 결합하는 것을 제어하는 단계와 상기 신호를 사용하여 노드를 풀-다운 드라이버에 결합하는 것을 제어하는 단계 각각은 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계를 포함한다. 일부 실시예에서, 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계는 복수의 트랜지스터의 각 트랜지스터 양단의 전압을 복수의 트랜지스터의 최대 동작 전압보다 작거나 실질적으로 동일하게 제어하는 단계를 포함한다.
<부기>
(실시예 1)
회로로서:
기준 전압 레벨을 전달하도록 구성된 기준 노드;
제1 전압 레벨 또는 상기 기준 전압 레벨을 갖는 신호를 전달하도록 구성된 제1 노드;
파워-온 모드에서 전원 전압 레벨을 가지며 파워-오프 모드에서 상기 기준 전압 레벨을 갖는 전원 전압을 전달하도록 구성된 제2 노드; 및
상기 제1 노드와 상기 기준 노드 사이에 직렬로 결합된 복수의 트랜지스터로서, 상기 복수의 트랜지스터의 각각의 트랜지스터는 복수의 제어 신호의 대응하는 제어 신호를 수신하도록 구성된 것인 복수의 트랜지스터
를 포함하고,
상기 복수의 제어 신호의 각각의 제어 신호는 상기 파워-온 모드에서 상기 전원 전압에 기초한 제1 값과 상기 파워-오프 모드에서 상기 신호에 기초한 제2 값을 가지는 것을 특징으로 하는 회로.
(실시예 2)
실시예 1에 있어서, 상기 복수의 제어 신호의 제어 신호는 파워-온 모드에서 상기 신호에 기초한 제3 값을 가지는 것을 특징으로 하는 회로.
(실시예 3)
실시예 1에 있어서,
상기 제1 노드와 상기 기준 노드 사이에 결합되어 상기 신호를 기초로 게이트 신호를 출력하도록 구성된 전압 조정기; 및
추가로 상기 게이트 신호를 기초로 상기 복수의 제어 신호를 출력하도록 구성된 게이트 제어 회로
를 더 포함하는 것을 특징으로 하는 회로.
(실시예 4)
실시예 3에 있어서,
상기 전압 조정기는 상기 제1 전압 레벨의 절반과 실질적으로 동일한 값을 갖는 상기 게이트 신호를 출력하도록 구성된 것을 특징으로 하는 회로.
(실시예 5)
실시예 3에 있어서,
상기 전압 조정기는 복수의 게이트 신호 중 하나의 게이트 신호로서 상기 게이트 신호를 출력하도록 구성되며, 상기 복수의 게이트 신호는 다수의 게이트 신호를 가지며,
상기 복수의 게이트 신호는 상기 게이트 신호의 수에 1을 더한 값으로 나눈 상기 제1 전압 레벨의 배수와 실질적으로 동일한 복수의 값을 가지는 것을 특징으로 하는 회로.
(실시예 6)
실시예 3에 있어서,
상기 전압 조정기는 소스 팔로어를 포함하는 것을 특징으로 하는 회로.
(실시예 7)
실시예 3에 있어서,
상기 게이트 제어 회로는 상기 전원 전압 레벨을 상기 제1 값으로서 갖는 상기 복수의 제어 신호의 각각의 제어 신호를 출력하도록 구성된 것을 특징으로 하는 회로.
(실시예 8)
실시예 3에 있어서,
상기 복수의 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 노드와 상기 제2 트랜지스터 사이에 결합되며,
상기 게이트 제어 회로는 상기 신호 또는 상기 전원 전압 레벨을 상기 복수의 제어 신호 중 제1 제어 신호로서 상기 복수의 트랜지스터 중 상기 제1 트랜지스터에 출력하도록 구성된 것을 특징으로 하는 회로.
(실시예 9)
실시예 8에 있어서,
상기 게이트 제어 회로는 상기 신호가 상기 제1 전압 레벨을 가질 때 상기 제1 전압 레벨을 갖는 상기 복수의 제어 신호의 상기 제1 제어 신호를 출력하도록 구성된 것을 특징으로 하는 회로.
(실시예 10)
실시예 8에 있어서,
상기 게이트 제어 회로는 파워-오프 모드에서 상기 게이트 신호를 상기 복수의 트랜지스터 중 상기 제2 트랜지스터에 출력하도록 구성된 것을 특징으로 하는 회로.
(실시예 11)
실시예 1에 있어서,
상기 복수의 트랜지스터와 상기 기준 노드 사이에 결합된 풀-다운 드라이버를 더 포함하는 것을 특징으로 하는 회로.
(실시예 12)
집적 회로(IC) 디바이스로서:
입력 신호를 수신하도록 구성된 입력 패드;
전원 전압을 전달하도록 구성된 도전체;
각각 파워-온 모드에서 상기 전원 전압에 기초하고 파워-오프 모드에서 상기 입력 신호에 기초한 제1 제어 신호 및 제2 제어 신호를 생성하도록 구성된 게이트 제어 회로;
상기 입력 패드와 결합된 제1 트랜지스터로서, 상기 제1 제어 신호를 수신하도록 구성된 게이트를 포함하는 제1 트랜지스터; 및
상기 제1 트랜지스터와 직렬로 결합된 제2 트랜지스터로서, 상기 제2 제어 신호를 수신하도록 구성된 게이트를 포함하는 제2 트랜지스터
를 포함하는 것을 특징으로 하는 IC 디바이스.
(실시예 13)
실시예 12에 있어서,
전압 조정기를 더 포함하고, 상기 전압 조정기는:
상기 입력 신호를 분할하도록 구성된 분압기(voltage divider); 및
상기 분할된 입력 신호를 수신하고 상기 분할된 입력 신호의 값을 갖는 게이트 신호를 출력하도록 구성된 제3 트랜지스터
를 포함하는 것을 특징으로 하는 IC 디바이스.
(실시예 14)
실시예 13에 있어서,
상기 게이트 제어 회로는 상기 파워-오프 모드에서 상기 게이트 신호를 상기 제2 제어 신호로서 출력하도록 구성된 제4 트랜지스터를 포함하는 것을 특징으로 하는 IC 디바이스.
(실시예 15)
실시예 12에 있어서,
상기 게이트 제어 회로는 파워-온 모드에서 상기 전원 전압을 상기 제2 제어 신호로서 출력하도록 구성된 제3 트랜지스터를 포함하는 것을 특징으로 하는 IC 디바이스.
(실시예 16)
실시예 12에 있어서,
상기 게이트 제어 회로는 상기 입력 신호 또는 상기 제2 제어 신호를 상기 제1 제어 신호로서 출력하도록 구성된 교차 결합된 트랜지스터 쌍을 포함하는 것을 특징으로 하는 IC 디바이스.
(실시예 17)
회로의 노드를 제어하는 방법으로서:
상기 노드에서 신호를 수신하는 단계;
전원 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 전원 전압을 사용하여 상기 노드를 풀-다운 드라이버에 결합하는 것을 제어하는 단계; 및
기준 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 신호를 사용하여 상기 노드를 상기 풀-다운 드라이버에 결합하는 것을 제어하는 단계
를 포함하는 것을 특징으로 하는 방법.
(실시예 18)
실시예 17에 있어서,
상기 신호를 수신하는 단계는 상기 전원 전압 레벨보다 큰 전압 레벨을 갖는 상기 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
(실시예 19)
실시예 17에 있어서,
상기 전원 전압을 사용하여 상기 노드를 상기 풀-다운 드라이버에 결합하는 것을 제어하는 단계와 상기 신호를 사용하여 상기 노드를 상기 풀-다운 드라이버에 결합하는 것을 제어하는 단계는 각각 복수의 제어 신호로 복수의 트랜지스터를 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
(실시예 20)
실시예 19에 있어서,
상기 복수의 제어 신호로 상기 복수의 트랜지스터를 제어하는 단계는 상기 복수의 트랜지스터의 각 트랜지스터 양단의 전압을 상기 복수의 트랜지스터의 최대 동작 전압보다 작거나 실질적으로 동일하게 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 회로로서:
    기준 전압 레벨을 전달하도록 구성된 기준 노드;
    제1 전압 레벨 또는 상기 기준 전압 레벨을 갖는 제1 신호를 전달하도록 구성된 제1 노드;
    파워-온 모드에서 전원 전압 레벨을 가지며 파워-오프 모드에서 상기 기준 전압 레벨을 갖는 제1 전원 전압을 전달하도록 구성된 제2 노드;
    복수의 제어 신호를 생성하도록 구성된 제어 회로로서, 상기 제어 회로에 의해 생성된 상기 복수의 제어 신호의 각각의 제어 신호는, 상기 파워-온 모드에서 상기 제2 노드 상의 상기 제1 전원 전압에 기초한 제1 값을 갖되 상기 파워-오프 모드에서는 상기 제1 노드 상의 상기 제1 신호에 기초한 제2 값을 갖는 것인, 상기 제어 회로; 및
    상기 제1 노드와 상기 기준 노드 사이에 직렬로 결합된 복수의 트랜지스터로서, 상기 복수의 트랜지스터의 각각의 트랜지스터는 상기 복수의 제어 신호의 대응하는 제어 신호를 수신하도록 구성된 것인 복수의 트랜지스터
    를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 복수의 제어 신호 중의 제어 신호는 파워-온 모드에서 상기 제1 신호에 기초한 제3 값을 가지는 것을 특징으로 하는 회로.
  3. 제1항에 있어서,
    상기 제1 노드와 상기 기준 노드 사이에 결합되어 상기 제1 신호를 기초로 게이트 신호를 출력하도록 구성된 전압 조정기
    를 더 포함하고,
    상기 제어 회로는 추가로 상기 게이트 신호를 기초로 상기 복수의 제어 신호를 출력하도록 구성된 게이트 제어 회로인 것인, 회로.
  4. 집적 회로(IC) 디바이스로서:
    입력 신호를 수신하도록 구성된 입력 패드;
    전원 전압을 전달하도록 구성된 도전체;
    각각 파워-온 모드에서 상기 전원 전압에 기초하고 파워-오프 모드에서 상기 입력 신호에 기초한 제1 제어 신호 및 제2 제어 신호를 생성하도록 구성된 게이트 제어 회로;
    상기 입력 패드와 결합된 제1 트랜지스터로서, 상기 제1 제어 신호를 수신하도록 구성된 게이트를 포함하는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 직렬로 결합된 제2 트랜지스터로서, 상기 제2 제어 신호를 수신하도록 구성된 게이트를 포함하는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 IC 디바이스.
  5. 제4항에 있어서, 전압 조정기를 더 포함하고, 상기 전압 조정기는:
    상기 입력 신호를 분할하도록 구성된 분압기(voltage divider); 및
    상기 분할된 입력 신호를 수신하고 상기 분할된 입력 신호의 값을 갖는 게이트 신호를 출력하도록 구성된 제3 트랜지스터
    를 포함하는 것을 특징으로 하는 IC 디바이스.
  6. 제5항에 있어서, 상기 게이트 제어 회로는 상기 파워-오프 모드에서 상기 게이트 신호를 상기 제2 제어 신호로서 출력하도록 구성된 제4 트랜지스터를 포함하는 것을 특징으로 하는 IC 디바이스.
  7. 제4항에 있어서, 상기 게이트 제어 회로는 파워-온 모드에서 상기 전원 전압을 상기 제2 제어 신호로서 출력하도록 구성된 제3 트랜지스터를 포함하는 것을 특징으로 하는 IC 디바이스.
  8. 제4항에 있어서, 상기 게이트 제어 회로는 상기 입력 신호 또는 상기 제2 제어 신호를 상기 제1 제어 신호로서 출력하도록 구성된 교차 결합된 트랜지스터 쌍을 포함하는 것을 특징으로 하는 IC 디바이스.
  9. 회로의 노드를 제어하는 방법으로서:
    상기 노드에서 신호를 수신하는 단계;
    전원 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 전원 전압을 사용하여 상기 노드를 풀-다운 드라이버에 결합하는 것을 제어하는 단계; 및
    기준 전압 레벨을 갖는 상기 회로의 전원에 응답하여, 상기 노드 상의 상기 신호를 사용하여 상기 노드를 상기 풀-다운 드라이버에 결합하는 것을 제어하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 신호를 수신하는 단계는 상기 전원 전압 레벨보다 큰 전압 레벨을 갖는 상기 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
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