TWI724527B - 故障安全電路、積體電路裝置與節點控制方法 - Google Patents

故障安全電路、積體電路裝置與節點控制方法 Download PDF

Info

Publication number
TWI724527B
TWI724527B TW108131741A TW108131741A TWI724527B TW I724527 B TWI724527 B TW I724527B TW 108131741 A TW108131741 A TW 108131741A TW 108131741 A TW108131741 A TW 108131741A TW I724527 B TWI724527 B TW I724527B
Authority
TW
Taiwan
Prior art keywords
signal
gate
node
control
circuit
Prior art date
Application number
TW108131741A
Other languages
English (en)
Other versions
TW202024778A (zh
Inventor
唐振
馬亞琪
潘磊
Original Assignee
台灣積體電路製造股份有限公司
大陸商台積電（中國）有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 大陸商台積電（中國）有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202024778A publication Critical patent/TW202024778A/zh
Application granted granted Critical
Publication of TWI724527B publication Critical patent/TWI724527B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

一種電路包含參考節點、第一節點、第二節點與多個電晶體。參考節點被配置為承載參考電壓電位，第一節點被配置為承載具有第一電壓電位或參考電壓電位的訊號，第二節點，被配置為承載在通電模式中具有電源電壓電位並且在斷電模式中具有參考電壓電位的電源電壓，以及多個電晶體，串聯耦合在第一節點和參考節點之間。該多個電晶體中的每個電晶體接收多個控制訊號中的相應控制訊號，並且每個控制訊號在通電模式中具有基於電源電壓的第一值並且在斷電模式中具有基於訊號的第二值。

Description

故障安全電路、積體電路裝置與節點控制方 法
本揭示內容是關於一種電路，特別是關於一種故障安全電路。
電子電路之間的通信涉及在設計電路時必須考慮的各種場景。在一些情況下，依賴於一個電源的電路必須被設計為與基於另一電源的訊號相介面。兩個電源可能不具有相同的電壓電位，並且兩個電源中的一個電源可能通電而另一電源斷電。
本揭示內容之實施方式是關於一種故障安全電路，包括：參考節點、第一節點、第二節點與多個電晶體。參考節點被配置為承載參考電壓電位。第一節點被配置為承載具有第一電壓電位或參考電壓電位的訊號。第二節點被配置為承載在通電模式中具有電源電壓電位並且在斷電模式中具有參考電壓電位的電源電壓。多個電晶體被串聯耦合在 第一節點和參考節點之間，多個電晶體中的每個電晶體被配置為接收多個控制訊號中的相應控制訊號，其中，多個控制訊號中的每個控制訊號在通電模式中具有基於電源電壓的第一值並且在斷電模式中具有基於訊號的第二值。
本揭示內容之實施方式是關於一種積體電路(integrated circuit：IC)裝置，包括：輸入焊盤、導體、閘極控制電路、第一電晶體與第二電晶體。輸入焊盤被配置為接收輸入訊號。導體被配置為承載電源電壓。閘極控制電路被配置為生成第一控制訊號和第二控制訊號，第一控制訊號和第二控制訊號中的每一個在通電模式中基於電源電壓並且在斷電模式中基於輸入訊號。第一電晶體與輸入焊盤相耦合，第一電晶體包括被配置為接收第一控制訊號的閘極。以及第二電晶體與第一電晶體串聯耦合，第二電晶體包括被配置為接收第二控制訊號的閘極。
本揭示內容之實施方式是關於一種控制電路的節點的方法，方法包括：在節點處接收訊號；響應於電路的電源具有電源電壓電位，使用電源電壓來控制將節點耦合到下拉驅動器；並且響應於電路的電源具有參考電壓電位，使用訊號來控制將節點耦合到下拉驅動器。
100:電路
110:下拉電路
120:電壓調節器
130:閘極控制電路
PAD、BUS:節點
VSSN、VDDIO1:節點
VSS、VDDIO、VBUS、VPADR1~VPADRN:電位
Rpu:電阻器
VPAD、VMID、VPADR、VTRACK、VMID1~VMIDN、NGATE、VPADX1~VPADXN:訊號
112:開關裝置
114:下拉驅動器
122:分壓器
132、134:控制電路
140:訊號調節器
A1:放大器
EN:訊號
N1:反或閘
I1:反相器
200、300:電路
N21、N22、N23、N24、N31、N32、N33、P4A1、P4A2、P4A3、N4A1、P4C1、P4C2:電晶體
AR:主動區域
PO:閘極區域
M1:導電區域
300:電壓調節器
R31、R32、R33、R34:電阻器
RH:電阻區域
124:緩衝電路
400A、400C:控制電路
500:方法
510、520、530:操作
600:製造系統
620:設計工廠
622:積體電路設計佈局圖
630:遮罩工廠
650:積體電路製造者/製造商
632:資料準備
644:遮罩製造
645:遮罩
652:晶片製造
653:半導體晶片
660:積體電路裝置
在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的各個方面。應當注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被 任意增大或減小：第1圖繪示，根據本揭示文件之一些實施例，電路的示意圖；第2A圖繪示，根據本揭示文件之一些實施例，下拉電路的示意圖；第2B圖繪示，根據本揭示文件之一些實施例，下拉電路的積體電路佈局圖的頂視圖的描繪；第3A圖繪示，根據本揭示文件之一些實施例，電壓調節器的示意圖；第3B圖繪示，根據本揭示文件之一些實施例，電壓調節器的積體電路佈局圖的頂視圖的描繪；第4A圖繪示，根據本揭示文件之一些實施例，閘極控制電路的示意圖；第4B圖繪示，根據本揭示文件之一些實施例，閘極控制電路的積體電路佈局圖的頂視圖的描繪；第4C圖繪示，根據本揭示文件之一些實施例，閘極控制電路的示意圖；第4D圖繪示，根據本揭示文件之一些實施例，閘極控制電路的積體電路佈局圖的頂視圖的描繪；第5圖繪示，根據本揭示文件之一些實施例，控制電路的節點的方法的流程圖；以及第6圖繪示，根據本揭示文件之一些實施例，積體電路製造系統和與其相關聯的積體電路製造流程的描繪。
以下之揭露提供了用於實現所提供的主 題的不同特徵的許多不同實施例或示例。下文描述了組件、值、操作、材料、佈置等的具體示例以簡化本公開。當然，這些僅僅是示例而不意圖是限制性的。考慮其他組件、值、操作、材料、佈置等。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵以使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開在各個示例中可能重複參考標號和/或字母。這種重複是為了簡單性和清楚性的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
再者，形容相對空間上之詞語，例如「之下、較低、之上、較高」以及相似之詞為了敘述之簡易以描述一元件或特徵之關係，或描述於圖式中之其他元件或特徵之關係可能被用於此。相對空間上之詞語意欲包含使用或操作中的裝置的不同方位以及圖式中描繪的方位取向。該裝置可能被以其他方位設置(像是旋轉90度或其他方位)，以及於此使用的相對空間上的詞語可能被相應的使用。
在各種實施例中，電路包括耦合在節點和參考節點之間並響應於多個控制訊號的一系列開關裝置。節點上的訊號被分壓(divide)以生成由閘極控制電路接收的一個或多個閘極電壓。閘極控制電路還接收電路的訊號和電源電壓。在通電模式中，閘極控制電路輸出具有至少一個基於電源電壓的值的每個控制訊號。在斷電模式中，閘極控制電路輸出具有至少一個基於訊號的值的每個控制訊號。
因此，在其中訊號具有大於或等於電源電壓電位的電壓電位的應用中，電路能夠在通電模式中傳送訊號並在斷電模式中防止洩漏電流流動。通過將跨開關裝置的電壓限制於等於或低於開關裝置的最大工作電壓的幅度，該電路還能夠使用具有小於訊號的電壓電位的最大工作電壓的開關裝置來傳送訊號並防止洩漏。
第1圖是根據一些實施例的電路100的圖示。在電路100之外，第1圖亦繪示參考節點VSSN，節點VDDIO1、節點PAD其透過電阻器Rpu與節點BUS電性耦接、與訊號調節器140。電路100包括下拉電路110、電壓調節器120和閘極控制電路130，其中的每一項都被電耦合在節點PAD和參考節點VSSN之間。閘極控制電路130還與節點VDDIO1電耦合。
兩個或更多個電路元件被認為基於直接電連接、電阻或電抗電連接、或包括一個或多個附加電路元件的電連接而電耦合，並且從而能夠被控制，例如，通過電晶體或其他開關裝置成為電阻或開路。
在第1圖描繪的實施例中，下拉電路110、電壓調節器120和閘極控制電路130中的每一個被直接連接到節點PAD和參考節點VSSN中的每一個，並且閘極控制電路130被直接連接到節點VDDIO1。在各種實施例中，一個或多個附加電路元件(例如，開關裝置)被耦合在下拉電路110、電壓調節器120或閘極控制電路130中的一個或多個與節點PAD或參考節點VSSN中的一個或二者之間，和/或被耦合在閘極控制電路130和節點VDDIO1之間。
節點VDDIO1是被配置為承載具有電源電壓電位VDDIO的電源電壓的電路節點。在一些實施例中，電源電壓電位VDDIO是包括電路100的積體電路晶片的電源電壓電位。在一些實施例中，電源電壓電位VDDIO是包括電路100的積體電路晶片的輸入/輸出(I/O)部分的電源電壓電位。
參考節點VSSN是被配置為承載具有參考電壓電位VSS的參考電壓的電路節點。在一些實施例中，參考電壓電位VSS是地電壓電位。
節點VDDIO1在電路100處於通電模式時具有電源電壓電位VDDIO，並且在電路100處於斷電模式時具有參考電壓電位VSS。通電模式對應於基於從電源(未示出)接收的電力的電路100的正常操作，並且斷電模式對應於未從電源接收電力的電路100。
在各種實施例中，電路100在斷電模式中未從電源接收電力對應於電源被切斷或從電路100斷開、電路100被切換到睡眠模式、或導致節點VDDIO1具有參考電壓電位VSS的另一場景。
在各種實施例中，電源被配置為直接或者通過被配置為輸出電源電壓電位VDDIO和/或參考電壓電位VSS的一個或多個中間電路(例如，控制或升壓或降壓電路)來向節點VDDIO1傳輸電力。
在一些實施例中，電路100是積體電路晶片的一部分，節點BUS是內積體電路(inter integrated circuit：IIC)匯流排的電源節點，電阻器Rpu是內積體電路匯流排的 上拉電阻器，並且節點PAD是通過其積體電路晶片通過內積體電路匯流排進行通信的輸入和/或輸出節點。在各種實施例中，積體電路晶片通過向一個或多個附加積體電路晶片(未示出)發送一個或多個訊號(例如，訊號VPAD)和/或從一個或多個附加積體電路晶片(未示出)接收一個或多個訊號(例如，訊號VPAD)來通過內積體電路匯流排進行通信。
在一些實施例中，電路100被包括在與內積體電路匯流排相耦合的積體電路的I/O電路中。在一些實施例中，電路100是未與內積體電路匯流排、節點BUS或電阻器Rpu相耦合的積體電路晶片的一部分。
在一些實施例中，內積體電路匯流排包括被配置為承載具有匯流排電壓電位VBUS的匯流排電壓的節點BUS，以及被配置為承載具有匯流排電壓電位VBUS或參考電壓電位VSS的訊號VPAD的節點PAD。在各種實施例中，節點PAD被配置為承載具有小於、基本上等於、或大於電源電壓電位VDDIO的電壓電位的訊號VPAD。
在第1圖描繪的實施例中，下拉電路110、電壓調節器120和閘極控制電路130是分離的電路區域。在各種實施例中，下拉電路110、電壓調節器120或閘極控制電路130中的兩個或更多個被集成在單個電路區域中。在各種實施例中，下拉電路110、電壓調節器120和閘極控制電路130被包括在單個積體電路晶片中，或者下拉電路110、電壓調節器120或閘極控制電路130中的一個被包括在與包括下拉電路110、電壓調節器120或閘極控制電路130的其他項中的一個或多個的一個或多個附加積體電路晶片分離的積體電路晶片 中。
下拉電路110是被配置為接收控制訊號VTRACK和VMID1~VMIDN以及訊號NGATE，並且響應於控制訊號VTRACK和VMID1~VMIDN以及訊號NGATE來控制處於通電模式和斷電模式二者的節點PAD的電子電路。電壓調節器120是被配置為響應於節點PAD上的訊號VPAD來輸出N個閘極訊號VPADX1~VPADXN的電子電路，並且閘極控制電路130是被配置為接收閘極訊號VPADX1~VPADXN，並響應於閘極訊號VPADX1~VPADXN、節點VDDIO1上的電源電壓和節點PAD上的訊號VPAD來輸出控制訊號VTRACK和VMID1~VMIDN的電子電路。
在描繪於第1圖中一些實施例中，N大於1時，電路100包含多個控制訊號VMID1~VMIDN與閘極訊號VPADX1~VPADXN。在一些實施例中，N等於1時，電路100包括單個控制訊號VMID1與單個閘極訊號VPADX1。
為了控制節點PAD，下拉電路110包括串聯耦合在節點PAD和參考節點VSS之間的多個開關裝置112和下拉驅動器114。開關裝置112和下拉驅動器114中的每一個被配置為響應於控制訊號VTRACK、VMID1~VMIDN或VMID、以及訊號NGATE來在節點PAD和參考節點VSSN之間提供高電阻路徑或低電阻路徑。每一個開關裝置112和下拉驅動器114中有大體上等於或大於電源電壓電位VDDIO的最大工作電壓電位。
在描繪於第1圖中的一些實施例中，每一個開關 裝置112用以響應對應至控制訊號VTRACK或VMID1~VMIDN的低邏輯值提供高電阻路徑，以及響應對應至控制訊號VTRACK或VMID1~VMIDN的高邏輯值提供低電阻路徑。下拉驅動器114用以響應訊號NGATE的低邏輯值提供高電阻路徑，以及響應訊號NGATE的高邏輯值提供低電阻路徑。
在各種實施例中，開關裝置112和/或下拉驅動器114包括NMOS電晶體、PMOS電晶體、傳輸閘極、或能夠響應於接收到的訊號而在高電阻設置和低電阻設置之間切換的另一電氣或機電設備中的至少一個。
最靠近節點PAD的第一開關裝置112被配置為接收控制訊號VTRACK，並且下拉驅動器114被配置為接收訊號NGATE。第一開關裝置112和下拉驅動器114之間的至少一個開關裝置112被配置為接收控制訊號VMID1~VMIDN。
在通電模式中，控制訊號VTRACK和VMID1~VMIDN中的每一個具有至少一個基於節點VDDIO1上的電源電壓的值，如下面關於閘極控制電路130所討論的。處於通電模式的控制訊號VTRACK和VMID1~VMIDN的值被配置為使得跨開關裝置112的電壓被限制為小於或基本上等於開關裝置112的最大工作電壓的幅度。
在斷電模式中，控制訊號VTRACK和VMID1~VMIDN中的每一個具有至少一個基於訊號VPAD的值，如下面關於閘極控制電路130所討論的。處於斷電模 式的控制訊號VTRACK和VMID1~VMIDN的值被配置為使得跨過開關裝置112的電壓被限制為小於或基本上等於開關裝置112的最大工作電壓的幅度。
由下拉驅動器114接收的訊號NGATE由電路100外部的電路(例如訊號調節器140)生成。在通電模式中，外部電路在訊號VPAD具有參考電壓電位VSS時生成具有電源電壓電位VDDIO的訊號NGATE，並且在訊號VPAD具有匯流排電壓電位VBUS時生成具有參考電壓電位VSS的訊號NGATE。在斷電模式中，外部電路生成具有參考電壓電位VSS的訊號NGATE。
在描繪於第1圖中一些實施例中，訊號調節器140包含反相器I1用以接收始能訊號EN、反或閘N1用以接收反相器I1與之輸出與訊號VPAD、與放大器A1用以基於反或閘N1的輸出來輸出訊號NGATE。在操作中，當始能訊號EN具有高邏輯位準時，訊號調節器140響應訊號VPAD從而用以輸出訊號NGATE，訊號NGATE具有電源電壓電位VDDIO或參考電壓電位VSS。在各種不同的實施例中，訊號調節器140反而是基於訊號VPAD而用以產生訊號NGATE。
下拉驅動器114被配置為響應於具有電源電壓電位VDDIO的訊號NGATE而接通，並且響應於具有參考電壓電位VSS的訊號NGATE而關斷。
在通電模式中，如下面所述，因為閘極控制電路130基於至少部分在節點VDDIO1上的電源電壓電位VDDIO用以產生控制訊號VTRACK與VMID1~VMIDN，下拉電路110由此被配置為使用節點VDDIO1上的電源電壓電 位VDDIO來通過開關裝置112將節點PAD與下拉驅動器114相耦合，並且更選擇性響應於訊號NGATE來通過下拉驅動器114將節點PAD與參考節點VSSN相耦合。
在斷電模式中，如下面所述，因為閘極控制電路130基於訊號VPAD用以產生控制訊號VTRACK與VMID1~VMIDN，下拉電路110由此被配置為使用訊號VPAD來通過開關裝置112將節點PAD與下拉驅動器114相耦合，並且響應於具有參考電壓電位VSS的訊號NGATE來利用下拉驅動器將節點PAD與參考節點VSSN電解耦合。
通過上面討論的配置，在其中匯流排電壓電位VBUS小於、大於或基本等於電源電位VDDIO的應用中，下拉電路110能夠在通電模式下傳送訊號VPAD並且在斷電模式下防止洩漏電流在節點PAD和參考節點VSSN之間流動。
在各種實施例中，電壓調節器120是被配置為在節點PAD處接收訊號VPAD，並且基於訊號VPAD輸出多個(N>1)閘極訊號VPADX1~VPADXN(例如，如下面參考第3B圖所討論的)或者輸出單個(N=1)閘極訊號VPADX1(例如，如下面參考第3A圖所討論的)的電子電路。
電壓調節器120被配置為輸出閘極訊號VPADX1~VPADXN中的每個閘極訊號具有部分比例的訊號VPAD的電壓電位。在一些實施例中，電壓調節器120被配置為輸出具有基本上等於VPAD*(N+1-n)/(N+1)的電壓電位的N個閘極訊號VPADX1~VPADXN中的第N個閘極訊號VPADXN。在一些實施例中，電壓調節器120被配置為輸出具有基本上等於VPAD/2的電壓電位的單個閘極訊號 VPADX1。
在第1圖描繪的實施例中，電壓調節器120包括分壓器122，其被配置為對訊號VPAD進行分壓，從而生成分別對應於閘極訊號VPADX1~VPADXN的電壓電位VPADR1~VPADRN。在第1圖描繪的實施例中，電壓調節器120包括緩衝電路124，其被配置為基於電壓電位VPADR1~VPADRN來輸出閘極訊號VPADX1~VPADXN中的一個或多個。在一些實施例中，電壓調節器120以其他方式被配置為輸出具有作為部分比例的訊號VPAD的電壓電位的閘極訊號VPADX1~VPADXN。
閘極控制電路130是被配置為接收閘極訊號VPADX1~VPADXN，並且基於閘極訊號VPADX1~VPADXN與在節點VDDIO1上的電源電壓電位VDDIO來輸出多個控制訊號VTRACK與VMID1~VMIDN的電子電路。
閘極控制電路130包括控制電路132和134。每個控制電路132被配置為接收閘極訊號VPADX1~VPADXN中的一個、節點VSSN上的參考電壓電位VSS、以及節點VDDIO1上的電源電壓電位VDDIO或參考電壓電位VSS，並輸出控制訊號VMID1~VMIDN中的相應的一個。
控制電路134被配置為接收節點PAD上的訊號VPAD以及來自相應的控制電路132的控制訊號VMID1~VMIDN中的一個，並輸出控制訊號VTRACK。
在通電模式中，每個控制電路132接收節點VDDIO1上的電源電壓電位VDDIO與閘極訊號 VPADX1~VPADXN中的一個，並輸出較高的電源電壓電位VDDIO或閘極訊號VPADX1~VPADXN中的一個作為對應的控制訊號VMID1~VMIDN之一。當訊號VPAD具有參考電壓電位VSS時，每個控制電路132接收閘極訊號VPADX1~VPADXN中的一個其亦具有低於電源電壓電位VDDIO的參考電壓電位VSS，並且輸出控制訊號VMID1~VMIDN中對應的一個其具有電源電壓電位VDDIO。當訊號VPAD具有匯流排電壓電位VBUS時，每個控制電路132接收閘極訊號VPADX1~VPADXN中的一個其具有一比例的匯流排電壓電位VBUS，並且輸出控制訊號VMID1~VMIDN中對應的一個，若該對應的比例的匯流排電壓電位VBUS高於電源電壓電位VDDIO，控制訊號VMID1~VMIDN中對應的一個具有對應比例的匯流排電壓電位VBUS，或者若電源電壓電位VDDIO高於或等於該對應的比例的匯流排電壓電位VBUS，控制訊號VMID1~VMIDN中對應的一個具有電源電壓電位VDDIO。
在斷電模式中，每個控制電路132接收節點VDDIO1上的參考電壓電位VSS。當訊號VPAD具有參考電壓電位VSS時，每個控制電路132接收也具有參考電壓電位VSS的閘極訊號VPADX1~VPADXN之一，並輸出具有參考電壓電位VSS的控制訊號VMID1~VMIDN中的相應一個。當訊號VPAD具有匯流排電壓電位VBUS時，每個控制電路132接收具有高於參考電壓電位VSS的部分比例的匯流排電壓電位VBUS的閘極訊號VPADX1~VPADXN之一，並輸出具有相應比例的匯流排電壓電位VBUS的控制訊號 VMID1~VMIDN之一。
控制電路134被配置為接收控制訊號VMID1~VMIDN以及訊號VPAD，並輸出具有與兩個接收到的電壓電位中的較高者相對應的電壓電位的控制訊號VTRACK。
在通電模式中，控制電路134接收具有電源電壓電位VDDIO的控制訊號VMID1~VMIDN。當訊號VPAD具有參考電壓電位VSS時，由於電源電壓電位VDDIO大於參考電壓電位VSS，因此控制電路134輸出具有電源電壓電位VDDIO的訊號VTRACK。當訊號VPAD具有匯流排電壓電位VBUS時，控制電路134輸出具有電源電壓電位VDDIO或具有較大電壓電位的匯流排電壓電位VBUS之一的訊號VTRACK。如果電源電壓電位VDDIO基本上等於匯流排電壓電位VBUS，則控制電路134輸出具有與電源電壓電位VDDIO和匯流排電壓電位VBUS二者相對應的電壓電位的訊號VTRACK。
在斷電模式中，控制電路134接收具有參考電壓電位VSS或閘極訊號VPADX1~VPADXN中對應的一個電位的控制訊號VMID1~VMIDN。由於當訊號VPAD具有參考電壓電位VSS基本上等於控制訊號VMID1~VMIDN的電壓電位、或匯流排電壓電位VBUS的參考電壓電位VSS，因此控制電路134輸出具有跟蹤訊號VPAD的電壓電位的電壓電位的訊號VTRACK。當訊號VPAD具有高於閘極訊號VPADX1~VPADXN中對應的一個電壓電位的匯流排電壓電位VBUS，控制電路134具有匯流排電壓電位VBUS的輸出訊 號VTRACK。訊號VTRACK從而具有在斷電模式下訊號VPAD的電壓電位的電壓電位。
下列的表格1提供了控制訊號VTRACK與VMID1~VMIDN的一個非限制性的例子予N=2、VBUS>VDDIO以及控制電路134用以接收控制訊號VMID1的實施例。
Figure 108131741-A0305-02-0018-1
如表格1第一列指出，節點VDDIO1具有對應至通電模式的電壓電源電位VDDIO或對應至斷電模式的參考電壓電位VSS之一。如表格1第二列指出，訊號VPAD在每一通電模式與斷電模式中具有參考電壓電位VSS或匯流排電壓電位VBUS之一。
在通電模式中，當訊號VPAD具有參考電壓電位VSS時，電壓調節器120輸出每一閘極訊號VPADX1與VPADX2其具有參考電壓電位VSS。基於電源電壓電位VDDIO高於參考電壓電位VSS，閘極控制電路130因此輸出每一控制訊號VMID1與VMID2其具有電源電壓電位VDDIO。因為控制電路134用以接收控制訊號VMID1與訊號VPAD，基於電源電壓電位VDDIO高於參考電壓電位VSS，閘極控制電路130輸出控制訊號VTRACK及其具有電源電壓 電位VDDIO。
因為每一開關裝置112接收對應控制訊號其具有電壓電源電位VDDIO，節點PAD透過一個低阻抗路線與下拉驅動器114耦接。響應訊號NGATE與始能訊號EN，節點PAD從而選擇性地透過下拉驅動器114與參考節點VSSN耦接，其如上參考訊號調節器140所討論。因為電壓電源電位VDDIO大體上等於或小於開關裝置112與下拉驅動器114的最大工作電壓，跨過每個開關裝置112與下拉驅動器114的電壓具有小於或大體上等於對應最大工作電壓電位的量值。
在通電模式中，當訊號VPAD具有匯流排電壓電位VBUS時，電壓調節器120輸出每一閘極訊號VPADX1與VPADX2其具有匯流排電壓電位VBUS。閘極控制電路130因此輸出每一控制訊號VMID1與VMID2其具有較高的電源電壓電位VDDIO或對應比例的匯流排電壓電位VBUS。因為匯流排電壓電位VBUS高於由閘極訊號VPAD1提供的該比例的匯流排電壓電位VBUS，閘極控制電路130輸出控制訊號VTRACK及其具有匯流排電壓電位VBUS。
因為當訊號VPAD具有匯流排電壓電位VBUS時訊號NGATE具有參考電壓電位VSS，參考節點VSSN藉由下拉驅動器114與開關裝置112電解耦合。跨過開關裝置112與下拉驅動器114的電壓因此具有基於的控制訊號VTRACK、VMID1與VMID2的值。通過上面討論電壓調節器120與閘極控制電路130的配置，控制訊號VTRACK、VMID1與VMID2具有基於跨過開關裝置112與下拉驅動器114的電壓小於或基本上等於開關裝置112與下拉驅動器114 的對應最大工作電壓的幅度的值。
在斷電模式中，當訊號VPAD具有參考電壓電位VSS時，電壓調節器120輸出每一閘極訊號VPADX1與VPADX2其具有參考電壓電位VSS。因為節點VDDIO1亦具有參考電壓電位VSS，閘極控制電路130因此輸出每一控制訊號VTRACK、VMID1與VMID2其具有參考電壓電位VSS。
因為每一開關裝置112接收對應控制訊號其具有參考電壓電位VSS，並且下拉驅動器114接收訊號NGATE其具有參考電壓電位VSS，跨過每個開關裝置112與下拉驅動器114的電壓具有大體上等於零的值，並從而小於對應的最大工作電壓。
在斷電模式中，當訊號VPAD具有匯流排電壓電位VBUS時，電壓調節器120輸出閘極訊號VPADX1與VPADX2其具有對應比例的匯流排電壓電位VBUS的值，閘極控制電路130輸出每一控制訊號VMID1與VMID2其具有對應比例的匯流排電壓電位VBUS的值。因為匯流排電壓電位VBUS高於由閘極訊號VPADX1提供的該比例的匯流排電壓電位VBUS，閘極控制電路130輸出控制訊號VTRACK其具有匯流排電壓電位VBUS。
因為訊號NGATE具有參考電壓電位VSS，參考節點VSSN藉由下拉驅動器114與開關裝置112電解耦合。跨過開關裝置112與下拉驅動器114的電壓因此具有基於控制訊號VTRACK、VMID1與VMID2的值。通過上面討論電壓調節器120與閘極控制電路130的配置，控制訊號 VTRACK、VMID1與VMID2具有基於跨過每個開關裝置112與下拉驅動器114的電壓小於或基本上等於開關裝置112與下拉驅動器114的對應最大工作電壓的幅度的值。
如表格1的非限制性例子所描繪，在其中匯流排電壓電位VBUS小於、大於或基本等於電源電壓電位VDDIO的應用中，電路100能夠在通電通模式下傳送訊號VPAD並且在斷電模式下防止洩漏電流在節點PAD和參考節點VSSN之間流動。
通過將跨過開關裝置112與下拉電路驅動器114的電壓限制於小於或基本上等於的最大工作電壓的幅度，電路100還能夠使用具有小於匯流排電壓電位VBUS的最大工作電壓的開關裝置與下拉電路來執行訊號通信和洩漏防止操作。
通過使用具有小於匯流排電壓電位的最大工作電壓的開關裝置與下拉驅動器，包括電路100的電路(例如，積體電路)能夠在不包括具有等於或大於匯流排電壓電位的最大工作電壓的開關裝置及/或下拉驅動器的情況下進行製造，從而避免了包括這種開關裝置及/或下拉驅動器的複雜性和成本。
第2A圖是根據一些實施例的下拉電路200的圖示。下拉電路200可以用作如上面參考第1圖所討論的下拉電路110。
下拉電路200包括串聯耦合在節點PAD和參考節點VSSN之間的NMOS電晶體N21、N22、N23和N24。電晶體N21、N22和N23中的每一個可以用作開關裝置112，並 且電晶體N24可以用作下拉驅動器114，其中的每一項在上面參考第1圖進行了討論。
在第2A圖描繪的實施例中，下拉電路200根據N=2來配置，以使得電晶體N21的閘極接收控制訊號VTRACK、電晶體N22的閘極接收控制訊號VMID1、電晶體N23的閘極接收控制訊號VMIDN、並且電晶體N24的閘極接收訊號NGATE，其中的每一項在上面參考第1圖進行了討論。
在各種實施例中，下拉電路200根據N=1來配置，如上面關於第1圖所討論的，在這種情況下，下拉電路200不包括電晶體N23，或者根據N>2來配置，在這種情況下，下拉電路200在電晶體N22和N23之間包括一個或多個附加電晶體(未示出)。
依據上述第1圖之討論，閘極控制電路130在通電模式中同時基於電源電壓電位VDDIO與訊號VPAD，以及在斷電模式中單獨基於訊號VPAD，用以輸出控制訊號VTRACK與VMID1~VMIDN，並且輸出訊號NGATE在通電模式中基於訊號VPAD被輸出以及在斷電模式下具有參考電壓電位VSS。
在通電模式中，當訊號VPAD具有匯流排電壓電位VBUS時，每一輸出控制訊號VTRACK與VMID1~VMIDN具有較高的電源電壓電位VDDIO或對應全部或部分比例的匯流排電壓電位VBUS，以及輸出訊號NGATE具有參考電壓電位VSS。在操作中，具有參考電壓電位VSS的閘極電壓的電晶體N24使電晶體N24被關閉，從而 從參考節點VSSN電解耦合每一電晶體N21~N23與節點PAD，因此跨過每一電晶體N21~N23的最大電壓藉由控制訊號VTRACK與VMID1~VMIDN被控制使得等於或小於電源電壓電位VDDIO。
在通電模式中，當訊號VPAD具有參考電壓電位VSS時，每一輸出控制訊號VTRACK與VMID1~VMIDN與輸出訊號NGATE具有電源電壓電位VDDIO。在操作中，具有電源電壓電位VDDIO的閘極電壓的每一電晶體N21~N24使每一電晶體N21~N24被關閉，從而將節點PAD耦合至節點VSSN因此跨過每一電晶體N21~N24的最大電壓將等於或小於電源電壓電位VDDIO。
在斷電模式下，當訊號VPAD具有匯流排電壓電位VBUS時，每一輸出控制訊號VTRACK與VMID1~VMIDN具有對應全部或部分比例的匯流排電壓電位VBUS，以及輸出訊號NGATE具有參考電壓電位VSS。在操作中，具有參考電壓電位VSS的閘極電壓的電晶體N24使電晶體N24被關閉，從而從參考節點VSSN電解耦合每一電晶體N21~N23與節點PAD，因此跨過每一電晶體N21~N23的最大電壓藉由控制訊號VTRACK與VMID1~VMIDN被控制使得等於或小於電源電壓電位VDDIO。
在斷電模式下，當訊號VPAD具有匯流排電壓電位VBUS時，每一輸出控制訊號VTRACK與VMID1~VMIDN與輸出訊號NGATE具有參考電壓電位VSS。在操作中，具有參考電壓電位VSS的閘極電壓的電晶體N24~N24使電晶體N21~N24被關閉，從而從參考節點 VSSN電解耦合具有參考電壓電位VSS的節點PAD，因此跨過每一電晶體N21~N24的電壓大體上等於零。
第2B圖是根據一些實施例的下拉電路200的積體電路佈局圖的頂視圖的描繪。電晶體N21、N22、N23和N24中的每一個包括主動區域AR、覆蓋主動區域AR的閘極區域PO、以及覆蓋主動區域AR的兩個導電區域M1。
在對應於電路200、300、400A與400B的積體電路布局圖中，主動區域AR、閘級區域PO與導電區域M1被使用於製造程序當作積體電路中部分被定義的電晶體，其中製造程序例如如下述製造系統600與第6圖中的積體電路製造流程。對應電晶體包含由主動區域AR分部定義的主動區域並具有源極及汲極區域。
該對應電晶體包含由閘極區域PO分部定義的閘極結構並重疊於源極及汲極區域之間的主動區域，從而用以控制源極及汲極區域之間的通道。
該對應電晶體亦包含由兩個導電區域分部定義的導體並重疊於每一源極及汲極區域，其中導體例如金屬片。導體，在一些實施例中沿著接觸結構(未顯示)，從而始能電性連接至對應電晶體的源極及汲極區域。在更多的實施例中，導體延伸超過該對應電晶體，從而始能電性連接至其他積體電路元件，其他積體電路元件例如一或多個額外電晶體，或用以當作二極體的對應電晶體閘極結構。
為清楚起見，簡化了第2B圖中描繪的下拉電路200的積體電路佈局圖。在各種實施例中，下拉電路200的積體電路佈局圖包括除了第2B圖所示的特徵之外的特徵，例 如，一個或多個電晶體元件、電源軌、隔離結構、閘極結構、虛設閘極結構、阱、通孔、導電元件、或其相似之物等。
電晶體N21包括被配置為將訊號VPAD與相應的主動區域AR相耦合的導電區域M1和被配置為接收控制訊號VTRACK的閘極區域PO；電晶體N22包括被配置為接收控制訊號VMID1閘極區域PO；電晶體N23包括被配置為接收控制訊號VMIDN的閘極區域PO；以及電晶體N24包括被配置為接收訊號NGATE的閘極區域PO和被配置為將參考電壓電位VSS與相應的主動區域AR相耦合的導電區域M1。
導電區域M1被配置為將電晶體N21的主動區域AR電連接到電晶體N22的主動區域AR；導電區域M1被配置為將電晶體N22的主動區域AR電連接到電晶體N23的主動區域AR；並且導電區域M1被配置為將電晶體N23的主動區域AR電連接到電晶體N23的主動區域AR。
在一些實施例中，下拉電路200的積體電路佈局圖被包括在積體電路設計佈局圖622中，該積體電路設計佈局圖622作為在如下面關於第6圖所討論的設計工廠(例如，設計工廠620)中執行的設計過程的一部分而生成。在一些實施例中，積體電路裝置(例如，積體電路裝置660)是根據如下面關於製造系統600和第6圖所討論的積體電路製造流程來基於下拉電路200的積體電路佈局圖而製造的。
通過上面討論的配置和佈局，下拉電路200能夠實現上面關於電路100的下拉電路110所討論的益處。
第3A圖是根據一些實施例的電壓調節器300的圖示。電壓調節器300可以用作上面參考第1圖所討論的電壓 調節器120。
電壓調節器300包括串聯耦合在節點PAD和參考節點VSSN之間的電阻器R31、R32和R33，以及串聯耦合在節點PAD和參考節點VSSN之間的NMOS電晶體N31和N32以及電阻器R34。電阻器R31、R32和R33可以用作分壓器122，並且電晶體N31、N32和N33以及電阻器R34可以用作緩衝電路124，其中的每一項在上面參照第1圖進行了討論。
通過第3A圖描繪的配置，電阻器R31、R32和R33在操作中將節點PAD上的訊號VPAD進行分壓，從而生成電壓電位VPADR1~VPADRN，如上面參考第1圖所討論的。在各種不同的實施例中，每個電阻器R31、R32、與R33具有相同的電阻值，或至少一個電阻器R31、R32、與R33具有一或多個不同的電阻值其不同於其他的電阻器R31、R32、與R33的電阻值。
電晶體N32和N33被配置為源極跟隨器，其在操作中在相應的閘極處接收電壓電位VPADR1和VPADRN，並且在相應的源極端子處輸出電壓電位作為相應的閘極訊號VPADX1和VPADXN。電晶體N31被配置為具有被電連接到汲極端子的閘極的二極體。在操作中，電晶體N31和電阻器R34調節通過電晶體N32和N33的電流。
在第3A圖描繪的實施例中，電壓調節器300根據N=2與根據電阻器R31、R32與R33均相等來配置，以使得電阻器R31、R32和R33將訊號VPAD分成三分之一，從而生成基本上等於VPAD*2/3的電壓電位VPADR1和閘極訊號 VPADX1，以及基本上等於VPAD*1/3的電壓電位VPADR2和閘極訊號VPADXN。
在一些實施例中，電壓調節器300根據N=1來配置，如上面關於第1圖所討論的，在這種情況下，電壓調節器300不包括電阻器R32或電晶體N33，並生成具有電壓電位VPADR1的單個閘極訊號VPADX1。在一些實施例中，電壓調節器300根據N>2來配置，在這種情況下，電壓調節器300在電阻器R31和R32之間包括一個或多個附加電阻器(未示出)，並且在電晶體N32和N33之間包括一個或多個附加電晶體(未示出)。
串連耦接於節點PAD與參考節點VSSN之間的電阻器的數量與相對值，是基於在具有匯流排電壓電位VBUS的節點PAD上訊號VPAD的預測值，其中電阻器例如電阻器R31~R33。電阻器具有該數量與相對值，因此在操作中，當訊號PAD具有匯流排電壓電位VBUS時，每一電壓電位VPADR1~VPADRN足夠大使對應電晶體N23、N33等開啟。
在操作中，電晶體N32、N33等被開啟使電流流過電晶體N32、N33等，當作二極體用的電晶體N31與電阻器R34從而使能每一電晶體N32、N33等以被開啟與操作為一個源極跟隨器。
在第3A圖描繪的實施例中，具有大體上相等的值的三個電阻器R31~R33操作以產生從匯流排電壓電位VBUS的電壓電位VPADRN足夠大以開啟電晶體N33，並且產生從匯流排電壓電位VBUS的電壓電位VPADR1足夠大以 開啟電晶體N32，從而使能電晶體N33以操作為源極跟隨器以產生閘極訊號VPADXN，並且始能電晶體N22以操作為源極跟隨器以產生閘極訊號VPADX1。
在各種不同的實施例中，電壓調節器300包含多個電阻器，該多個電阻器具有不同於具有大體上相同值的三個電阻器的相對值，因此由匯流排電壓電位VBUS產生的電壓電位VPADR1~VPADRN足夠大以開啟對應電晶體N32、N33等，從而使能電晶體N32、N33等以操作為源極跟隨器以產生閘極訊號VPADX1~VPADXN。
在操作中，當訊號VPAD具有參考電壓電位VSS時，每一電壓電位VPADR1~VPADRN亦具有參考電壓電位VSS，每一電晶體N32、N33等被關閉，以及每一閘極訊號VPADX1~VPADXN具有參考電壓電位VSS。
藉由上述討論的設置，響應於節點PAD上的訊號VPAD，電壓調節器300操作以動態產生閘極訊號VPADX1~VPADXN，如第1圖中所討論。
第3B圖是根據一些實施例的電壓調節器300的一部分的積體電路佈局圖的頂視圖的描繪。第3B圖描繪了電晶體N31、N32和N33中的每一個，包括主動區域AR、覆蓋主動區域AR的閘極區域PO，以及覆蓋主動區域AR的兩個導電區域M1。第3B圖還描繪了包括電阻區域RH的電阻器R34。
為了清楚起見，簡化了第3B圖所描繪的電壓調節器300的該部分的積體電路佈局圖。在各種實施例中，電壓調節器300的該部分的積體電路佈局圖包括除了第3B圖所示的特徵之外的特徵，例如，一個或多個電晶體元件、電源 軌、隔離結構、閘極結構、虛設閘極結構、阱、通孔、導電元件、或其相似之物等。
電晶體N31包括被配置為將訊號VPAD與相應的主動區域AR相耦合的導電區域M1以及閘極區域PO；電晶體N32包括被配置為接收電壓電位VPADR1的閘極區域PO；電晶體N33包括配置為接收電壓電位VPADRN的閘極區域PO；以及電阻器R34包括電阻區域RH。
導電區域M1被配置為將電晶體N32的主動區域AR電連接到電晶體N33的主動區域AR，並輸出閘極訊號VPADX1；導電區域M1被配置為將電晶體N33的主動區域AR電連接到電阻區域RH，並輸出閘極訊號VPADXN；以及導電區域M1被配置為將參考電壓電位VSS與電阻區域RH相耦合。
在一些實施例中，電壓調節器300的該部分的積體電路佈局圖被包括在積體電路設計佈局圖622中，該積體電路設計佈局圖622作為在如下面關於第6圖所討論的設計工廠(例如，設計工廠620)中執行的設計過程的一部分而生成。在一些實施例中，積體電路裝置(例如，積體電路裝置660)是根據如下面關於製造系統600和第6圖所討論的積體電路製造流程來基於電壓調節器300的該部分而製造的。
通過上面討論的配置和佈局，電壓調節器300能夠實現上面關於電路100的電壓調節器120所討論的益處。
第4A圖是根據一些實施例的控制電路400A的圖示。控制電路400A可以用作如上面參考第1圖所討論的控制電路132。
控制電路400A包括PMOS電晶體P4A1和NMOS電晶體N4A1，以及PMOS電晶體P4A2和P4A3。電晶體P4A1和N4A1的閘極被彼此電連接並且被配置為接收節點VDDIO1上的電源電壓，電晶體N4A1的源極端子被配置為接收參考電壓電位VSS，並且電晶體P4A1的源極端子被配置為接收閘極訊號VPADX1~VPADXN之一。
電晶體P4A1和N4A1的源極端子被彼此電連接並且被電連接到電晶體P4A2的閘極，並且電晶體P4A2的源極端子被配置為接收節點VDDIO1上的電源電壓。
電晶體P4A3的閘極被配置為接收節點VDDIO1上的電源電壓，並且電晶體P4A3的源極端子被配置為接收在電晶體P4A1的源極端子處接收的閘極訊號VPADX1~VPADXN中的相同一個。
電晶體P4A2和P4A3的汲極端子被彼此電連接並且被配置為輸出與在電晶體P4A1和P4A3的源極端子處接收的閘極訊號VPADX1~VPADXN之一相對應的控制訊號VMID1~VMIDX之一。
在通電模式中，當節點VDDIO1具有電源電壓電位VDDIO時，以及當閘極訊號VPADX1~VPADXN中的一個具有小於電源電壓電位VDDIO加上電晶體P4A1與P4A3的閥值電壓的值時，每一電晶體P4A1與P4A3被關閉以及電晶體P4A2被開啟，使參考電壓電位VSS被提供至電晶體P4A2的閘極。因此，電晶體P4A2被開啟並且電源電壓電位VDDIO被輸出為對應的控制訊號VMID1~VMIDN。
當閘極訊號VPADX1~VPADXN中的一個具有 大於或大體上等於電源電壓電位VDDIO加上電晶體P4A1與P4A3的閥值電壓的值時，每一電晶體P4A1、P4A3與N4A1被開啟，使電源電壓電位VDDIO被提供至電晶體P4A2的閘極。因此，電晶體P4A2被關閉並且閘極訊號VPADX1~VPADXN中的一個被輸出為對應的控制訊號VMID1~VMIDN。
在斷電模式中，當節點VDDIO1具有參考電壓電位VSS時，以及當閘極訊號VPADX1~VPADXN中的一個具有大於參考電壓電位VSS的值時，每一電晶體P4A1與P4A3被開啟，每一電晶體N4A1與P4A2被關閉，以及閘極訊號VPADX1~VPADXN中的一個被輸出為對應的控制訊號VMID1~VMIDN。
在斷電模式中，當每個節點VDDIO1與閘極訊號VPADX1~VPADXN中的一個具有參考電壓電位VSS，具有參考電壓電位VSS的對應的控制訊號VMID1~VMIDN被輸出。通過上面討論的配置，控制電路400A在操作中基於具有如上面關於控制電路132和第1圖所討論的值的閘極訊號VPADX1~VPADXN中相應的一個、參考電壓電位VSS和節點VDDIO1上的電源電壓來輸出控制訊號VMID1~VMIDN中的給定一個。
第4B圖是根據一些實施例的控制電路400A的積體電路佈局圖的頂視圖的描繪。第4B圖描繪了電晶體P4A1、N4A1、P4A2和P4A3中的每一個，包括主動區域AR、覆蓋主動區域AR的閘極區域PO，以及覆蓋主動區域AR的兩個導電區域M1。
為了清楚起見，簡化了第4B圖所描繪的控制電路400A的積體電路佈局圖。在各種實施例中，控制電路400A的積體電路佈局圖包括除了第4B圖所示的特徵之外的特徵，例如，一個或多個電晶體元件、電源軌、隔離結構、閘極結構、虛設閘極結構、阱、通孔、導電元件等。
電晶體P4A1包括被配置為將訊號(例如，閘極訊號VPADX1)與相應的主動區域AR相耦合的導電區域M1以及被配置為接收節點VDDIO1上的電源電壓的閘極區域PO；電晶體N4A1包括被配置為接收節點VDDIO1上的電源電壓的閘極區域PO以及被配置為接收參考電壓VSS的導電區域M1；電晶體P4A2包括被配置為接收節點VDDIO1上的電源電壓的導電區域M1；並且電晶體P4A3包括被配置為接收節點VDDIO1上的電源電壓的閘極區域PO以及被配置為將訊號與相應的主動區域AR相耦合的導電區域M1。
導電區域M1被配置為將電晶體P4A1的閘極區域PO電連接到電晶體N4A1的閘極區域PO；導電區域M1被配置為將電晶體P4A1和N4A1的主動區域AR電連接到電晶體P4A2的閘極區域PO；並且導電區域M1被配置為將電晶體P4A2和P4A3的主動區域AR彼此電連接並輸出控制訊號，例如，控制訊號VMID1。
在一些實施例中，控制電路400A的積體電路佈局圖被包括在積體電路設計佈局圖622中，該積體電路設計佈局圖622作為在如下面關於第6圖所討論的設計工廠(例如，設計工廠620)中執行的設計過程的一部分而生成。在一些實施例中，積體電路裝置(例如，積體電路裝置660) 是根據如下面關於製造系統600和第6圖所討論的積體電路製造流程來基於控制電路400A而製造的。
通過上面討論的配置和佈局，控制電路400A能夠實現上面關於電路100的控制電路132所討論的益處。
第4C圖是根據一些實施例的控制電路400C的圖示。控制電路400C可以用作如上面參考第1圖所討論的控制電路134。
控制電路400C包括鎖存PMOS電晶體P4C1和P4C2。電晶體P4C1的閘極被電連接到電晶體P4C2的源極並被配置為接收控制訊號VMID1~VMIDN。電晶體P4C2的閘極電被連接到電晶體P4C1的源極並被配置為接收節點PAD上的訊號VPAD。電晶體P4C1和P4C2的汲極端子被彼此電連接並且被配置為輸出控制訊號VTRACK。
在操作中，當訊號VPAD具有等於或大於對應控制訊號VMID1~VMIDN中的一個加上電晶體P4C1的閥值電壓的電壓電位時，電晶體P4C1被開啟以及電晶體P4C2被關閉，從而使訊號VPAD的電壓電位被輸出為控制訊號VCTRACK。當對應控制訊號VMID1~VMIDN中的一個具有等於或大於訊號VPAD的電壓電位加上電晶體P4C2的閥值電壓的電壓電位時，電晶體P4C2被開啟以及電晶體P4C1被關閉，從而使對應控制訊號VMID1~VMIDN中的一個的電壓電位被輸出為控制訊號VCTRACK。
當訊號VPAD與對應控制訊號VMID1~VMIDN中的一個具有相差小於電晶體P4C1與P4C2的閥值電壓時，具有較高的源極端點電壓電位的電晶體 P4C1與P4C2中的一個比電晶體P4C1與P4C2中的另一個更導通，從而使兩個電壓電位中較高的一個被輸出為控制訊號VTRACK。
在通電模式中，每一控制訊號VMID1~VMIDN具有至少與電壓電源電位VDDIO一樣高的電壓電位，如上參考控制電路132、400A與第1圖及第4A圖所討論。當訊號VPAD具有匯流排電壓電位VBUS時，以及當控制訊號VMID1~VMIDN中對應的一個具有電壓電源電位VDDIO時，控制電路400C輸出具有較高的匯流排電壓電位VBUS或電壓電源電位VDDIO的控制訊號VTRACK。當訊號VPAD具有匯流排電壓電位VBUS時，以及當控制訊號VMID1~VMIDN中對應的一個具有對應部分比例的匯流排電壓電位VBUS的電壓電位時，匯流排電壓電位VBUS高於該部分比例的匯流排電壓電位VBUS，並且控制電路400C輸出具有匯流排電壓電位VBUS的控制訊號VTRACK。
在通電模式中，當訊號VPAD具有參考電壓電位VSS時，控制訊號VMID1~VMIDN中對應的一個具有高於參考電壓電位VSS的電壓電源電位VDDIO，並且控制電路400C輸出具有電壓電源電位VDDIO的控制訊號VTRACK。
在斷電模式中，控制訊號VMID1~VMIDN中對應的一個具有對應於當訊號VPAD具有匯流排電壓電位VBUS時的部分比例的匯流排電壓電位VBUS，或具有對應於當訊號VPAD具有參考電壓電位VSS時的參考電壓電位VSS。因此，當訊號VPAD具有匯流排電壓電位VBUS時控制電路400C輸出具有匯流排電壓電位VBUS的控制訊號 VTRACK，以及當訊號VPAD具有參考電壓電位VSS時控制電路400C輸出具有參考電壓電位VSS的控制訊號VTRACK。
通過上面討論的配置，控制電路400C在操作中基於具有如上面參考控制電路134和第1圖所討論的值的控制訊號VMID1~VMIDN中的相應一個和控制訊號VPAD來輸出控制訊號VTRACK。
第4D圖是根據一些實施例的控制電路400C的積體電路佈局圖的頂視圖的描繪。第4D圖描繪了電晶體P4C1和P4C2中的每一個，包括主動區域AR、覆蓋主動區域AR的閘極區域PO、以及覆蓋主動區域AR的兩個導電區域M1。
為了清楚起見，簡化了第4D圖所描繪的控制電路400C的積體電路佈局圖。在各種實施例中，控制電路400C的積體電路佈局圖包括除了第4D圖所示的特徵之外的特徵，例如，一個或多個電晶體元件、電源軌、隔離結構、閘極結構、虛設閘極結構、阱、通孔、導電元件等。
電晶體P4C1包括被配置為將訊號VPAD與對應的主動區域AR相耦合的導電區域M1以及被配置為接收控制訊號VMID1~VMIDN的閘極區域PO；並且電晶體P4C2包括被配置為接收訊號VPAD的閘極區域PO。
導電區域M1被配置為將電晶體P4C1的閘極區域PO電連接到電晶體P4C2的主動區域AR並且接收控制訊號VMID1~VMIDN；並且導電區域M1被配置為將電晶體P4C1和P4C2的主動區域AR彼此電連接並輸出控制訊號 VTRACK。
在一些實施例中，控制電路400C的積體電路佈局圖被包括在積體電路設計佈局圖622中，該積體電路設計佈局圖622作為在如下面關於第6圖所討論的設計工廠(例如，設計工廠620)中執行的設計過程的一部分而生成。在一些實施例中，積體電路裝置(例如，積體電路裝置660)是根據如下面關於製造系統600和第6圖所討論的積體電路製造流程來基於控制電路400C而製造的。
通過上面討論的配置和佈局，控制電路400C能夠實現上面關於電路100的控制電路134所討論的益處。
第5圖是根據一個或多個實施例的控制電路的節點的方法500的流程圖。方法500可以與例如上面參考第1圖是討論的電路100電路一起使用。
方法500的操作在第5圖中被描繪的順序僅是為了說明目的；方法500的操作能夠按照與第5圖所描述的順序不同的順序來執行。在一些實施例中，在第5圖描繪的操作之前、之間、期間、及/或之後執行除了第5圖描繪的操作之外的操作。在一些實施例中，方法500的操作是操作I/O電路的方法的操作的子集。
在操作510處，在電路的節點處接收訊號。在一些實施例中，電路被包括在積體電路晶片中，並且接收訊號包括通過匯流排從積體電路晶片外部的源(例如，另一積體電路晶片)接收訊號。在一些實施例中，接收訊號包括接收符合內積體電路標準的訊號。
在一些實施例中，接收訊號包括在電路100、 200、300和400C的節點PAD處接收訊號VPAD，如上面參考第1圖、第2A圖、第2B圖、第3A圖、第3B圖、第4C圖和第4D圖所討論的。
接收訊號包括接收具有邏輯高電壓電位或邏輯低電壓電位的訊號。在各種實施例中，邏輯高電壓電位小於、基本上等於或大於用於為電路供電的電源電壓的電源電壓電位，並且接收訊號包括接收具有小於、基本上等於或大於電源電壓電位的電壓電位的訊號。
在操作520處，響應於電路的電源具有電源電壓電位，電源電壓被用於控制將節點耦合到下拉驅動器。電源具有電源電壓電位對應於通電模式。
在一些實施例中，使用電源電壓來控制將節點耦合到下拉驅動器包括利用多個控制訊號來控制多個電晶體。在一些實施例中，利用多個控制訊號來控制多個電晶體包括至少部分地基於電源電壓來生成多個控制訊號。
在一些實施例中，利用至少部分地基於電源電壓的多個控制訊號來控制多個電晶體包括利用由上面參考第1圖、第2A圖、第2B圖、第4A圖、第4B圖與第4C圖所討論的控制電路130、400A或400C生成的控制訊號VTRACK和VMID1~VMIDN來控制下拉電路110或200。
在一些實施響應例中，利用至少部分地基於電源電壓的多個控制訊號來控制多個電晶體包括控制跨多個電晶體中的每個電晶體的電壓小於或基本上等於多個電晶體的最大工作電壓。
在操作530處，響應於電路的電源具有參考電壓 電位，訊號被用於控制將節點耦合到下拉驅動器。電源具有參考電壓電位對應於斷電模式。
在一些實施例中，使用訊號來控制將節點耦合到下拉驅動器包括利用多個控制訊號來控制多個電晶體。在一些實施例中，利用多個控制訊號來控制多個電晶體包括至少部分地基於訊號來生成多個控制訊號。
在一些實施例中，基於至少部分訊號，利用多個控制訊號來控制多個電晶體包括利用由上面參考第1圖、第2A圖、第2B圖第4A圖、第4B圖與第4C圖所討論的控制電路130、400A或400C生成的控制訊號VTRACK和VMID1~VMIDN來控制下拉電路110或200。
在一些實施例中，基於至少部分訊號，利用多個控制訊號來控制多個電晶體包括控制跨多個電晶體中的每個電晶體的電壓小於或基本上等於多個電晶體的最大工作電壓。
通過執行方法500的操作，在通電模式下使用電源電壓並且在斷電模式下使用訊號來控制節點，從而獲得上面關於電路100和第1圖所討論的益處。
第6圖是根據一些實施例的積體電路製造系統600以及與其相關聯的積體電路製造流程的框圖。在一些實施例中，基於佈局圖，使用製造系統600來製造(A)一個或多個半導體遮罩或(B)半導體積體電路的層中的至少一個元件中的至少一個。
在第6圖中，積體電路製造系統600包括在設計、開發、以及與製造積體電路裝置660有關的製造週期和/ 或服務中彼此交互的實體，例如，設計工廠620、遮罩工廠630、以及積體電路製造者/製造商(“fab”)650。系統600中的實體通過通信網路來連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如，內聯網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體交互，並向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計工廠620、遮罩工廠630和積體電路製造商650中的兩個或更多個由單個較大的公司擁有。在一些實施例中，設計工廠620、遮罩工廠630和積體電路製造商650中的兩個或更多個共存於公共設施中並使用公共資源。
設計工廠(或設計團隊)620生成積體電路設計佈局圖622。積體電路設計佈局圖622包括為積體電路裝置660設計的各種幾何圖案。幾何圖案對應於構成將製造的積體電路裝置660的各種元件的金屬、氧化物、或半導體層的圖案。各種層組合形成各種積體電路特徵。例如，積體電路設計佈局圖622的一部分包括各種積體電路特徵，例如，主動區域、閘極電極、源極和汲極、層間互連的金屬線或通孔、以及用於鍵合(將在半導體襯底(例如，矽晶片)以及佈置在半導體襯底上的各種金屬層上形成的)焊盤(pad)的開口。設計工廠620實現適當的設計過程以形成積體電路設計佈局圖622。設計過程包括邏輯設計、物理設計或佈局和佈線中的一個或多個。積體電路設計佈局圖622被呈現在具有幾何圖案的資訊的一個或多個資料檔案中。例如，積體電路設計佈局圖622可以以GDSII檔案格式或DFII檔案格式來表 示。
遮罩工廠630包括資料準備632和遮罩製造644。遮罩工廠630使用積體電路設計佈局圖622來製造將被用於根據積體電路設計佈局圖622製造積體電路裝置660的各個層的一個或多個遮罩645。遮罩工廠630執行遮罩資料準備632，其中積體電路設計佈局圖622被轉換成表示性資料檔案(“RDF”)。遮罩資料準備632將RDF提供給遮罩製造644。遮罩製造644包括遮罩寫入器。遮罩寫入器將RDF轉換為襯底上的圖像，例如，遮罩(調製盤)645或半導體晶片653。設計佈局圖622由遮罩資料準備632操縱以符合遮罩寫入器的特定特性和/或積體電路製造商650的要求。在第6圖中，遮罩資料準備632和遮罩製造644被示出為單獨的元件。在一些實施例中，遮罩資料準備632和遮罩製造644可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備632包括光學鄰近校正(OPC)，其使用光刻增強技術來補償圖像誤差，例如，可能由衍射、干涉、其他處理效應等引起的圖像誤差。OPC調整積體電路設計佈局圖622。在一些實施例中，遮罩資料準備632還包括解析度增強技術(RET)，例如，軸外照射、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，還使用逆光刻技術(ILT)，其將OPC視為逆成像問題。
在一些實施例中，遮罩資料準備632包括遮罩規則檢查器(MRC)，其利用一組遮罩創建規則來檢查已經在OPC中進行處理的積體電路設計佈局圖622，該組遮罩創建 規則包含某些幾何和/或連線性限制以確保足夠的餘量，以解釋半導體製造工藝的可變性等。在一些實施例中，MRC修改積體電路設計佈局圖622以補償遮罩製造644期間的限制，其可以撤銷OPC所執行的部分修改以便滿足遮罩創建規則。
在一些實施例中，遮罩資料準備632包括光刻工藝檢查(LPC)，其模擬將由積體電路製造商650實現以製造積體電路裝置660的工藝。LPC基於積體電路設計佈局圖622來模擬該工藝以創建類比製造設備，例如，積體電路裝置660。LPC類比中的工藝參數可以包括與積體電路製造週期的各種處理相關聯的參數、與用於製造積體電路的工具相關聯的參數、和/或製造工藝的其他方面。LPC考慮各種因素，例如，空間圖像對比度、景深(“DOF”)、遮罩誤差增強因數(“MEEF”)、其他合適的因數等或其組合。在一些實施例中，在已經通過LPC創建類比製造設備之後，如果類比設備在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步細化積體電路設計佈局圖622。
應理解，為了清楚起見，已經簡化了遮罩資料準備632的上述描述。在一些實施例中，資料準備632包括諸如邏輯操作(LOP)之類的附加特徵以根據製造規則來修改積體電路設計佈局圖622。此外，在資料準備632期間應用於積體電路設計佈局圖622的處理可以以各種不同的順序被執行。
在遮罩資料準備632之後並且在遮罩製造644期間，基於經修改的積體電路設計佈局圖622來製造遮罩645或一組遮罩645。在一些實施例中，遮罩製造644包括基於積 體電路設計佈局圖622來執行一個或多個光刻曝光。在一些實施例中，基於經修改的積體電路設計佈局圖622，使用電子束(e束)或多個e束的機制來在遮罩(光遮罩或調製盤)645上形成圖案。遮罩645可以用各種技術來形成。在一些實施例中，使用二進位技術形成遮罩645。在一些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經被塗覆在晶片上的圖像敏感材料層(例如，光刻膠)的輻射束(例如，紫外(UV)光束)被不透明區域阻擋並透過透明區域。在一個示例中，遮罩645的二進位遮罩版本包括透明襯底(例如，熔融石英)和塗覆在二進位遮罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術形成遮罩645。在遮罩645的相移遮罩(PSM)版本中，在相移遮罩上形成的圖案中的各種特徵被配置為具有適當的相位差以增強解析度和成像品質。在各種示例中，相移遮罩可以是衰減PSM或交替PSM。由遮罩製造644生成的(一個或多個)遮罩被用於各種工藝中。例如，這種(一個或多個)遮罩被用於離子注入工藝以形成半導體晶片653中的各種摻雜區域，被用於刻蝕工藝以形成半導體晶片653中的各種刻蝕區域，和/或被用於其他合適的工藝中。
積體電路製造商650包括晶片製造652。積體電路製造商650是積體電路製造業務，其包括用於製造各種不同積體電路產品的一個或多個製造設施。在一些實施例中，積體電路製造商650是半導體鑄造廠。例如，可能存在用於多個積體電路產品的前端製造的製造設施(前端(FEOL)製造商)，而第二製造設施可以提供用於積體電路產品的互 連和封裝的後端製造(後端(BEOL)製造商)，並且第三製造設施可以為鑄造業務提供其他服務。
積體電路製造商650使用由遮罩工廠630製造的(一個或多個)遮罩645來製造積體電路裝置660。因此，積體電路製造商650至少間接地使用積體電路設計佈局圖622來製造積體電路裝置660。在一些實施例中，半導體晶片653由積體電路製造商650使用(一個或多個)遮罩645來製造以形成積體電路裝置660。在一些實施例中，積體電路製造包括至少間接地基於積體電路設計佈局圖622來執行一個或多個光刻曝光。半導體晶片653包括在其上形成有材料層的矽襯底或其他適當的襯底。半導體晶片653還包括各種摻雜區域、電介質特徵、多級互連等(在隨後的製造步驟中形成的)中的一個或多個。
關於積體電路製造系統(例如，第6圖的系統600)以及與其相關聯的積體電路製造流程的細節可以在例如2016年2月9日授權的美國專利No.9,256,709、2015年10月1日公開的美國授權前公開No.20150278429、2014年2月6日公開的美國授權前公開No.20140040838、以及2007年8月21日授權的美國專利No.7,260,442中找到，其中的每一項的全部內容均通過引用結合於此。
在一些實施例中，一種電路包括：參考節點、第一節點、第二節點與多個電晶體。參考節點被配置為承載參考電壓電位。第一節點被配置為承載具有第一電壓電位的訊號或參考電壓電位。第二節點被配置為承載在通電模式中具有電源電壓電位並且在斷電模式中具有參考電壓電位的電 源電壓。以及多個電晶體串聯耦合在第一節點和參考節點之間。該多個電晶體中的每個電晶體被配置為接收多個控制訊號中的相應控制訊號，並且該多個控制訊號中的每個控制訊號在通電模式中具有基於電源電壓的第一值並且在斷電模式中具有基於訊號的第二值。在一些實施例中，該多個控制訊號中的控制訊號在通電模式中具有基於訊號的第三值。在一些實施例中，電路還包括被耦合在第一節點和參考節點之間的電壓調節器，電壓調節器被配置為基於訊號來輸出閘極訊號，以及閘極控制電路，被配置為還基於閘極訊號來輸出多個控制訊號。在一些實施例中，電壓調節器被配置為輸出具有基本上等於第一電壓電位的一半的值的閘極訊號。在一些實施例中，電壓調節器被配置為輸出閘極訊號作為具有閘極訊號數量的多個閘極訊號中的一個閘極訊號，並且該多個閘極訊號具有基本上等於第一電壓電位的倍數除以閘極訊號數量加1的多個值。在一些實施例中，電壓調節器包括源極跟隨器。在一些實施例中，閘極控制電路被配置為輸出具有電源電壓電位作為第一值的多個控制訊號中的每個控制訊號。在一些實施例中，該多個電晶體包括第一電晶體和第二電晶體，第一電晶體被耦合在第一節點和第二電晶體之間，並且閘極控制電路被配置為輸出訊號或電源電壓電位作為到多個電晶體的第一電晶體的多個控制訊號中的第一控制訊號。在一些實施例中，閘極控制電路被配置為當訊號具有第一電壓電位時輸出具有第一電壓電位的多個控制訊號中的第一控制訊號。在一些實施例中，閘極控制電路被配置為在斷電模式中將閘極訊號輸出到多個電晶體中的第二電晶體。在一些實 施例中，電路還包括下拉驅動器，被耦合在多個電晶體和參考節點之間。
在一些實施例中，一種電路，包括參考節點、第一節點、第二節點與多個電晶體。參考節點被配置為承載參考電壓電位。第一節點被配置為承載具有第一電壓電位的訊號和參考電壓電位。第二節點被配置為承載在通電模式中具有電源電壓電位並且在斷電模式中具有參考電壓電位的電源電壓。以及多個電晶體被串聯耦合在第一節點和參考節點之間，多個電晶體中的每個電晶體被配置為接收多個控制訊號中的相應控制訊號，其中，多個控制訊號中的每個控制訊號在通電模式中具有基於電源電壓的第一值並且在斷電模式中具有基於訊號的第二值。
在一些實施例中，如上述的電路，其中多個控制訊號中的控制訊號在通電模式中具有基於訊號的第三值。
在一些實施例中，如上述的電路，更包含電壓調節器，電壓調節器被耦合在第一節點和參考節點之間，電壓調節器被配置為基於訊號來輸出閘極訊號；以及閘極控制電路，閘極控制電路被配置為還基於閘極訊號來輸出多個控制訊號。
在一些實施例中，如上述的電路，其中電壓調節器被配置為輸出具有基本上等於第一電壓電位的一半的值的閘極訊號。
在一些實施例中，如上述的電路，其中電壓調節器被配置為輸出閘極訊號作為具有閘極訊號數量的多個閘極訊號中的一個閘極訊號，並且多個閘極訊號具有基本上等 於第一電壓電位的倍數除以閘極訊號數量加1的多個值。
在一些實施例中，如上述的電路，其中電壓調節器包括源極跟隨器。
在一些實施例中，如上述的電路，其中閘極控制電路被配置為輸出具有電源電壓電位作為第一值的多個控制訊號中的每個控制訊號。
在一些實施例中，如上述的電路，其中多個電晶體包括第一電晶體和第二電晶體，第一電晶體被耦合在第一節點和第二電晶體之間，並且閘極控制電路被配置為輸出訊號或電源電壓電位作為到多個電晶體的第一電晶體的多個控制訊號中的第一控制訊號。
在一些實施例中，如上述的電路，其中閘極控制電路被配置為當訊號具有第一電壓電位時輸出具有第一電壓電位的多個控制訊號中的第一控制訊號。
在一些實施例中，如上述的電路，其中閘極控制電路被配置為在斷電模式中將閘極訊號輸出到多個電晶體中的第二電晶體。
在一些實施例中，如上述的電路，更包含下拉驅動器，下拉驅動器被耦合在多個電晶體和參考節點之間。
在一些實施例中，一種積體電路裝置包括：輸入焊盤(pad)、導體、閘極控制電路、第一電晶體與第二電晶體。輸入焊盤被配置為接收輸入訊號。導體被配置為承載電源電壓。閘極控制電路被配置為生成第一控制訊號和第二控制訊號，第一控制訊號和第二控制訊號中的每一個在通電模式中基於電源電壓並且在斷電模式中基於輸入訊號。第 一電晶體與輸入焊盤相耦合，第一電晶體包括被配置為接收第一控制訊號的閘極。以及第二電晶體與第一電晶體串聯耦合，第二電晶體包括被配置為接收第二控制訊號的閘極。在一些實施例中，積體電路裝置還包括電壓調節器，電壓調節器包括被配置為對輸入訊號進行分壓的分壓器，以及第三電晶體，被配置為接收經分壓的輸入訊號並輸出具有經分壓的輸入訊號的值的閘極訊號。在一些實施例中，閘極控制電路包括第四電晶體，被配置為在斷電模式中輸出閘極訊號作為第二控制訊號。在一些實施例中，閘極控制電路包括第三電晶體，被配置為在通電模式中輸出電源電壓作為第二控制訊號。在一些實施例中，閘極控制電路包括交叉耦合電晶體對，被配置為輸出輸入訊號或第二控制訊號作為第一控制訊號。
在一些實施例中，一種積體電路裝置，包括：輸入焊盤、導體、閘極控制電路、第一電晶體與第二電晶體。輸入焊盤被配置為接收輸入訊號。導體被配置為承載電源電壓。閘極控制電路被配置為生成第一控制訊號和第二控制訊號，第一控制訊號和第二控制訊號中的每一個在通電模式中基於電源電壓並且在斷電模式中基於輸入訊號。第一電晶體與輸入焊盤相耦合，第一電晶體包括被配置為接收第一控制訊號的閘極。以及第二電晶體與第一電晶體串聯耦合，第二電晶體包括被配置為接收第二控制訊號的閘極。
在一些實施例中，上述的種積體電路裝置，更包含電壓調節器，電壓調節器包括：分壓器，分壓器被配置為對輸入訊號進行分壓；以及第三電晶體，第三電晶體被配置為接收經分壓的輸入訊號並輸出具有經分壓的輸入訊號的 值的閘極訊號。
在一些實施例中，上述的種積體電路裝置，其中閘極控制電路包括第四電晶體，第四電晶體被配置為在斷電模式中輸出閘極訊號作為第二控制訊號。
在一些實施例中，上述的種積體電路裝置，其中閘極控制電路包括第三電晶體，第三電晶體被配置為在通電模式中輸出電源電壓作為第二控制訊號。
在一些實施例中，上述的種積體電路裝置，其中閘極控制電路包括交叉耦合電晶體對，交叉耦合電晶體對被配置為輸出輸入訊號或第二控制訊號作為第一控制訊號。
在一些實施例中，一種控制電路的節點的方法包括：在節點處接收訊號，響應於電路的電源具有電源電壓電位，使用電源電壓來控制將節點耦合到下拉驅動器，並且回應於電路的電源具有參考電壓電位，使用該訊號來控制將節點耦合到下拉驅動器。在一些實施例中，接收訊號包括接收具有大於電源電壓電位的電壓電位的訊號。在一些實施例中，使用電源電壓來控制將節點耦合到下拉驅動器以及使用該訊號來控制將節點耦合到下拉驅動器中的每一個包括利用多個控制訊號來控制多個電晶體。在一些實施例中，利用多個控制訊號來控制多個電晶體包括控制跨多個電晶體中的每個電晶體的電壓小於或基本上等於多個電晶體的最大工作電壓。
在一些實施例中，一種控制電路的節點的方法，方法包括在節點處接收訊號；響應於電路的電源具有電源電壓電位，使用電源電壓來控制將節點耦合到下拉驅動 器；並且響應於電路的電源具有參考電壓電位，使用訊號來控制將節點耦合到下拉驅動器。
在一些實施例中，上述的方法，其中接收訊號包括接收具有大於電源電壓電位的電壓電位的訊號。
在一些實施例中，上述的方法，其中使用電源電壓來控制將節點耦合到下拉驅動器以及使用訊號來控制將節點耦合到下拉驅動器中的每一個包括利用多個控制訊號來控制多個電晶體。
在一些實施例中，上述的方法，其中利用多個控制訊號來控制多個電晶體包括控制跨多個電晶體中的每個電晶體的電壓小於或基本上等於多個電晶體的最大工作電壓。
上文概述了一些實施例的特徵，以使本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應當明白，他們可以容易地使用本公開作為基礎來設計或修改其他處理和結構，以實施與本文所介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應當意識到，這些等同構造並不脫離本公開的精神和範圍，並且他們可能在不脫離本公開的精神和範圍的情況下進行各種改動、替代和變更。
100:電路
110:下拉電路
120:電壓調節器
130:閘極控制電路
PAD、BUS:節點
VSSN、VDDIO1:節點
VSS、VDDIO、VBUS、VPADR1~VPADRN:電位
Rpu:電阻器
VPAD、TRACK、VMID1~VMIDN、NGATE、VPADX1~VPADXN:訊號
112:開關裝置
114:下拉驅動器
122:分壓器
124:緩衝電路
132、134:控制電路
140:訊號調節器
A1:放大器
EN:訊號
N1:反或閘
I1:反相器

Claims (12)

  1. 一種故障安全電路，包含：一參考節點，該參考節點被配置為承載一參考電壓電位；一第一節點，該第一節點被配置為承載具有一第一電壓電位或該參考電壓電位的一訊號；一第二節點，該第二節點被配置為承載在一通電模式中具有一電源電壓電位並且在一斷電模式中具有該參考電壓電位的一電源電壓；以及多個電晶體，該多個電晶體被串聯耦合在該第一節點和該參考節點之間，該多個電晶體中的每個電晶體被配置為接收多個控制訊號中的一相應控制訊號，其中，該多個控制訊號中的每個控制訊號在該通電模式中具有基於該電源電壓的一第一值並且在該斷電模式中具有基於該訊號的一第二值。
  2. 如請求項1的故障安全電路，更包含：一電壓調節器，該電壓調節器被耦合在該第一節點和該參考節點之間，該電壓調節器被配置為基於該訊號來輸出一閘極訊號；以及一閘極控制電路，該閘極控制電路被配置為基於該閘極訊號來輸出該多個控制訊號。
  3. 如請求項2的故障安全電路，其中該電壓調節器被配置為輸出具有基本上等於該第一電壓電位的一半 的值的一閘極訊號，或者該閘極控制電路被配置為輸出具有該電源電壓電位作為該第一值的該多個控制訊號中的每個控制訊號。
  4. 如請求項2的故障安全電路，其中該電壓調節器被配置為輸出該閘極訊號作為具有閘極訊號數量的多個閘極訊號中的一個閘極訊號，並且該多個閘極訊號具有基本上等於該第一電壓電位的倍數除以該閘極訊號數量加1的多個值。
  5. 如請求項2的故障安全電路，其中該多個電晶體包括一第一電晶體和一第二電晶體，該第一電晶體被耦合在該第一節點和該第二電晶體之間，並且該閘極控制電路被配置為輸出該訊號或該電源電壓電位以作為被輸出到該多個電晶體的一第一電晶體的多個控制訊號中的一第一控制訊號。
  6. 如請求項5的故障安全電路，其中該閘極控制電路被配置為當該訊號具有第一電壓電位時輸出具有該第一電壓電位的該多個控制訊號中的該第一控制訊號，以及該閘極控制電路被配置為在該斷電模式中將該閘極訊號輸出到該多個電晶體的該第二電晶體。
  7. 如請求項1的故障安全電路，更包括一下 拉驅動器，該下拉驅動器被耦合於該多個電晶體與該參考節點之間。
  8. 一種積體電路裝置，包含：一輸入焊盤，該輸入焊盤被配置為接收一輸入訊號；一導體，該導體被配置為承載一電源電壓；一閘極控制電路，該閘極控制電路被配置為生成一第一控制訊號和一第二控制訊號，該第一控制訊號和該第二控制訊號中的每一個在一通電模式中基於該電源電壓並且在一斷電模式中基於該輸入訊號；一第一電晶體，該第一電晶體與該輸入焊盤相耦合，該第一電晶體包括被配置為接收該第一控制訊號的一閘極；以及一第二電晶體，該第二電晶體與該第一電晶體串聯耦合，該第二電晶體包括被配置為接收該第二控制訊號的一閘極。
  9. 如請求項8的積體電路裝置，更包括一電壓調節器，該電壓調節器包括：一分壓器，該分壓器被配置為對該輸入訊號分壓；以及一第三電晶體，該第三電晶體被配置為接收該經分壓的輸入訊號並輸出具有該經分壓的輸入訊號的一值的該一閘極訊號。
  10. 如請求項8的積體電路裝置，其中該閘極 控制電路包括一第三電晶體，該第三電晶體被配置為在該通電模式下輸出該電源電壓作為該第二控制訊號，以及該閘極控制電路更包括一交叉耦合電晶體對，該交叉耦合電晶體對被配置為輸出該輸入訊號或該第二控制訊號作為該第一控制訊號。
  11. 一種控制電路的節點的方法，包含：在該節點處接收一訊號；響應於該電路的一電源具有一電源電壓電位，使用該電源電壓來控制將該節點耦合到一下拉驅動器；該下拉驅動器響應於一選擇訊號，選擇性將該節點耦合到具有一參考電壓電位的一參考節點；以及響應於該電路的該電源具有該參考電壓電位，使用該訊號來控制將該節點耦合到該下拉驅動器。
  12. 如請求項11的控制電路的節點的方法，其中接收該訊號包括接收具有大於該電源電壓電位的一電壓電位的該訊號，該使用電源電壓來控制將該節點耦合到該下拉驅動器以及該使用訊號來控制將該節點耦合到該下拉驅動器中的每一個包括利用多個控制訊號來控制多個電晶體，以及該利用該多個控制訊號來控制該多個電晶體包括控制跨該多個電晶體中的每個電晶體的電壓小於或基本上等於該多個電晶體的一最大工作電壓。
TW108131741A 2018-09-10 2019-09-03 故障安全電路、積體電路裝置與節點控制方法 TWI724527B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811051924.9A CN110890884A (zh) 2018-09-10 2018-09-10 故障安全电路、集成电路器件及控制电路的节点的方法
CN201811051924.9 2018-09-10

Publications (2)

Publication Number Publication Date
TW202024778A TW202024778A (zh) 2020-07-01
TWI724527B true TWI724527B (zh) 2021-04-11

Family

ID=69720905

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108131741A TWI724527B (zh) 2018-09-10 2019-09-03 故障安全電路、積體電路裝置與節點控制方法

Country Status (4)

Country Link
US (1) US11263380B2 (zh)
KR (1) KR102237257B1 (zh)
CN (1) CN110890884A (zh)
TW (1) TWI724527B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101305287A (zh) * 2005-10-06 2008-11-12 皮尔茨公司 位置编码器、特别是电位计的故障安全评估方法和布置
TW201108542A (en) * 2009-04-15 2011-03-01 Ibm Robust ESD protection circuit, method and design structure for tolerant and failsafe designs
TW201115921A (en) * 2009-10-31 2011-05-01 Lsi Corp Failsafe/tolerant driver architecture
US20130182353A1 (en) * 2012-01-18 2013-07-18 Microchip Technology Incorporated Voltage regulator over-voltage detection system, method and apparatus
US20150340854A1 (en) * 2013-02-01 2015-11-26 Pilz Gmbh & Co. Kg Safety switching device with a safe power supply unit
JP2015222520A (ja) * 2014-05-23 2015-12-10 株式会社日立製作所 フェールセーフ演算処理装置
CN105680680A (zh) * 2014-12-03 2016-06-15 控制技术有限公司 故障安全接口
WO2018030276A1 (ja) * 2016-08-10 2018-02-15 株式会社デンソー 異常診断装置
CN207676230U (zh) * 2017-09-01 2018-07-31 艾默生过程管理(天津)阀门有限公司 用于控制阀的故障-安全系统

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3518562B2 (ja) 1995-02-17 2004-04-12 株式会社ルネサステクノロジ 半導体装置
TW476192B (en) * 1998-12-22 2002-02-11 Sanyo Electric Co Phase lock loop and a charge pump circuit using the phase lock loop, and voltage control oscillation circuit
KR100405026B1 (ko) * 2000-12-22 2003-11-07 엘지.필립스 엘시디 주식회사 액정표시장치
US6707722B2 (en) * 2002-07-23 2004-03-16 Micron Technology, Inc. Method and apparatus for regulating predriver for output buffer
JP3804633B2 (ja) 2003-05-28 2006-08-02 セイコーエプソン株式会社 半導体集積回路
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP4463835B2 (ja) 2007-03-12 2010-05-19 富士通マイクロエレクトロニクス株式会社 入出力バッファ
US8598854B2 (en) * 2009-10-20 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. LDO regulators for integrated applications
US20130200870A1 (en) * 2012-02-06 2013-08-08 Kishan Pradhan Low-dropout voltage regulator having fast transient response to sudden load change
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
JP2015046709A (ja) * 2013-08-27 2015-03-12 株式会社東芝 インターフェース回路
US9191001B2 (en) * 2013-12-20 2015-11-17 Cirrus Logic, Inc. Transistor devices operating with switching voltages higher than a nominal voltage of the transistor
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
KR102187771B1 (ko) * 2014-03-13 2020-12-08 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
CN104950238B (zh) * 2014-03-24 2018-05-08 比亚迪股份有限公司 换流器及其igbt驱动电路的故障检测方法和装置
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9559683B2 (en) * 2014-08-29 2017-01-31 Infineon Technologies Austria Ag System and method for a switch having a normally-on transistor and a normally-off transistor
US9337841B1 (en) * 2014-10-06 2016-05-10 Xilinx, Inc. Circuits for and methods of providing voltage level shifting in an integrated circuit device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101305287A (zh) * 2005-10-06 2008-11-12 皮尔茨公司 位置编码器、特别是电位计的故障安全评估方法和布置
TW201108542A (en) * 2009-04-15 2011-03-01 Ibm Robust ESD protection circuit, method and design structure for tolerant and failsafe designs
TW201115921A (en) * 2009-10-31 2011-05-01 Lsi Corp Failsafe/tolerant driver architecture
US20130182353A1 (en) * 2012-01-18 2013-07-18 Microchip Technology Incorporated Voltage regulator over-voltage detection system, method and apparatus
US20150340854A1 (en) * 2013-02-01 2015-11-26 Pilz Gmbh & Co. Kg Safety switching device with a safe power supply unit
JP2015222520A (ja) * 2014-05-23 2015-12-10 株式会社日立製作所 フェールセーフ演算処理装置
CN105680680A (zh) * 2014-12-03 2016-06-15 控制技术有限公司 故障安全接口
WO2018030276A1 (ja) * 2016-08-10 2018-02-15 株式会社デンソー 異常診断装置
CN207676230U (zh) * 2017-09-01 2018-07-31 艾默生过程管理(天津)阀门有限公司 用于控制阀的故障-安全系统

Also Published As

Publication number Publication date
US20200082050A1 (en) 2020-03-12
KR102237257B1 (ko) 2021-04-08
TW202024778A (zh) 2020-07-01
KR20200030015A (ko) 2020-03-19
CN110890884A (zh) 2020-03-17
US11263380B2 (en) 2022-03-01

Similar Documents

Publication Publication Date Title
US11526647B2 (en) Isolation circuit between power domains
US20240088127A1 (en) Stack-gate circuit
US11275885B2 (en) Engineering change order cell structure having always-on transistor
US20210294957A1 (en) Method for manufacturing a cell having pins and semiconductor device based on same
KR102459561B1 (ko) 집적 회로 디바이스 및 방법
US20240030920A1 (en) Multi-bit level shifter
US20220164517A1 (en) Failsafe circuit, layout, device, and method
US20240047348A1 (en) Electrical fuse bit cell in integrated circuit having backside conducting lines
TWI724527B (zh) 故障安全電路、積體電路裝置與節點控制方法
TWI793562B (zh) 積體電路元件及其製造方法
US11948886B2 (en) Semiconductor device and methods of manufacturing same
US20210358847A1 (en) Semiconductor device including buried conductive fingers and method of making the same
US11843382B2 (en) Level shifter circuit and method of operating the same
US20230068882A1 (en) Integrated circuit and method of manufacturing same
US20230092315A1 (en) Semiconductor circuit and method of fabricating same
US20220360257A1 (en) Decoupling capacitor circuits
US20230387016A1 (en) Method of making semiconductor device including buried conductive fingers
US20240020453A1 (en) Semiconductor device with reduced power