JP4463835B2 - 入出力バッファ - Google Patents
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近年、マルチメディア化の進展が著しく、ADSL,無線LANなどの普及に相俟って、一般の家庭内におけるパーソナルコンピュータ(パソコン)の普及率が高くなってきている。これに伴い、パソコンやそれに接続される周辺機器等の低消費電力化が要求されており、それらの回路を微細化して低電圧で動作させるようにしている。こうした低電圧動作する回路では、電源が供給されていない場合やその動作電圧以上の電圧信号が入力される場合にも回路を保護することが必要である。
デジタル入力端子には、ポートに接続されたジョイスティックA,Bの各ボタンからの入力信号(図中、A1,A2,B1,B2)が入力される(尚、ここではジョイスティックA,Bがそれぞれ2つずつのボタンを備えている場合を説明する)。このデジタル入力端子には、ジョイスティックA,Bのボタンが押されている場合に例えばLレベル(0V)の信号が入力され、逆に押されていない場合にはHレベルの信号が入力される。
第1従来例:トレラント(Tolerant)機能を有した入出力バッファ。
第2従来例:入出力バッファ内にてその動作電圧よりも高い電圧信号が直接印加される回路部分だけ耐圧機能を有した入出力バッファ。
図22は、入出力回路82の具体的構成を示す回路図である。
このトレラント回路85は、入力保護抵抗としての抵抗R1及びPMOSトランジスタPt3〜Pt5を備える。
この入力回路83は、PMOSトランジスタPt6〜Pt8及びNMOSトランジスタNt3〜Nt7を備える。
[1.電圧信号EBが低電位電源VSS付近の電圧である場合]
この場合、トレラント回路85において、トランジスタPt3がオンする。従って、トレラント回路85は、高電位電源VDEの電位を持つ電圧信号BPを出力する。
この場合、トレラント回路85において、トランジスタPt3〜Pt5はオンしにくい状態となり、それらが実質的に直列抵抗として機能する。従って、トレラント回路85は、電圧信号EBR、即ち高電位電源VDEと略同電位を持つ電圧信号BPを出力する。
この場合、トレラント回路85において、トランジスタPt5は、そのソース電位(電圧信号EBR)がゲート電位(高電位電源VDE)よりも高い電位であるためにオンする。これにより、トランジスタPt4も同様にしてオンする。従って、トレラント回路85は、電圧信号EBに連動した電位、即ち電圧信号EBと略同電位を持つ電圧信号BPを出力する。
図25は、そのバッファ保護回路としての従来の電圧生成器の回路図である。
(1)端子PADから入力される高電圧信号に直接曝されているトランジスタ96,97のバックゲートは電源VSS(グランド)と接続されている。これにより、電源VDDが存在しない場合(VDD=0)にそれらトランジスタ96,97のゲート−バックゲート間に高電圧がかかり、デバイスの劣化が生じる。この問題は、トランジスタ96,97をPMOSトランジスタで構成した場合にも同様に生じる。
請求項6に記載の発明は、請求項5記載の入出力バッファにおいて、前記NチャネルMOSトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続される。
請求項9に記載の発明は、請求項8記載の入出力バッファにおいて、前記PチャネルMOSトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続される。
請求項12に記載の発明は、請求項3乃至11の何れか一記載の入出力バッファにおいて、前記基準電源生成手段は、前記基準電源と前記低電位電源との間に直列に接続された少なくとも2つのMOSトランジスタを含む電圧維持手段を備え、前記少なくとも2つのMOSトランジスタのうち前記基準電源と接続されるMOSトランジスタのゲートには該基準電源の電位が入力され、他のMOSトランジスタのゲートには各々の高電位側となる端子の電位が入力される。
以下、本発明を具体化した第一実施形態を図1〜図9に従って説明する。
図1は、本実施形態の入出力バッファのブロック回路図である。尚、図21に示す入出力バッファ81と同様な構成部分には同一符号を付し、その詳細な説明を一部省略する。
入出力回路12は、外部入力信号としての電圧信号EBを入力回路13,トレラント回路15及び電源作成回路16に出力する。電源作成回路16は、入出力バッファ11の動作電源(基準電源)を生成する回路であり、電圧信号EBの電位に応じて生成した基準電源VD0を入出力回路12,入力回路13及びトレラント回路15に出力する。トレラント回路15は、入力される電圧信号EBに応じた電位を持つ電圧信号BPを生成する。そして、入力回路13は、電源作成回路16が生成する基準電源VD0に基づいて、電圧信号EB(外部入力信号)を適切な電位に調整して生成した信号Xを図示しない内部回路に出力する。
入出力回路12は、PMOSトランジスタPt1,Pt2及びNMOSトランジスタNt1,Nt2を備える。
トレラント回路15は、保護抵抗としての抵抗R1及びPMOSトランジスタPt3〜Pt5を備える。
入力回路13は、PMOSトランジスタPt6〜Pt8及びNMOSトランジスタNt3〜Nt7を備える。
電源作成回路16は、PMOSトランジスタPt9〜Pt15、NMOSトランジスタNt8〜Nt12及び抵抗R2を備える。
同図に示すように、トランジスタPt11〜Pt15は、例えばP型シリコン基板上に形成されたPMOSトランジスタであって、それらのゲートは各々のソースと接続されている。また、トランジスタPt11〜Pt14のバックゲートは各々のドレインと接続され、トランジスタPt15のバックゲートは該トランジスタPt15のソースと接続されている。
まず、入出力バッファ11に電源(高電位電源VDE=3.3V)が供給されている場合について説明する。
この場合、電源作成回路16において、トランジスタNt8はオフされ、トランジスタPt9はオンされる。これにより、トランジスタPt10はオフされ、電源作成回路16は、図7に示すように、入力される電圧信号EBに応じた電位を持つ基準電源VD0を生成する。
また、高電位電源VDEと略同電位(3.3V程度)を持つ電圧信号EBが入力される場合、電源作成回路16は、その電圧信号EBの電位をトランジスタPt11〜Pt15により電圧降下した電位を持つ基準電源VD0(図中、2.07V)を生成する。
即ち、図9(a)では、PMOSトランジスタPt11〜Pt15のバックゲート電圧が、それぞれのソース電圧と低電位電源VSSとの分圧にて生成される電位を持つように構成されている。各トランジスタPt11〜Pt15は、基準電源VD0に対して「NP−NP−NP−NP−NP」となるようにダイオード接続されている。また、図9(b)では、NMOSトランジスタNt13〜Nt17のバックゲート電圧が、それぞれのドレイン電圧と低電位電源VSSとの分圧にて生成される電位を持つように構成されている。各トランジスタNt13〜Nt17は、基準電源VD0に対して「PN−PN−PN−PN−PN」となるようにダイオード接続される。これらの構成では、バックゲート電圧が低いことによる素子の損傷やリーク電流の発生を防止することができる。
(1)入出力バッファ11は、外部から入力される電圧信号EBを高電位電源VDEに対応する適切な電位に変換して基準電源VD0を生成する電源作成回路16を備える。電源作成回路16は、ダイオード接続されたトランジスタPt11〜Pt15(保護回路)を備え、それらトランジスタPt11〜Pt15のバックゲートは高電位電源VDE及び低電位電源VSS以外の電位を持つノードに接続されている。これにより、高電位電源VDEの供給時/非供給時に関わらず、外部からの電圧信号EBの入力時には各トランジスタPt11〜Pt15のゲート−バックゲート間に高電圧が印加されることが防止されるため、それら素子の劣化及び損傷を防止することができる。
以下、本発明を具体化した第二実施形態を図10,図11に従って説明する。尚、本実施形態は、ジョイスティックを接続可能としたゲームポート(ジョイスティックポート)に用いられる入出力バッファに具体化した構成を説明するものであり、第一実施形態の入出力バッファ11において、入出力回路12及び入力回路13の構成を一部変更したものである。従って、その他の同様な構成部分には同一符号を付してその詳細な説明を一部省略する。
入出力回路22は、2つのNMOSトランジスタNt1,Nt2で構成されるオープン・ドレイン型の出力機能を有する入出力回路である。これは、ジョイスティックポートに用いられる入出力バッファは、+5Vの電源にプルアップされる時間を用いてジョイスティックの位置情報を検出するものであり、入出力回路22は、Hレベルの出力を必要としないためである。
入力回路23は、NMOSトランジスタNt3、抵抗R3〜R5、コンパレータCMP及びリファレンス回路23aを備える。
各トランスファーゲートTG1,TG2は、PMOSトランジスタとNMOSトランジスタとから構成される。トランスファーゲートTG1の入力端子には電源VDEを抵抗R6〜R8により抵抗分圧した高電位側の電位を持つ信号が入力され、トランスファーゲートTG2の入力端子には電源VDEを抵抗R6〜R8により抵抗分圧した低電位側の電位を持つ信号が入力される。
通常、ジョイスティックポートに用いられる入出力バッファでは、入力をHレベルと認識する閾値電圧(以下、閾値電圧VIH)/入力をLレベルと認識する閾値電圧(以下、閾値電圧VIL)が3.0V程度(電源電圧(高電位電源VDE=3.3V)−0.3V)に設定される。このような入出力バッファでは、その閾値電圧によって動作するトランジスタのソース−ゲート間の電位差が0.3V程度と小さいため、トランジスタの動作が不安定になる可能性がある。
以下、本発明を具体化した第三実施形態を図12,図13に従って説明する。尚、本実施形態は、上述した第一実施形態の入出力バッファ11(図1参照)の構成を一部用いて入力バッファ及び出力バッファの何れかの機能のみを有する構成を説明するものである。
以下、本発明を具体化した第四実施形態を図14〜図18に従って説明する。
本実施形態は、消費電力を低減する目的のため、電圧信号EB(外部入力信号)をHレベルに固定するためのプルアップ抵抗又はLレベルに固定するためのプルダウン抵抗を備えた入力バッファについて説明するものである。尚、第一実施形態と同様の構成部分には同一符号を付している。
図14(a)に示すように、通常、プルアップ抵抗を備えた入力バッファ51には、その動作試験時に該入力バッファ51とプルアップ抵抗との接続を電気的に切り離すための制御信号PCが入力される。
図15(a)に示すように、この入力バッファ51aは、制御信号PCがインバータ回路52及びナンド回路53を介してトランジスタPt21のゲートに入力される。トランジスタPt21のソースは、電源作成回路16により作成される基準電源VD0(図5参照)と接続されている。
図16(a)に示すように、プルダウン抵抗を備えた入力バッファ61において、電圧信号EBの入力端子は入力保護抵抗R12の一端と接続され、その抵抗R12の他端はプルダウン抵抗R13及びスイッチ素子としてのNMOSトランジスタNt21を介して低電位電源VSSに接続されている。そして、トランジスタNt21のゲートには制御信号PCがインバータ回路62を介して入力される。尚、トランジスタNt21のゲートは制御信号PCの入力レベルを安定させるためのプルダウン抵抗R14を介して低電位電源VSSと接続されている。
図17(a)に示すように、この入力バッファ61aは、制御信号PCがインバータ回路63、ナンド回路64及び上記インバータ回路62を介してトランジスタNt21のゲートに入力される。トランジスタNt21のソースはラッチ回路65に接続され、このラッチ回路65は、図17(b)に示すように、電源VDEの供給時/非供給時に応じてトランジスタNt21のソース電位を低電位電源VSS或いは電圧信号BPの電位に制御する。
・第一実施形態では、5段のトランジスタPt11〜Pt15によって電圧信号EBを電圧降下させるようにしたが、5段に限らずその他の複数段であってもよい。
・第一実施形態の入出力回路12(図2参照)を、図18に示すように変更することで、フェイルセーフに対応した入出力回路12aを構成することができる。詳述すると、この入出力回路12aにおいて、トランジスタPt1のゲートにはラッチ回路12bが接続されている。そして、このラッチ回路12bは、通常時には、高電位電源VDEに基づいて出力回路14(図1参照)から出力される制御信号AP(Hレベル/Lレベル)をトランジスタPt1のゲートに入力し、フェイルセーフ時には、基準電源VD0に基づいて制御信号APをトランジスタPt1のゲートに入力する。また、トランジスタPt2のゲートにはラッチ回路12cが接続され、このラッチ回路12cは、基準電源VD0に基づいてトランジスタPt2のゲートに低電位電源VSSを入力する。このような入出力回路12aでは、フェイルセーフ時にも素子の損傷を防いで回路を保護することができる。
(付記1) 高電位電源及び低電位電源に接続され、外部から入力される外部電圧信号の電位を前記高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段を備えた入出力バッファにおいて、
前記基準電源生成手段は、前記高電位電源の非供給時に前記外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のMOSトランジスタからなる保護手段を備え、前記複数のMOSトランジスタのバックゲートは前記高電位電源及び低電位電源以外の電位を持つノードに接続されてなることを特徴とする入出力バッファ。
(付記2) 前記複数のMOSトランジスタはそれぞれがダイオード接続されてなり、各ダイオード接続された複数のMOSトランジスタのうち少なくとも何れか1つは、前記基準電源に対して逆バイアスとなる方向に接続されていることを特徴とする付記1記載の入出力バッファ。
(付記3) 前記複数のMOSトランジスタは、それぞれNチャネルMOSトランジスタで構成されることを特徴とする付記1又は2記載の入出力バッファ。
(付記4) 前記NチャネルMOSトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続されることを特徴とする付記3記載の入出力バッファ。
(付記5) 前記NチャネルMOSトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記3又は4記載の入出力バッファ。
(付記6) 前記複数のMOSトランジスタは、それぞれPチャネルMOSトランジスタで構成されることを特徴とする付記1又は2記載の入出力バッファ。
(付記7) 前記PチャネルMOSトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続されることを特徴とする付記6記載の入出力バッファ。
(付記8) 前記PチャネルMOSトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記6又は7記載の入出力バッファ。
(付記9) 前記複数のMOSトランジスタは、少なくとも5個のMOSトランジスタを含むことを特徴とする付記1乃至8の何れか一記載の入出力バッファ。
(付記10) 前記基準電源生成手段は、それが生成する前記基準電源と前記低電位電源との間に直列に接続された少なくとも2つのMOSトランジスタを含む電圧維持手段を備え、
前記少なくとも2つのMOSトランジスタのうち前記基準電源と接続されるMOSトランジスタのゲートには該基準電源の電位が入力され、他のMOSトランジスタのゲートには各々の高電位側となる端子の電位が入力されることを特徴とする付記1乃至9の何れか一記載の入出力バッファ。
(付記11) 前記少なくとも2つのMOSトランジスタは、それぞれNチャネルMOSトランジスタで構成されることを特徴とする付記10記載の入出力バッファ。
(付記12) 前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、
前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、
入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、
前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給されることを特徴とする付記1乃至11の何れか一記載の入出力バッファ。
(付記13) 前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、
前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給されることを特徴とする付記12記載の入出力バッファ。
(付記14) 外部から入力される外部電圧信号が抵抗を介してソースに入力され、該ソースとゲートとが互いに接続され、動作電源として与えられる高電位電源に対応した電位を持つ基準電源が抵抗分圧されてドレインに入力されるNチャネルMOSトランジスタと、
前記外部電圧信号と基準電圧信号とを比較し、その比較結果に基づいて前記外部電圧信号の電位が予め定めた閾値電圧より高いか否かを判定するコンパレータと、
を含む入力回路を備えたことを特徴とする入出力バッファ。
(付記15) 前記入力回路は、前記コンパレータの出力に応じて前記閾値電圧を可変させるシュミットトリガ機能を有したリファレンス回路を備えることを特徴とする付記14記載の入出力バッファ。
(付記16) 付記1乃至11の何れか一記載の基準電源生成手段を備えたことを特徴とする付記14又は15記載の入出力バッファ。
(付記17) 付記1乃至11の何れか一記載の基準電源生成手段及び付記14又は15記載の入力回路の少なくとも何れか一方を備えたことを特徴とする入力バッファ。
(付記18) 付記1乃至11の何れか一記載の基準電源生成手段を備えたことを特徴とする出力バッファ。
VSS 低電位電源
EB 外部電圧信号としての電圧信号
VD0 基準電源
16 基準電源生成手段としての電源作成回路
11 入出力バッファ
Pt11〜Pt15 保護手段を構成する複数のMOSトランジスタとしてのPチャネルMOSトランジスタ
Nt13〜Nt17 保護手段を構成する複数のMOSトランジスタとしてのNチャネルMOSトランジスタ
Claims (13)
- 外部から入力される外部電圧信号が抵抗を介してソースに入力され、該ソースとゲートとが互いに接続され、動作電源として与えられる高電位電源に対応した電位を持つ基準電源が抵抗分圧されてドレインに入力されるNチャネルMOSトランジスタと、
前記外部電圧信号と基準電圧信号とを比較し、その比較結果に基づいて前記外部電圧信号の電位が予め定めた閾値電圧より高いか否かを判定するコンパレータと、
を含む入力回路を備えたことを特徴とする入出力バッファ。 - 前記入力回路は、前記コンパレータの出力に応じて前記閾値電圧を可変させるシュミットトリガ機能を有したリファレンス回路を備えることを特徴とする請求項1記載の入出力バッファ。
- 高電位電源及び低電位電源に接続され、外部から入力される外部電圧信号の電位を前記高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段を備え、
前記基準電源生成手段は、前記高電位電源の非供給時に前記外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のMOSトランジスタからなる保護手段を備え、前記複数のMOSトランジスタのバックゲートは前記高電位電源及び低電位電源以外の電位を持つノードに接続されてなることを特徴とする請求項1又は2記載の入出力バッファ。 - 前記複数のMOSトランジスタはそれぞれがダイオード接続されてなり、各ダイオード接続された複数のMOSトランジスタのうち少なくとも何れか1つは、前記基準電源に対して逆バイアスとなる方向に接続されていることを特徴とする請求項3記載の入出力バッファ。
- 前記複数のMOSトランジスタは、それぞれNチャネルMOSトランジスタで構成されることを特徴とする請求項3又は4記載の入出力バッファ。
- 前記NチャネルMOSトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続されることを特徴とする請求項5記載の入出力バッファ。
- 前記NチャネルMOSトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする請求項5又は6記載の入出力バッファ。
- 前記複数のMOSトランジスタは、それぞれPチャネルMOSトランジスタで構成されることを特徴とする請求項3又は4記載の入出力バッファ。
- 前記PチャネルMOSトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続されることを特徴とする請求項8記載の入出力バッファ。
- 前記PチャネルMOSトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする請求項8又は9記載の入出力バッファ。
- 前記複数のMOSトランジスタは、少なくとも5個のMOSトランジスタを含むことを特徴とする請求項3乃至10の何れか一記載の入出力バッファ。
- 前記基準電源生成手段は、前記基準電源と前記低電位電源との間に直列に接続された少なくとも2つのMOSトランジスタを含む電圧維持手段を備え、
前記少なくとも2つのMOSトランジスタのうち前記基準電源と接続されるMOSトランジスタのゲートには該基準電源の電位が入力され、他のMOSトランジスタのゲートには各々の高電位側となる端子の電位が入力されることを特徴とする請求項3乃至11の何れか一記載の入出力バッファ。 - 前記少なくとも2つのMOSトランジスタは、それぞれNチャネルMOSトランジスタで構成されることを特徴とする請求項12記載の入出力バッファ。
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