CN115513219A

CN115513219A - 集成电路装置

Info

Publication number: CN115513219A
Application number: CN202210454741.1A
Authority: CN
Inventors: 许家维; 陈柏廷; 李介文
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-08-27
Filing date: 2022-04-27
Publication date: 2022-12-23
Also published as: TW202310541A; US20230068882A1

Abstract

一种集成电路(IC)装置，包括半导体基板、第一连接塔、以及一或多个第一前侧导体及一或多个第一前侧金属通孔。半导体基板包括具有第一功能电路系统的第一半导体基板区段及具有第一静电放电(ESD)箝位电路的第二半导体基板区段。第一连接塔连接至输入/输出衬垫。一或多个第一前侧导体及一或多个第一前侧金属通孔将第一埋入式连接塔连接至第一半导体基板区段中的第一功能电路系统及第二半导体基板区段中的第一ESD箝位电路。

Description

集成电路装置

技术领域

本揭示是有关于一种集成电路，特别是关于一种具静电放电箝位电路的集成电路装置及其制造方法。

背景技术

集成电路小型化的最新趋势导致更小装置，这些装置消耗更少功率，但在更高的速度下提供更多的功能。由于各种因数，诸如较薄的介电层厚度及相关联的较低的介电层崩溃电压，小型化过程亦使装置对静电放电(electrostatic discharge，ESD)现象的敏感性提高。ESD是导致电子电路损坏的原因之一，亦是半导体先进技术的考虑因数之一。

发明内容

本揭露的一实施方式为一种集成电路(IC)装置，其包含：一半导体基板，此半导体基板包含具有一第一功能电路系统的一第一半导体基板区段及具有一第一静电放电(ESD)箝位电路的一第二半导体基板区段；连接至一输入/输出衬垫的一第一连接塔；及一或多个第一前侧导体及一或多个第一前侧金属通孔，其中该一或多个第一前侧导体及该一或多个第一前侧金属通孔将该第一连接塔连接至该第一半导体基板区段中的该第一功能电路系统及该第二半导体基板区段中的该第一ESD箝位电路。

本揭露的另一实施方式为一种集成电路(IC)装置，其包含：一第一埋入式电力轨，用以偏置于一第一参考电压；一第二埋入式电力轨，用以偏置于一第二参考电压；及一输入/输出电路阵列，各个阵列包含：一内部功能电路的一输入/输出端子；一第一静电放电(ESD)箝位电路，连接于该输入/输出端子与该第一埋入式电力轨之间；一第二ESD箝位电路，连接于该输入/输出端子与该第二埋入式电力轨之间；及一第三ESD箝位电路，在一第一末端处连接至该第一埋入式电力轨与该第一ESD箝位电路之间的一第一节点，且在一第二末端处连接至该第二埋入式电力轨与该第二ESD箝位电路之间的一第二节点。

本揭露的再一实施方式为一种集成电路(IC)装置，其包含：第一晶体管驱动器的一第一阵列，设置于具有在一第一方向上延伸的一长轴的一第一区域中；静电放电(ESD)箝位电路的一第二阵列，设置于具有在该第一方向上延伸的一长轴的一第二区域中；ESD箝位电路的一第三阵列，设置于具有在该第一方向上延伸的一长轴的一第三区域中；在具有在该第一方向上延伸的一长轴的一第四区域中的一第一连接塔，其中该第一连接塔用以发送多个输入/输出信号；在具有在该第一方向上延伸的一长轴的一第五区域中的一第二连接塔，该第二连接塔用以偏置于一第一参考电压；在具有在横向于该第一方向的一第二方向上延伸的一长轴的一第六区域中的一或多个第一导体及一或多个第一通孔，其中该一或多个第一导体及该一或多个第一通孔将该第一阵列中该些第一晶体管驱动器中的一第一者及该第二阵列中该些ESD箝位电路中的一第一者连接至该第一连接塔；及在具有在该第二方向上延伸的一长轴的一第七区域中的一或多个第二导体及一或多个第二通孔，其中该一或多个第二导体及该一或多个第二通孔将该第三阵列中该些ESD箝位电路中的一第一者连接至该第二连接塔；其中该第六区域与该第一区域、该第二区域、及该第四区域重叠；且该第七区域与该第三区域及该第五区域重叠，且在该第一方向上自该第六区域移位。

附图说明

本揭示的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。

图1是根据一或多个实施例的集成电路(integrated circuit，IC)装置的电路图；

图2是根据一或多个实施例的IC装置的电路图；

图3是根据一些实施例的IC装置的横截面图；

图4是根据一些实施例的IC装置的横截面图；

图5是根据一或多个实施例的IC装置的电路图；

图6是根据一些实施例的IC模块的横截面图；

图7是根据一些实施例的IC模块的横截面图；

图8是根据一些实施例的IC装置的方块图；

图9是根据一些实施例的IC装置的方块图；

图10是根据一些实施例的产生布局图的方法的流程图；

图11A是根据一些实施例的产生布局图的方法的流程图；

图11B是根据一些实施例的产生布局图的方法的流程图；

图11C至图11D是根据一些实施例的产生布局图的方法的流程图；

图12A是根据一些实施例的基于布局图制造至少一IC组件的方法流程图；

图12B是根据一些实施例，基于布局图制造至少一IC组件的方法的流程图；

图12C至图12D是根据一些实施例的基于布局图制造至少一IC组件的方法的流程图；

图13是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；

图14是根据一些实施例的集成电路(integrated circuit，IC)制造系统、及与之相关联的IC制造流程的方块图。

【符号说明】

100:IC装置

102:第一前侧电力供应轨

104:第一前侧接地参考轨

106:I/O端子

108:第一背侧电力端子

110:第二背侧电力端子

112:内部电路

114:PMOS驱动器

116:NMOS驱动器

118:功能电路

120:ESD箝位电路

122:ESD箝位电路

124:ESD箝位电路

200:IC装置

202:IC模块

204:ESD箝位电路

206:内部电路

208:PU ESD箝位电路

210:PD ESD箝位电路

212:第一电力供应轨/导轨

214:第一接地参考轨/导轨

216:电力衬垫

218:电力衬垫

300:IC装置

302:IC模块

303:半导体基板

304:303的前侧

306:303的埋入式侧

308:半导体基板区段

310:半导体基板区段

312:半导体基板区段

314:半导体基板区段

316:半导体基板区段

318:埋入式连接塔

320:埋入式连接塔

322:埋入式连接塔

326:半导体基板区段

330:输入/输出衬垫

332:前侧导体及前侧金属通孔

333:前侧导体及前侧金属通孔

334:半导体基板区段

336:电力衬垫

337:前侧导体及前侧金属通孔

338:半导体基板区段

340:电力衬垫

342:前侧导体及前侧金属通孔

344:埋入式连接塔

346:埋入式连接塔

348:半导体基板区段

350:电力衬垫

352:前侧导体及前侧金属通孔

354:半导体基板区段

356:电力衬垫

358:前侧导体及前侧金属通孔

400:IC装置

402:IC模块

404:前侧导体及前侧通孔

406:前侧导体及前侧通孔

408:导体

410:埋入式连接塔

412:半导体基板区段

414:前侧导体及前侧通孔

416:导体

418:埋入式连接塔

420:半导体基板区段

422:前侧导体及前侧通孔

500:IC装置

504:PG ESD箝位电路

600:IC模块

603:半导体基板

604:603的前侧

606:603的埋入式侧

608:半导体基板区段

610:半导体基板区段

614:半导体基板区段

618:埋入式连接塔

620:埋入式连接塔

622:埋入式连接塔

626:半导体基板区段

630:输入/输出衬垫

632:前侧导体及前侧金属通孔

634:半导体基板区段

636:电力衬垫

637:前侧导体及前侧金属通孔

638:半导体基板区段

639:前侧导体及前侧金属通孔

640:电力衬垫

642:前侧导体及前侧金属通孔

700:IC模块

702:半导体基板区段

704:埋入式连接塔

706:半导体基板区段

708:电力衬垫

710:前侧导体及前侧金属通孔

712:前侧导体及前侧金属通孔

714:前侧导体及前侧金属通孔

716:前侧导体及前侧金属通孔

718:前侧导体及前侧金属通孔

800:IC装置

802:区域

803:埋入式连接塔

804:区域

805:埋入式连接塔

806:区域

808:区域

810:区域

812:区域

813:埋入式连接塔

814:区域

816:区域

817:埋入式连接塔

818:区域

822:路由区域

824:路由区域

826:导体及通孔

828:导体及通孔

830:导体及通孔

832:导体及通孔

850:线

900:IC装置

902:区域

903:埋入式连接塔

904:区域

906:区域

908:区域

909:埋入式连接塔

910:区域

912:区域

913:埋入式连接塔

914:区域

916:区域

917:埋入式连接塔

918:区域

920:区域

921:区域

922:路由区域

923:埋入式连接塔

924:路由区域

926:导体及通孔

928:导体及通孔

930:导体及通孔

932:导体及通孔

934:导体及通孔

1000:方法

1002～1004:方块

1100:方法

1102～1106:方块

1108:方法

1110～1114:方块

1116:方法

1118～1130:方块

1200:方法

1202～1206:方块

1208:方法

1210～1214:方块

1216:方法

1218～1230:方块

1300:EDA系统

1302:硬件处理器

1304:储存媒体

1306:计算机程序码

1307:标准单元库

1310:I/O接口

1312:网络接口

1314:网络

1342:UI

1400:制造系统

1420:设计室

1422:IC设计布局图

1430:遮罩室

1432:数据准备

1444:遮罩制造

1445:遮罩

1450:IC晶圆厂

1452:制造工具

1453:半导体晶圆

1460:IC装置

NR:节点

PR:节点

具体实施方式

以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件、材料、值、步骤、配置、或类似者的特定实例以简化本揭示。当然，这些仅为实例且非意欲为限制性的。考虑其他组件、材料、值、步骤、配置、或类似者。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭示在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。

此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。

在一些实施例中，集成电路(integrated circuit，IC)装置包括半导体基板、第一连接塔、以及一或多个第一前侧导体及一或多个第一前侧金属通孔。半导体基板包括具有第一功能电路系统的第一半导体基板区段及具有第一静电放电(electrostaticdischarge，ESD)箝位电路的第二半导体基板区段。第一连接塔连接至输入/输出衬垫。一或多个第一前侧导体及一或多个第一前侧金属通孔将第一埋入式连接塔连接至第一半导体基板区段中的第一功能电路系统及第二半导体基板区段中的第一ESD箝位电路。在一或多个实施例中，通过利用第一ESD箝位电路及功能电路共用的第一连接塔，在ESD路径中出现的电阻显著减小，从而允许无害ESD放电并保护功能电路系统。

图1是根据一或多个实施例的IC装置100的方块图。

IC装置100包括第一前侧电力供应轨102、第一前侧接地参考轨104、输入/输出(input/output，I/O)端子106、第一背侧电力端子108、及第二背侧电力端子110。第一前侧电力供应轨102及第一前侧接地参考轨104各个位于IC装置100的前侧(即，半导体基板之上)上。在一些实施例中，I/O端子106、第一背侧电力端子108、及第二背侧电力端子110各个位于IC装置100的背侧(即，半导体基板下面)上。

应注意，贯穿本揭示，术语“埋入式”是指设置于半导体基板下面的组件。换言之，“埋入式”组件是在半导体基板之下的IC装置背侧上的组件。因此，“埋入式电力轨”是基板之下的电力轨，而“埋入式连接塔”是包含基板之下的至少一导体的连接结构。埋入式连接塔通过延伸穿过基板的导电贯穿基板通孔电耦合至IC装置的前侧上的电路系统。在一些实施例中，埋入式连接塔包含多个基本对准且在半导体基板下面的导体，其中导体通过通孔彼此连接。对于待基本对准的导体，导体的至少50％水平横截面积(x-y平面中的横截面积)应与之上及/或之下导体的横截面积重叠。连接塔中的导体及通孔可是任何形状，亦可是相同或不同的形状。

埋入式连接塔Rio在IC装置100的背侧上，且将I/O端子106连接至IC装置100前侧上的组件。此外，埋入式连接塔Rvdd在IC装置100的背侧上，且将第一背侧电力端子108连接至IC装置100前侧上的组件。最后，埋入式连接塔Rvss在IC装置100的背侧上，且将第二背侧电力端子110连接至IC装置100前侧上的组件。

在图1中，IC装置100包括内部电路112，内部电路112电耦合于图1中第一前侧电力供应轨102与第一前侧接地参考轨104之间。此外，内部电路112经由I/O端子106连接，以便接收IC装置100外部的输入及/或输出信号。内部电路112包括PMOS驱动器114、NMOS驱动器116、及功能电路118，其设置于半导体基板中且在IC装置100的前侧上。功能电路118是执行特定功能或多个功能的IC电路。举例而言，功能电路118包括记忆体、组合逻辑、顺序装置、顺序状态组件、数字处理电路、RF电路、及/或类似者。在一些实施例中，PMOS驱动器114及NMOS驱动器116用以将功能电路118的较低电压位准的信号转换为I/O端子106处的较高电压位准的相应信号，或反之亦然。在一些实施例中，省略PMOS驱动器114及NMOS驱动器116。埋入式连接塔用于将I/O端子106连接至内部电路112，且由电阻器Rio表示。

为了保护内部电路112免受静电现象影响，IC装置100包括ESD箝位电路120、ESD箝位电路122、及ESD箝位电路124。ESD箝位电路120、ESD箝位电路122、及ESD箝位电路124防止过量静电聚集的耦合放电至内部电路112中，而是无害地将静电能量放电至导轨102、104。更具体地，ESD箝位电路120、ESD箝位电路122、及ESD箝位电路124有助于防止内部电路112在I/O端子106、第一背侧电力端子108及第二背侧电力端子110之间的各种可能的ESD放电现象下经由较低电阻路径旁通正或负静电电流而损坏。埋入式连接塔Rio连接至ESD箝位电路120及ESD箝位电路122。然而，因为除埋入式连接塔Rio以外没有其他埋入式连接塔将IO端子106连接至内部电路112(包括功能电路118)，所以用于将静电能量自内部电路112放电至导轨102、104的电阻显著减小。

ESD箝位电路120连接于埋入式连接塔Rio与第一前侧电力供应轨102之间。ESD箝位电路120用以自内部电路112或I/O端子106至第一前侧电力供应轨102放电静电电流。因此，ESC箝位电路120称为上拉(Pull-Up，PU)ESD箝位电路。在一些实施例中，ESD箝位电路120包括二极管，二极管具有连接至埋入式连接塔Rio的阳极、及连接至由电阻器Rpu,vdd表示的前侧导体及通孔的阴极。前侧导体及通孔Rpu,vdd连接于二极管的阴极与第一前侧电力供应轨102之间。第一前侧电力供应轨102的电阻由电阻器R1呈现。因为除埋入式连接塔以外，没有其他埋入式连接塔将I/O端子106连接至ESD箝位电路120中二极管的阳极，所以自I/O端子106经由第一前侧电力供应轨102的总电阻减小。

ESD箝位电路122连接于埋入式连接塔Rio与第一前侧接地参考轨104之间。ESD箝位电路122用以自ESD箝位电路120及自I/O端子106至第一前侧接地参考轨104放电静电电流。ESD箝位电路122称为下拉(pull down，PD)ESD箝位电路。在一些实施例中，ESD箝位电路122包括二极管，二极管具有连接至由电阻器Rpd,vss表示的前侧导体及通孔的阳极。前侧导体及通孔Rpd,vss连接于第一前侧接地参考轨104与ESD箝位电路122中二极管的阳极之间。ESD箝位电路122中二极管的阴极连接至埋入式连接塔、内部电路112、及ESD箝位电路120中二极管的阳极。因为除埋入式连接塔Rio以外，没有其他埋入式连接塔将内部电路112及I/O端子106连接至ESD箝位电路122中二极管的阴极，由于不需要其他埋入式连接来连接至二极管的阴极，所以自I/O端子106经由第一前侧接地参考轨104的总电阻减小。应注意，在其他实施例中，ESD箝位电路120、122包括晶粒上膜(film on die，FOD)或漏极镇流金属氧化物半导体(metal-oxide-semiconductor，MOS)，以在双向上放电电流。在一些实施例中，ESD箝位电路120、122设置于半导体基板中。

ESD箝位电路120用以阻止自第一前侧电力供应轨102朝向内部电路112或I/O端子106的静电电流。ESD箝位电路122用以自第一前侧接地参考轨104朝向ESD箝位电路120放电静电电流。ESD箝位电路122用以阻止自I/O端子106朝向第一前侧接地参考轨104的静电电流。在一些实施例中，ESD箝位电路122设置于半导体基板中。

在第一背侧电力端子108处连接电源，以便在电力供应电压VDD处偏置第一前侧电力供应轨102。在其他实施例中，第一前侧电力供应轨102以另一方式连接至电力供应电压VDD，或由电源以外的不同类型的电力装置供电。将第一背侧电力端子108连接至第一前侧电力供应轨102的埋入式连接塔的电阻由电阻器Rvdd表示。此外，第一前侧接地参考轨104通过第二背侧电力端子110连接至地面。将第二背侧电力端子110连接至第一前侧接地参考轨104的埋入式连接塔的电阻由电阻器Rvss表示。在其他实施例中，第一前侧接地参考轨104非接地参考轨，而是接收负电压的负电压轨。举例而言，第一前侧接地参考轨104耦合至第二背侧电力端子110处的参考电源，其中参考电源的电压位准低于第一前侧电力供应轨102及地面的电压位准。

ESD箝位电路124连接于第一前侧电力供应轨102与第一前侧接地参考轨104之间，且用以在第一前侧电力供应轨102上发生ESD现象时在第一前侧电力供应轨102与第一前侧接地参考轨104之间提供导电路径。ESD箝位电路124称为电网(power grid，PG)ESD箝位电路。在一些实施例中，如下文进一步详细说明的，ESD箝位电路124设置于半导体基板中。ESD箝位电路124通过由电阻器Rpc,vdd表示的前侧导体及通孔连接至第一前侧电力供应轨102。在一些实施例中，前侧导体及通孔Rpc,vdd由前侧金属导体及通孔提供。此外，在图1的实例组态中，内部电路112不直接连接至第一前侧电力供应轨102，而是经由前侧导体及通孔Rpc,vdd连接至第一前侧电力供应轨102。其他组态在各种实施例的范畴内。

此外，ESD箝位电路124通过由电阻器Rpc,vss表示的前侧导体及通孔连接至第一前侧接地参考轨104。在一些实施例中，前侧导体及通孔Rpc,vss是相应前侧金属导体及通孔。此外，在图1的实例组态中，内部电路112不直接连接至第一前侧接地参考轨104，而是经由前侧导体及通孔Rpc,vss连接至第一前侧电力供应轨102。其他组态在各种实施例的范畴内。ESD箝位电路124用以在第一前侧电力供应轨102与第一接地参考轨102之间放电ESD电流。注意，除前侧导体及通孔Rpc,vdd以外，没有其他连接路由用于将ESD箝位电路124连接至第一前侧电力供应轨102，且除前侧导体及通孔Rpc,vss以外，没有其他连接路由用于将ESD箝位电路124连接至第一前侧接地参考轨104。这使呈现于静电电流的电阻显著降低。在一些实施例中，ESD箝位电路124包括并联但极性相反的二极管、FOD或漏极镇流MOS，以双向放电电流。

图2是根据一些实施例的IC装置200的电路图。

IC装置200包括IC模块202阵列及在IC模块202阵列的相对布置末端处的一对ESD箝位电路204。IC模块202中的各者包括I/O端子206(其类似于图1的I/O端子106)、PU ESD箝位电路208(其类似于图1的ESD箝位电路120)及PD ESD箝位电路210(其类似于图1的ESD箝位电路122)。ESD箝位电路204中的各者对应于图1的PG ESD箝位电路124。一或多个内部电路(未显示)具有功能电路(类似于图1的功能电路118)，且连接至IC模块202中的各者内的I/O端子206。在一些实施例中，内部电路中的各者中功能电路中的各者的功能相同，且在其他实施例中，内部电路中功能电路中的至少一些的功能不同。在一些实施例中，类似于图1中所示的I/O端子106，为内部电路(多个)中的各者或至少一些提供I/O端子206。IC装置200包括第一电力供应轨212(其类似于背侧电力供应轨或衬垫108)及第一接地参考轨214(其类似于背侧接地参考轨或衬垫110)。在一些实施例中，第一电力供应轨212对应于图1中的第一前侧电力供应轨102，而第一接地参考轨214对应于图1中的第一前侧接地参考轨104。在一些实施例中，第一电力供应轨212是埋入式电力供应轨，且第一接地参考轨214是埋入式接地参考轨。通过在IC模块202中的各者中提供ESD箝位电路208及ESD箝位电路210，可自内部电路中的各者的I/O端子206至导轨212、214放电静电电流。

第一电力供应轨212用以接收电源电压，诸如图1中上述的电源电压VDD。第一接地参考轨214用以接收参考电压，诸如图1中上述的参考电压VSS。在一些实施例中，参考电压VSS是接地电压。

ESD箝位电路204各个类似于图1中所示的ESD箝位电路124。ESD箝位电路204中的各者经由电力衬垫216、218连接于IC模块202阵列的相对末端处的导轨212、214之间。因此，ESD箝位电路204用以在导轨212、214之间传输静电电流。

图3是根据一些实施例的IC装置300的横截面图。

IC装置300包括IC模块302及PG ESD箝位电路204。IC模块302类似于图2中所示的IC模块202中的任一者。横截面视图相对于X轴(水平方向)、及平行于Z轴(垂直方向)的第三方向显示。Y轴(未明确显示)延伸至页面中。X轴、Y轴、及Z轴彼此正交。

IC装置300包括半导体基板303，其在平行于X轴的第一方向及平行于Y轴的第二方向上延伸，且在平行于Z轴的第三方向上具有厚度。在半导体基板303上方相对于Z轴为正的方向上，半导体基板303具有前侧304。在半导体基板303下面相对于Z轴为负的方向上，半导体基板303具有埋入式侧306。在半导体基板303的前侧304及埋入式侧306处提供路由及连接。埋入式侧306有时称为“背侧”。

半导体基板303之上的前侧304上，IC模块302进一步包括前侧层。前侧层包括：触点至晶体管组件层(MD/MG层)；触点与金属化层间通孔(VD/VG层)；第一金属化层(M0层)；第一互连层(V0层)；第二金属化层(M1层)；第二互连层(V1层)；第三金属化层(M2层)；第三互连层(V2层)；及第四金属化层(M3层)。在一些实施例中，在前侧304中提供额外的金属化层(未明确显示)及互连层(未明确显示)，而在其他实施例中，在前侧304中提供更少的金属化层及更少的互连层。

相对于Z轴，且在半导体基板303之下埋入式侧上，横截面，IC模块302进一步包括埋入式层。埋入式层包括：埋入式触点至晶体管组件层(BVD/BVG)；第一埋入式金属化层(BM0层)；第一埋入式互连层(BV0层)；第二埋入式金属化层(BM1层)；第二埋入式互连层(BV1层)；第三埋入式金属化层(BM2层)；第三埋入式互连层(BV2层)；第四埋入式金属化层(BM3层)；第四埋入式互连层(BV3层)；第五埋入式金属化层(BM4层)；第五埋入式互连层(BV4层)；第六埋入式金属化层(BM5层)；埋入式重分配层(BRV层)；及埋入式衬垫层(BAP层)。

在这个实例中，半导体基板303包括半导体基板区段308。在半导体基板区段308中形成内部电路，诸如图1中上述的内部电路112。在一些实施例中，整个内部电路112设置于半导体基板区段308中。在其他实施例中，功能电路118设置于半导体基板区段308中，而PMOS驱动器114及NMOS驱动器116设置于不同的半导体基板区段中。输入/输出电路112在模块302中。

半导体基板303进一步包括半导体基板区段310。半导体基板区段310包括上文关于图1所述的PU ESD箝位电路120，其在模块302中。半导体基板303进一步包括半导体基板区段312。半导体基板区段312包括PD ESD箝位电路122。PD ESD箝位电路122对应于图2的PD箝位电路210中的一者。

半导体基板303进一步包括半导体基板区段314。半导体基板区段314是相对于X轴的最左半导体基板区段。半导体基板区段314包括PG ESD箝位电路204，其对应于PG ESD箝位电路124。此外，半导体基板303进一步包括半导体基板区段316。半导体基板区段316是相对于X轴的最右半导体基板区段。半导体基板区段316包括另一PG ESD箝位电路204，其亦对应于图1中的PG ESD箝位电路124。

IC模块302包括埋入式连接塔318、320、322。埋入式连接塔318的最顶部分由半导体基板区段326提供(在半导体基板303中半导体基板区段308右侧)。埋入式连接塔318包括BVD/BVG层中的触点，其连接至埋入式金属化层BM0中的导体。埋入式连接塔318包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的输入/输出衬垫330。输入/输出衬垫330在埋入式连接塔318的最底部分处，且用于接收及发送输入/输出信号。在一些实施例中，埋入式连接塔318对应于电阻器Rio，且输入/输出衬垫330对应于I/O端子106，如关于图1所述。

为了将埋入式连接塔318连接至内部电路112及PU ESD箝位电路120，前侧导体及前侧金属通孔(统称为元件号332)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔332提供自埋入式连接塔318至半导体基板区段308中内部电路112及半导体基板区段310中PU ESD箝位电路120两者的连接。除埋入式连接塔318以外，没有其他埋入式连接塔将输入/输出衬垫330连接至半导体基板区段308中内部电路112及半导体基板区段310中PU ESD箝位电路120。因此，这使输入/输出衬垫330与PU ESD箝位电路120之间的电阻显著降低。

为了将埋入式连接塔318连接至内部电路112及PD ESD箝位电路122，前侧导体及前侧金属通孔(统称为元件号333)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔333提供自埋入式连接塔318至半导体基板区段308中内部电路112及半导体基板区段312中PD ESD箝位电路122的连接。除埋入式连接塔318以外，没有其他埋入式连接塔将输入/输出衬垫330连接至半导体基板区段308中内部电路112及半导体基板区段312中PD ESD箝位电路122。因此，这使输入/输出衬垫330与PD ESD箝位电路122之间的电阻显著降低。

埋入式连接塔320在半导体基板区段310的右侧，半导体基板区段310包括PU ESD箝位电路120。埋入式连接塔320的最顶部分由半导体基板区段334提供。埋入式连接塔320包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔320包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫336。电力衬垫336在埋入式连接塔320的最底部分处，且用于接收作为电源电压的参考电压VDD。在一些实施例中，埋入式连接塔320对应于电阻器Rvdd，而电力衬垫336对应于背侧电力供应轨或衬垫108，如关于图1所述。

为了将埋入式连接塔320连接至PU ESD箝位电路120及右侧的PG ESD箝位电路204，前侧导体及前侧金属通孔(统称为元件号337)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔337提供自埋入式连接塔320至半导体基板区段310中PU ESD箝位电路120及至半导体基板区段316中右侧PG ESD箝位电路204两者的连接。除埋入式连接塔320以外，没有其他埋入式连接塔将电力衬垫336连接至半导体基板区段310中PU ESD箝位电路120及半导体基板区段316中PG ESD箝位电路204。因此，这使电力衬垫336、PU ESD箝位电路120、及PG ESD箝位电路204之间的电阻显著降低。电力衬垫336对应于图1中的电力衬垫108及图2中的电力衬垫216中的一者。

埋入式连接塔322在半导体基板区段312的左侧，半导体基板区段312包括PD ESD箝位电路122。埋入式连接塔322的最顶部分由半导体基板区段338提供。埋入式连接塔322包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔322包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫340。电力衬垫340在埋入式连接塔322的最底部分处，且用于接收作为接地电压的参考电压VSS。在一些实施例中，埋入式连接塔322对应于电阻器Rvss，而电力衬垫340对应于背侧接地参考轨或衬垫110，如关于图1所述。

为了将埋入式连接塔322连接至PD ESD箝位电路122及左侧的PG ESD箝位电路204，前侧导体及前侧金属通孔(统称为元件号342)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔342提供自埋入式连接塔322至半导体基板区段312中PD ESD箝位电路122及半导体基板区段314中右侧PG ESD箝位电路204两者的连接。除埋入式连接塔322以外，没有其他埋入式连接塔将电力衬垫340连接至半导体基板区段312中PD ESD箝位电路122及半导体基板区段314中PG ESD箝位电路204。因此，这使电力衬垫340、PD ESD箝位电路122、及PG ESD箝位电路204之间的电阻显著降低。电力衬垫340对应于图1中的电力衬垫110及图2中的电力衬垫218中的一者。

埋入式连接塔344及埋入式连接塔346在模块302之外。埋入式连接塔344在半导体基板区段316的右侧，半导体基板区段316包括右侧的PG ESD箝位电路204。埋入式连接塔344的最顶部分由半导体基板区段348提供。埋入式连接塔344包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔344包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫350。电力衬垫350在埋入式连接塔344的最底部分处，且用于接收作为接地电压的参考电压VSS。电力衬垫350表示图1中的电力衬垫110及图2中的电力衬垫218中的一者。

为了将埋入式连接塔344连接至右侧的PG ESD箝位电路204，前侧导体及前侧金属通孔(统称为元件号352)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔352提供自埋入式连接塔344至半导体基板区段316右侧的PG ESD箝位电路204的连接。除埋入式连接塔344以外，没有其他埋入式连接塔将电力衬垫350连接至半导体基板区段316中的PG ESD箝位电路204。因此，这使电力衬垫350与PG ESD箝位电路204之间的电阻显著降低。

埋入式连接塔346在半导体基板区段314的左侧，半导体基板区段314包括右侧的PG ESD箝位电路204。埋入式连接塔346的最顶部分由半导体基板区段354提供。埋入式连接塔346包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔346包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫356。电力衬垫356在埋入式连接塔346的最底部分处，且用于接收作为电源电压的参考电压VDD。电力衬垫356表示图1中的电力衬垫108及图2中的电力衬垫216中的一者。

为了将埋入式连接塔346连接至左侧的PG ESD箝位电路204，前侧导体及前侧金属通孔(统称为元件号358)在前侧304上金属化层MD/MG、M0～M3、VD/VG、及互连层V0～V2中。因此，前侧导体及前侧金属通孔358提供自埋入式连接塔346至半导体基板区段314左侧的PG ESD箝位电路204的连接。除埋入式连接塔346以外，没有其他埋入式连接塔将电力衬垫356连接至半导体基板区段314中PG ESD箝位电路204。因此，这使电力衬垫356与PG ESD箝位电路204之间的电阻显著降低。

图4是根据一些实施例的IC装置400的横截面图。

IC装置400类似于上文关于图3所述的IC装置300。IC装置400包括IC模块402，除IC模块402不包括前侧导体及前侧通孔337、以及前侧导体及前侧通孔342以外，IC模块402与上述IC模块302类似且具有相同的组件。取而代之地，IC模块402包括将埋入式连接塔320连接至半导体基板区段310中的保护电路120的前侧导体及前侧通孔404，而前侧导体及前侧通孔406将埋入式连接塔322连接至半导体基板区段中的保护电路122。另外，有三个额外的金属化层M4～M6及四个额外的互连层V3～V6。

此外，在这个实施例中，导体408位于BAP层中埋入式连接塔320的底部处(代替电力衬垫336)。导体408用以将埋入式连接塔320连接至埋入式连接塔410。埋入式连接塔410的最底部分由导体408提供。导体408用以接收作为电源电压的参考电压VDD。

导体408通过BRV层中的通孔连接至埋入式金属化层BM5中的导体。埋入式连接塔410包括埋入式金属化层BM5～BM0中的导体，其通过埋入式互连层BV4～BV0中的通孔连接。埋入式互连层BVD/BVG中的触点将埋入式金属层BM0中的导体连接至半导体基板区段412。半导体基板区段412在埋入式连接塔410的顶部处。前侧导体及前侧通孔414将埋入式连接塔410连接至右侧的PG ESD箝位电路204。以这种方式，导体408是用于参考电压VDD的埋入式电力轨。如上面图3中讨论的实施例，埋入式连接塔344以及前侧导体及前侧通孔352提供参考电压VSS至半导体基板区段316中PD ESD箝位电路204。

在这个实施例中，导体416位于BAP层中埋入式连接塔322的底部处(代替电力衬垫340)。导体416用以将埋入式连接塔322连接至埋入式连接塔418。埋入式连接塔418的最底部分由导体416提供。导体416用以接收作为接地电压的参考电压VSS。

导体416通过BRV层中的通孔连接至埋入式金属化层BM5中的导体。

埋入式连接塔416包括埋入式金属化层BM5～BM0中的导体，其通过埋入式互连层BV4～BV0中的通孔连接。埋入式互连层BVD/BVG中的触点将埋入式金属层BM0中的导体连接至半导体基板区段420。半导体基板区段420在埋入式连接塔418的顶部处。前侧导体及前侧通孔422将埋入式连接塔418连接至左侧的PG ESD箝位电路204。以这种方式，导体416是用于参考电压VSS的埋入式电力轨。如上面图3中讨论的实施例，埋入式连接塔346以及前侧导体及前侧通孔358提供参考电压VDD至半导体基板区段314中的PD ESD箝位电路204。

图5是根据一些实施例的IC装置500的电路图。

IC装置500包括IC模块502阵列以及IC模块502阵列的相对布置末端处的如上文关于图2所述的同一对ESD箝位电路204。如上文关于图2所述的实施例，PG ESD箝位电路204中的各者耦合于IC模块502阵列的相对布置末端处的电力衬垫216中的一者与电力衬垫218中的一者之间。第一电力供应轨212耦合于电力衬垫216之间，而第一接地参考轨214耦合于电力衬垫218之间，如上文关于图2所述。IC模块502中的各者包括IO端子206、PU ESD箝位电路208、及PD ESD箝位电路210，如上文关于图2所述。在一些实施例中，各个对应于图1中内部电路112的一或多个内部电路(未显示)连接至IO端子206中的至少一者。

然而，在这个实施例中，IC模块502中的各者进一步包括PG ESD箝位电路504。在IC模块502中的各者内，PG ESD箝位电路504连接于第一电力供应轨212与第二电力供应轨216之间。在图5中，节点PR设置于各个IC模块502内PU ESD箝位电路208中二极管的阴极与第一电力供应轨212之间。此外，节点NR设置于各个IC模块502内PD ESD箝位电路210中二极管的阳极与第一接地参考轨214之间。在各个IC模块内，PG ESD箝位电路连接于节点PR与节点NR之间。在一些实施例中，IO端子206、PU ESD箝位电路208、及PD ESD箝位电路210串联连接，其中PG ESD箝位电路504与IO端子206、PU ESD箝位电路208、及PD ESD箝位电路210并联连接。在一些实施例中，PG ESD箝位电路504对应于图1中的PG ESD箝位电路124。

图6是根据一些实施例的IC模块600的横截面图。

IC模块600对应于图5中的IC模块502。横截面视图相对于平行于X轴的第一方向(水平方向)、及平行于Z轴的第三方向(垂直方向)显示。平行于Y轴(未明确显示)的第二方向延伸至页面中。X轴、Y轴、及Z轴彼此正交。

IC模块600包括在第一方向及第二方向上延伸且在第三方向上具有厚度的半导体基板603。在半导体基板603上方相对于Z轴为正的方向上，半导体基板603具有前侧604。在半导体基板603下面的负Z轴中，半导体基板603具有埋入式侧606。在半导体基板603的前侧604及埋入式侧606处提供路由及连接。

在半导体基板之上的前侧604上，半导体装置602进一步包括前侧层。前侧层包括：触点至晶体管组件层(MD/MG层)；触点与金属化层间通孔(VD/VG层)；第一金属化层(M0层)；第一互连层(V0层)；第二金属化层(M1层)；第二互连层(V1层)；第三金属化层(M2层)；第三互连层(V2层)；第四金属化层(M3层)；第四互连层(V3层)；第五金属化层(M4层)；第五互连层(V4层)；第六金属化层(M5层)；第六互连层(V5层)；第六金属化层(M6层)；及第七互连层(V6层)。在一些实施例中，在前侧604中提供额外的金属化层(未明确示出)及互连层(未明确示出)，而在其他实施例中，在前侧604中提供更少的金属化层及更少的互连层。

相对于Z轴，且在半导体基板603之下埋入式侧上，横截面，半导体装置602进一步包括埋入式层。埋入式层包括：埋入式触点至晶体管组件层(BVD/BVG)；第一埋入式金属化层(BM0层)；第一埋入式互连层(BV0层)；第二埋入式金属化层(BM1层)；第二埋入式互连层(BV1层)；第三埋入式金属化层(BM2层)；第三埋入式互连层(BV2层)；第四埋入式金属化层(BM3层)；第四埋入式互连层(BV3层)；第五埋入式金属化层(BM4层)；第五埋入式互连层(BV4层)；第六埋入式金属化层(BM5层)；埋入式重分配层(BRV层)；及埋入式衬垫层(BAP层)。

在这个实例中，半导体基板603包括半导体基板区段608。在半导体基板区段608中形成内部电路，诸如上面在图1中描述的内部电路112。在一些实施例中，整个内部电路112设置于半导体基板区段608中。在其他实施例中，功能电路118设置于半导体基板区段608中，且PMOS驱动器114及NMOS驱动器116设置于不同的半导体基板区段中。图1中的输入/输出电路112(图5中未显示)连接至至少一些IO端子206。

半导体基板603进一步包括半导体基板区段610。半导体基板区段610包括上文关于图1所述的模块602中的PU ESD箝位电路120。IC模块中亦提供PD ESD箝位电路，但在这个实施例中未显示。

半导体基板603进一步包括半导体基板区段614。半导体基板区段614是相对于X轴的最右半导体基板区段。半导体基板区段614包括PG ESD箝位电路504，其对应于图1中的PGESD箝位电路124。

IC模块600包括埋入式连接塔618、620、622。相对于X轴，埋入式连接塔618在半导体基板区段608与半导体基板区段610之间。埋入式连接塔618的最顶部分由半导体基板区段626提供(在半导体基板603中半导体基板区段608的右侧)。埋入式连接塔618包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔618包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的输入/输出衬垫630。输入/输出衬垫630在埋入式连接塔618的最底部分处，且用于接收及发送输入/输出信号。在一些实施例中，埋入式连接塔618对应于电阻器Rio，而输入/输出衬垫630对应于I/O端子106，如关于图1所述。

为了将埋入式连接塔618连接至内部电路112及PU ESD箝位电路120，前侧导体及前侧金属通孔(统称为元件号632)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。因此，前侧导体及前侧金属通孔632提供自埋入式连接塔618至半导体基板区段608中内部电路112及半导体基板区段610中PU ESD箝位电路120两者的连接。除埋入式连接塔618以外，没有其他埋入式连接塔将输入/输出衬垫630连接至半导体基板区段608中内部电路112及半导体基板区段610中PU ESD箝位电路120。因此，这使输入/输出衬垫630与PU ESD箝位电路120之间的电阻显著降低。

埋入式连接塔620在半导体基板区段608的左侧。埋入式连接塔620的最顶部分由半导体基板区段634提供。埋入式连接塔620包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔620包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔棒连接。BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫636。电力衬垫636在埋入式连接塔620的最底部分处，且用于接收作为电源电压的参考电压VDD。在一些实施例中，埋入式连接塔620对应于电阻器Rvdd，而电力衬垫636对应于背侧电力供应轨或衬垫108，如关于图1所述。

为了将埋入式连接塔620连接至右侧的内部电路112，前侧导体及前侧金属通孔(统称为元件号637)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。因此，前侧导体及前侧金属通孔637提供自埋入式连接塔620至半导体基板区段608中内部电路112的连接。除埋入式连接塔620以外，没有其他埋入式连接塔将电力衬垫636连接至半导体基板区段608中内部电路112。因此，这使电力衬垫636与内部电路112之间的电阻显著降低。电力衬垫636对应于图1中的电力衬垫108及图5中的电力衬垫216中的一者。

为了将埋入式连接塔620连接至PG ESD箝位电路504，前侧导体及前侧金属通孔(统称为元件号639)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。因此，前侧导体及前侧金属通孔639提供自埋入式连接塔620至半导体基板区段614中PG ESD箝位电路504的连接。除埋入式连接塔620以外，没有其他埋入式连接塔将电力衬垫636连接至半导体基板区段614中的PG ESD箝位电路504。因此，这使电力衬垫636与半导体基板区段614中PG ESD箝位电路504之间的电阻显著降低。

埋入式连接塔622在半导体基板区段614的右侧，半导体基板区段614包括PG ESD箝位电路504。埋入式连接塔622的最顶部分由半导体基板区段638提供。埋入式连接塔622包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔622包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔塔连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫640。电力衬垫640在埋入式连接塔622的最底部分处，且用于接收作为接地电压的参考电压VSS。在一些实施例中，埋入式连接塔622对应于电阻器Rvss，而电力衬垫640对应于背侧接地参考轨或衬垫110，如关于图1所述。

为了将埋入式连接塔622连接至PG ESD箝位电路504，前侧导体及前侧金属通孔(统称为元件号642)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。因此，前侧导体及前侧金属通孔642提供自埋入式连接塔622至半导体基板区段614中PG ESD箝位电路504的连接。除埋入式连接塔622以外，没有其他埋入式连接塔将电力衬垫640连接至半导体基板区段614中PG ESD箝位电路504。因此，这使电力衬垫640与PG ESD箝位电路504之间的电阻显著降低。

图7是根据一些实施例的IC模块700的横截面图。

IC模块700对应于图5中所示的IC模块502中的任一者。IC模块700类似于图6中所示的IC模块600，因此本讨论将集中于IC模块600、700之间的差异，而省略对IC模块600、700之间相同组件的讨论。

在这个实施例中，相对于X轴，半导体基板区段702在半导体基板区段610与半导体基板区段702之间。上面关于图1讨论的PMOS驱动器114设置于半导体基板区段614中。NMOS驱动器设置于IC模块中但未明确显示。

此外，IC模块700包括埋入式连接塔704。埋入式连接塔704在埋入式连接塔622的右侧。埋入式连接塔704的最顶部分由半导体基板区段706提供。埋入式连接塔704包括BVD/BVG层中的触点，该触点连接至埋入式金属化层BM0中的导体。埋入式连接塔704包括埋入式金属化层BM0～BM5中的各者中的导体，其通过埋入式互连层BV0～BV4中的通孔或通孔棒连接。埋入式重分配层BRV层中的触点将埋入式金属化层BM5中的导体连接至BAP层中的电力衬垫708。电力衬垫708在埋入式连接塔704的最底部分处，且用于接收作为电源电压的参考电压VDD。

为了将埋入式连接塔704连接至PMOS驱动器114、PU ESD箝位电路120、及PG ESD箝位电路504，前侧导体及前侧金属通孔(统称为元件号710)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。因此，前侧导体及前侧金属通孔710提供自埋入式连接塔704至PMOS驱动器114、PU ESD箝位电路120、及PG ESD箝位电路504的连接的部分。

为了将埋入式连接塔704连接至PMOS驱动器114，前侧导体及前侧金属通孔(统称为元件号712)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中。此外，前侧导体及前侧金属通孔(统称为元件号714)在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中，以将PMOS驱动器114连接至埋入式连接塔618。以这种方式，PMOS驱动器114接收及发送来自埋入式连接塔618的输入/输出信号，且自埋入式连接塔704接收参考电压VDD。

为了将埋入式连接塔704连接至PG ESD箝位电路504，在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中提供前侧导体及前侧金属通孔(统称为元件号716)。以这种方式，PG ESD箝位电路504自埋入式连接塔704接收参考电压VDD。

为了将埋入式连接塔704连接至PU ESD箝位电路120，在前侧604上金属化层MD/MG、M0～M6、VD/VG、及互连层V0～V6中提供前侧导体及前侧金属通孔(统称为元件号718)。以这种方式，PU ESD箝位电路120自埋入式连接塔704接收参考电压VDD。

图8是根据一些实施例的IC装置800的方块图。图8示意性地显示IC装置800前侧上的电气连接。

方块图相对于X轴、及横穿X轴的Y轴显示。平行于Z轴的第三方向(未明确显示)延伸至页面中。X轴、Y轴、及Z轴彼此正交。在一些实施例中，图8中的X轴与图3、图4、图6、图7中的一或多者中的X轴相同。在一些实施例中，图8中的X轴与图3、图4、图6、图7中的一或多者中的X轴不同。在至少一实施例中，图8中的X轴与图3、图4、图6、图7中的一或多者中的Y轴相同。

在相对于X轴由上而下的方向上，IC装置800包括区域802、804、806、808、810、812、814、816、818。区域802、804、806、808、810、812、814、816、818中的各者具有在平行于Y轴的第一方向上延伸的长轴。区域802、804、806、808、810、812、814、816、818中的各者均有两个，相对于Y轴，一个在线850的左侧，一个在其右侧。在一些实施例中，左侧的区域802、804、806、808、810、812、814、816、818中的各者跨越线850与右侧的区域802、804、806、808、810、812、814、816、818中的相应一者对称。两个区域802各个包括用于接收参考电压VDD的埋入式连接塔803(对应于图3、图4中的埋入式连接塔320、346及图6、图7中的埋入式连接塔620以及图7中的埋入式连接塔704)。两个区域804各个包括用于接收参考电压VSS的埋入式连接塔805(对应于图3、图4中的埋入式连接塔322、344及图6、图7中的埋入式连接塔622)。两个区域806各个包括PG ESD箝位电路阵列(各个对应于图1中的PG ESD箝位电路124、图2至图5中的PG ESD箝位电路204、图5至图7中的PG ESD箝位电路504)。两个区域808各个包括PMOS驱动器阵列(各个对应于图1、图5中的PMOS驱动器114)。两个区域810各个包括PU ESD箝位电路阵列(各个对应于图1、图3至图4、图6至图7中的PU ESD箝位电路120及图2、图5中的PU ESD箝位电路208)。两个区域812各个包括用于接收及发送输入/输出信号的埋入式连接塔813(对应于图3及图4中的埋入式连接塔318、图6及图7中的埋入式连接塔618)。两个区域814各个包括PD ESD箝位电路阵列(各个对应于图1、图3至图4、图6至图7中的PD箝位电路122以及图2、图5中的PD箝位电路210)。两个区域816各个包括用于接收参考电压VSS的埋入式连接塔817(对应于图3、图4中的埋入式连接塔322、344以及图6、图7中的埋入式连接塔622)。两个区域818各个包括NMOS驱动器阵列(各个对应于图1中的NMOS驱动器116)。

IC装置800进一步包括彼此交错的路由区域822、824。路由区域822、824各个具有在平行于X轴的第二方向上延伸的长轴，且与区域802、804、806、808、810、812、814、816、818重叠。相对于Y轴，区域以重复模式排列822、824。区域822中的各者包括导体及通孔(统称为元件号826)。导体及通孔826将区域806中PG ESD箝位电路连接至区域804中的相应埋入式连接塔805。区域822中的各者包括导体及通孔(统称为元件号828)。导体及通孔828将区域808中PMOS驱动器、区域810中PU ESD箝位电路、区域814中PD ESD箝位电路及区域818中NMOS驱动器连接至区域812中的相应埋入式连接塔813。

区域824中的各者包括导体及通孔(统称为元件号830)。导体及通孔830将区域806中PG ESD箝位电路、区域808中PMOS驱动器、及区域810中PU ESD箝位电路连接至区域802中的相应埋入式连接塔803。区域824中的各者包括导体及通孔(统称为元件号832)。导体及通孔832将区域814中PD ESD箝位电路及区域818中NMOS驱动器连接至区域816中的相应埋入式连接塔817。此外，通过交错区域822、824，在前侧提供最短互连路径以减小ESD传导路径的电阻。在至少一实施例中，一区域222及一区域224一起对应于图5中的一IC模块502。在图8中，一I/O埋入式连接塔813足以满足一IC模块。

图9是根据一些实施例的IC装置900的方块图。

方块图相对于平行于X轴的第一方向(垂直方向)、及平行于Y轴的第二方向(水平方向)显示。平行于Z轴(未明确显示)的第三方向延伸至页面中。X轴、Y轴、及Z轴彼此正交。

在相对于X轴由上而下的方向上，IC装置900包括区域902、904、906、908、910、912、914、916、918、920、921。区域902、904、906、908、910、912、914、916、918、920、921中的各者具有在平行于Y轴的第一方向上延伸的长轴。区域902包括用于接收参考电压VSS的埋入式连接塔903(对应于图3、图4中的埋入式连接塔322、344以及图6、图7中的埋入式连接塔622)。区域904包括PG ESD箝位电路阵列(各个对应于图1中PG ESD箝位电路124、图2至图5中PGESD箝位电路204、图5至图7中PG ESD箝位电路504)。区域906包括PMOS驱动器阵列(各个对应于图1、图5中PMOS驱动器114)。区域908包括用于接收参考电压VDD的埋入式连接塔909(对应于图3、图4中埋入式连接塔320、346及图6、图7中埋入式连接塔620以及图7中埋入式连接塔708)。区域910包括PU ESD箝位电路阵列(各个对应于图1、图3至图4、图6至图7中PUESD箝位电路120以及图2、图5中PU ESD箝位电路208)。区域912包括用于接收及发送输入/输出信号的埋入式连接塔913(对应于图3及图4中埋入式连接塔318、图6及图7中埋入式连接塔618)。区域914包括PD ESD箝位电路阵列(各个对应于图1、图3至图4、图6至图7中PD箝位电路122以及图2、图5中PD箝位电路210)。区域916包括用于接收参考电压VSS的埋入式连接塔917(对应于图3、图4中埋入式连接塔322、344以及图6、图7中埋入式连接塔622)。区域918包括NMOS驱动器阵列(各个对应于图1中NMOS驱动器116)。区域920包括PG ESD箝位电路阵列(各个对应于图1中PG ESD箝位电路124、图2至图5中PG ESD箝位电路204、图5至图7中PG ESD箝位电路504)。区域921包括用于接收参考电压VDD的埋入式连接塔923(对应于图3、图4中埋入式连接塔320、346及图6、图7中埋入式连接塔620以及图7中埋入式连接塔708)。

IC装置900进一步包括彼此交错的路由区域922、924。路由区域922、924各个具有在平行于X轴的第二方向上延伸的长轴，且与区域902、904、906、908、910、912、914、916、918、920、921重叠。相对于X轴，区域以重复模式排列922、924。区域922中的各者包括导体及通孔(统称为元件号926)。导体及通孔926中的各者将区域904中PG ESD箝位电路、区域906中PMOS驱动器、及区域910中PU ESD箝位电路连接至区域908中的连接塔。此外，各个区域922包括导体及通孔(统称为元件号928)。导体及通孔928中的各者将区域914中PD ESD箝位电路、区域918中NMOS驱动器、及区域920中PG ESD箝位电路连接至区域916中的连接塔。

区域924中的各者包括导体及通孔(统称为元件号930)。导体及通孔930中的各者将区域904中PG ESD箝位电路连接至区域902中的连接塔。区域924中的各者包括导体及通孔(统称为元件号932)。导体及通孔932中的各者将区域906中PMOS驱动器、区域910中PUESD箝位电路、区域914中PD ESD箝位电路、及区域918中NMOS驱动器连接至区域912中的连接塔。此外，各个区域924包括导体及通孔(统称为元件号934)。导体及通孔934中的各者将区域914中PG ESD箝位电路连接至区域921中的连接塔。通过交错区域922、924，在前侧提供最短互连路径以减小ESD传导路径的电阻。在至少一实施例中，一区域922及一区域924一起对应于图5中的一IC模块502。自图9中可看出，一I/O埋入式连接塔913足以满足一IC模块。

图10是根据一些实施例的产生布局图的方法1000的流程图。

根据一些实施例，方法1000是可实施的，举例而言，使用EDA系统1000(图13，下文讨论)及集成电路(integrated circuit，IC)制造系统1400(图14，下文讨论)。关于方法1000，布局图的实例包括本文揭示的布局图、或类似者。可根据方法1000制造的半导体装置的实例包括图1中IC装置100、图2中IC装置200、图3中IC装置300、图4中IC装置400、图5中IC装置500、图6中IC模块600、图7中IC模块700、图8中IC装置800、及图9中IC装置900。

在图10中，方法1000包括方块1002～1004。在方块1002处，产生布局图，其中除其他事项外，包括表示一或多个电路区域的图案，如图1至图9、或类似者中所揭示的。与方块1002产生的布局图相应的半导体装置的实例包括图1中IC装置100、图2中IC装置200、图3中IC装置300、图4中IC装置400、图5中IC装置500、图6中IC模块600、图7中IC模块700、图8中IC装置800、及图9中IC装置900。下面参考图11A至图11D更详细地讨论方块1002。自方块1002，流程进行至方块1004。

在方块1004处，根据布局图，制造以下各者中的至少一者：(A)一或多个光学微影术曝光或(B)一或多个半导体遮罩或(C)半导体装置层中一或多个组件。见以下图12A至图12D的讨论。

图11A是根据一些实施例的产生布局图的方法1100的流程图。应注意，图11A至图11D涉及布局图，布局图包括表示实际实体半导体装置特征的“形状(多个)”。下面在与图11A至图11D相关的讨论中描述表示半导体装置中实际特征的图中形状之间的对应关系。

图11A显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1002中实施的程序的一实例。

在图11A中，方块1002包括方块1102～1106。在方块1102处，产生半导体基板形状，其中半导体基板形状包含具有第一功能电路系统形状的第一半导体基板区段形状、及具有第一ESD箝位电路形状的第二半导体基板区段形状。半导体基板形状是布局图中表示形成于实际实体电路中的半导体基板的部分(即，绘制的形状)。类似地，功能电路系统形状是布局图中表示功能电路系统的部分(即，绘制的形状)。在一些实施例中，功能电路系统形状包括表示源极/漏极的源极/漏极形状、表示栅极的多晶硅/栅极形状、掺杂区形状、及/或类似者，以表示作为功能电路系统的部分的活动半导体组件的半导体基板中的部分。在一些实施例中，功能电路系统形状包括前侧及/或后侧上的连接路由形状，以连接布局图中表示活动半导体组件的半导体基板中的部分的形状。在一些实施例中，第一半导体基板形状对应于布局图中表示图3、图4中半导体基板303以及图6、图7中半导体基板603的形状。在一些实施例中，第一半导体基板区段形状对应于布局图中表示图3、图4中半导体基板区段308以及图6、图7中半导体基板区段608的形状。在一些实施例中，第一功能电路系统形状对应于布局图中表示图3、图4以及图6、图7中功能电路系统112的形状。在一些实施例中，第二半导体基板区段形状对应于布局图中表示图3、图4中半导体基板区段310、312以及图6、图7中半导体基板区段610的形状。在一些实施例中，ESD箝位电路形状对应于布局图中表示图3、图4以及图6、图7中ESD箝位电路120、122的形状。

在方块1104处，产生连接至输入/输出衬垫形状的第一连接塔形状。在一些实施例中，第一连接塔形状对应于表示图3、图4中埋入式连接塔330以及表示图6、图7中埋入式连接塔630的形状。

在方块1106处，产生一或多个第一前侧导体形状及一或多个第一前侧金属通孔形状，其中一或多个第一前侧导体形状及一或多个第一前侧金属通孔形状将第一埋入式连接塔形状连接至第一半导体基板区段形状中第一功能电路系统形状及第二半导体基板区段形状中第一ESD箝位电路形状。在一些实施例中，一或多个第一前侧导体形状及一或多个第一前侧金属通孔形状对应于布局图中表示图3、图4中前侧导体及前侧通孔332、333以及图6、图7中前侧导体及前侧通孔632的形状。

图11B是根据一些实施例的产生布局图的方法1108的流程图。

更具体地，图11B的流程图显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1002中实施的程序的一实例。

在图11B中，方块1002包括方块1110～1114。在方块1110处，产生表示偏置于第一参考电压的第一埋入式电力轨的第一埋入式电力轨形状。在一些实施例中，第一埋入式电力轨形状对应于布局图中表示偏置于图5中参考电压VDD的埋入式电力轨212的形状。

在方块1112处，产生表示偏置于第二参考电压的第二埋入式电力轨的第二埋入式电力轨形状。在一些实施例中，第二埋入式电力轨形状对应于布局图中表示偏置于图5中参考电压VSS的埋入式电力轨214的形状。

在方块1114处，产生输入/输出电路形状阵列。输入输出电路形状中的各者包括内部功能电路形状的输入/输出端子形状、连接于输入/输出端子形状与第一电力轨之间的第一ESD箝位电路形状、连接于输入/输出端子形状与第二电力轨形状之间的第二ESD箝位电路形状、及在第一末端处连接至第一埋入式电力轨形状与第一ESD箝位电路形状之间的第一节点、且在第二末端处连接至第二埋入式电力轨形状与第二ESD箝位电路形状之间的第二节点的第三ESD箝位电路形状。在一些实施例中，第一埋入式电力轨形状对应于表示图5中埋入式电力轨212的形状。在一些实施例中，第二埋入式电力轨形状对应于表示图5中埋入式电力轨214的形状。在一些实施例中，输入/输出电路形状阵列对应于表示图5中IC模块502阵列的形状。在一些实施例中，第一ESD箝位电路形状对应于表示图5中PU ESD箝位电路208的形状。在一些实施例中，第二ESD箝位电路形状对应于表示图5中PD ESD箝位电路210的形状。在一些实施例中，第三ESD箝位电路形状对应于表示图5中PG ESD箝位电路504的形状。

图11C至图11D是根据一些实施例的产生布局图的方法1116的流程图。

更具体地，图11C至图11D的流程图显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1002中实施的程序的一实例。

在图11C至图11D中，方块1002包括方块1118～1130。在方块1118处，产生第一晶体管驱动器形状的第一阵列，其设置于具有在第一方向上延伸的长轴的第一区域中。在一些实施例中，设置于第一区域中的第一晶体管驱动器形状的第一阵列对应于图8中区域808及图9中区域906中的晶体管驱动器阵列。

在方块1120处，产生ESD箝位电路形状的第二阵列，其设置于具有在第一方向上延伸的长轴的第二区域中。在一些实施例中，设置于第二区域中的ESD箝位电路形状的第二阵列对应于布局图中表示图8中区域804及图9中区域910中的ESD箝位电路阵列的形状。

在方块1122处，产生ESD箝位电路形状的第三阵列，其设置于具有在第一方向上延伸的长轴的第三区域中。在一些实施例中，设置于第三区域中的ESD箝位电路形状的第三阵列对应于布局图中表示图8中区域818及图9中区域910中的ESD箝位电路阵列的形状。

在方块1124处，在具有在第一方向上延伸的长轴的第四区域中产生第一连接塔形状，其中第一连接塔形状用以发送输入/输出信号。在一些实施例中，第四区域中的第一连接塔形状对应于布局图中表示图8中区域802及图9中区域912中的连接塔的形状。

在方块1126处，在具有在第一方向上延伸的长轴的第五区域中产生第二连接塔形状，第二连接塔形状用以偏置于第一参考电压。在一些实施例中，第五区域中的第二连接塔形状对应于布局图中表示图8中区域810及图9中区域916中的连接塔的形状。

在方块1128处，在具有在横向于第一方向的第二方向上延伸的长轴的第六区域中产生一或多个第一导体形状及一或多个第一通孔形状，其中一或多个第一导体形状及一或多个第一通孔形状将第一阵列中第一晶体管驱动器形状中的第一者及第二阵列中ESD箝位电路形状中的第一者连接至第一连接塔形状。在一些实施例中，第六区域中一或多个第一导体形状及一或多个第一通孔形状对应于布局图中表示图8中区域822中的导体形状及通孔形状826以及图9中区域924中的导体形状及通孔形状932的形状。

在方块1130处，在具有在横向于第一方向的第二方向上延伸的长轴的第六区域中产生一或多个第二导体形状及一或多个第二通孔形状，其中一或多个第二导体及一或多个第二通孔将第三阵列中ESD箝位电路中的第一者连接至第二连接塔。在一些实施例中，第六区域中的一或多个第二导体形状及一或多个第二通孔形状对应于布局图中表示图8中区域824中的导体形状及通孔形状832以及图9中区域922中的导体形状及通孔形状928的形状。

图12A是根据一些实施例的基于布局图制造至少一IC组件的方法1200的流程图。

更具体地，图12A的流程图显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1004中实施的程序的一实例。

在图12A中，方块1004包括方块1202～1106。在方块1202处，形成半导体基板，其中半导体基板包含具有第一功能电路系统的第一半导体基板区段及具有第一ESD箝位电路的第二半导体基板区段。在一些实施例中，第一半导体基板对应于图3、图4中的半导体基板303以及图6、图7中的半导体基板603。在一些实施例中，第一半导体基板区段对应于图3、图4中的半导体基板区段308以及图6、图7中的半导体基板区段608。在一些实施例中，第一功能电路系统对应于图3、图4以及图6、图7中的功能电路系统112。在一些实施例中，第二半导体基板区段对应于图3、图4中的半导体基板区段310、312以及图6、图7中的半导体基板区段610。在一些实施例中，ESD箝位电路对应于图3、图4以及图6、图7中的ESD箝位电路120、122。

在方块1204处，形成一或多个第一前侧导体及一或多个第一前侧金属通孔，其中一或多个第一前侧导体及一或多个第一前侧金属通孔将随后形成的第一埋入式连接塔连接至第一半导体基板区段中的第一功能电路系统及第二半导体基板区段中的第一ESD箝位电路。在一些实施例中，一或多个第一前侧导体及一或多个第一前侧金属通孔对应于图3、图4中的前侧导体及前侧通孔332、333以及图6、图7中的前侧导体及前侧通孔632。

在方块1206处，形成连接至输入/输出衬垫的第一连接塔。在一些实施例中，第一连接塔对应于图3、图4中的埋入式连接塔318以及图6、图7中的埋入式连接塔618。

图12B是根据一些实施例的基于布局图制造至少一IC组件的方法1208的流程图。

更具体地，图12B的流程图显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1004中实施的程序的一实例。

在图12B中，方块1004包括方块1210～1214。在方块1210处，形成输入/输出电路阵列。输入输出电路中的各者包括内部功能电路的输入/输出端子、连接于输入/输出端子与第一电力轨之间的第一ESD箝位电路、连接于输入/输出端子与第二电力轨之间的第二ESD箝位电路、及第三ESD箝位电路，该第三ESD箝位电路在第一末端处连接至第一埋入式电力轨与第一ESD箝位电路之间的第一节点，且在第二末端处连接至第二埋入式电力轨与第二ESD箝位电路之间的第二节点。在一些实施例中，第一埋入式电力轨对应于图5中的埋入式电力轨212。在一些实施例中，第二埋入式电力轨对应于图5中的埋入式电力轨214。在一些实施例中，输入/输出电路阵列对应于图5中的输入/输出电路阵列502。在一些实施例中，第一ESD箝位电路对应于图5中的PU ESD箝位电路208。在一些实施例中，第二ESD箝位电路对应于图5中的PD ESD箝位电路210。在一些实施例中，第三ESD箝位电路对应于图5中的PGESD箝位电路504。

在方块1212处，形成偏置于第一参考电压的第一埋入式电力轨。在一些实施例中，第一埋入式电力轨对应于图5中偏置于参考电压VDD的埋入式电力轨212。

在方块1214处，形成偏置于第二参考电压的第二埋入式电力轨。在一些实施例中，第二埋入式电力轨对应于图5中偏置于参考电压VSS处的埋入式电力轨214。

图12C至图12D是根据一些实施例的基于布局图制造至少一IC组件的方法1216的流程图。

更具体地，图12C至图12D的流程图显示额外方块，这些方块展示根据一或多个实施例的可在图10的方块1004中实施的程序的一实例。

在图12C至图12D中，方块1004包括方块1218～1230。在方块1218处，形成第一晶体管驱动器的第一阵列，其设置于具有在第一方向上延伸的长轴的第一区域中。在一些实施例中，设置于第一区域中的第一晶体管驱动器的第一阵列对应于图8的区域808及图9的区域906中的晶体管驱动器阵列。

在方块1220处，形成ESD箝位电路的第二阵列，其设置于具有在第一方向上延伸的长轴的第二区域中。在一些实施例中，设置于第二区域中的ESD箝位电路的第二阵列对应于图8中的区域804及图9中的区域910中的ESD箝位电路阵列。

在方块1222处，形成ESD箝位电路的第三阵列，其设置于具有在第一方向上延伸的长轴的第三区域中。在一些实施例中，设置于第三区域中的ESD箝位电路的第三阵列对应于图8中区域818及图9中区域910中的ESD箝位电路阵列。

在方块1224处，一或多个第一导体及一或多个第一通孔形成于具有在横向于第一方向的第二方向上延伸的长轴的第四区域中，其中一或多个第一导体及一或多个第一通孔将第一阵列中第一晶体管驱动器中的第一者及第二阵列中ESD箝位电路中的第一者连接至第一连接塔。在一些实施例中，第四区域中一或多个第一导体及一或多个第一通孔对应于图8中区域822中的导体及通孔826以及图9中区域924中的导体及通孔924。

在方块1226处，一或多个第二导体及一或多个第二通孔形成于具有在横向于第一方向的第二方向上延伸的长轴的第五区域中，其中一或多个第二导体及一或多个第二通孔将第三阵列中ESD箝位电路中的第一者连接至第二连接塔。在一些实施例中，第五区域中的一或多个第二导体及一或多个第二通孔对应于图8中区域824中的导体及通孔832以及图9中区域922中的导体及通孔928。

在方块1228处，第一连接塔形成于具有在第一方向上延伸的长轴的第六区域中，其中第一连接塔用以发送输入/输出信号。在一些实施例中，第六区域中的第一连接塔对应于图8中区域802及图9中的区域912中的连接塔。

在方块1230处，第二连接塔形成于具有在第一方向上延伸的长轴的第七区域中，第二连接塔用以偏置于第一参考电压。在一些实施例中，第七区域中的第二连接塔对应于图8中区域810及图9中区域916中的连接塔。

所述方法包括实例操作，但不一定要求按照所示次序执行。根据本揭示实施例的精神及范畴，操作可经适当地添加、替换、改变次序、及/或消除。组合不同特征及/或不同实施例的实施例在本揭示的范畴内，且对本领域的一般技艺人士来说，在审查本揭示之后将是显而易见的。

在一些实施例中，上述至少一方法(多个)全部或部分由至少一EDA系统执行。在一些实施例中，EAD系统可用作下文讨论的IC制造系统的设计室的部分。

图13是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统1300的方块图。EDA系统1300用以产生布局图，如上文关于图11A至图11D所述。

在一些实施例中，EDA系统1300包括APR系统。本文描述的设计布局图的方法表示根据一或多个实施例的路由配置，可根据一些实施例例如使用EDA系统1300实施。

在一些实施例中，EDA系统1300是包括至少一硬件处理器1302及非暂时性计算机可读储存媒体1304的通用计算装置。储存媒体1304外加其他事项编码有，即储存计算机程序码1306，即，一组计算机可执行指令。由硬件处理器1302执行指令1306表示(至少部分)EDA工具，EDA工具根据一或多个实施例(以下称所提及制程及/或方法)实施本文描述的方法的一部分或全部。

处理器1302透过总线1308电耦合至计算机可读储存媒体1304。处理器1302通过总线1308进一步电耦合至I/O接口1310。网络接口1312透过总线1308进一步电连接至处理器1302。网络接口1312连接至网络1314，使得处理器1302及计算机可读储存媒体1304能够透过网络1314连接至外部元件。处理器1302用以执行编码于计算机可读储存媒体1304中的计算机程序码1306，以便使得系统1300可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，处理器1302是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)、及/或适合的处理单元。

在一或多个实施例中，计算机可读储存媒体1304为电子、磁性、光学、电磁、红外、及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体1304包括半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1304包括紧凑型光盘只读记忆体(compact disk-read only memory，CD-ROM)、紧凑型光盘-读取/写入(compact disk-read/write，CD-R/W)、及/或数字视频光盘(digital video disc，DVD)。

在一或多个实施例中，储存媒体1304储存计算机程序码1306，计算机程序码1306用以使得EDA系统1300(其中这种执行表示(至少部分)EDA工具)可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体1304进一步储存促进执行所提及制程及/或方法的一部分或全部的信息。在一或多个实施例中，储存媒体1304储存包括本文所揭示的此类标准单元的标准单元库1307。

EDA系统1300包括I/O接口1310。I/O接口1310耦合至外部电路系统。在一或多个实施例中，I/O接口1310包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕、及/或用于通讯信息及命令至处理器1302的标方向键。

EDA系统1300进一步包括耦合至处理器1302的网络接口1312。网络接口1312允许EDA系统1300与网络1314通信，一或多个其他计算机系统连接至该网络。网络接口1312包括无线网络接口，诸如蓝芽、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-1364。在一或多个实施例中，在两个或两个以上系统1300中实施所提及制程及/或方法的一部分或全部。

EDA系统1300用以经由I/O接口1310接收信息。经由I/O接口1310接收的信息包括用于由处理器1302处理的指令、数据、设计规则、标准单元库、及/或其他参数中的一或多者。该信息透过总线1308传输至处理器1302。EDA系统1300用以经由I/O接口1310接收与UI相关的信息。该信息作为使用者界面(user interface，UI)1342储存于计算机可读媒体1304中。

在一些实施例中，所提及制程及/或方法的一部分或全部实施为独立的软件应用程序以供处理器执行。在一些实施例中，所提及制程及/或方法的一部分或全部实施为是额外软件应用程序的一部分的软件应用程序。在一些实施例中，所提及制程及/或方法的一部分或全部实施为对软件应用程序的插件。在一些实施例中，所提及制程及/或方法中的至少一者实施为是EDA工具的一部分的软件应用程序。在一些实施例中，所提及制程及/或方法的一部分或全部实施为EDA系统1300使用的软件应用程序。在一些实施例中，包括标准单元的布局图使用诸如购自CADENCE DESIGN SYSTEMS，Inc.的

的工具或另一适合的布局产生工具来产生。

在一些实施例中，制程实施为储存于非暂时性计算机可读记录媒体中的程序的功能。非暂时性计算机可读记录媒体的实例包括但不限于外部/可卸除式及/或内部/嵌入式储存器或记忆体单元，例如以下各者中的一或多者：光盘，诸如DVD；磁盘，诸如硬盘；半导体记忆体，诸如ROM、RAM、记忆体卡、及类似者。

图14是根据一些实施例的集成电路(integrated circuit，IC)制造系统1400、及其相关联IC制造流程的方块图。

制造系统1400用以制造上述图1中IC装置100、图2中IC装置200、图3中IC装置300、图4中IC装置400、图5中IC装置500、图6中IC模块600、图7中IC模块700、图8中IC装置800、及图9中IC装置900。IC制造系统1400亦用以执行图10中程序1004，包括图12A至图12D中描述的程序。

在一些实施例中，基于布局图，例如，使用制造系统1400制造以下各者中的至少一者：(A)一或多个半导体遮罩或(B)半导体集成电路层中的至少一组件。

在图14中，IC制造系统1400包括实体，诸如设计室1420、遮罩室1430、及IC制造商/晶圆厂(“fab”)1450，这些实体在设计、开发、及制造周期及/或与制造IC装置1460相关的服务中彼此交互。系统1400中的实体通过通讯网络连接。在一些实施例中，通讯网络为单一网络。在一些实施例中，通讯网络为多种不同的网络，诸如以太网络及网际网络。通讯网络包括有线及/或无线通讯信道。各个实体与其他实体中的一或多者互动，且提供服务至其他实体中的一或多者及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1420、遮罩室1430、及IC晶圆厂1450中的两者或两者以上通过单一较大公司拥有。在一些实施例中，设计室1420、遮罩室1430、及IC晶圆厂1450中的两者或两者以上共存于共同设施中且使用共同资源。

设计院(或设计团队)1420产生IC设计布局图1422。IC设计布局图1422包括为IC装置1460设计的各种几何图案。几何图案对应于构成待制造的IC装置1460的各种组件的金属、氧化物、或半导体层的图案。各种层组合以形成各种IC特征。举例而言，IC设计布局图1422的一部分包括各种IC特征，诸如待形成于半导体基板(诸如硅晶圆)中及设置于半导体基板上的各种材料层中的活动区、栅电极、源极及漏极、层间互连的金属线或通孔、及用于接合衬垫的开口。设计室1420实施适当的设计程序以形成IC设计布局图1422。设计程序包括逻辑设计、实体设计或置放及路由中的一或多者。IC设计布局图1422在具有几何图案的信息的一或多个数据文件中显示。举例而言，IC设计布局图1422可以GDSII文件格式或DFII文件格式表达。

遮罩室1430包括数据准备1432及遮罩制造1444。遮罩室1430使用IC设计布局图1422来制造一或多个遮罩1445，用于根据IC设计布局图1422制造IC装置1460的各种层。遮罩室1430执行遮罩数据准备1432，其中IC设计布局图1422转译成代表性数据文件(“representative data file，RDF”)。遮罩数据准备1432提供RDF至遮罩制造1444。遮罩制造1444包括遮罩书写器。遮罩书写器将RDF转换为基板，诸如遮罩(主光罩)1445或半导体晶圆1453上的影像。设计布局图1422由遮罩数据准备1432操纵以符合遮罩书写器的特定特性及/或IC晶圆厂1450的要求。在图14中，遮罩数据准备1432、及遮罩制造1444图示为分离的元件。在一些实施例中，遮罩数据准备1432及遮罩制造1444可统称为遮罩数据准备。

在一些实施例中，遮罩数据准备1432包括光学近接性校正(optical proximitycorrection，OPC)，其使用微影术增强技术来补偿影像误差，诸如可产生自绕射、干涉、其他制程效应及类似者的影像误差。OPC调整IC设计布局图1422。在一些实施例中，遮罩数据准备1432包括进一步的解析度增强技术(resolution enhancement technology，RET)，诸如离轴照明、子解析度辅助特征、相转移遮罩、其他适合技术、及类似者或其组合。在一些实施例中，反向微影技术(inverse lithography technology，ILT)亦经使用，该技术将OPC作为反向成像问题处置。

在一些实施例中，遮罩数据准备1432包括检查IC设计布局图1422的遮罩规则检查器(mask rule checker，MRC)，该遮罩规则检查器已经历运用一组遮罩产生规则的OPC中的制程，该组遮罩产生规则含有某些几何及/或连接性约束以确保足够余裕、考虑半导体制造制程中的可变性、及类似者。在一些实施例中，MRC修改IC设计布局图1422以在遮罩制造1444期间补偿限制，遮罩制造1444可撤销通过OPC执行的修改的部分，以便满足遮罩产生规则。

在一些实施例中，遮罩数据准备1432包括微影术制程检查(lithography processchecking，LPC)，其模拟将由IC晶圆厂1450实施以制造IC装置1460的处理。LPC基于IC设计布局图1422模拟该处理，以产生经模拟制造的装置，诸如IC装置1460。LPC模拟中的处理参数可包括与IC制造周期的各种制程相关联的参数、与用于制造IC的工具相关联的参数、及/或制造制程的其他态样。LPC考虑各种因数，以产生经模拟制造的装置。在一些实施例中，在经模拟制造装置已通过LPC产生之后，若经模拟装置形状上并未足够逼近而不能满足设计规则，则OPC及/或MRC经重复以进一步精细化IC设计布局图1422。

应理解，遮罩数据准备1432的上述描述已出于清楚目的予以简化。在一些实施例中，数据准备1432包括额外特征，诸如逻辑运算(logic operation，LOP)以根据制造规则来修改IC设计布局图142。另外，在数据准备1432期间施加于IC设计布局图1422的制程可按多种不同次序执行。

在遮罩数据准备1432之后且在遮罩制造1444期间，遮罩1445或遮罩1445群组基于经修改的IC设计布局图1422来制造。在一些实施例中，遮罩制造1444包括基于IC设计布局图1422执行一或多个微影术曝光。在一些实施例中，电子束(electron-beam、e-beam)或多个电子束的机构用以基于经修改的IC设计布局图1422在遮罩(光罩或主光罩)1445上形成图案。遮罩1445可以各种技术形成。在一些实施例中，使用二元技术形成遮罩1445。在一些实施例中，遮罩图案包括不透明区及透明区。用以曝光已涂布于晶圆上的影像敏感材料层(例如，光阻剂)的诸如紫外(ultraviolet，UV)光束的辐射束通过不透明区阻断，且透射通过透明区。在一实例中，遮罩1445的二元遮罩版本包括透明基板(例如，熔融石英)及涂布于遮罩的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相转移技术形成遮罩1445。在遮罩1445的相转移遮罩(phase shift mask，PSM)版本中，形成于遮罩上的图案中的各种特征用以具有恰当相位差以增强解析度及成像品质。在各种实例中，相转移遮罩可为衰减PSM或交变PSM。由遮罩制造1444产生的遮罩(多个)用于多种制程中。举例而言，这种遮罩(多个)用于离子布植制程中以在半导体晶圆1453中形成各种经掺杂区，用于蚀刻制程中以在半导体晶圆1453中形成各种蚀刻区，及/或用于其他适合制程中。

IC晶圆厂1450为IC制造业务，包括用于制造多种不同IC产品的一或多个制造设施。在一些实施例中，IC晶圆厂1450为半导体代工。举例而言，可存在用于多个IC产品的前工序制造(前工序(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后工序制造(后工序(back-end-of-line，BEOL)制造)，且第三制造设施可提供用于代工业务的其他服务。

IC晶圆厂1450包括制造工具1452，其用以在半导体晶圆1453上执行各种制造操作，从而根据遮罩(多个)(例如，遮罩1445)制造IC装置1460。在各种实施例中，制造工具1452包括晶圆步进机、离子布植机、光阻剂涂布机、制程室(例如，CVD室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洗系统、或能够执行本文所讨论的一或多个适合制造制程的其他制造装置中的一或多者。

IC晶圆厂1450使用由遮罩室1430制造的遮罩1445(或多个遮罩)来制造IC装置1460。因此，IC晶圆厂1450至少间接地使用IC设计布局图1422来制造IC装置1460。在一些实施例中，半导体晶圆1453由IC晶圆厂1450使用遮罩1445(或多个遮罩)来制造以形成IC装置1460。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1422执行一或多个微影术曝光。半导体晶圆1453包括硅基板或具有形成于其上的材料层的其他适当基板。半导体晶圆1453进一步包括各种掺杂区、介电特征、多级互连、及类似者(形成于后续制造步骤)中的一或多者。

有关集成电路(integrated circuit，IC)制造系统(例如，图14的系统1400)、及其相关联IC制造流程的详细信息，请参见例如2016年2月9日授予的美国专利第9,256,709号、2015年10月1日发布的美国授权前公开第20150278429号、2014年2月6日发布的美国授权前公开20140040838号、2007年8月21日授予的美国专利第7,260,442号，以上各者的全部内容以引用的方式并入本文中。

在一些实施例中，集成电路(integrated circuit，IC)装置包括半导体基板，该半导体基板包含具有第一功能电路系统的第一半导体基板区段及具有第一静电放电(electrostatic discharge，ESD)箝位电路的第二半导体基板区段；连接至输入/输出衬垫的第一连接塔；以及一或多个第一前侧导体及一或多个第一前侧金属通孔，其中，该一或多个第一前侧导体及该一或多个第一前侧金属通孔将第一埋入式连接塔连接至第一半导体基板区段中第一功能电路系统及第二半导体基板区段中第一ESD箝位电路。在上述及以下实施例的一或更多者中，除该第一连接塔以外，没有其他连接塔将该输入/输出衬垫连接至该第一半导体基板区段中的该第一功能电路系统及该第二半导体基板区段中的该第一ESD箝位电路。在上述及以下实施例的一或更多者中，该半导体基板进一步包含一第三半导体基板区段，该第一埋入式连接塔包含一第一末端、一第二末端、及通过多个埋入式通孔连接于该第一末端与该第二末端之间的一埋入式堆叠的金属区段，该第一埋入式连接塔的该第一末端位于该第三半导体基板区段中，且连接至该一或多个第一前侧导体及该一或多个第一前侧金属通孔，且通过该些埋入式通孔连接的该埋入式堆叠的金属区段在该第一埋入式连接塔的该第二末端处连接至该输入/输出衬垫。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：一第一埋入式电力轨，用以偏置于一第一参考电压；一第二埋入式连接塔，连接至该第一埋入式电力轨；及一或多个第二前侧导体及一或多个第二前侧通孔，将该第二埋入式连接塔连接至该第一ESD箝位电路。在上述及以下实施例的一或更多者中，该第一连接塔包含一第一埋入式连接塔。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：一第二埋入式电力轨，用以偏置于一第二参考电压；该半导体基板进一步包含一第三半导体基板区段，该第三半导体基板区段包括一第二ESD箝位电路；一第三埋入式连接塔，连接至该第一埋入式电力轨；一或多个第三前侧金属导体及一或多个第三前侧通孔，将该第三埋入式连接塔连接至该第三半导体基板区段中的该第二ESD箝位电路；一第四埋入式连接塔，连接至该第二埋入式电力轨；及一或多个第四前侧金属导体及一或多个第四前侧通孔，将该第四埋入式连接塔连接至该第三半导体基板区段中的该第二ESD箝位电路。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：该半导体基板进一步包含一第四半导体基板区段，该第四半导体基板区段包括一第三ESD箝位电路；一或多个第五前侧金属导体及一或多个第五前侧通孔，将该第一连接塔连接至该第四半导体基板区段中的该第三ESD箝位电路；及一或多个第六前侧金属导体及一或多个第六前侧通孔，将该第四埋入式连接塔连接至该第四半导体基板区段中的该第三ESD箝位电路。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：一第一埋入式电力轨，用以偏置于一第一参考电压；一第二埋入式连接塔，连接至该第一埋入式电力轨；及一或多个第二前侧导体及一或多个前侧通孔，将该第二埋入式连接塔连接至该第一功能电路系统。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：该半导体基板进一步包含一第三半导体基板区段，该第三半导体基板区段包括一第二ESD箝位电路；及将该第一ESD箝位电路及该第二ESD箝位电路连接至该第二埋入式连接塔的一或多个第三前侧导体及一或多个第三前侧通孔，其中该第一参考电压是一电源电压，且其中该一或多个第三前侧导体及该一或多个第三前侧通孔用以偏置于来自该第一埋入式电力轨的该电源电压。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：一第二埋入式电力轨，用以偏置于一第二参考电压，其中该第二参考电压是一接地电压；一第三埋入式连接塔，连接至该第二埋入式电力轨；及一或多个第四前侧导体及一或多个第四前侧通孔，将该第二ESD箝位电路连接至该第三埋入式连接塔，其中该一或多个第四前侧导体及该一或多个第四前侧通孔用以偏置于该接地电压。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：该半导体基板进一步包含一第四半导体基板，该第四半导体基板包括一第三ESD箝位电路；一或多个第四前侧连接器，将该第三ESD箝位电路连接至该第一埋入式电力轨；及一或多个第五前侧连接器，将该第三ESD箝位电路连接至该第二埋入式电力轨。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：该半导体基板进一步包含一第四半导体基板区段，该第四半导体基板区段包括一晶体管驱动器；一或多个第四前侧导体及一或多个第四前侧通孔，将该晶体管驱动器连接至该第一连接塔；及一或多个第五前侧导体及一或多个第五前侧通孔，将该晶体管驱动器连接至该第二埋入式连接塔。

在一些实施例中，集成电路(integrated circuit，IC)装置包括用以偏置于第一参考电压的第一埋入式电力轨；用以偏置于第二参考电压的第二埋入式电力轨；及输入/输出电路阵列，各个包含内部功能电路的输入/输出端子；第一静电放电(electrostaticdischarge，ESD)箝位电路，连接于输入/输出端子与第一埋入式力轨之间；第二ESD箝位电路，连接于输入/输出端子与第二埋入式电力轨之间；及第三ESD箝位电路，该第三ESD箝位电路在第一末端处连接至第一埋入式电力轨与第一ESD箝位电路之间的第一节点，且在第二末端处连接至第二埋入式电力轨与第二ESD箝位电路之间的第二节点。在上述及以下实施例的一或更多者中，集成电路装置还包含以下各者中的至少一者：一第一电力轨ESD电路，在该输入/输出电路阵列的一第一末端处连接于该第一埋入式电力轨与该第二埋入式电力轨之间，或一第二电力轨ESD电路，在该输入/输出电路阵列的一第二末端处连接于该第一埋入式电力轨与该第二埋入式电力轨之间。在上述及以下实施例的一或更多者中，阵列中该些输入/输出电路中的各者中的该第一埋入式电力轨、该第二埋入式电力轨及该输入/输出端子在一基板的一背侧上，且该些输入/输出电路中的各者中的该内部功能电路以及该第一ESD箝位电路至该第三ESD箝位电路在该基板的一前侧上，且在该基板的该前侧上彼此连接。

在一些实施例中，一集成电路(integrated circuit，IC)装置包含：第一晶体管驱动器的第一阵列，其设置于具有在第一方向上延伸的长轴的第一区域中；静电放电(electrostatic discharge，ESD)箝位电路的第二阵列，其设置于具有在第一方向上延伸的长轴的第二区域中；ESD箝位电路的第三阵列，其设置于具有在第一方向上延伸的长轴的第三区域中；第一连接塔，其设置于具有在第一方向上延伸的长轴的第四区域中，其中第一连接塔用以发送输入/输出信号；第二连接塔，其在具有在第一方向上延伸的长轴的第五区域中，第二连接塔用以偏置于第一参考电压；一或多个第一导体及一或多个第一通孔，其在具有在横向于第一方向的第二方向上延伸的长轴的第六区域中，其中该一或多个第一导体及该一或多个第一通孔将第一阵列中第一晶体管驱动器中的第一者及第二阵列中ESD箝位电路中的第一者连接至第一连接塔；一或多个第二导体及一或多个第二通孔，其在具有在第二方向上延伸的长轴的第七区域中，其中该一或多个第二导体及该一或多个第二通孔将第三阵列中ESD箝位电路中的第一者连接至第二连接塔；其中：第六区域与第一区域、第二区域、及第四区域重叠；且第七区域与第三区域及第五区域重叠，且相对于第一方向与第六区域发生位移。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：ESD箝位电路的一第四阵列，设置于具有在该第一方向上延伸的一长轴的一第八区域中；第二晶体管驱动器的一第五阵列，设置于具有在该第一方向上延伸的一长轴的一第九区域中；及在具有在该第一方向上延伸的一长轴的一第十区域中的一第三连接塔，该第三连接塔用以偏置于该第一参考电压；其中该一或多个第一导体及该一或多个第一通孔将该第四阵列中该些ESD箝位电路中的一第一者及该第五阵列中该些第二晶体管驱动器中的一第一者连接至该第三连接塔。在上述及以下实施例的一或更多者中，集成电路装置进一步包含：在具有在该第一方向上延伸的一长轴的一第十一区域中的一第四连接塔，该第四连接塔用以偏置于不同于该第一参考电压的一第二参考电压；及在具有在该第二方向上延伸的一长轴的一第十二区域中的一或多个第三导体及一或多个第三通孔，其中该一或多个第三导体及该一或多个第三通孔将该第一阵列中该些第一晶体管驱动器中的该第一者、该第二阵列中该些第一ESD箝位电路中的该第一者、及该第三阵列中该些第一ESD箝位电路中的该第一者连接至该第四连接塔。在上述及以下实施例的一或更多者中，相对于该第二方向，该些区域排列为该第十一区域、该第五区域、该第二区域、该第一区域、该第三区域、该第四区域、该第八区域、该第十区域及该第九区域。在上述及以下实施例的一或更多者中，相对于该第二方向，该些区域排列为该第五区域、该第二区域、该第一区域、该第十一区域、该第三区域、该第四区域、该第八区域、该第十区域及该第九区域。

前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭示的态样。熟悉此项技术者应了解，其可易于使用本揭示作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭示的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭示的精神及范畴。

Claims

1.一种集成电路(IC)装置，其特征在于，包含：

一半导体基板，包含具有一第一功能电路系统的一第一半导体基板区段及具有一第一静电放电(ESD)箝位电路的一第二半导体基板区段；

连接至一输入/输出衬垫的一第一连接塔；及

一或多个第一前侧导体及一或多个第一前侧金属通孔，其中该一或多个第一前侧导体及该一或多个第一前侧金属通孔将该第一连接塔连接至该第一半导体基板区段中的该第一功能电路系统及该第二半导体基板区段中的该第一ESD箝位电路。

2.如权利要求1所述的IC装置，其特征在于，其中：

该半导体基板进一步包含一第三半导体基板区段，

该第一埋入式连接塔包含一第一末端、一第二末端、及通过多个埋入式通孔连接于该第一末端与该第二末端之间的一埋入式堆叠的金属区段，

该第一埋入式连接塔的该第一末端位于该第三半导体基板区段中，且连接至该一或多个第一前侧导体及该一或多个第一前侧金属通孔，且

通过该些埋入式通孔连接的该埋入式堆叠的金属区段在该第一埋入式连接塔的该第二末端处连接至该输入/输出衬垫。

3.如权利要求1所述的IC装置，其特征在于，进一步包含：

一第一埋入式电力轨，用以偏置于一第一参考电压；

一第二埋入式连接塔，连接至该第一埋入式电力轨；

一或多个第二前侧导体及一或多个第二前侧通孔，将该第二埋入式连接塔连接至该第一ESD箝位电路；

一第二埋入式电力轨，用以偏置于一第二参考电压；

该半导体基板进一步包含一第三半导体基板区段，该第三半导体基板区段包括一第二ESD箝位电路；

一第三埋入式连接塔，连接至该第一埋入式电力轨；

一或多个第三前侧金属导体及一或多个第三前侧通孔，将该第三埋入式连接塔连接至该第三半导体基板区段中的该第二ESD箝位电路；

一第四埋入式连接塔，连接至该第二埋入式电力轨；及

一或多个第四前侧金属导体及一或多个第四前侧通孔，将该第四埋入式连接塔连接至该第三半导体基板区段中的该第二ESD箝位电路。

4.如权利要求3所述的IC装置，其特征在于，进一步包含：

该半导体基板进一步包含一第四半导体基板区段，该第四半导体基板区段包括一第三ESD箝位电路；

一或多个第五前侧金属导体及一或多个第五前侧通孔，将该第一连接塔连接至该第四半导体基板区段中的该第三ESD箝位电路；及

一或多个第六前侧金属导体及一或多个第六前侧通孔，将该第四埋入式连接塔连接至该第四半导体基板区段中的该第三ESD箝位电路。

5.如权利要求1所述的IC装置，其特征在于，进一步包含：

一第一埋入式电力轨，用以偏置于一第一参考电压；

一第二埋入式连接塔，连接至该第一埋入式电力轨；

一或多个第二前侧导体及一或多个前侧通孔，将该第二埋入式连接塔连接至该第一功能电路系统；

该半导体基板进一步包含一第三半导体基板区段，该第三半导体基板区段包括一第二ESD箝位电路；及

将该第一ESD箝位电路及该第二ESD箝位电路连接至该第二埋入式连接塔的一或多个第三前侧导体及一或多个第三前侧通孔，其中该第一参考电压系一电源电压，且其中该一或多个第三前侧导体及该一或多个第三前侧通孔用以偏置于来自该第一埋入式电力轨的该电源电压。

6.如权利要求5所述的IC装置，其特征在于，进一步包含：

一第二埋入式电力轨，用以偏置于一第二参考电压，其中该第二参考电压系一接地电压；

一第三埋入式连接塔，连接至该第二埋入式电力轨；

一或多个第四前侧导体及一或多个第四前侧通孔，将该第二ESD箝位电路连接至该第三埋入式连接塔，其中该一或多个第四前侧导体及该一或多个第四前侧通孔用以偏置于该接地电压；

该半导体基板进一步包含一第四半导体基板，该第四半导体基板包括一第三ESD箝位电路；

一或多个第四前侧连接器，将该第三ESD箝位电路连接至该第一埋入式电力轨；及

一或多个第五前侧连接器，将该第三ESD箝位电路连接至该第二埋入式电力轨。

7.如权利要求5所述的IC装置，其特征在于，进一步包含：

该半导体基板进一步包含一第四半导体基板区段，该第四半导体基板区段包括一晶体管驱动器；

一或多个第四前侧导体及一或多个第四前侧通孔，将该晶体管驱动器连接至该第一连接塔；及

一或多个第五前侧导体及一或多个第五前侧通孔，将该晶体管驱动器连接至该第二埋入式连接塔。

8.一种集成电路(IC)装置，其特征在于，包含：

一第一埋入式电力轨，用以偏置于一第一参考电压；

一第二埋入式电力轨，用以偏置于一第二参考电压；及

一输入/输出电路阵列，各个输入/输出电路包含：

一内部功能电路的一输入/输出端子；

一第一静电放电(ESD)箝位电路，连接于该输入/输出端子与该第一埋入式电力轨之间；

一第二ESD箝位电路，连接于该输入/输出端子与该第二埋入式电力轨之间；及

一第三ESD箝位电路，在一第一末端处连接至该第一埋入式电力轨与该第一ESD箝位电路之间的一第一节点，且在一第二末端处连接至该第二埋入式电力轨与该第二ESD箝位电路之间的一第二节点。

9.一种集成电路(IC)装置，其特征在于，包含：

第一晶体管驱动器的一第一阵列，设置于具有在一第一方向上延伸的一长轴的一第一区域中；

静电放电(ESD)箝位电路的一第二阵列，设置于具有在该第一方向上延伸的一长轴的一第二区域中；

ESD箝位电路的一第三阵列，设置于具有在该第一方向上延伸的一长轴的一第三区域中；

在具有在该第一方向上延伸的一长轴的一第四区域中的一第一连接塔，其中该第一连接塔用以发送多个输入/输出信号；

在具有在该第一方向上延伸的一长轴的一第五区域中的一第二连接塔，该第二连接塔用以偏置于一第一参考电压；

在具有在横向于该第一方向的一第二方向上延伸的一长轴的一第六区域中的一或多个第一导体及一或多个第一通孔，其中该一或多个第一导体及该一或多个第一通孔将该第一阵列中该些第一晶体管驱动器中的一第一者及该第二阵列中该些ESD箝位电路中的一第一者连接至该第一连接塔；及

在具有在该第二方向上延伸的一长轴的一第七区域中的一或多个第二导体及一或多个第二通孔，其中该一或多个第二导体及该一或多个第二通孔将该第三阵列中该些ESD箝位电路中的一第一者连接至该第二连接塔；

其中：

该第六区域与该第一区域、该第二区域、及该第四区域重叠；且

该第七区域与该第三区域及该第五区域重叠，且在该第一方向上自该第六区域移位。

10.如权利要求9所述的IC装置，其特征在于，进一步包含：

ESD箝位电路的一第四阵列，设置于具有在该第一方向上延伸的一长轴的一第八区域中；

第二晶体管驱动器的一第五阵列，设置于具有在该第一方向上延伸的一长轴的一第九区域中；

在具有在该第一方向上延伸的一长轴的一第十区域中的一第三连接塔，该第三连接塔用以偏置于该第一参考电压；

在具有在该第一方向上延伸的一长轴的一第十一区域中的一第四连接塔，该第四连接塔用以偏置于不同于该第一参考电压的一第二参考电压；及

在具有在该第二方向上延伸的一长轴的一第十二区域中的一或多个第三导体及一或多个第三通孔，其中该一或多个第三导体及该一或多个第三通孔将该第一阵列中该些第一晶体管驱动器中的该第一者、该第二阵列中该些第一ESD箝位电路中的该第一者、及该第三阵列中该些第一ESD箝位电路中的该第一者连接至该第四连接塔，

其中该一或多个第一导体及该一或多个第一通孔将该第四阵列中该些ESD箝位电路中的一第一者及该第五阵列中该些第二晶体管驱动器中的一第一者连接至该第三连接塔。