CN114239474A - 优化布局单元 - Google Patents

Abstract

本发明实施例涉及优化布局单元。本发明实施例揭露一种用于集成电路IC布局设计中的单元放置的实例方法。所述方法包含：定义用于电路实施方案的布局单位及将多个布局单位布置成布局单元。所述方法还包含：编辑所述布局单元以连接所述布局单位的第一组以表示所述电路实施方案且连接所述布局单位的第二组以表示非功能性电路。此外，所述方法包含：将一或多个虚拟填充结构插入所述布局单元的未被布局单位的所述第一组及所述第二组占用的区中。

Description

优化布局单元

技术领域

本发明实施例涉及优化布局单元。

背景技术

电子设计自动化(EDA)工具可用于集成电路(IC)设计流程。举例来说，EDA工具可用于将布局单元(例如，实施逻辑或其它电子功能的单元)放置在IC布局设计中。随着技术进步及对按比例缩放的IC的需求增长，EDA工具在辅助设计复杂IC布局设计中变得越来越重要。

发明内容

本发明实施例涉及一种方法，其包括：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；编辑所述布局单元以连接所述多个布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路；及将一或多个虚拟填充结构插入所述布局单元的未被所述多个布局单位的所述第一组及所述第二组占用的区中，其中所述定义、放置、编辑及插入中的至少一者由一或多个处理器执行。

本发明实施例涉及一种计算机系统，其包括：存储器，其经配置以存储指令；及处理器，在执行所述指令时，所述处理器经配置以执行包括以下各项的操作：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；及编辑所述布局单元以连接所述多个所述布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路。

本发明实施例涉及一种上面存储有指令的非暂时性计算机可读媒体，所述指令在由计算装置执行时致使所述计算装置执行包括以下各项的操作：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；编辑所述布局单元以连接所述多个所述布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路；及执行设计规则检查操作以确认所述经编辑布局单元符合与半导体制造工艺相关联的预定设计规则。

附图说明

当藉助附图阅读时，从以下详细说明最佳地理解本揭露的方面。应注意，根据业界中的标准实践，各种特征未按比例绘制。实际上，为论述清晰起见，可任意增加或减小各种特征的尺寸。

图1是根据本揭露的一些实施例用于电路实施方案的布局的图解说明。

图2是根据本揭露的一些实施例具有第一配置的布局单位的图解说明。

图3是根据本揭露的一些实施例具有第二配置的布局单位的图解说明。

图4是根据本揭露的一些实施例具有第三配置的布局单位的图解说明。

图5是根据本揭露的一些实施例的具有第一配置的多个布局单位在第一布置中的放置的图解说明。

图6是根据本揭露的一些实施例的具有第一配置的多个布局单位在第二布置中的放置的图解说明。

图7是根据本揭露的一些实施例的具有第一配置的多个布局单位在第三布置中的放置的图解说明。

图8是根据本揭露的一些实施例的具有第一配置的多个布局单位在第四布置中的放置的图解说明。

图9是根据本揭露的一些实施例具有第四配置的布局单位的图解说明。

图10是根据本揭露的一些实施例的具有第四配置的多个布局单位在第一布置中的放置的图解说明。

图11是根据本揭露的一些实施例的具有第四配置的多个布局单位在第二布置中的放置的图解说明。

图12是根据本揭露的一些实施例的具有第四配置的多个布局单位在第三布置中的放置的图解说明。

图13是根据本揭露的一些实施例的具有第四配置的多个布局单位在第四布置中的放置的图解说明。

图14是根据本揭露的一些实施例用于将布局单位连接在预放置布局单元中的方法的图解说明。

图15是根据本揭露的一些实施例用于预放置布局单元的实例电路实施方案的图解说明。

图16是根据本揭露的一些实施例的预放置布局单元的图解说明。

图17是根据本揭露的一些实施例具有多个布局单位的预放置布局单元的图解说明，所述多个布局单位经电连接以表示实例电路实施方案。

图18是根据本揭露的一些实施例用于电路实施方案及相关联修改的布局的图解说明。

图19是根据本揭露的一些实施例可在其中实施本揭露的各种实施例的实例计算机系统的图解说明。

图20是根据本揭露的一些实施例的集成电路制造系统及相关联集成电路制造流程的图解说明。

具体实施方式

以下揭露提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。这些仅为实例且并非打算为限制性的。另外，本揭露在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的，且除非另有指示否则自身并不指定所论述的各种实施例及/或布置之间的关系。

以下揭露涉及优化集成电路(IC)布局设计中的布局单元。电子设计自动化(EDA)工具可用于将布局单元及虚拟填充结构放置在IC布局设计中。布局单元可与执行IC中的特定功能(例如逻辑功能、模拟功能及其它适合功能)的电路相关联。虚拟填充结构不具有特定功能且可由EDA工具插入以在半导体制造工艺期间(例如在化学机械抛光(CMP)工艺期间)促进层平坦性。随着技术进步及对按比例缩放的IC的需求增长，需要增加数目的布局单元来适应较小IC布局设计，因此给IC制造商带来挑战。本揭露的实施例尤其通过引入具有不同配置的布局单元(本文中也称为「预放置布局单元」)来解决此挑战，以在最小化EDA工具插入虚拟填充结构的同时优化IC布局设计中的电路实施方案(及对电路实施方案的相关联修改)。

图1是根据本揭露的一些实施例用于电路实施方案的布局100的图解说明。布局100可包含布局单元110及电路实施方案120。

根据一些实施例，布局单元110包含多个布局单位130。在一些实施例中，布局单位130中的每一者可为单个晶体管装置的布局表示，例如n型场效应晶体管(FET)装置或p型FET装置。FET装置(例如，n型FET装置及p型FET装置)可为平坦金属氧化物半导体FET装置、finFET装置、环绕式栅极FET装置、任何其它适合类型的FET装置，或其组合。在一些实施例中，布局单位130中的每一者可为一或多个晶体管装置的布局表示，例如逻辑装置(例如，反相器逻辑装置、NAND逻辑装置、NOR逻辑装置，及XOR逻辑装置)。下文描述关于布局单元110及布局单位130的其它细节及其实施例。

电路实施方案120可包含一或多个电路，所述一或多个电路包含模拟功能、逻辑功能，或其组合。举例来说，电路实施方案120可包含电平移位器电路、放大器电路、无源装置(例如，电阻器及电容器)、反相器逻辑装置、NAND逻辑装置、NOR逻辑装置、XOR逻辑装置、任何其它适合模拟/逻辑装置，或其组合。在一些实施例中，通过连接多个布局单位130(例如，通过一或多个互连件)，可实现电路实施方案120。下文描述关于连接多个布局单位130以实现特定模拟及/或逻辑电路功能的其它细节及实施例。

图2至图4描述可在例如图1的布局单元110的布局单元中使用的布局单位的实施例。图2是根据一些实施例的布局单位130的图解说明。在一些实施例中，布局单位130可表示单个FET装置，例如n型FET装置及p型FET装置。布局单位130包含扩散层232及多晶硅层234。扩散层232可为n型或p型，使得当多晶硅层234横跨在扩散层232上方时，布局中可产生FET装置。出于图解说明目的，布局单位130还展示用于促进本文中的实施例的说明的旋转指示器236。

在一些实施例中，布局单位130的高度H(例如，在y方向上)基于与用于总体布局(例如，图1的布局100)的技术节点及/或半导体制造工艺相关联的扩散设计规则来确定。举例来说，高度H可基于针对扩散层232的相对宽度及间隔的设计规则来确定。高度H的最小值可基于扩散层232的宽度(例如，在y方向上)及远离扩散层232的另一扩散层(未展示)的间隔(例如，在y方向上)。

在一些实施例中，布局单位130的间距P(例如，在x方向上)基于与用于总体布局(例如，图1的布局100)的技术节点及/或半导体制造工艺相关联的多晶硅设计规则来确定。举例来说，间距P可基于针对多晶硅层234的相对宽度及间隔的设计规则来确定。间距P的最小值可基于多晶硅层234的宽度(例如，在x方向上)及远离多晶硅层234的另一多晶硅层(未展示)的间隔(例如，在x方向上)。

图3是根据一些实施例的另一布局单位330的图解说明。在一些实施例中，布局单位330可在图1的布局单元110(而不是布局单位130)中使用，且可表示两个FET装置，例如共用共同栅极端子的两个n型FET装置及两个p型FET装置。布局单位330包含扩散层332、扩散层338，及多晶硅层334。扩散层332及338可为n型或p型，使得当多晶硅层334横跨于扩散层332及338上方时，布局中可产生共用共同栅极端子(例如，通过多晶硅层334)的两个FET装置。出于图解说明目的，布局单位330还展示用于促进本文中的实施例的说明的旋转指示器336。在一些实施例中，布局单位330的间距可与图2中的布局单位130的间距相同，且布局单位330的高度可为图2中的布局单位130的高度的两倍。

图4是根据一些实施例的另一布局单位430的图解说明。在一些实施例中，布局单位430可在图1的布局单元110(而不是布局单位130)中使用，且可表示两个FET装置，例如共用共同源极/漏极(S/D)端子的两个n型FET装置及两个p型FET装置。布局单位430包含扩散层432、多晶硅层434，及多晶硅层438。扩散层432可为n型或p型，使得当多晶硅层434及438横跨于扩散层432上方时，布局中可产生共用共同S/D端子(例如，通过多晶硅层434与多晶硅层438之间的扩散层432)的两个FET装置。出于图解说明目的，布局单位430还展示用于促进本文中的实施例的说明的旋转指示器436。在一些实施例中，布局单位430的间距可为图2中的布局单位130的两倍，且布局单位430的高度可与图2中的布局单位130的高度相同。

图5至图8描述可在例如图1的布局100的布局中使用的布局单元的实施例。出于解释目的，在图5至图8的布局单元中描绘图2的多个布局单位130。根据一些实施例，例如图3的布局单位330及图4的布局单位430的其它布局单位也可用于这些布局单元中。此外，在一些实施例中，图5至图8中展示的布局单元中的布局单位的放置可由EDA工具自动执行或由实体(例如，布局设计工程师)使用EDA工具手动执行。

图5是根据一些实施例的布局单元510的图解说明。布局单元510展示直接邻接彼此的多个布局单位130。在一些实施例中，图5中展示的直接邻接布置展示布局单位130沿着水平及垂直方向(例如，分别为x方向及y方向)以相同定向彼此邻接—其中每一布局单位130的旋转指示器236在相同相对位置(例如，左上角)中。举例来说，布局单位130₁的左侧邻接于布局单位130₀的右侧，布局单位130₁的右侧邻接于布局单位130₂的左侧，布局单位130₁的底侧邻接于布局单位130₃的顶侧，且布局单位130₁的顶侧邻接于另一布局单位130(未展示)的底侧—其中旋转指示器236₀至236₃分别在布局单位130₀至130₃的左上角中。

图6是根据一些实施例的布局单元610的图解说明。布局单元610展示布局单位130的第一群组620及布局单位130的第二群组630，其中第一群组620在镜像布置中邻接第二群组630。第一群组620与第二群组630的镜像布置由垂直轴640(例如，在y方向上)指示，其中第二群组630与第一群组620围绕垂直轴640成镜像(或具有与第一群组围绕垂直轴对称的定向)。

图7是根据一些实施例的布局单元710的图解说明。布局单元710展示布局单位130的第一群组720及布局单位130的第二群组730，其中第一群组720在翻转布置中邻接第二群组730。第一群组720与第二群组730的翻转布置由水平轴740(例如，在x方向上)指示，其中第二群组730是第一群组720围绕水平轴740的翻转版本(或具有与第一群组720围绕水平轴740对称的定向)。

图8是根据一些实施例的布局单元810的图解说明。布局单元810展示直接邻接彼此的多个布局单位130—例如，类似于图5中的布局单位130的直接邻接布置—以及没有布局单位130的区域820(也称为「中空区820」)。尽管中空区820展示为在布局单元810的中心区域中，但根据一些实施例中空区820可位于布局单元810的其它区域中(例如，左上角、右上角、左下角及右下角区域)。在一些实施例中，中空区820可在大小及形状上变化且可为一或多个布局单位130的大小。此外，在一些实施例中，布局单元810可包含多个中空区820。

在一些实施例中，可不由一或多个经互连布局单位130执行的电路实施方案可放置在中空区820中。举例来说，电路实施方案可包含无源装置(例如，电阻器及电容器)、变容器、二极管、双极结型晶体管装置，或其组合。在一些实施例中，在与布局单位130的功率域不同的功率域中操作的电路实施方案—例如电平移位器装置—可放置在中空区820中。在一些实施例中，中空区820可为空白的—例如，没有电路实施方案—以在布局单元810中的多个电路实施方案之间提供隔离。

图9至图13描述可在例如图1的布局100的布局中使用的另一布局单位及其它布局单元的实施例。在一些实施例中，图10至图13中展示的布局单元中的布局单位的放置可由EDA工具自动执行或由实体(例如，布局设计工程师)使用EDA工具手动执行。

图9是根据一些实施例的布局单位930的图解说明。布局单位930包含电路932及护环934。在一些实施例中，电路932包含多个晶体管装置—例如，多个n型及/或p型FET装置—在特定配置中互连以提供特定功能。举例来说，电路932可包含多个经互连晶体管装置以提供电流镜功能、放大器功能、任何其它适合功能，或其组合。护环934可环绕电路932以提供与例如其它布局单位930的周围布局元件的隔离。出于图解说明目的，布局单位930还展示用于促进本文中的实施例的说明的旋转指示器936。

图10是根据一些实施例的布局单元1010的图解说明。布局单元1010展示直接邻接彼此的多个布局单位930。在一些实施例中，图10中展示的直接邻接布置展示布局单位930沿着水平及垂直方向(例如，分别为x方向及y方向)以相同定向彼此邻接—其中每一布局单位930的旋转指示器936在相同相对位置(例如，左上角)中。举例来说，布局单位930₁的左侧邻接于布局单位930₀的右侧，布局单位930₁的右侧邻接于布局单位930₂的左侧，布局单位930₁的底侧邻接于布局单位930₃的顶侧，且布局单位930₁的顶侧邻接于另一布局单位930(未展示)的底侧—其中旋转指示器936₀至936₃分别在布局单位930₀至930₃的左上角中。

图11是根据一些实施例的布局单元1110的图解说明。布局单元1110展示布局单位930的第一群组1120及布局单位930的第二群组1130，其中第一群组1120在镜像布置中邻接第二群组1130。第一群组1120与第二群组1130的镜像布置由垂直轴1140(例如，在y方向上)指示，其中第二群组1130与第一群组1120围绕垂直轴1140成镜像(或具有与第一群组围绕垂直轴对称的定向)。

图12是根据一些实施例的布局单元1210的图解说明。布局单元1210展示布局单位930的第一群组1220及布局单位930的第二群组1230，其中第一群组1220在翻转布置中邻接第二群组1230。第一群组1220与第二群组1230的翻转布置由水平轴1240(例如，在x方向上)指示，其中第二群组1230是第一群组1220围绕水平轴1240的翻转版本(或具有与第一群组1220围绕水平轴1240对称的定向)。

图13是根据一些实施例的布局单元1310的图解说明。布局单元1310展示直接邻接彼此的多个布局单位930—例如，类似于图10中的布局单位930的直接邻接布置—以及没有布局单位930的区域1320(也称为「中空区1320」)。尽管中空区1320展示为在布局单元1310的中心区域中，但根据一些实施例中空区1320可位于布局单元1310的其它区域中(例如，左上角、右上角、左下角及右下角区域)。在一些实施例中，中空区1320可在大小及形状上变化且可为一或多个布局单位930的大小。此外，在一些实施例中，布局单元1310可包含多个中空区1320。

在一些实施例中，图13的中空区1320可包含可不由一或多个经互连布局单位930执行的电路实施方案，例如无源装置(例如，电阻器及电容器)、变容器、二极管、双极结型晶体管装置，或其组合。在一些实施例中，在与布局单位930的功率域不同的功率域中操作的电路实施方案—例如电平移位器装置—可放置在中空区1320中。在一些实施例中，中空区1320可为空白的—例如，没有电路实施方案—以在布局单元810中的多个电路实施方案之间提供隔离。

图14是根据一些实施例用于将布局单位连接在预放置布局单元中的方法1400的图解说明。方法1400的操作可使用本文中所描述的布局单位及布局单元的实施例来执行—例如图2的布局单位130、图3的布局单位330、图4的布局单位430、图5的布局单元510、图6的布局单元610、图7的布局单元710、图8的布局单元810、图9的布局单位930、图10的布局单元1030、图11的布局单元1110、图12的布局单元1210，以及图13的布局单元1310—且可以不同次序执行或取决于具体应用而不执行。此外，方法1400的操作可由执行指令(例如与EDA工具相关联的指令或操作)的一或多个处理器执行。在下文图19的计算机系统1900中描述一或多个处理器的实例。

在操作1410中，定义用于电路实施方案的布局单位。图15是根据一些实施例可用于在操作1410中确定布局单位的实例电路实施方案1520的图解说明。实例电路实施方案1520包含p型FET装置1521至1523及n型FET装置1524至1528。实例电路实施方案1520是出于解释目的而展示的且并非均连接于其栅极以及S/D端子处。

在一些实施例中，图2的布局单位130可经选择以构造用于实例电路实施方案1520的布局，其中用于n型FET装置及p型FET装置的布局单位130将是实例电路实施方案1520所需的。在一些实施例中，可选择图3的布局单位330或图4的布局单位430，其中用于n型FET装置及p型FET装置的布局单位330或布局单位430将是实例电路实施方案1520所需的。此外，在一些实施例中，可选择图9的布局单位930，其中电路932可表示实例电路实施方案1520中的多个FET装置1521至1528。

在操作1420中，将多个布局单位布置成布局单元。图16是根据一些实施例具有彼此邻接的多个布局单位的布局单元(或预放置布局单元)1610的图解说明。布局单元1600不限于图16中所展示的布置且可具有布局单元的任何适合布置，例如图5的布局单元510、图6的布局单元610、图7的布局单元710、图8的布局单元810、图10的布局单元1010、图11的布局单元1110、图12的布局单元1210，以及图13的布局单元1310中所展示的布置。在一些实施例中，布局单元中的布局单位的放置可由EDA工具自动执行或由实体(例如，布局设计工程师)使用EDA工具手动执行。

在操作1430中，编辑布局单元以表示电路实施方案。图17是根据一些实施例的布局1700的图解说明，其中布局单元1610中的多个布局单位经电连接以表示实例电路实施方案1520。在一些实施例中，来自布局单元1610中的多个布局单位的布局单位的第一组使用垂直互连件1710(例如，在y方向上)及水平互连件1720彼此连接以表示实例电路实施方案1520。如图17中展示，布局单元1610中的布局单位的第一组与实例电路实施方案1520的轮廓重叠。在一些实施例中，使用与实例电路实施方案1520的轮廓重叠的布局单位中的一些而非所有布局单位来实施实例电路实施方案1520。

在一些实施例中，来自布局单元1610中的多个布局单位的布局单位的第二组可由不用于实施实例电路实施方案1520的布局单位来定义，例如沿着布局单元1610的周边的布局单位(例如，实例电路实施方案1520的轮廓外部的布局单位)。布局单位的第二组可连接到电力供应器(例如，0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V，以及任何其它适合电力供应电压)及/或接地(例如0V)以表示非功能性电路。举例来说，n型FET装置的栅极及S/D端子可连接到接地，且p型FET装置的栅极及S/D端子可连接到电力供应器—因此，这些FET装置是非作用的且可被视为非功能性电路。

在一些实施例中，尽管未展示，但图17的布局1700可包含没有布局单位的一或多个区域(也称为「中空区」)。如上文所描述，中空区可用于放置可不由布局单元1610中的经互连布局单位执行的另一电路实施方案，例如无源装置(例如，电阻器及电容器)、变容器、二极管、双极结型晶体管装置，或其组合。中空区也可用于实施在与布局单元1610中的布局单位的功率域不同的功率域中操作的另一电路实施方案，例如电平移位器装置。此外，中空区可为空白的—例如，没有电路实施方案—以在布局单元1610中的多个电路实施方案之间提供隔离。

在操作1440中，将一或多个虚拟填充结构插入布局单元的未被布局单位的第一及第二组占用的区中。虚拟填充结构不具有特定功能且可由EDA工具插入以在半导体制造工艺期间(例如在CMP工艺期间)促进层平坦性。在一些实施例中，其中EDA工具可插入虚拟填充结构的区域不限于没有布局单位的布局单元区域。举例来说，在具有中空区的布局单元(例如，图8中的布局单元810及图13中的布局单元1310)中，EDA工具可将虚拟填充结构插入未被电路实施方案占用的中空区的区域中。

在操作1450中，执行设计规则检查(DRC)操作以确认(操作1430的)经编辑布局单元符合与技术节点及/或半导体制造工艺相关联的设计规则。设计规则可指定特定几何及连接性限制以确保有充足余裕来计及半导体制造工艺中的变化性。这些限制设定在布局中使用的不同形状及层的最小宽度以及邻近布局元件之间的最小间隔。

在操作1460中，执行布局与示意图比对(LVS)操作以确认(操作1430的)经编辑布局单元符合电路实施方案的示意图。在一些实施例中，可基于经编辑布局单元产生布局接线对照表。举例来说，基于布局单元1610中的布局单位的互连，可产生布局接线对照表。可将此布局接线对照表与电路实施方案(例如，图15中的实例电路实施方案1520)的示意图比较以确认布局单元1610中的布局单位当中的电连接是正确的。

本文中所描述的方法1400及实施例的益处尤其在于优化IC布局设计中的布局单元。出于至少两个原因，此优化是有利的。第一，通过基于均匀布局单位制造布局单元，电路实施方案的合格率增加，这是因为图案变化贯穿这些布局单元是类似的及/或在数目上有限。使用类似及/或有限图案变化的此可预测性，可针对各种参数及尺寸(例如栅极/源极/漏极接触间距、金属布线间距及金属切割/隔离间距)优化均匀布局单位。

第二，基于均匀布局单位制造布局单元对于对IC设计进行重新成品出厂验证是有利的，其中可需要对已制造(或经成品出厂验证)的原始电路实施方案的修改来改进功能性及/或性能。图18是用于电路实施方案及相关联重新成品出厂验证修改的布局1800的图解说明。布局1800包含实例电路实施方案1520以及修改区域1810及1820。

在一些实施例中，在已基于图17的布局1700制造实例电路实施方案1520之后，制造后测试可揭示电路设计中的缺陷，例如不可操作电路及低于预期的装置性能。布局单元1610中未经使用的布局单位(例如，图14的操作1430中的布局单位的第二组)可用于解决这些缺陷。举例来说，参考图18，修改区域1810及1820中的未经使用的布局单位可经激活并电连接到实例电路实施方案1520以解决这些缺陷。根据一些实施例，激活这些未经使用的布局单位具有优点。举例来说，由于未经使用的布局单位是基于实例电路实施方案1520定义的(例如，图14的操作1410)，因此与未基于实例电路实施方案1520定义的布局单位相比，未经使用的布局单位可能包含解决这些缺陷所需的晶体管装置或晶体管装置的群组。此外，由于未经使用的布局单位是基于实例电路实施方案1520定义的，因此与未基于实例电路实施方案1520定义的布局单位相比，可能需要较低数目的掩膜改变。

图19是根据一些实施例可在其中实施本揭露的各种实施例的实例计算机系统1900的图解说明。计算机系统1900可为能够执行本文中所描述的功能及操作的任何众所周知的计算机。举例来说(且不限于)，计算机系统1900可能够使用(例如)EDA工具预放置布局单元并将布局单位连接在布局单元中以在IC布局设计中提供电路实施方案。举例来说，计算机系统1900可用于执行方法1400中的一或多个操作，所述方法描述用于将布局单位连接在预放置布局单元中的实例方法。

计算机系统1900包含一或多个处理器(也称为中央处理单位或CPU)，例如处理器1904。处理器1904连接到通信基础设施或总线1906。计算机系统1900也包含通过输入/输出接口1902与通信基础设施或总线1906通信的输入/输出装置1903，例如监视器、键盘、指向装置等。EDA工具可经由输入/输出装置1903接收指令以实施本文中所描述的功能及操作—例如图14的方法1400。计算机系统1900还包含主存储器或主要存储器1908，例如随机存取存储器(RAM)。主存储器1908可包含高速缓冲存储器的一或多个层级。主存储器1908中存储有控制逻辑(例如，计算机软件)及/或数据。在一些实施例中，控制逻辑(例如，计算机软件)及/或数据可包含上文关于图14的方法1400描述的操作中的一或多者。

计算机系统1900也可包含一或多个辅助存储装置或存储器1910。举例来说，辅助存储器1910可包含硬盘驱动器1912及/或可拆卸式存储装置或驱动器1914。可拆卸式存储驱动器1914可为软盘驱动器、磁带驱动器、光盘驱动器、光学存储装置、磁带备份装置，及/或任何其它存储装置/驱动器。

可拆卸式存储驱动器1914可与可拆卸式存储单位1918交互。可拆卸式存储单位1918包含上面存储有计算机软件(控制逻辑)及/或数据的计算机可使用或可读存储装置。可拆卸式存储单位1918可为软盘、磁带、光盘、DVD、光学存储磁盘，及/或任何其它计算机数据存储装置。可拆卸式存储驱动器1914以众所周知的方式从可拆卸式存储单位1918读取及/或写入到可拆卸式存储单位1918。

根据一些实施例，辅助存储器1910可包含用于允许计算机程序及/或其它指令及/或数据被计算机系统1900存取的其它方式、手段或其它方法。举例来说，此些方式、手段或其它方法可包含可拆卸式存储单位1922及接口1920。可拆卸式存储单位1922及接口1920的实例可包含程序卡匣及卡匣接口(例如见于视频游戏装置中)、可拆卸式存储器芯片(例如EPROM或PROM)及相关联插座、存储器条及USB端口、存储器卡及相关联存储器卡槽，及/或任何其它可拆卸式存储单位及相关联接口。在一些实施例中，辅助存储器1910、可拆卸式存储单位1918及/或可拆卸式存储单位1922可包含上文关于图14的方法1400描述的操作中的一或多者。

计算机系统1900可进一步包含通信或网络接口1924。通信接口1924使得计算机系统1900能够与远程装置、远程网络、远程实体等的任何组合通信及交互(个别地及共同地由参考编号1928供参考)。举例来说，通信接口1924可允许计算机系统1900经由通信路径1926与远程装置1928通信，所述通信路径可为有线及/或无线的且可包含LAN、WAN、因特网等的任何组合。控制逻辑及/或数据可经由通信路径1926传输至计算机系统1900及从计算机系统1900传输。

前述实施例中的操作可在各种各样的配置及架构中实施。因此，前述实施例中的操作中的一些或所有操作—例如图14的方法1400—可在硬件、软件或两者中执行。在一些实施例中，包括上面存储有控制逻辑(软件)的有形计算机可使用或可读媒体的有形设备或制造物品在本文中也称为计算机程序产品或程序存储装置。此包含但不限于：计算机系统1900、主存储器1908、辅助存储器1910、及可拆卸式存储单位1918及1922，以及体现前述各项的任何组合的有形制造物品。此控制逻辑在由一或多个数据处理装置(例如计算机系统1900)执行时致使此些数据处理装置如本文中所描述地操作。

图20是根据一些实施例的IC制造系统2000及相关联IC制造流程的图解说明。在一些实施例中，本文中所描述的布局单元—例如图1的布局100及布局单元110、图5的布局单元510、图6的布局单元610、图7的布局单元710、图8的布局单元810、图10的布局单元1010、图11的布局单元1110、图12的布局单元1210、图13的布局单元1310、图17的布局1700，及图18的布局1800—可使用IC制造系统2000来制作。

IC制造系统2000包含设计室2020、掩膜室2030，及IC制造商/制作商(「制造厂」)2050—其中每一者在与制造IC装置2060相关的设计、开发及制造循环及/或服务中彼此交互。设计室2020、掩膜室2030及制造厂2050通过通信网络连接。在一些实施例中，通信网络为单个网络。在一些实施例中，通信网络为各种不同网络，例如内联网及因特网。通信网络包含有线及/或无线通信通道。设计室2020、掩膜室2030及制造厂2050中的每一者彼此交互并将服务提供至彼此及/或从彼此接收服务。在一些实施例中，设计室2020、掩膜室2030及制造厂2050中的两者或更多者共存于共同设施中并使用共同资源。

设计室2020产生IC设计布局图2022。IC设计布局图2022包含各种几何图案，例如图1的布局100、图2的布局单位130、图3的布局单位330、图4的布局单位430、图5的布局单元510、图6的布局单元610、图7的布局单元710、图8的布局单元810、图9的布局单位903、图10的布局单元1010、图11的布局单元1110、图12的布局单元1210、图13的布局单元1310，及图17的布局1700中所展示的图案。几何图案对应于组成待制作的IC装置2060的各种组件的金属、氧化物或半导体层的图案。各种层组合以形成各种IC特征。举例来说，IC设计布局图2022的一部分包含各种IC特征，例如待形成于半导体衬底(例如，硅晶片)及放置于所述半导体衬底上的各种材料层中的作用区域、栅极电极、源极及漏极，以及导电分段或层间互连件的通孔。设计室2020实施适合设计程序以形成IC设计布局图2022。设计程序包含逻辑设计、物理设计，以及放置及布线设计中的一或多者。IC设计布局图2022可呈现于具有关于几何图案的信息的一或多个数据文件中。举例来说，IC设计布局图2022可表达为GDSII文件格式或DFII文件格式。

掩膜室2030包含数据准备2032及掩膜制作2044。掩膜室2030使用IC设计布局图2022来制造掩膜2045(或光罩2045)以用于制作IC装置2060的各种层。掩膜室2030执行掩膜数据准备2032，其中IC设计布局图2022被转变成典型数据文件(「RDF」)。掩膜数据准备2032将RDF提供至掩膜制作2044。掩膜制作2044包含将RDF转换成例如掩膜2045或半导体晶片2053的衬底上的图像的掩膜写入器。IC设计布局图2022可由掩膜数据准备2032操纵以依从掩膜写入器的特定特性及/或制造厂2050的要求。在图20中，数据准备2032及掩膜制作2044图解说明为单独元件。在一些实施例中，数据准备2032及掩膜制作2044可统称为「掩膜数据准备」。

在一些实施例中，数据准备2032包含使用光刻增强技术来补偿图像误差(例如可从衍射、干涉及其它工艺效应出现的那些误差)的光学接近校正(OPC)。OPC调整IC设计布局图2022。在一些实施例中，数据准备2032包含其它分辨率增强技术(RET)，例如离轴照射、亚分辨率辅助特征、相移掩膜、其它适合技术及其组合。在一些实施例中，可使用将OPC看作逆成像问题的逆光刻技术(ILT)。

在一些实施例中，数据准备2032包含掩膜规则检查器(MRC)，其使用包含几何及/或连接性限制的一组掩膜建立规则来检查IC设计布局图2022是否已经历OPC，以确保有充足余裕来计及半导体制造工艺中的变化性。在一些实施例中，MRC修改IC设计布局图2022以补偿掩膜制作2044期间的限制，此可撤销由OPC执行的修改的部分以满足掩膜建立规则。

在一些实施例中，数据准备2032包含光刻工艺检查(LPC)，其模拟将由制造厂2050实施的处理以制作IC装置2060。LPC基于IC设计布局图2022模拟此处理以产生经模拟经制造装置，例如IC装置2060。LPC模拟中的处理参数可包含与IC制造循环的各种工艺相关联的参数、与用于IC制造的工具相关联的参数，及/或制造工艺的其它方面。LPC考虑各种因子，例如空中图像对比度、焦点深度(DOF)、掩膜误差增强因子(MEEF)，及其它适合因子。在一些实施例中，在LPC已产生经模拟经制造装置之后且如果经模拟装置不满足设计规则，那么重复OPC及/或MRC以进一步改进IC设计布局图2022。

在一些实施例中，数据准备2032包含例如逻辑操作(LOP)的额外特征以基于制造规则修改IC设计布局图2022。另外，在数据准备2032期间应用于IC设计布局图2022的工艺可以与上文所描述的不同的次序执行。

在数据准备2032之后且在掩膜制作2044期间，基于经修改IC设计布局图2022来制作掩膜2045。在一些实施例中，掩膜制作2044包含基于IC设计布局图2022执行一或多次光刻曝光。在一些实施例中，基于经修改IC设计布局图2022使用电子束(e束)或多个电子束的机制在掩膜2045上形成图案。

掩膜2045可通过各种技术形成。在一些实施例中，掩膜2045使用二进制技术形成。在一些实施例中，掩膜图案包含不通透区域及透明区域。例如紫外光(UV)束的辐射束可用于曝光涂布在晶片上的图像敏感材料层(例如，光刻胶)。辐射束被不通透区域阻挡且透射穿过透明区域。举例来说，掩膜2045的二进制掩膜版本包含透明衬底(例如，熔融石英)及涂布在二进制掩膜的不通透区域中的不通透材料(例如，铬)。

在一些实施例中，掩膜2045使用相移技术来形成。在掩膜2045的相移掩膜(PSM)版本中，形成于相移掩膜上的图案中的各种特征经配置以具有适合相位差来增强分辨率及成像质量。举例来说，相移掩膜可为经衰减PSM或交替PSM。

通过掩膜制作2044产生的掩膜用于各种工艺中。举例来说，掩膜可用于离子植入工艺中以形成半导体晶片2053中的各种经掺杂区域，用于蚀刻工艺中以形成半导体晶片2053中的各种蚀刻区域，及/或用于其它适合工艺中。

制造厂2050包含晶片制作2052。制造厂2050可包含用于制作各种不同IC产品的一或多个制造设施。在一些实施例中，制造厂2050为半导体代工厂。举例来说，可存在用于IC产品的前段制作(前段工艺(FEOL)制作)的制造设施、提供用于IC产品的互连及封装的后段制作(后段工艺(BEOL)制作)的第二制造设施，及提供代工厂业务的其它服务的第三制造设施。

制造厂2050使用由掩膜室2030制作的掩膜2045来制作IC装置2060。在一些实施例中，半导体晶片2053由制造厂2050使用掩膜2045制作以形成IC装置2060。在一些实施例中，IC制作包含基于IC设计布局图2022执行一或多次光刻曝光。半导体晶片2053包含上面形成有材料层的硅衬底或其它适合衬底。半导体晶片2053进一步包含经掺杂区域、介电特征、多级互连件，及其它适合特征。

所揭示实施例涉及优化IC布局设计中的布局单元。随着技术进步及对按比例缩放的IC的需求成长，需要增加数目的布局单元来适应较小IC布局设计，因此给IC制造商带来挑战。本揭露的实施例尤其通过引入具有不同配置的布局单元来解决此挑战，以在最小化EDA工具插入虚拟填充结构的同时优化IC布局设计中的电路实施方案。

本揭露的实施例描述用于IC布局设计中的单元放置的方法。所述方法包含：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；编辑所述布局单元以连接布局单位的第一组来表示电路实施方案及布局单位的第二组来表示非功能性电路；及将一或多个虚拟填充结构插入布局单元的未被布局单位的第一及第二组占用的区中。这些操作可由一或多个处理器执行。

本揭露的实施例描述具有存储器及处理器的系统。存储器经配置以存储指令。当执行指令时，工艺经配置以进行操作，所述操作包含：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；及编辑布局单元以连接布局单位的第一组以表示电路实施方案且连接布局单位的第二组以表示非功能性电路。

本揭露的实施例描述上面存储有指令的非暂时性计算机可读媒体，所述指令在由计算装置执行时致使所述计算装置执行操作。所述操作包含：定义用于电路实施方案的布局单位；将多个布局单位布置成布局单元；编辑布局单元以连接布局单位的第一组以表示电路实施方案且连接布局单位的第二组以表示非功能性电路；及执行设计规则检查操作以确认经编辑布局单元符合与半导体制造工艺相关联的预定设计规则。

应了解，打算使用实施方式章节而非摘要章节来解释权利要求书。摘要章节可陈述发明者考虑的本揭露的一或多个而非所有可能实施例，且因此不打算以任何方式限制所增补的权利要求书。

前述揭示内容概述数个实施例的特征，使得所属领域的技术人员可较好地理解本揭露的方面。所属领域的技术人员将了解，其可容易地使用本揭露作为设计或修改用于实施与本文中介绍的实施例相同的目的及/或实现与所述实施例相同优点的其它工艺及结构的基础。所属领域的技术人员还将认识到，这些等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情形下在本文中做出各种改变、替换及更改。

【符号说明】

100：布局

110：布局单元

120：电路实施方案

130：布局单位

130₀：布局单位

130₁：布局单位

130₂：布局单位

130₃：布局单位

232：扩散层

234：多晶硅层

236：旋转指示器

236₀：旋转指示器

236₁：旋转指示器

236₂：旋转指示器

236₃：旋转指示器

330：另一布局单位/布局单位

332：扩散层

334：多晶硅层

336：旋转指示器

338：扩散层

430：另一布局单位/布局单位

432：扩散层

434：多晶硅层

436：旋转指示器

438：多晶硅层

510：布局单元

610：布局单元

620：第一群组

630：第二群组

640：垂直轴

710：布局单元

720：第一群组

730：第二群组

740：水平轴

810：布局单元

820：区域/中空区

930：布局单位

930₀：布局单位

930₁：布局单位

930₂：布局单位

930₃：布局单位

932：电路

934：护环

936：旋转指示器

936₀：旋转指示器

936₁：旋转指示器

936₂：旋转指示器

936₃：旋转指示器

1010：布局单元

1110：布局单元

1120：第一群组

1130：第二群组

1140：垂直轴

1210：布局单元

1220：第一群组

1230：第二群组

1240：水平轴

1310：布局单元

1320：区域/中空区

1400:方法

1410:操作

1420:操作

1430:操作

1440:操作

1450:操作

1460:操作

1520：实例电路实施方案

1521：p型场效应晶体管装置

1522：p型场效应晶体管装置

1523：p型场效应晶体管装置

1524：n型场效应晶体管装置

1525：n型场效应晶体管装置

1526：n型场效应晶体管装置

1527：n型场效应晶体管装置

1528：n型场效应晶体管装置

1610：布局单元(或预放置布局单元)

1700：布局

1710：垂直互连件

1720：水平互连件

1810：修改区域

1820：修改区域

1900：计算机系统

1902：输入/输出接口

1903：输入/输出装置

1904：处理器

1906：通信基础设施或总线

1908：主存储器或主要存储器

1910：辅助存储装置或存储器

1912：硬盘驱动器

1914：可拆卸式存储装置或驱动器/可拆卸式存储驱动器

1918：可拆卸式存储单位

1920：接口

1922：可拆卸式存储单位

1924：通信或网络接口

1926：通信路径

1928：远程装置

2000：集成电路制造系统

2020：设计室

2022：集成电路设计布局图

2030：掩膜室

2032：数据准备

2044：掩膜制作

2045：掩膜/光罩

2050：制造厂

2052：晶片制作

2053：半导体晶片

2060：集成电路装置

H:高度

P:间距。

Claims (10)

1.一种方法，其包括：

定义用于电路实施方案的布局单位；

将多个布局单位布置成布局单元；

编辑所述布局单元以连接所述多个布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路；及

将一或多个虚拟填充结构插入所述布局单元的未被所述多个布局单位的所述第一组及所述第二组占用的区中，其中所述定义、放置、编辑及插入中的至少一者由一或多个处理器执行。

2.根据权利要求1所述的方法，其进一步包括：

执行设计规则检查DRC操作以确认所述经编辑布局单元符合与半导体制造工艺相关联的设计规则；及

执行布局与示意图比对LVS操作以确认所述经编辑布局单元符合所述电路实施方案的示意图，其中所述定义、放置、编辑、插入、执行所述DRC操作以及执行所述LVS操作中的至少一者由所述一或多个处理器执行。

3.根据权利要求1所述的方法，其中定义所述布局单位包括选择以下各项：

第一布局单位，其具有第一单个扩散布局层及第一单个多晶硅布局层，所述第一单个多晶硅布局层横跨于所述第一单个扩散布局层上方；

第二布局单位，其具有两个扩散布局层及第二单个多晶硅布局层，所述第二单个多晶硅布局层横跨于所述两个扩散布局层上方；

第三布局单位，其具有第二单个扩散布局层及两个多晶硅布局层，所述两个多晶硅布局层横跨于所述第二单个扩散布局层上方；或

其组合。

4.根据权利要求1所述的方法，其中布置所述多个布局单位包括以下各项中的至少一者：

邻接所述多个布局单位，其中：

来自所述多个布局单位的第一布局单位的顶侧邻接来自所述多个布局单位的第二布局单位的底侧；

所述第一布局单位的底侧邻接来自所述多个布局单位的第三布局单位的顶侧；

所述第一布局单位的右侧邻接来自所述多个布局单位的第四布局单位的左侧；且

所述第一布局单位的左侧邻接来自所述多个布局单位的第五布局单位的右侧；

镜像邻接所述多个布局单位，其中来自所述多个布局单位的布局单位的第一群组具有与来自所述多个布局单位的布局单位的第二群组围绕垂直轴对称的定向；

翻转邻接所述多个布局单位，其中来自所述多个布局单位的布局单位的第三群组具有与来自所述多个布局单位的布局单位的第四群组围绕水平轴对称的定向；

将所述多个布局单位邻接在具有中空区的布置中，所述中空区没有来自所述多个布局单位的布局单位；或

其组合。

5.根据权利要求1所述的方法，其中布置所述多个布局单位包括：将所述多个布局单位邻接在具有中空区的布置中，所述中空区没有来自所述多个布局单位的布局单位，且其中编辑所述布局单元进一步包括：将其它电路实施方案放置在所述中空区中。

6.一种计算机系统，其包括：

存储器，其经配置以存储指令；及

处理器，在执行所述指令时，所述处理器经配置以执行包括以下各项的操作：

定义用于电路实施方案的布局单位；

将多个布局单位布置成布局单元；及

编辑所述布局单元以连接所述多个所述布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路。

7.根据权利要求6所述的计算机系统，其中布置所述多个布局单位包括：使用电子设计自动化工具将所述多个布局单位自动放置在所述布局单元中。

8.根据权利要求6所述的计算机系统，其中编辑所述布局单元包括：将一或多个互连件放置在所述布局单元中以连接所述多个布局单位的所述第一组。

9.一种上面存储有指令的非暂时性计算机可读媒体，所述指令在由计算装置执行时致使所述计算装置执行包括以下各项的操作：

定义用于电路实施方案的布局单位；

将多个布局单位布置成布局单元；

编辑所述布局单元以连接所述多个所述布局单位的第一组以表示所述电路实施方案且连接所述多个布局单位的第二组以表示非功能性电路；及

执行设计规则检查操作以确认所述经编辑布局单元符合与半导体制造工艺相关联的预定设计规则。

10.根据权利要求9所述的非暂时性计算机可读媒体，定义所述布局单位包括选择以下各项：

第一布局单位，其具有第一单个扩散布局层及第一单个多晶硅布局层，所述第一单个多晶硅布局层横跨于所述第一单个扩散布局层上方；

第二布局单位，其具有两个扩散布局层及第二单个多晶硅布局层，所述第二单个多晶硅布局层横跨于所述两个扩散布局层上方；

第三布局单位，其具有第二单个扩散布局层及两个多晶硅布局层，所述两个多晶硅布局层横跨于所述第二单个扩散布局层上方；或

其组合。

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