TWI759202B - 半導體元件及其製造方法和用於產生一佈局圖的系統 - Google Patents

半導體元件及其製造方法和用於產生一佈局圖的系統 Download PDF

Info

Publication number
TWI759202B
TWI759202B TW110117149A TW110117149A TWI759202B TW I759202 B TWI759202 B TW I759202B TW 110117149 A TW110117149 A TW 110117149A TW 110117149 A TW110117149 A TW 110117149A TW I759202 B TWI759202 B TW I759202B
Authority
TW
Taiwan
Prior art keywords
buried
buried conductive
fingers
conductive fingers
conductive
Prior art date
Application number
TW110117149A
Other languages
English (en)
Other versions
TW202209162A (zh
Inventor
陳志良
吳國暉
田麗鈞
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/108,752 external-priority patent/US12027461B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209162A publication Critical patent/TW202209162A/zh
Application granted granted Critical
Publication of TWI759202B publication Critical patent/TWI759202B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種半導體元件包含具有主動區域的一半導體基極及在該半導體基板下方提供的一第一埋覆式金屬層。該第一埋覆式金屬層包含一第一埋覆式導電軌、自該第一埋覆式導電軌延伸的埋覆式導電指的一第一集合及與埋覆式導電指的該第一集合交錯的埋覆式導電指的一第二集合。埋覆式導電指的該第一集合及該第二集合在該等主動區域中的多於一者下延伸。以此方式，埋覆式導電指的該第一集合及該第二集合可用以在具有減小的電阻的一集管電路中分佈諸如一未閘控的參考電壓及一經閘控參考電壓的不同電壓。

Description

包含埋覆式導電指的半導體元件及其製造方法
無
半導體積體電路(integrated circuit；IC)行業已生產了廣泛多種類比及數位元件來解決在許多不同領域中的問題。隨著IC已變得愈來愈小且愈來愈複雜，此等類比及數位元件的操作電壓減小了，從而影響了此等數位元件及總體IC效能的操作電壓。此外，歸因於洩漏電流，在此等類比及數位元件中的功率消耗可增大。集管電路使用電力閘控來關斷供應至IC內未使用的電路的電力。減小集管電路的電阻具有減少IC的總功率消耗的益處。
無
以下揭露內容提供不同實施例或實例，用於實施提供的標的的特徵。以下描述元件、材料、值、步驟、配置或類似者的具體實例，以簡化本揭露內容。當然，此等僅為實例，且並非限制性。預料到其他元件、材料、值、步驟、配置或類似者。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包含第一與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在……之下(beneath)」、「在……下方(below)」、「下部(lower)」、「在……上方(above)」及「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該等空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
在一些實施例中，一種半導體元件包含一半導體基板，其包含主動區域，每一主動區域具有在一第一方向上延伸的一長軸。一第一埋覆式金屬層在該半導體基板下方。該第一埋覆式金屬層包含一第一埋覆式導電軌，其具有在該第一方向上延伸的一長軸。在一些實施例中，該第一埋覆式導電軌用以傳輸一第一參考電壓(例如，VDD的一經閘控型式，本文中被稱作VVDD)。此外，在一些實施例中，該半導體元件包含埋覆式導電指的一第一集合，其中的每一者自該第一埋覆式導電軌延伸，且其中的每一者具有在實質上與該第一方向正交的一第二方向上延伸的一長軸。該第一集合中的每一埋覆式導電指在該等主動區域中的多於一者下延伸。以此方式，將VVDD提供至主動區域中的對應者的適當位置/部分。該第一埋覆式金屬層亦包含埋覆式導電指的一第二集合。該第二集合中的每一埋覆式導電指具有在該第二方向上延伸且在該等主動區域中的多於一者下延伸的一長軸。埋覆式導電指的該第二集合與埋覆式導電指的該第一集合交錯。在一些實施例中，埋覆式導電指的該第二集合用以將一第二參考電壓(例如，VVDD的一未閘控型式，本文中被稱作TVDD)分佈至主動區域中的對應者的適當位置/部分。根據另一方法，提供一第一埋覆式金屬層，其包含僅埋覆式導電軌，其中的每一者具有在該第一方向上延伸的一長軸，且其中該另一方法不包含在該第二方向上自該等導電軌延伸的指。藉由使用根據一些實施例的在該第二方向上延伸的埋覆式導電指，如與該另一方法相比主動區域中的對應者的更多位置/部分可用於對應地至VVDD或TVDD的連接/耦接。因而，使用根據一些實施例的在該第二方向上延伸的埋覆式導電指使貫穿該半導體元件(及詳言之，貫穿一集管電路)分佈VVDD及/或TVDD更容易，因為主動區域中的對應者的該等增大的數目個位置/部分可用於對應地至VVDD或TVDD的連接/耦接，減小對應的電阻性負載。
第1圖為根據本揭露內容的一實施例的一半導體元件100的方塊圖。
在第1圖中，半導體元件100尤其包含一電路巨集(下文簡稱巨集)101。在一些實施例中，巨集101為一集管電路(header circuit)。在一些實施例中，巨集101為不同於集管電路的一巨集。巨集101尤其包含一區域102，該區域具有一背側金屬結構，背側金屬結構具有自一導電軌垂直延伸的導電指。如下解釋，導電指增大可用於進行至導電性區段的連接的面積，導電區段提供在電力閘控方案中的不同電壓。區域102包含在半導體基板下(其中「在…下」係相對於第1圖中未展示的Z方向)的金屬層及互連層(後者包含導電結構)，亦被稱作「埋覆式」金屬層及「埋覆式」導體。在一些實施例中，區域102具有埋覆在半導體基板下的導電指，其用以接收不同參考電壓(例如，VVDD、TVDD)。
第2A圖為根據一些實施例的一積體電路(IC)電路200。
IC 200為可在以上描述的區域102中使用的一電路的一實例。因而，IC 200為受益於使用一背側金屬架構(見第2A圖至第2E圖、第3圖、第4A圖至第4B圖或類似者)的一電路的一個實例，該背側金屬架構包含自一導電軌實質上垂直地延伸的導電指。
IC 200包含：一集管電路202；一未閘控電力電路203(ungated power circuit)；一經閘控電力電路205A(gated power circuit)；一經閘控電力電路205B；及一控制電路204。一般而言，歸因於洩漏電流，電路的功率消耗增大。電力閘控為藉由關斷供應至IC內未使用的電路的電力來減少電路中的功率消耗的技術。每一個提供至經閘控電力電路205A及205B的電力藉由集管電路202的對應部分進行閘控，因此電路205A及205B中的每一者在本文中可稱為經閘控電力電路。供應至未閘控電力電路203的電力不由對應的集管電路閘控，因此，電路203在本文中可稱為未閘控電力電路。
經閘控電力電路205A及205B中的每一者為用以在正常模式中及在睡眠模式、待用模式或類似者中操作的一電路類型。在正常模式中，將電力提供至經閘控電力電路205A及205B中的每一者。在正常模式中，經閘控電力電路205A及205B中的每一者正由IC 200使用，且在活動中或不在活動中，其中當在活動中時比當不在活動中時消耗多的功率。雖然當經閘控電力電路205A及205B中的每一者在使用中、即使不在活動中時消耗較少功率，但歸因於洩漏電流，仍然消耗大量功率。在睡眠模式、待用模式或類似者中，經閘控電力電路205A及205B中的每一者不被使用，且因此電力臨時地自經閘控電力電路205A及205B中的每一者截斷。因此，在睡眠模式、待用模式或類似者中，經閘控電力電路205A及205B中的每一者不僅不在活動中，而且電路205A及205B中的每一者亦不罹患洩漏電流。集管電路及其與經閘控電力電路及未閘控電力電路的關係的更詳細描述可發現於題為「積體電路及其形成方法(Integrated Circuit and Method of Forming the Same)」的美國專利申請案第20200019671A1中，其被以引用的方式全部併入本文中。
集管電路202包含一PMOS電晶體P1及一PMOS電晶體P2。PMOS電晶體P1的源極及PMOS電晶體P2的源極皆用以接收參考電壓的未閘控型式，例如，VDD。在第2A圖中，VDD的未閘控型式被稱作真VDD(TVDD)。此外，PMOS電晶體P1的接殼及PMOS電晶體P2的接殼用以接收未閘控的參考電壓TVDD。當電晶體P1及P2對應地接通時，PMOS電晶體P1的汲極及PMOS電晶體P2的汲極將TVDD的經閘控型式對應地提供至經閘控電力電路205A及205B。在第2A圖中，TVDD的經閘控型式被稱作虛擬VDD(VVDD)。假定，用於電晶體P1及P2中的每一者的源極-汲極電壓降(Vsd)足夠小以便被看作可忽略，則VVDD = TVDD – Vsd ≈ TVDD，且因此VVDD實質上類似於TVDD。當電晶體P1及P2對應地經關斷時，至經閘控電力電路205A及205B的電力經對應的截斷。
PMOS電晶體P1的閘極及PMOS電晶體P2的閘極皆連接至一節點O1，且用以接收一控制信號NSLEEPin’。集管電路202，且更特定言之，電晶體P1及P2中的每一者，用以基於控制信號NSLEEPin’接通及關斷。應注意，集管電路202可具有與第2A圖中展示的實施例不同的組態。舉例而言，在一些替代性實施例中，集管電路202具有一單一PMOS電晶體，例如，P1，其將VVDD提供至經閘控電力電路205A及205B中的每一者。在電晶體P1的電流源容量足夠對經閘控電力電路205A及205B中的每一者提供來源的此替代性實施例中，單一電晶體P1的使用減小了由集管電路202消耗的面積。
控制電路204包含一第一反相器206及一第二反相器208。第一反相器206用以接收控制信號NSLEEPin，及將其反相以便產生控制信號NSLEEPin’。因此，若在一高電壓狀態中(例如，在TVDD下或附近)接收到控制信號NSLEEPin，則第一反相器206用以在一低電壓狀態下(例如，在VSS下或附近)產生控制信號NSLEEPin’。若在一低電壓狀態中(例如，在VSS下或附近)接收到控制信號NSLEEPin，則第一反相器206用以在一低電壓狀態下(例如，在TVDD下或附近)產生控制信號NSLEEPin’。
在此實施例中，第一反相器206包含一PMOS電晶體P3及一NMOS電晶體N1。PMOS電晶體P3具有經連接以接收未閘控的參考電壓TVDD的一源極，及連接至節點O2的一汲極。PMOS電晶體P3的接殼經連接以接收未閘控的參考電壓TVDD。節點O2連接至電路202的節點O1。NMOS電晶體N1具有連接至節點O2的一汲極及經連接以接收一參考電壓VSS(例如，一接地電壓)的一源極。NMOS電晶體N1的接殼經連接以接收一參考電壓VBB。PMOS電晶體P3的接殼及NMOS電晶體N1的接殼皆連接至節點O3。在節點O3處接收控制信號NSLEEPin。
因此，若在一低電壓狀態中(例如，在VSS下或附近)接收控制信號NSLEEPin，則PMOS電晶體P3接通且NMOS電晶體N1切斷。PMOS電晶體P3因此在TVDD下或附近上拉在節點O2處的電壓，使得在TVDD下或附近提供控制信號NSLEEPin’。因而，在節點O1處的電壓處於在TVDD下或附近的高電壓狀態中。因此，PMOS電晶體P1及PMOS電晶體P2經切斷，且因此對應地截斷至經閘控電力電路205A及205B的電力。
另一方面，若控制信號NSLEEPin處於一高電壓狀態中(例如，在TVDD下或附近)，則PMOS電晶體P3切斷且NMOS電晶體N1接通。NMOS電晶體N1因此在VSS下或附近下拉在節點O2處的電壓，使得控制信號NSLEEPin’在VSS下或附近。因而，節點O1處於在VSS下或附近的低電壓狀態中。因此，PMOS電晶體P1及PMOS電晶體P2經接通以將經閘控參考電壓VVDD提供至經閘控電力電路205A及205B。
第二反相器208用以自控制信號NSLEEPin’產生控制信號NSLEEPout。更具體言之，第二反相器208用以使控制信號NSLEEPin’反相且產生控制信號NSLEEPout。因此，若在一高電壓狀態中(例如，在TVDD下或附近)接收到控制信號NSLEEPin’，則第二反相器208用以在一低電壓狀態下(例如，在VSS下或附近)產生控制信號NSLEEPout。若在一低電壓狀態中(例如，在VSS下或附近)接收到控制信號NSLEEPin’，則第二反相器208用以在一高電壓狀態下(例如，在TVDD下或附近)產生控制信號NSLEEPout。
在此實施例中，第二反相器208包含一PMOS電晶體P4及一NMOS電晶體N2。PMOS電晶體P4具有經連接以接收未閘控的參考電壓TVDD的一源極，及連接至節點O4的一汲極。PMOS電晶體P4的接殼經連接以接收未閘控的參考電壓TVDD。NMOS電晶體N2具有連接至節點O4的一汲極及經連接以接收一參考電壓VSS(例如，一接地電壓)的一源極。NMOS電晶體N2的接殼經連接以接收參考電壓VBB。PMOS電晶體P4的接殼及NMOS電晶體N2的接殼皆連接至節點O1。在節點O1處提供控制信號NSLEEPin’。
因此，若控制信號NSLEEPin’處於一低電壓狀態中(例如，在VSS下或附近)，則PMOS電晶體P4接通且NMOS電晶體N2切斷。PMOS電晶體P4因此在TVDD下或附近上拉在節點O4處的電壓，使得控制信號NSLEEPout在TVDD下或附近。因而，在節點O4處的電壓處於在TVDD下或附近的高電壓狀態中。以此方式，控制信號NSLEEPout指示集管電壓202經接通，且正將經閘控控制電壓VVDD提供至經閘控電力電路205A及205B。
另一方面，若控制信號NSLEEPin’在一高電壓狀態中(例如，在TVDD下或附近)，則PMOS電晶體P4切斷且NMOS電晶體N2接通。NMOS電晶體N2因此在VSS下或附近下拉在節點O4處的電壓，使得控制信號NSLEEPout處於在VSS下或附近的低電壓狀態中。以此方式，控制信號NSLEEPout指示集管電壓202經關斷，使得截斷至經閘控電力電路205A及205B中的每一者的電力。
第2B圖為根據一些實施例的佈局圖。
第2B圖的佈局圖表示一半導體元件。該半導體元件中的結構由佈局圖中的圖案(亦被稱為形狀)表示。為了論述的簡單起見，第2B圖(及本文中包含的其他圖)的佈局圖中的元件將如同其為結構而非圖案本身來參考。舉例而言，圖案210表示一主動區域(亦被稱為氧化物尺寸(oxide-dimensioned；OD)區域)。在以下論述中，元件210被稱作主動區域210，而非主動圖案210。
第2B圖圖示提供於一半導體基板(第2B圖中未展示)下的一埋覆式接點至電晶體元件層(buried contact-to-transistor-component layer)的一個實例。在一些實施例中，埋覆式層BVD包含複數個埋覆式接點212(為了清晰起見，並非全部標注)，其中複數個埋覆式接點係按按棋盤形圖案間隔的列及行。如以下進一步詳細解釋，埋覆式層BVD配置於半導體基板213下方。
半導體基板213包含主動區域210，每一主動區域210具有在一第一方向上延伸的一第一長軸，在此情況中，該第一方向平行於X軸。在此實施例中，主動區域210的彼此實質上在第一方向上相互平行，且主動區域210彼此在第二方向分開且實質上對齊，第二方向實質上與第一方向正交且平行於Y軸。術語「實質上」意欲考慮一參數(如此處所述的「正交」)在相關半導體製造的誤差為一容許範圍。
埋覆式接點212的長軸在Y軸的方向上延伸。在第2B圖中，多個埋覆式接點212沿著一軌跡線(未展示)排列。軌跡線在Y軸的方向上延伸。相對於X軸，埋覆式接點212彼此之間沿著軌跡線相互對齊。
在此實例中，可定義「列」為X軸的方向上延伸，故，圖示有五列埋覆式接點212，主動區域210中的每一者對應至一列埋覆式接點。根據於主動區域210的數目，其他實施例可具有不同數目個埋覆式接點列。列可開始於一空槽，接續著一埋覆式接點212，且重複這樣的圖案，直至列的末端，或可開始於埋覆式接點212，接續著一空槽，直至列的末端。從Y軸的角度來看，由上至下，奇數編號的軌跡，第一列、第三列及第五列具有空槽，且第二及第四列具有一埋覆式接點212。從Y軸的角度來看，由上至下，對於偶數編號的軌跡，第一列、第三列及第五列具有一埋覆式接點212，且第二及第四列具有一空槽。從Y軸的角度來看，由上至下，對於偶數編號的軌跡，第一主動區域210連接至第一列埋覆式接點212中的埋覆式接點212，第三主動區域210連接至第三列埋覆式接點212中的埋覆式接點212，且第五主動區域210連接至第五列埋覆式接點212中的埋覆式接點212。從Y軸的角度來看，由上至下，對於奇數編號的軌跡，第二主動區域210連接至第二列埋覆式接點212中的埋覆式接點212，且第四主動區域210連接至第四列埋覆式接點212中的埋覆式接點212。在此實施例中，存在四十三個軌跡。在一些實施例中，軌跡的數目可不同於43。
埋覆式接點212具有一棋盤形配置，其類似於一棋盤形圖案。在此實施例中，存在四十三個軌跡。
第2C圖至第2D圖為根據一些實施例的對應的佈局圖220C及220D。
佈局圖220C及220D表示一集管電路，其為在第2A圖中展示的集管電路202的一個實例，及第1圖中的區域102的一實例。第2C圖中的主動區域210連接至在主動區域210下方的棋盤形埋覆式接點212，如以上關於第2B圖描述。在此實例實施例中，存在五個主動區域210。其他實施例可包含任何合適的數目個主動區域。將一第一金屬層(在此情況中，一埋覆式BM0層)提供於半導體基板213下方及埋覆式層BVD下方。層BVD是配置於基板213與第一埋覆式金屬層BM0之間。
佈局圖220C及220D採用一對應的半導體製程技術節點，其包含用於產生一佈局圖的各種設計規則，且進一步假定，該等設計規則遵循一編號慣例，其中第一級金屬化(M_1st)及一對應的第一級互連結構(V_1st)被對應地稱作M0及V0。在一些實施例中，編號慣例假定，M_1st級及V_1st級被對應地稱作M1及V1。
第一金屬層BM0包含第一埋覆式導電軌222及一第二埋覆式導電軌224。第一埋覆式導電軌222具有在平行於X軸的第一方向上延伸的一長軸，且第二埋覆式導電軌224具有在平行於X軸的第一方向上延伸的一長軸。第一金屬層BM0亦包含導電指226(為了清晰起見，並非全部標注)的一第一集合及導電指228(為了清晰起見，並非全部標注)的一第二集合。在此實施例中，具有21個導電指226 和22個導電指228。其他實施例可具有任何合適的數目個導電指226及導電指228。每一導電指226及每一導電指228具有在Y軸的方向上延伸的一長軸及在X軸的方向上延伸的一短軸。在一些實施例中，導電指226用以接收經閘控參考電壓VVDD，且導電指228用以接收未閘控的參考電壓TVDD。
導電指226中的每一者自第一埋覆式導電軌222及自第二埋覆式導電軌224延伸，以便在第一埋覆式導電軌222與第二埋覆式導電軌224之間延伸。在此實施例中，在導電接點212的偶數編號的行當中的選定一特定行，其中埋覆式導電接點212中的每一者(亦見第2B圖)連接至與此特行對準的導電指226中的一對應者。此外，導電指226的第一集合中的導電指226中的每一者在所有主動區域210下延伸。如下所解釋，導電指226的第一集合中的埋覆式導電指226可經連接以提供經閘控參考電壓VVDD。
雖然導電指228的第二集合中的導電指228中的每一者具有在Y軸的方向上延伸的一長軸，但導電指228中的每一者既未連接至第一埋覆式導電軌222，亦未連接至第二埋覆式導電軌224。在此實施例中，在導電接點212的奇數編號的行當中的一給定行中的埋覆式導電接點212中的每一者(亦見第2B圖)連接至與該給定行對準的導電指228中的一對應者。此外，導電指228的第二集合中的導電指228中的每一者在所有主動區域210下延伸。如下所解釋，導電指228的第二集合中的埋覆式導電指228可經連接以提供經閘控參考電壓TVDD。
此外，導電指228的第二集合與導電指226的第一集合交錯。相對於X軸，最左邊的導電指為導電指228中的一者，且最右邊的導電指為導電指228中的一者。最左邊的導電指228具有緊靠其右邊的導電指226中的一鄰近者。最右邊的導電指228具有在其左邊的導電指226中的一緊鄰者。不同於在端部的最左邊的導電指228及最右邊的導電指228，導電指228中的每一者在一對導電指226之間。導電指226中的每一者在一對導電指228之間。這樣的配置使得導電指228的數量比導電指226的數量多一個。在其他實施例中，導電指226的數量可以多於導電指228的數量。在這樣的配置下，最左邊端及最右邊端則為導電指226，而非導電指228。若存在相同數目的導電指226及導電指228，則導電指226中的一者將在一端(最左端或最右端)，且導電指228中的一者將在另一端(最右端或最左端)。
再次，第2D圖為根據一些實施例的佈局圖220D。
第2D圖圖示以上關於第2C圖描述的集管電路220的額外特徵。詳言之，第2D圖圖示埋覆式導電層BVIA0及另一埋覆式金屬層BM1的額外特徵。埋覆式導電層BVIA0在第一金屬層BM0下方，且在第一埋覆式金屬層BM0與第二埋覆式金屬層BM1之間。第二埋覆式金屬層BM1在埋覆式導電層BVIA0下，且因此在第一埋覆式金屬層BM0下。
第二埋覆式金屬層BM1包含埋覆式導電指230(為了清晰起見，未全部標注)的一第三集合。埋覆式導電指230的第三集合中的每一埋覆式導電指230配置於第一埋覆式金屬層BM0中的埋覆式導電指228的第二集合中的一不同者下。佈局圖220D進一步包含一組導電柱232，其處於第一埋覆式互連層BVIA0中且將埋覆式導電指230的第三集合中的埋覆式導電指230連接至導電指228的第二集合中的埋覆式導電指228。將埋覆式導電指230的第三集合中的埋覆式導電指230連接至導電指228的第二集合中的埋覆式導電指228的埋覆式導電柱232為矩形，且具有實質上等於埋覆式導電指228的寬度(平行於X軸)的一寬度(平行於X軸)。埋覆式導電指230的第三集合中的埋覆式導電指230具有大於導電指228的第二集合中的埋覆式導電指228的寬度的一寬度(沿著X軸)。此外，埋覆式導電指230中的每一者位於對應的埋覆式導電指228之下且置中。此增大(若並非最大化)將埋覆式導電指230的第三集合中的埋覆式導電指230連接至導電指228的第二集合中的埋覆式導電指228的接觸面積。
此外，埋覆式導電柱232中的每隔一個與埋覆式導電指228連接至的埋覆式導電接點212的對應行中的第二列中的一對應的埋覆式導電接點212對準。更具體而言，奇數編號的導電指228中的每一者連接至與第二列埋覆式導電接點212對準的一埋覆式導電柱232(見第2B圖，看導電接點212的第二列)。此外，埋覆式導電柱232中的每隔一個與埋覆式導電指228連接至的埋覆式導電接點212的對應行中的第四列中的一對應的埋覆式導電接點212對準。更具體言之，在埋覆式導電指228當中，偶數編號的導電指中的每一者連接至與第四列埋覆式導電接點212對準的一埋覆式導電柱232(見第2B圖，看導電接點212的第四列)。埋覆式導電指230中的每一者用以接收TVDD。以上描述的第2C圖至第2D圖的配置增大提供經由導電指228至接點212及導電柱232的連接的表面積量。此減小由佈局圖220C及220D表示的集管電路的電阻，且因此減少由佈局圖220C及220D表示的集管電路的功率消耗。
埋覆式金屬層BM1亦包含導體234(為了清晰起見，未全部標注)的一第一集合。導體234的第一集合各具有在平行於Y軸的第二方向上延伸的一長軸。導體234中的每一者配置於第一埋覆式導電軌224下。埋覆式導電層BVIA0亦包含將導體234連接至第一埋覆式導電軌224的導電柱236(為了清晰起見，未全部標注)的一集合。導體234用以接收經閘控參考電壓VVDD，且因此在VVDD下提供第一埋覆式導電軌222。
埋覆式金屬層BM1亦包含導體238(為了清晰起見，未全部標注)的一第二集合。導體238的第二集合各具有在平行於Y軸的第二方向上延伸的一長軸。導體238中的每一者配置於第二埋覆式導電軌222下。埋覆式導電層BVIA0亦包含將導體238連接至第二埋覆式導電軌222的導電柱240(為了清晰起見，未全部標注)的一集合。導體238用以接收經閘控參考電壓VVDD，且因此在VVDD下提供第二埋覆式導電軌222。注意，導電指226的第一集合、導電指228的第二集合及導電指230的第三集合皆係相對於平行於Y軸的第二方向配置於第一導電軌224與第二導電軌226之間。在一些實施例中，第2C圖至第2D圖的配置將用於連接至TVDD的有效面積增大250%，且將用於連接至VVDD的有效面積增大160%，由此顯著減小了由佈局圖220C及220D表示的集管電路中的電阻性負載。
第2E圖為根據一些實施例的一橫截面。
更特定言之，第2E圖圖示對應於在對應的第2C圖及第2D圖的佈局圖220C及220D中的每一者展示的橫截面指示符IIE-IIE’的集管電路的一橫截面區。
第2E圖的橫截面包含半導體基板212、接點至電晶體元件層(層BVD)、埋覆式金屬層BM0、埋覆式導電層BVIA0及埋覆式金屬層BM1。亦展示的為一金屬至汲極/源極層(MD層)、一導電至閘極/MD層(VGD層)、一金屬層M0、導電層VIA0及一金屬層M1。在一些實施例中，VGD層被稱作導電至MD層(VD層)。相對於Z軸，自頂至底，金屬層M1、導電層VIA0、金屬層M0、VGD層、MD層、半導體基板213、層BVD、埋覆式金屬層BM0、埋覆式導電層BVIA0及埋覆式金屬層BM1形成一層堆疊。Z軸實質上與X軸(見第2C圖及第2D圖)及Y軸兩者正交。如在第2E圖中展示，金屬層M1、導電層VIA0、金屬層M0、VGD層及MD層堆疊於半導體基板213上。主動(OD)區域210由半導體基板213提供。金屬層M1、導電層VIA0、金屬層M0、VGD層及MD層用以在IC中且針對在IC中的典型導引形成電晶體的接點。層BVD、埋覆式金屬層BM0、埋覆式導電層BVIA0及埋覆式金屬層BM1按自頂至底的彼次序堆疊於半導體基板213下。由於層BVD、埋覆式金屬層BM0、埋覆式導電層BVIA0及埋覆式金屬層BM1堆疊於半導體基板213下，其被稱作「埋覆式」層。利用以上及以下描述的配置，層BVD、埋覆式金屬層BM0、埋覆式導電層BVIA0及埋覆式金屬層BM1用以將VVDD及TVDD分佈於一集管電路(諸如，集管電路220)中。
第3圖為根據一些實施例的一佈局圖300。
第3圖表示一集管電路的佈局圖300的另一實例，其為在第2A圖中展示的集管電路202的一個實例，及第1圖中的區域102的一實例。佈局圖300類似於在對應的第2C圖及第2D圖中展示的佈局圖220C及220D。因此，為了簡潔起見，論述將集中於佈局圖300與佈局圖220C至220D之間的差異。
在第3圖中，佈局圖300包含三個主動區域210而非五個主動區域210(如佈局圖220C至220D)的一集合。此外，在此實施例中，最頂部主動區域210及最底部主動區域210在寬度(沿著Y軸)上實質上相等，而中間主動區域210比最頂部主動區域210及最底部主動區域210寬。在此實施例中，中間主動區域210大致為最頂部主動區域210及最底部主動區域210兩倍寬。其他實施可具有在主動區域210之間的其他合適比例。此外，在其他實施例中，可按不同大小提供所有主動區域210。
佈局圖300具有按與以上關於第2C圖及第2D圖描述的相同方式配置的第一埋覆式金屬層BM0。因此，導電指226(為了清晰起見，未全部標注)的第一集合、導電指228(為了清晰起見，未全部標注)的第二集合、第一埋覆式導電軌222及第二埋覆式導電軌224以與以上關於第2C圖及第2D圖描述的相同方式提供。然而，在第3圖中，層BVD具有與第2B圖中展示的配置不同的配置。不同於為棋盤形，在層BVD中提供埋覆式導電接點302(為了清晰起見，未全部標注)的三個列。沿著Y軸，由上而下，第一列埋覆式導電接點302連接至第一主動區域210，第二列埋覆式導電接點302連接至第二主動區域210，且第三列埋覆式導電接點302連接至第三主動區域210。雖然在每一列中的埋覆式導電接點302之間存在間距，但在該等列內不存在空槽。因此，第一層BVD不具有一棋盤形圖案。
相對於Y軸，埋覆式導電接點302中的每一者的大小實質上等於其連接至的主動區域210的大小。因此，相對於Y軸，在埋覆式導電接點302的第二列中的埋覆式導電接點302具有實質上為在埋覆式導電接點302的第一列中的埋覆式導電接點302的大小兩倍長的一大小。另外，相對於Y軸，在埋覆式導電接點302的第二列中的埋覆式導電接點302具有實質上為在埋覆式導電接點302的第三列中的埋覆式導電接點302的大小兩倍長的一大小。相對於Y軸，在埋覆式導電接點302的第一列中的埋覆式導電接點302的大小與在埋覆式導電接點302的第三列中的埋覆式導電接點302的大小實質上相等。
關於埋覆式導電接點302的行，每一行具有依序排列的一埋覆式導電接點302、一空槽、一埋覆式導電接點302、一空槽及接著一埋覆式導電接點302。相對於Y軸，每一行中的第二埋覆式導電接點302具有為在此行的第一埋覆式導電接點302及第三埋覆式導電接點302的大小兩倍長的一大小。在此實施例中，一共有43行埋覆式導電接點302。相對於X軸，自左至右，埋覆式導電接點302的每一偶數編號的行連接至導電指226的第一集合中的埋覆式導電接指226中的一不同者，而埋覆式導電接點302的每一奇數編號的行連接至埋覆式導電指228中的一不同者。偶數編號的行的埋覆式導電接點302及埋覆式導電指226係在VVDD下提供，而奇數編號的行的埋覆式導電接點302及埋覆式導電指228係在TVDD下提供。
在第3圖中，相對於X軸，導電接點302的寬度實質上等於其附接至的導電指226或導電指228的寬度。又，在此實施例中，埋覆式導電指226及埋覆式導電指228皆具有實質上相等的寬度。因此，埋覆式導電接點302具有實質上相等的寬度。在其他實施例中，埋覆式導電指226與埋覆式導電指228具有不同寬度。在再其他實施例中，埋覆式導電指226的不同子集可具有不同寬度，且埋覆式導電指228的不同子集可具有不同寬度。因此，取決於導電接點302連接至的主動區域210及導電指226、228的配置，其不同子集可具有不同寬度。
第4A圖至第4B圖為根據一些實施例的對應的佈局圖400C及400D。
一起，佈局圖400C及400D表示一集管電路，其為在第2A圖中展示的集管電路202的一個實例，及第1圖中的區域102的一實例。半導體基板213包含主動區域210的一集合，每一主動區域210具有在一第一方向上延伸的一第一長軸，在此情況中，第一方向平行於X軸。在此實施例中，主動區域210的成員實質上在第一方向上相互平行，且主動區域210的成員相對於一第二方向分開且實質上對準，該第二方向實質上與第一方向正交且平行於Y軸。主動區域210按以上關於第2C圖描述的相同方式配置於半導體基板213中。
第4A圖圖示集管電路的特徵。
第4A圖中的主動區域210連接至在主動區域210下方的棋盤形埋覆式接點212，如以上關於第2B圖描述。將第一埋覆式金屬層BM0配置於半導體基板213下方及層BVD下方。亦即，層BVD配置於基板213與第一埋覆式金屬層BM0之間。第一埋覆式金屬層BM0包含第一埋覆式導電軌402及一第二埋覆式導電軌404。第一埋覆式導電軌402具有在平行於X軸的第一方向上延伸的一長軸，且第二埋覆式導電軌404具有在平行於X軸的第一方向上延伸的一長軸。第一金屬層BM0亦包含導電指406(為了清晰起見，並非全部標注)的一第一集合及導電指408(為了清晰起見，並非全部標注)的一第二集合。在此實施例中，存在21個導電指406及22個導電指408。其他實施例可具有任何合適的數目的導電指406及導電指408。另外，該第一埋覆式金屬層BM0包含一導電跡線409，其具有在該第一方向上延伸的一長軸。
在導電指406的第一集合中的導電指406中的每一者具有在平行於Y軸(實質上與第一方向及Y軸正交)的第二方向上延伸的一長軸。導電指406中的每一者亦自第一埋覆式導電軌402延伸，但不連接至第二埋覆式導電軌404。此外，在導電指408的第二集合中的導電指408中的每一者具有在平行於Y軸(實質上與第一方向及Y軸正交)的第二方向上延伸的一長軸。導電指408中的每一者亦自埋覆式導電跡線409延伸，但不連接至第一埋覆式導電軌402、第二埋覆式導電軌404。
在此實施例中，導電指406中的每一者連接至在層BVD中的導電接點212的偶數行中的埋覆式導電接點212(在第2B圖中展示)中的每一者。此外，導電指406的第一集合中的導電指406中的每一者相對於X軸在底部四個主動區域210下延伸。如下所解釋，導電指406的第一集合中的埋覆式導電指406可經連接以提供經閘控參考電壓VVDD。
在導電指408的第二集合中的導電指408中的每一者具有在平行於Y軸(實質上與第一方向及Y軸正交)的第二方向上延伸的一長軸。然而，導電指408中的每一者亦未連接至第一埋覆式導電軌402及第二埋覆式導電軌404。取而代之，導電指408在第二方向上自導電跡線409延伸。在此實施例中，埋覆式導電指408中的每一者連接至在層BVD中的導電接點212的奇數行中的埋覆式導電接點212(在第2B圖中展示)中的每一者。此外，導電指408的第二集合中的導電指408中的每一者在主動區域210中的底部四個下延伸。如下所解釋，導電指408的第二集合中的埋覆式導電指408可經連接以提供經閘控參考電壓TVDD。
此外，導電指408的第二集合與導電指406的第一集合交錯。相對於X軸，最左邊的導電指為導電指408中的一者，且最右邊的導電指為導電指408中的一者。最左邊的導電指408具有緊靠其右邊的導電指406中的一鄰近者。最右邊的導電指408具有緊靠其左邊的導電指406中的一鄰近者。不同於在端部的最左邊的導電指408及最右邊的導電指408，每隔一個導電指408在一對導電指406之間。導電指406中的每一者在一對導電指408之間。此特定配置為存在比導電指406多一個的導電指408的結果。在其他實施例中，可存在比導電指408多一個的導電指406。結果，在最左邊端及最右邊端，將存在導電指406，而非導電指408。若存在相等數目個導電指406及導電指408，則導電指406中的一者將在一端(最左端或最右端)，且導電指408中的一者將在另一端(最右端或最左端)。由於導電指408自導電跡線409延伸且導電指406自導電軌402延伸，因此導電指406與導電指408的交錯提供一組合的結構。
導電指406、導電指408及導電跡線409相對於平行於Y軸的第二方向提供於第一導電軌402與第二導電軌404之間。導電跡線409連接至層BVD中的導電接點212的第一列。導電跡線409係在經閘控參考電壓TVDD下提供。
第4B圖圖示以上關於第4A圖描述的集管電路的額外特徵。
詳言之，第4B圖圖示埋覆式導電層BVIA0及另一埋覆式金屬層BM1的額外特徵。埋覆式導電層BVIA0在第一金屬層BM0下方，且在第一埋覆式金屬層BM0與第二埋覆式金屬層BM1之間。第二埋覆式金屬層BM1在埋覆式導電層BVIA0下，且因此在第一埋覆式金屬層BM0下。
第二埋覆式金屬層BM1包含埋覆式導電指430(為了清晰起見，未全部標注)的一第三集合。相對於X軸，自左至右，埋覆式導電指430的第三集合中的每一埋覆式導電指430提供於第一埋覆式金屬層BM0中的埋覆式導電指408的第二集合中的每一奇數編號的導電指下。第二埋覆式導電層BVIA0包含一組導電柱432，其將埋覆式導電指430的第三集合中的埋覆式導電指430連接至導電指408的第二集合中的埋覆式導電指408。將埋覆式導電指430的第三集合中的埋覆式導電指430連接至導電指408的第二集合中的埋覆式導電指408的埋覆式導電柱432為矩形，且具有實質上等於埋覆式導電指408的寬度(平行於X軸)的一寬度(平行於X軸)。埋覆式導電指430的第三集合中的埋覆式導電指430具有大於導電指408的第二集合中的埋覆式導電指408的寬度的一寬度(相對於X軸)。此外，埋覆式導電指430中的每一者在埋覆式導電指408中的一對應者下居中。此使將埋覆式導電指430的第三集合中的埋覆式導電指430連接至導電指408的第二集合中的埋覆式導電指408的接觸面積最大化。存在提供於每一奇數編號的導電指430上的導電柱432中的兩者。兩個導電柱432中的一者在第二主動區域210下方對準，且兩個導電柱432中的另一者在第四主動區域210下方對準。
第二埋覆式金屬層BM1包含埋覆式導電指434(為了清晰起見，未全部標注)的一第四集合。相對於X軸，自左至右，埋覆式導電指434的第四集合中的每一埋覆式導電指434提供於第一埋覆式金屬層BM0中的埋覆式導電指406的第一集合中的每一偶數編號的導電指下。埋覆式導電指434的第四集合中的每一埋覆式導電指434亦自第一導電軌402延伸至第二導電軌404。第二埋覆式導電層BVIA0包含一組導電柱436，其將埋覆式導電指434的第四集合中的埋覆式導電指434連接至第一導電軌402。第二埋覆式導電層BVIA0包含另一組導電柱438，其將埋覆式導電指434的第四集合中的埋覆式導電指434連接至第二導電軌404。第一導電軌402及第二導電軌404經連接以提供經閘控參考電壓VVDD。在一些實施例中，該配置將用於連接至TVDD的有效面積增大160%，且將用於連接至VVDD的有效面積增大148%，由此顯著減小了集管電路400中的電阻性負載。
第5圖為根據一些實施例的產生一佈局圖的方法500的流程圖。
根據一些實施例，方法500係可實施的，例如，使用EDA系統700(第7圖，以下論述)及一積體電路(integrated circuit；IC)製造系統800(第8圖，以下論述)。關於方法500，佈局圖的實例包含本文中揭露的佈局圖或類似者。可根據方法500製造的半導體元件的實例包含第1圖中的半導體元件100。
在第5圖中，方法500包含區塊502至504。在區塊502，產生一佈局圖，其尤其包含表示如本文中揭露的一或多個BCL CFET的圖案，或類似者。對應於由區塊502產生的一佈局圖的一半導體元件的一實例包含第1圖的半導體元件100。以下關於第6圖更詳細地論述區塊502。自區塊502，流程繼續進行至區塊504。
在區塊504，基於佈局圖，以下中的至少一者：(A)進行一或多個光微影曝露，或(B)製造一或多個半導體罩幕，或(C)製造半導體元件的層中的一或多個元件。見第7圖的以下論述。
第6圖為根據一些實施例的產生一佈局圖的方法的流程圖。
更特定言之，第6圖的流程圖展示根據一或多個實施例的可在第5圖的區塊502中實施的程序的一個實例。
在第6圖中，區塊502包含區塊602至608。在區塊602，產生主動區域形狀，其中該等主動區域形狀中的每一主動區域形狀具有在一第一方向上在一半導體基板形狀上延伸的一第一長軸。第一方向的一實例為X軸。該等主動區域形狀的實例將為一佈局圖中對應於第2C圖、第2D圖、第4A圖及第4B圖中的主動區域210的主動區域形狀。自區塊602，流程繼續進行至區塊604。
在區塊604，產生一第一埋覆式導電軌形狀，其具有在第一方向上延伸的一第二長軸。該等第一導電軌形狀的實例為一佈局圖中與第2C圖、第2D圖、第3圖中的第一埋覆式導電軌222及第4A圖、第4B圖中的第一埋覆式導電軌402對應的形狀。自區塊604，流程繼續進行至區塊606。
在區塊606，產生自第一導電軌形狀延伸的埋覆式導電指形狀的一第一集合。埋覆式導電指形狀的第一集合中的每一埋覆式導電指形狀具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交。又，埋覆式導電指形狀的第一集合在主動區域形狀的集合中的多於一者下延伸。第二方向的一實例為Y軸。此外，埋覆式導電指形狀的第一集合的實例為一佈局圖中對應於第2C圖、第2D圖、第3圖中的埋覆式導電軌226的第一集合及第4A圖、第4B圖中的埋覆式導電軌406的第一集合的形狀。
在區塊608，產生埋覆式導電指形狀的第二集合。埋覆式導電指形狀的第二集合中的每一埋覆式導電指形狀具有在第二方向上延伸的一第四長軸。又，埋覆式導電指形狀的第二集合在主動區域形狀的集合中的多於一個下延伸，且埋覆式導電指形狀的第二集合與埋覆式導電指形狀的第一集合交錯。埋覆式導電指形狀的第二集合的實例為一佈局圖中對應於第2C圖、第2D圖、第3圖中的埋覆式導電軌228的第二集合及第4A圖、第4B圖中的埋覆式導電軌406的第二集合的形狀。
第7圖為根據一些實施例的一電子設計自動化(electronic design automation；EDA)EDA系統700的方塊圖。EDA系統700用以產生如上關於第6圖描述的一佈局圖。
在一些實施例中，EDA系統700包含一APR系統。根據一或多個實施例，設計佈局圖的本文中描述的方法表示電線路徑選擇佈置，根據一些實施例，可例如使用EDA系統700來實施。
在一些實施例中，EDA系統700為一通用計算元件，其包含至少一個硬體處理器702及一非暫時性電腦可讀儲存媒體704。儲存媒體704尤其編碼有(亦即，儲存)電腦程式碼706，亦即，電腦可執行指令集合。由硬體處理器702進行的指令706的執行表示(至少部分)一EDA工具，其實施根據一或多個實施例的本文中描述的方法(下文，指出的處理程序及/或方法)的一部分或所有。儲存媒體704尤其包含佈局圖709。
處理器702經由一匯流排708電連接至電腦可讀儲存媒體704。處理器702亦藉由匯流排708電連接至一I/O介面710。一網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，使得處理器702及電腦可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702用以執行在電腦可讀儲存媒體704中編碼的電腦程式碼706，以便使系統700適合於執行指出的處理程序及/或方法的一部分或所有。在一或多個實施例中，處理器702為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體704為電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體704包含半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體704包含緊密光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊密光碟讀/寫(compact disk-read/write；CD-R/W)及/或數位視訊碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體704儲存用以使EDA系統700(其中此執行表示(至少部分)EDA工具)可用於執行指出的處理程序及/或方法的一部分或所有的電腦程式碼706。在一或多個實施例中，儲存媒體704亦儲存有助於執行指出的處理程序及/或方法的一部分或所有的資訊。在一或多個實施例中，儲存媒體704儲存包含本文中揭露的此等標準晶胞的標準晶胞的程式庫707。
EDA系統700包含I/O介面710。I/O介面710連接至外部電路系統。在一或多個實施例中，I/O介面710包含鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕及/或標方向鍵，用於將資訊及命令傳達給處理器702。
EDA系統700亦包含連接至處理器702的網路介面712。網路介面712允許EDA系統700與一或多個其他電腦系統連接至的網路714通信。網路介面712包含無線網路介面，諸如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1364。在一或多個實施例中，指出的處理程序及/或方法的一部分或所有實施於兩個或更多個系統700中。
EDA系統700用以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包含指令、資料、設計規則、標準晶胞的程式庫及/或其他參數中的一或多者，用於由處理器702處理。經由匯流排708將資訊傳送至處理器702。EDA系統700用以經由I/O介面710接收與UI有關的資訊。該資訊儲存於電腦可讀媒體704中，作為使用者介面(user interface；UI)742。
在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為一單獨軟體應用程式，用於由一處理器執行。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為係一額外軟體應用程式的一部分的一軟體應用程式。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為至一軟體應用程式的一外掛程式。在一些實施例中，指出的處理程序及/或方法中的至少一者經實施為係一EDA工具的一部分的一軟體應用程式。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為由EDA系統700使用的一軟體應用程式。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®或另一合適佈局產生工具產生包含標準晶胞的佈局圖。
在一些實施例中，該等處理程序經實現為儲存於一非暫時性電腦可讀記錄媒體中的程式的函式。非暫時性電腦可讀記錄媒體的實例包含但不限於，外部/可移除式及/或內部/內建式儲存或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM)、記憶卡及類似者中的一或多者。
第8圖為根據一些實施例的一積體電路(integrated circuit；IC)製造系統800及與其相關聯的一IC製造流程的方塊圖。製造系統800用以製造以上描述的半導體元件100(見第1圖)。
在一些實施例中，基於一佈局圖，使用製造系統800製造以下中的至少一者：(A)一或多個半導體罩幕或(B)在半導體積體電路的一層中的至少一個元件。
在第8圖中，IC製造系統800包含在與製造一IC元件860有關的設計、開發及製造循環及/或服務中相互互動的實體，諸如，一設計室820、一罩幕室830及一IC製造商/製造廠(「晶圓廠」)850。系統800中的該等實體由一通信網路連接。在一些實施例中，該通信網路為一單一網路。在一些實施例中，該通信網路為多種不同網路，諸如，企業內部網路或網際網路。該等通信網路包含有線及/或無線通信通道。每一實體與其他實體中的一或多者互動，且將服務提供至其他實體中的一或多者及/或接收來自其他實體中的一或多者的服務。在一些實施例中，設計室820、罩幕室830及IC晶圓廠850中的兩個或更多個由一單一較大型公司擁有。在一些實施例中，設計室820、罩幕室830及IC晶圓廠850中的兩個或更多個共存於一共同設施中，且使用共同資源。
設計室(或設計團隊)820產生一IC設計佈局圖822。IC設計佈局圖822包含針對一IC元件860設計的各種幾何圖案。該等幾何圖案對應於組成待製造的IC元件860的各種元件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖822的一部分包含待在一半導體基板(諸如，矽晶圓)及安置於該半導體基板上的各種金屬層中形成的各種IC特徵，諸如，主動區域、閘極電極、源極及汲極、層間互連的金屬線或導電及用於結合墊的開口。設計室820實施一恰當設計程序以形成IC設計佈局圖822。該設計程序包含邏輯設計、實體設計或處所及路線中的一或多者。IC設計佈局圖822呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖822可按一GDSII檔案格式或DFII檔案格式來表達。
罩幕室830包含資料準備832及罩幕製造844。罩幕室830使用IC設計佈局圖822製造待用於根據IC設計佈局圖822製造IC元件860的各種層的一或多個罩幕845。罩幕室830執行罩幕資料準備832，其中IC設計佈局圖822經變換成一代表性資料檔案(「RDF」)。罩幕資料準備832將RDF提供至罩幕製造844。罩幕製造844包含一罩幕寫入器。罩幕寫入器將RDF轉換至在諸如罩幕(光罩)845或半導體晶圓853的基板上的影像。設計佈局圖822由罩幕資料準備832製造以遵照罩幕寫入器的特定特性及/或IC晶圓廠850的要求。在第8圖中，將罩幕資料準備832及罩幕製造844圖示為分開的元件。在一些實施例中，罩幕資料準備832與罩幕製造844可共同地被稱作罩幕資料準備。
在一些實施例中，罩幕資料準備832包含光學接近性校正(optical proximity correction；OPC)，其使用微影增強技術來補償影像誤差，諸如，可自繞射、干涉、其他製程效應及類似者引起的誤差。OPC調整IC設計佈局圖822。在一些實施例中，罩幕資料準備832包含另外解析度增強技術(resolution enhancement technique；RET)，諸如，偏軸照射、子解析度輔助特徵、相轉移罩幕、其他合適技術及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology；ILT)，其將OPC作為一反向成像問題來處理。
在一些實施例中，罩幕資料準備832包含一罩幕規則檢查器(mask rule checker；MRC)，其藉由一組遮罩建立規則檢查已經歷OPC中的處理程序的IC設計佈局圖822，該等遮罩建立規則含有某些幾何及/或連接性限制以確保充分裕度，以考量半導體製造製程中的可變性，及類似者。在一些實施例中，MRC修改IC設計佈局圖822以補償在罩幕製造844期間的限制，此可取消藉由OPC執行的修改的部分以便符合罩幕建立規則。
在一些實施例中，罩幕資料準備832包含微影製程檢查(lithography process checking；LPC)，其模擬將由IC晶圓廠850實施以製造IC元件860的處理。LPC基於IC設計佈局圖822模擬此處理，以創造模擬的製造的元件，諸如，IC元件860。LPC模擬中的處理參數可包含與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考量各種因素，諸如，航空影像對比度、焦點深度(depth of focus；DOF)、罩幕誤差增強因數(mask error enhancement factor；MEEF)、其他合適因數及類似者或其組合。在一些實施例中，在一經模擬的製造的元件已藉由LPC創造後，若經模擬的元件在形狀上並不足夠靠近滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖822。
應理解，已為了清晰起見而簡化了罩幕資料準備832的以上描述。在一些實施例中，資料準備832包含諸如邏輯運算(logic operation；LOP)的額外特徵以根據製造規則修改IC設計佈局圖822。另外，在資料準備832期間應用於IC設計佈局圖822的處理程序可按多種不同次序執行。
在罩幕資料準備832後且在罩幕製造844期間，基於修改的IC設計佈局圖822製造一罩幕845或一群罩幕845。在一些實施例中，罩幕製造844包含基於IC設計佈局圖822執行一或多個微影曝露。在一些實施例中，使用一電子束(e束)或多個電子束的一機構來基於修改的IC設計佈局圖822在一罩幕(光罩幕或光罩)845上形成一圖案。罩幕845可按各種技術形成。在一些實施例中，罩幕845係使用二進位技術形成。在一些實施例中，罩幕圖案包含不透明區及透明區。用以曝露已塗佈於晶圓上的影像敏感性材料層(例如，光阻)的諸如紫外線(ultraviolet；UV)束的輻射束受到不透明區域阻擋，且經由透明區域透射。在一個實例中，罩幕845的二進位罩幕型式包含透明基板(例如，熔融石英)，及塗佈於二進位罩幕的不透明區域中的不透明材料(例如，鉻)。在另一實例中，罩幕845係使用相轉移技術形成。在罩幕845的相轉移罩幕(phase shift mask；PSM)型式中，形成於相轉移罩幕上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移罩幕可為衰減的PSM或交變PSM。由罩幕製造844產生的罩幕用於多種製程中。舉例而言，此(等)罩幕用於離子植入製程中以形成半導體晶圓853中的各種摻雜的區域，用於蝕刻製程中以形成半導體晶圓853中的各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠850為IC製造企業，其包含用於多種不同IC產品的製造的一或多個製造設施。在一些實施例中，IC晶圓廠850為半導體鑄造廠。舉例而言，可存在用於複數個IC產品的前端製造的一製造設施(前段製程(front-end-of-line；FEOL)製造)，而第二製造設施可提供用於IC產品的互連及封裝的後端製造(後段製程(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於鑄造廠企業的其他服務。
IC晶圓廠850包含製造工具852，其用以在半導體晶圓853上執行各種製造操作，使得IC元件860係根據該(等)罩幕(例如，罩幕845)製造。在各種實施例中，製造工具852包含以下中的一或多者：晶圓步進器、離子植入器、光阻塗佈器、製程腔室(例如，CVD腔室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中論述的一或多個合適製造製程的其他製造設備。
IC晶圓廠850使用由罩幕室830製造的罩幕845來製造IC元件860。因此，IC晶圓廠850至少間接地使用IC設計佈局圖822來製造IC元件860。在一些實施例中，半導體晶圓853係由IC晶圓廠850使用罩幕845形成IC元件860來製造。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖822來執行一或多個微影曝露。半導體晶圓853包含一矽基板或具有形成於其上的材料層的其他恰當基板。半導體晶圓853進一步包含各種摻雜的區域、介電特徵、多級互連及類似者(在後續製造步驟形成)中的一或多者。
關於積體電路(integrated circuit；IC)製造系統(例如，第8圖的系統800)的細節及與其相關聯的IC製造流程發現於例如2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公佈的美國預授公開案第20150278429號、2014年2月6日公佈的美國預授公開案第20140040838號及2007年8月21日授予的美國專利第7,260,442號中，該等案中的每一者的全部內容在此被以引用的方式併入。
在部分實施例中，一種半導體元件，包含：一半導體基板，其包含主動區域，每一主動區域具有在一第一方向上延伸的一第一長軸；在該半導體基板下方的一第一埋覆式金屬層及具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌；埋覆式導電指的一第一集合，其自該第一埋覆式導電軌延伸，其中：在埋覆式導電指的該第一集合中的每一埋覆式導電指具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交；埋覆式導電指的該第一集合在該等主動區域中的多於一者下延伸；埋覆式導電指的一第二集合，其中：埋覆式導電指的該第二集合中的每一埋覆式導電指具有在該第二方向上延伸的一第四長軸；埋覆式導電指的該第二集合在該等主動區域中的多於一者下延伸；且該第二組埋覆式導電指與該第一組埋覆式導電指交錯。在一些實施例中，該等主動區域的成員在該第一方向上實質上相互平行；且條形主動區域的該集合中的該等成員相對於該第二方向分開且實質上對準。在一些實施例中，該半導體元件進一步包含在該半導體基板與該第一埋覆式金屬層之間的一接點至電晶體元件(contact-to-transistor-component；BVD)層，其中：該BVD層包含複數個埋覆式接點，其中該複數個埋覆式接點係按按一棋盤形圖案間隔的列及行提供，其中：該等主動區域連接至該複數個埋覆式接點的該等列中的對應者中的該等埋覆式接點中的對應者；埋覆式導電指的該第一集合中的該等埋覆式導電指中的每一者及埋覆式導電指的該第二集合中的該等埋覆式導電指中的每一者連接至該複數個埋覆式接點的該等行中的一不同行，使得該複數個埋覆式接點的該等行中的鄰近行具有連接至埋覆式導電指的該第一集合中的該等埋覆式導電指中的一者的該等鄰近行中的一者，且該等鄰近行中的另一者連接至埋覆式導電指的該第二集合中的該等埋覆式導電指中的一者。在一些實施例中，該半導體元件進一步包含在該第一埋覆式金屬層下的一第二埋覆式金屬層，其中該第二埋覆式金屬層包含埋覆式導電指的一第三集合，其中埋覆式導電指的該第三集合中的每一埋覆式導電指提供於該第一埋覆式金屬層中的埋覆式導電指的該第二集合中的一不同者下。在一些實施例中，該半導體元件進一步包含一埋覆式導電層，其包含第一複數個埋覆式導電，其中該第一複數個埋覆式導電連接於埋覆式導電指的該第二集合與埋覆式導電指的該第三集合之間。在一些實施例中，該半導體元件進一步包含在該第一埋覆式金屬層與該第二埋覆式金屬層之間的一埋覆式導電層，其中：該第一埋覆式金屬層進一步包含具有在該第一方向上延伸的一第五長軸的一第二埋覆式導電軌，其中該第一組埋覆式導電指自該第二埋覆式導電軌延伸，以便在該第一埋覆式導電軌與該第二埋覆式導電軌之間延伸；該第二埋覆式金屬層包含：一第一組導體，其在該第二方向上延伸且提供於該第一埋覆式導電軌下；一第二組導體，其在該第二方向上延伸且提供於該第二埋覆式導電軌下；該埋覆式導電層包含：埋覆式導電的一第一集合，其將該第一組導體連接至該第一埋覆式導電軌；及埋覆式導電的一第二集合，其將該第二組導體連接至該第二埋覆式導電軌。在一些實施例中，該第一組導體及該第二組導體皆相對於該第一方向與埋覆式導電的該第二集合中的每隔一者對準。在一些實施例中，該第二組埋覆式導電指未連接至該第一埋覆式導電軌，且未連接至該第二埋覆式導電軌。在一些實施例中，埋覆式導電指的該第一集合中的該等埋覆式導電指中的每一者及埋覆式導電指的該第二集合中的該等埋覆式導電指中的每一者在該等主動區域中的所有成員下延伸。在一些實施例中，導電指的該第一集合用以接收一閘極參考電壓。在一些實施例中，導電指的該第二集合用以接收一未閘控的參考電壓。
在一些實施例中，該第一埋覆式金屬層進一步包含一埋覆式導電跡線，其具有在該第一方向上延伸且在該第二方向上與該第一埋覆式導電軌分開的一第五長軸，其中：埋覆式導電指的該第一集合及埋覆式導電指的該第二集合皆在該第一埋覆式導電軌與該埋覆式導電跡線之間；且該第二組埋覆式導電指在該第二方向上自該埋覆式導電跡線延伸；且該第一組埋覆式導電指未連接至該埋覆式導電跡線。在一些實施例中，該第一埋覆式金屬層進一步包含一第二埋覆式導電軌，其具有在該第一方向上延伸的一第六長軸，且其中該埋覆式導電跡線、埋覆式導電指的該第一集合及埋覆式導電指的該第二集合在該第一埋覆式導電軌與該第二埋覆式導電軌之間。在一些實施例中，該半導體元件包含一第二埋覆式金屬層，其中：該第二埋覆式金屬層包含：埋覆式導電指的一第三集合，其中埋覆式導電指的該第三集合中的每一埋覆式導電指具有在該第二方向上延伸的一第七長軸；在埋覆式導電指的該第二集合中的每隔一者下提供埋覆式導電指的該第三集合中的一不同成員；該第三組埋覆式導電指不連接至該第一埋覆式導電軌及該第二埋覆式導電軌；埋覆式導電指的一第四集合，其自該第一埋覆式導電軌延伸至該第二埋覆式導電軌，其中埋覆式導電指的該第四集合中的每一埋覆式導電指具有在該第二方向上延伸的一第八長軸；在埋覆式導電指的該第二集合中的一不同的每隔一者下提供埋覆式導電指的該第四集合中的一不同成員。
在一些實施例中，該半導體元件進一步包含在該第一埋覆式金屬層與該第二埋覆式金屬層之間的一埋覆式導電層，該埋覆式導電層包含：一第一組埋覆式導電，其將埋覆式導電指的該第三集合連接至在埋覆式導電指的該第三集合下的埋覆式導電指的該第二集合中的該每隔一者；一第二組埋覆式導電，其將埋覆式導電指的該第四集合連接至該第一埋覆式導電軌；及一第三組埋覆式導電，其將埋覆式導電指的該第四集合連接至該第二埋覆式導電軌。
在一個實施例中，一種製造一半導體元件的方法，包含：形成主動區域，其中該等主動區域中的每一主動區域具有在一半導體基板上在一第一方向上延伸的一第一長軸；形成具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌；形成自該第一埋覆式導電軌延伸的埋覆式導電指的一第一集合，其中：在埋覆式導電指的該第一集合中的每一埋覆式導電指具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交；埋覆式導電指的該第一集合在該組主動區域中的多於一者下延伸；形成埋覆式導電指的一第二集合，其中：埋覆式導電指的該第二集合中的每一埋覆式導電指具有在該第二方向上延伸的一第四長軸；埋覆式導電指的該第二集合在該組主動區域中的多於一者下延伸；且該第二組埋覆式導電指與該第一組埋覆式導電指交錯。在一些實施例中，該方法進一步包含按列形成複數個埋覆式接點，使得該複數個埋覆式接點按一棋盤形圖案間隔，其中該等主動區域中的每一者連接至該複數個埋覆式接點的該等列中的一不同列。在一些實施例中，該方法進一步包含按行形成複數個埋覆式接點，使得該複數個埋覆式接點按一棋盤形圖案間隔，其中埋覆式導電指的該第一集合中的每一埋覆式導電指及埋覆式導電指的該第二集合中的每一埋覆式導電指連接至該複數個埋覆式接點的該等行中的一不同行的該等埋覆式接點，使得該複數個埋覆式接點的該等行中的鄰近行具有連接至埋覆式導電指的該第一集合中的該等埋覆式導電指中的一者的該等鄰近行中的一者的該等埋覆式接點，且該等鄰近行中的另一者的該等埋覆式接點連接至埋覆式導電指的該第二集合中的該等埋覆式導電指中的一者。
在再一實施例中，一種用於產生一佈局圖的系統包含至少一個處理器：至少一個非暫時性電腦可讀儲存媒體，其儲存電腦可執行碼；其中該至少一個非暫時性電腦可讀儲存媒體及該電腦可執行程式碼用以藉由該至少一個處理器使該系統產生該佈局圖，包含：產生主動區域形狀，其中該等主動區域形狀中的每一主動區域形狀具有在一半導體基板形狀上在一第一方向上延伸的一第一長軸；產生具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌形狀；產生自該第一埋覆式導電軌形狀延伸的埋覆式導電指形狀的一第一集合，其中：在埋覆式導電指形狀的該第一集合中的每一埋覆式導電指形狀具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交；埋覆式導電指形狀的該第一集合在該組主動區域形狀中的多於一者下延伸；產生埋覆式導電指形狀的一第二集合，其中：埋覆式導電指形狀的該第二集合中的每一埋覆式導電指形狀具有在該第二方向上延伸的一第四長軸；埋覆式導電指形狀的該第二集合在該組主動區域形狀中的多於一者下延伸；且該第二組埋覆式導電指形狀與該第一組埋覆式導電指形狀交錯。在一些實施例中，該至少一個非暫時性電腦可讀儲存媒體及該電腦可執行程式碼用以藉由該至少一個處理器使該系統產生該佈局圖，進一步：按列及按行產生複數個埋覆式接點形狀，使得該複數個埋覆式接點形狀按一棋盤形圖案間隔，其中：主動區域形狀的堆疊中的每一主動區域形狀由該複數個埋覆式接點形狀的一第一集合連接至該複數個埋覆式接點形狀的該等列中的一不同列；且埋覆式導電指形狀的該第一集合中的每一埋覆式導電指形狀及埋覆式導電指形狀的該第二集合中的每一埋覆式導電指形狀連接至該複數個埋覆式接點形狀的該等行中的一不同行中的該等埋覆式接點，使得該複數個埋覆式接點形狀的該等行中的鄰近行具有連接至埋覆式導電指形狀的該第一集合中的該等埋覆式導電指形狀中的一者的該等鄰近行中的一者的該等埋覆式接點，且該等鄰近行中的另一者的該等埋覆式接點連接至埋覆式導電指形狀的該第二集合中的該等埋覆式導電指形狀中的一者。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
100                     : 半導體元件 101                     : 巨集 102                     : 區域 200                     : 積體電路(IC) 202                     : 集管電路 203                     : 未閘控電力電路 204                     : 控制電路 205A,205B            : 經閘控電力電路 206                     : 第一反相器 208                     : 第二反相器 210                     : 主動區域 212                     : 埋覆式接點 213                     : 半導體基板 220C,220D,400C,400D,709   :   佈局圖 222,402                : 第一埋覆式導電軌 224,404                : 第二埋覆式導電軌 226,228,230,406,408,430,434  :   導電指 232                     : 導電柱 234,238                : 導體 236,240,432,436,438 : 導電柱 300                     : 佈局圖 302                     : 埋覆式導電接點 409                     : 導電跡線 500                     : 產生一佈局圖的方法 502,504,602-608     : 區塊 700                     : EDA系統 702                     : 硬體處理器 704                     : 非暫時性電腦可讀儲存媒體 706                     : 電腦程式碼 707                     : 程式庫 710                     : I/O介面 712                     : 網路介面 714                     : 網路 742                     : 使用者介面(UI) 800                     : 積體電路(IC)製造系統 820                     : 設計室 822                     : IC設計佈局圖 830                     : 罩幕室 832                     : 資料準備 844                     : 罩幕製造 845                     : 罩幕 850                     : IC製造商/製造廠(晶圓廠) 852                     : 製造工具 853                     : 半導體晶圓 860                     : IC元件 BM0,BM1              : 金屬層 BMO                    : 埋覆式金屬層 BVD                    : 埋覆式接點至電晶體元件層 BVIA0                 : 埋覆式導電層 M0,M1                 : 金屬層 MD                     : 金屬至汲極/源極 N1,N2                  : NMOS電晶體 O1,O2,O3,O4         : 節點 OD                      : 氧化物尺寸 P1,P2,P3,P4          : PMOS電晶體 TVDD                  : 未閘控的參考電壓 VGD                    : 導電至閘極/MD層 VIA0                   : 導電層 VSS                    : 參考電壓 VVDD                  : 經閘控參考電壓 NSLEEPin,NSLEEPin’,NSLEEPout   :   控制信號
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。 第1圖為根據本揭露內容的一些實施例的一半導體元件的方塊圖。 第2A圖為根據一些實施例的電路圖。 第2B圖為根據一些實施例的佈局圖。 第2C圖至第2D圖為根據一些實施例的與第2B圖有關的對應的佈局圖。 第2E圖為根據一些實施例的與第2C圖至第2D圖有關的橫截面。 第3圖為根據一些實施例的佈局圖。 第4A圖至第4B圖為根據一些實施例的對應的佈局圖。 第5圖為根據一些實施例的一方法的流程圖。 第6圖為根據一些實施例的一方法的流程圖。 第7圖為根據一些實施例的一電子設計自動化(electronic design automation；EDA)系統的方塊圖。 第8圖為根據一些實施例的一半導體元件製造系統及與其相關聯的一IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
213                     : 半導體基板 220D                   : 佈局圖 222                     : 第一埋覆式導電軌 224                     : 第二埋覆式導電軌 226,228,230          : 導電指 232                     : 導電柱 234,238                : 導體 236,240                : 導電柱

Claims (20)

  1. 一種半導體元件，包括： 一半導體基板，其包含主動區域，每一主動區域具有在一第一方向上延伸的一第一長軸； 在該半導體基板下方的一第一埋覆式金屬層及具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌； 埋覆式導電指的一第一集合，其自該第一埋覆式導電軌延伸，其中： 在埋覆式導電指的該第一集合中的每一埋覆式導電指具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交；且 埋覆式導電指的該第一集合在該些主動區域中的多於一者下延伸；且 埋覆式導電指的一第二集合，其中： 埋覆式導電指的該第二集合中的每一埋覆式導電指具有在該第二方向上延伸的一第四長軸； 埋覆式導電指的該第二集合在該些主動區域中的多於一者下延伸；且 該第二組埋覆式導電指與該第一組埋覆式導電指交錯。
  2. 如請求項1所述之半導體元件，其中： 該些主動區域在該第一方向上實質上相互平行；且 該些主動區域相對於該第二方向分開。
  3. 如請求項2所述之半導體元件，進一步包括： 在該半導體基板與該第一埋覆式金屬層之間的一埋覆式接點至電晶體元件層；且 其中： 該埋覆式接點至電晶體元件層包含按按一棋盤形圖案間隔的列及行配置的複數個埋覆式接點； 該些主動區域連接至該些埋覆式接點的該些列中的對應者中的該些埋覆式接點中的對應者；且 埋覆式導電指的該第一集合中的該些埋覆式導電指中的每一者及埋覆式導電指的該第二集合中的該些埋覆式導電指中的每一者連接至該些埋覆式接點的該些行中的一不同行中的該些埋覆式接點，使得該些埋覆式接點的該些行中的鄰近行具有連接至埋覆式導電指的該第一集合中的該些埋覆式導電指中的一者的該些鄰近行中的一者中的該些埋覆式接點，且該些鄰近行中的另一者中的該些埋覆式接點連接至埋覆式導電指的該第二集合中的該些埋覆式導電指中的一者。
  4. 如請求項1所述之半導體元件，進一步包括： 一第二埋覆式金屬層，其在該第一埋覆式金屬層下且包含： 埋覆式導電指的一第三集合，其中埋覆式導電指的該第三集合中的每一埋覆式導電指提供於該第一埋覆式金屬層中的埋覆式導電指的該第二集合中的一不同者下。
  5. 如請求項4所述之半導體元件，進一步包括： 一埋覆式導電層，其包含第一複數個埋覆式導電，其中該第一複數個埋覆式導電連接於埋覆式導電指的該第二集合與埋覆式導電指的該第三集合之間。
  6. 如請求項4所述之半導體元件，進一步包括： 在該第一埋覆式金屬層與該第二埋覆式金屬層之間的一埋覆式導電層；且 其中： 該第一埋覆式金屬層進一步包含具有在該第一方向上延伸的一長軸的一第二埋覆式導電軌； 該第一組埋覆式導電指自該第二埋覆式導電軌延伸，以便在該第一埋覆式導電軌與該第二埋覆式導電軌之間延伸； 該第二埋覆式金屬層包含： 一第一組導體，其在該第二方向上延伸且提供於該第一埋覆式導電軌下；及 一第二組導體，其在該第二方向上延伸且提供於該第二埋覆式導電軌下；且 該埋覆式導電層包含： 埋覆式導電的一第一集合，其將該第一組導體連接至該第一埋覆式導電軌；及 埋覆式導電的一第二集合，其將該第二組導體連接至該第二埋覆式導電軌。
  7. 如請求項6所述之半導體元件，其中： 該第一組導體及該第二組導體皆相對於該第一方向與埋覆式導電的該第二集合中的每隔一者對準。
  8. 如請求項7所述之半導體元件，其中： 該第二組埋覆式導電指未連接至該第一埋覆式導電軌，且未連接至該第二埋覆式導電軌。
  9. 如請求項1所述之半導體元件，其中： 埋覆式導電指的該第一集合中的該些埋覆式導電指中的每一者及埋覆式導電指的該第二集合中的該些埋覆式導電指中的每一者在所有該些主動區域下延伸。
  10. 如請求項9所述之半導體元件，其中埋覆式導電指的該第一集合中的該些埋覆式導電指中的每一者用以接收一未控閘的參考電壓。
  11. 如請求項9所述之半導體元件，其中埋覆式導電指的該第二集合中的該些埋覆式導電指中的每一者用以接收一經控閘參考電壓。
  12. 如請求項1所述之半導體元件，其中： 該第一埋覆式金屬層進一步包含： 一埋覆式導電跡線，其具有在該第一方向上延伸且在該第二方向上與該第一埋覆式導電軌分開的一第五長軸； 埋覆式導電指的該第一集合及埋覆式導電指的該第二集合皆在該第一埋覆式導電軌與該埋覆式導電跡線之間； 該第二組埋覆式導電指在該第二方向上自該埋覆式導電跡線延伸；且 該第一組埋覆式導電指未連接至該埋覆式導電跡線。
  13. 如請求項12所述之半導體元件，其中： 該第一埋覆式金屬層進一步包含： 一第二埋覆式導電軌，其具有在該第一方向上延伸的一長軸；及 該埋覆式導電跡線、埋覆式導電指的該第一集合及埋覆式導電指的該第二集合在該第一埋覆式導電軌與該第二埋覆式導電軌之間。
  14. 如請求項13所述之半導體元件，進一步包括： 一第二埋覆式金屬層；且 其中： 該第二埋覆式金屬層包含： 埋覆式導電指的一第三集合，其中埋覆式導電指的該第三集合中的每一埋覆式導電指具有在該第二方向上延伸的一長軸； 在埋覆式導電指的該第二集合中的每隔一者下提供埋覆式導電指的該第三集合中的一不同成員； 該第三組埋覆式導電指不連接至該第一埋覆式導電軌及該第二埋覆式導電軌； 埋覆式導電指的一第四集合，其自該第一埋覆式導電軌延伸至該第二埋覆式導電軌，其中埋覆式導電指的該第四集合中的每一埋覆式導電指具有在該第二方向上延伸的一長軸；且 在埋覆式導電指的該第二集合中的一不同的每隔一者下提供埋覆式導電指的該第四集合中的一不同成員。
  15. 如請求項14所述之半導體元件，進一步包括： 在該第一埋覆式金屬層與該第二埋覆式金屬層之間的一埋覆式導電層，該埋覆式導電層包含： 一第一組埋覆式導電，其將埋覆式導電指的該第三集合連接至在埋覆式導電指的該第三集合下的埋覆式導電指的該第二集合中的該每隔一者； 一第二組埋覆式導電，其將埋覆式導電指的該第四集合連接至該第一埋覆式導電軌；及 一第三組埋覆式導電，其將埋覆式導電指的該第四集合連接至該第二埋覆式導電軌。
  16. 一種製造一半導體元件的方法，包括以下步驟： 形成主動區域，其中該些主動區域中的每一主動區域具有在一半導體基板上在一第一方向上延伸的一第一長軸； 形成具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌；及 形成自該第一埋覆式導電軌延伸的埋覆式導電指的一第一集合； 在埋覆式導電指的該第一集合中的每一埋覆式導電指具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交；及 埋覆式導電指的該第一集合在該些主動區域中的多於一者下延伸；及 形成埋覆式導電指的一第二集合； 埋覆式導電指的該第二集合中的每一埋覆式導電指具有在該第二方向上延伸的一第四長軸； 埋覆式導電指的該第二集合在該些主動區域中的多於一者下延伸；及 該第二組埋覆式導電指與該第一組埋覆式導電指交錯。
  17. 如請求項16所述之方法，進一步包括以下步驟： 按列形成複數個埋覆式接點，使得該些埋覆式接點按一棋盤形圖案間隔；且 其中該些主動區域中的每一者連接至該些埋覆式接點的該些列中的一不同列中的該些埋覆式接點。
  18. 如請求項16所述之方法，進一步包括以下步驟： 按行形成複數個埋覆式接點，使得該些埋覆式接點按一棋盤形圖案間隔；且 其中埋覆式導電指的該第一集合中的每一埋覆式導電指及埋覆式導電指的該第二集合中的每一埋覆式導電指連接至該些埋覆式接點的該些行中的一不同行中的該些埋覆式接點，使得該些埋覆式接點的該些行中的鄰近行具有連接至埋覆式導電指的該第一集合中的該些埋覆式導電指中的一者的該些鄰近行中的一者中的該些埋覆式接點，且該些鄰近行中的另一者中的該些埋覆式接點連接至埋覆式導電指的該第二集合中的該些埋覆式導電指中的一者。
  19. 一種用於產生一佈局圖的系統，其包括： 至少一個處理器； 至少一個非暫時性電腦可讀儲存媒體，其儲存電腦可執行碼； 其中該至少一個非暫時性電腦可讀儲存媒體、該電腦可執行程式碼及該至少一個處理器用以使該系統產生該佈局圖，該佈局圖的產生包含以下步驟： 產生主動區域形狀，其中該些主動區域形狀中的每一主動區域形狀具有在一半導體基板形狀上在一第一方向上延伸的一第一長軸； 產生具有在該第一方向上延伸的一第二長軸的一第一埋覆式導電軌形狀； 產生自該第一埋覆式導電軌形狀延伸的埋覆式導電指形狀的一第一集合； 在埋覆式導電指形狀的該第一集合中的每一埋覆式導電指形狀具有在一第二方向上延伸的一第三長軸，該第二方向實質上與該第一方向正交； 埋覆式導電指形狀的該第一集合在該些主動區域形狀中的多於一者下延伸；及 產生埋覆式導電指形狀的一第二集合； 埋覆式導電指形狀的該第二集合中的每一埋覆式導電指形狀具有在該第二方向上延伸的一第四長軸； 埋覆式導電指形狀的該第二集合在該些主動區域形狀中的多於一者下延伸；及 該第二組埋覆式導電指形狀與該第一組埋覆式導電指形狀交錯。
  20. 如請求項19所述之系統，其中： 該佈局圖的該產生進一步包含以下步驟： 按列及按行產生複數個埋覆式接點形狀，使得該些埋覆式接點形狀按一棋盤形圖案間隔； 該些主動區域形狀中的每一主動區域形狀由該些埋覆式接點形狀的一第一集合連接至該些埋覆式接點形狀的該些列中的一不同列；且 埋覆式導電指形狀的該第一集合中的每一埋覆式導電指形狀及埋覆式導電指形狀的該第二集合中的每一埋覆式導電指形狀連接至該些埋覆式接點形狀的該些行中的一不同行中的該些埋覆式接點形狀，使得該些埋覆式接點形狀的該些行中的鄰近行具有連接至埋覆式導電指形狀的該第一集合中的該些埋覆式導電指形狀中的一者的該些鄰近行中的一者的該些埋覆式接點，且該些鄰近行中的另一者的該些埋覆式接點連接至埋覆式導電指形狀的該第二集合中的該些埋覆式導電指形狀中的一者。
TW110117149A 2020-05-13 2021-05-12 半導體元件及其製造方法和用於產生一佈局圖的系統 TWI759202B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063024203P 2020-05-13 2020-05-13
US63/024,203 2020-05-13
US17/108,752 2020-12-01
US17/108,752 US12027461B2 (en) 2020-05-13 2020-12-01 Semiconductor device including buried conductive fingers and method of making the same

Publications (2)

Publication Number Publication Date
TW202209162A TW202209162A (zh) 2022-03-01
TWI759202B true TWI759202B (zh) 2022-03-21

Family

ID=77321182

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110117149A TWI759202B (zh) 2020-05-13 2021-05-12 半導體元件及其製造方法和用於產生一佈局圖的系統

Country Status (4)

Country Link
US (1) US20230387016A1 (zh)
CN (1) CN113299609B (zh)
DE (1) DE102020132602B4 (zh)
TW (1) TWI759202B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12057390B2 (en) 2022-05-24 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain isolation structure, layout, and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674440B2 (en) * 2012-07-31 2014-03-18 Io Semiconductor Inc. Power device integration on a common substrate
US9923073B2 (en) * 2013-03-05 2018-03-20 Rohm Co., Ltd. Semiconductor device with surface insulating film

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2136421A1 (en) 1992-05-23 1993-12-09 Arno W. Latzke Ecological water-treatment device
US5767546A (en) 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7821102B2 (en) 2006-12-20 2010-10-26 Freescale Semiconductor, Inc. Power transistor featuring a double-sided feed design and method of making the same
KR20090064747A (ko) 2007-12-17 2009-06-22 주식회사 동부하이텍 멀티 핑거 타입의 반도체 소자
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US9093433B2 (en) 2010-11-18 2015-07-28 Microchip Technology Incorporated Using bump bonding to distribute current flow on a semiconductor power device
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9741653B2 (en) 2013-09-18 2017-08-22 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having reduced-resistance metal layout
US9779988B2 (en) * 2013-12-20 2017-10-03 Nxp Usa, Inc. Semiconductor devices with inner via
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US10534481B2 (en) * 2015-09-30 2020-01-14 Apple Inc. High aspect ratio capacitive sensor panel
US11139241B2 (en) 2016-12-07 2021-10-05 Intel Corporation Integrated circuit device with crenellated metal trace layout
US10096550B2 (en) * 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US11017146B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674440B2 (en) * 2012-07-31 2014-03-18 Io Semiconductor Inc. Power device integration on a common substrate
US9923073B2 (en) * 2013-03-05 2018-03-20 Rohm Co., Ltd. Semiconductor device with surface insulating film

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
網路文獻韕Nathan A韕Flexible electronics: the next ubiquitous platform韕 韕 韕Proceedings of the IEEE韕20120513韕 韕https://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=6198376 *

Also Published As

Publication number Publication date
CN113299609A (zh) 2021-08-24
DE102020132602B4 (de) 2023-06-29
CN113299609B (zh) 2023-09-12
DE102020132602A1 (de) 2021-11-18
TW202209162A (zh) 2022-03-01
US20230387016A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US20210294962A1 (en) Power structure with power pick-up cell connecting to buried power rail
US11675961B2 (en) Engineering change order cell structure having always-on transistor
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
US11574107B2 (en) Method for manufacturing a cell having pins and semiconductor device based on same
US11887978B2 (en) Power switch for backside power distribution
US20240243065A1 (en) Semiconductor devices and methods of manufacturing same
CN113536727A (zh) 存储器器件及制造半导体器件的方法
TW202213645A (zh) 半導體裝置及製造積體電路之方法
CN114823712A (zh) 集成电路器件及形成方法
US20230387016A1 (en) Method of making semiconductor device including buried conductive fingers
KR102459558B1 (ko) 매립된 전도성 핑거를 포함하는 반도체 디바이스 및 그 제조 방법
TW202230625A (zh) 積體電路裝置
US11967596B2 (en) Power rail and signal conducting line arrangement
US11538507B1 (en) Header circuit placement in memory device
TWI838677B (zh) 半導體裝置及其製造方法
US11776958B2 (en) Semiconductor device having buried logic conductor type of complementary field effect transistor, method of forming same
CN115036304A (zh) 集成电路器件及其制造方法