TW202230625A - 積體電路裝置 - Google Patents

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林晉申
余明道
林姿穎
王中興
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Abstract

一種積體電路(Integrated Circuit；IC)裝置，其包含基材和基材上方之電路區域。電路區域包含沿著第一方向延伸之至少一個主動區域，跨過至少一個主動區域且沿著與第一方向橫向之第二方向延伸之至少一個閘極區域、以及配置以電性耦接電路區域至電路區域外側之電路系統的至少一個第一輸入/輸出(IO)圖案。此至少一個第一輸入/輸出(IO)圖案沿著第三方向延伸，第三方向同時傾斜於第一方向和第二方向。

Description

積體電路裝置與方法
積體電路(IC)裝置典型地包含一些描繪於IC佈局圖中的電路元件。IC佈局圖為階層式，且包含用以根據IC裝置之設計規範來實現功能的模組。模組通常是由不同的設計者來建立。將不同設計者所建立之模組有效整合至IC裝置中為IC裝置和/或製造流程的考量因素。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、值、操作、材料、佈置及其類似者之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。其他部件、值、操作、材料、佈置或其類似者也可考慮。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而 使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單起見，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
將不同設計者所建立之模組整合至IC裝置中可能是具挑戰性的工作，其係肇因於不同設計者使用不同的金屬設計。金屬設計包含各種不同的規範，包含但不受限於金屬層中金屬圖案的方向、相鄰金屬圖案的間距、或其類似者。具有相應水平和垂直方向之金屬圖案的水平和垂直金屬設計通常使用於整合或耦接不同的模組。在一些實施例中，模組(亦可稱為“電路區域”)具有輸出入(IO)接腳(亦可稱為“IO圖案”)，輸出入接腳傾斜於水平金屬方向與垂直金屬方向兩者。因此，在至少一實施例中，整合模組和/或針對各種不同的金屬設計來重新使用模組會較為容易。
圖1為根據一些實施例之IC裝置100的示意圖。
IC裝置100包含基材102以及位在基材102上方之至少一個電路區域。在圖1例示的配置中，IC裝置100包含位在基材102上方的電路區域110、112、114、116、118。數量為5個的電路區域110、112、114、116、118為例示。位在基材上方之其他數量的電路區域亦落在各種不同實施例的範疇中。
在一些實施例中，基材102為半導體材料(例如矽、摻雜的矽、砷化鎵(GaAs)、或另外的半導體材料)。在一些實施例中，基材102為P型摻雜基材。在一些實施例中，基材102為N型摻雜基材。在一些實施例中，基材102為除了半導體材料以外的剛性結晶材料(例如鑽石、藍寶石、氧化鋁(Al2O3)、或其類似者)，在其上可製造IC。在一些實施例中，增加N型和P型摻雜物至基材102中而形成此處所述之一或多個電路元件。
電路區域110、112、114、116、118之每一者包含至少一個單元。每一個單元代表一或多個配置以進行特定功能之半導體結構。單元具有預先設計的佈局圖，有時稱為標準單元，其係儲存於標準單元元件庫(在此，簡稱為元件庫或單元元件庫)，且可藉由各種不同的工具而容易取得，例如電子設計自動化(Electronic design automation；EDA)工具，以產生、最佳化以及驗證IC裝置的設計。每一個單元包含一或多個電路元件和/或一或多個網。電路元件為主動元件或被動元件。主動元件的例子包含但不受限於電晶體和二極體。電晶體的例子包含但不受限於金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)、互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor；CMOS）、雙極性接面型電晶體（bipolar junction transistor；BJT）、高電壓電晶體、高頻率電晶體、p通道場效電晶體和/或n通道場效電晶體(p-channel and/or n-channel field effect transistor，PFET/NFET)、鰭式場效電晶體(FinFET)、具有凸起源極/汲極的平面金屬氧化物半導體電晶體或其類似者。被動元件的例子包含但不受限於電容器、 電感器、熔絲、電阻器或其類似者。網的實例包含但不受限於通孔、導電墊、導電跡線(在此亦可稱為圖案)及導電再分佈層、或其類似者。在一些實施例中，每一電路區域110、112、114、116、118包含電性互相耦接的單元，以進行IC裝置100的至少一個相應功能。電路區域110、112、114、116、118互相電性耦接，以進行IC裝置100的各種不同功能。
在一些實施例中，電路區域110、112、114、116、118之至少一者包含智慧財產(IP)區塊。IP區塊包含由IC設計者(亦可稱為“IP提供者”)所研發之一個單元或多個單元的組合。在一些狀況中，IP設計者為無工廠之設計所或設計公司，其進行設計但不進行生產IC裝置。在一些狀況中，IP設計者為代工廠，其設計和製造IC裝置。IP設計者研發具有不同相應功能的各種不同的IP區塊，並儲存所研發的IP區塊於IP元件庫中。不同的IC設計者研發不同的IP元件庫。不同的IC設計者研發出對應不同IP區塊且具有相同功能之相同部件是有可能的。IP區塊可被使用者重新使用及選擇來整合所選擇的IP區塊至IC裝置中。使用者從不同的IP設計者或IP元件庫中選擇IP區塊來整合至IC裝置中是有可能的。
在一些實施例中，電路區域110、112、114、116、118之至少一者包含非IP區塊。非IP區塊包含一單元或多個單元之組合，但其無法從IP元件庫。例如，非IP區塊是由多個從標準元件庫擷取之標準單元所建立，和/或特別為特定的IC裝置所研發。
在一些實施例中，電路區域110、112、114、116、118之至少一者包含核心。核心包含整合在一起的一或多個IP區塊和/或一或多個非IP區塊。由相同IP設計者之IP區塊所建立的核心有時可稱為IP核心。在至少一個實施例中，多個核心係並排(side-by-side)佈置於基材上，如在此所述。在一或多個實施例中，多個核心係以一個交互層疊(one on top another)的方式堆疊，如在此所述。
單元的例子包含但不受限於反向器、加法器、乘法器、邏輯閘(例如NAND、XOR、NOR及其類似者)、鎖相迴路(phase lock loops；PLLs)、正反器、多工器或其類似者。IP區塊和/或核心的例子包含但不受限於記憶體、記憶體控制邏輯、快取、電容陣列、通訊介面、應用程式介面(Application Programming Interfaces；APIs)、類比至數位(A/D)轉換器、射頻調諧器、數位訊號處理器(digital signal processors；DSPs)、圖形處理器(Graphics Processing Units；GPUs)、算術邏輯單元(Arithmetic logic units；ALUs)、浮點運算處理器(Floating-Point Unit；FPUs)、中央處理器(Central Processing Units；CPUs)、系統單晶片(System-on-Chips；SoCs)或其類似者。
在一些實施例中，每一電路區域包含一或多個IO接腳(或IO圖案)以將電路區域中的電路系統電性耦接至外部電路系統，例如在相同IC裝置內的另一個電路區域或是IC裝置外的外部裝置。EDA工具，例如自動配置與佈線(Automatic Placement and Routing；APR)工具藉由配置IC裝置的各種不同電路區域至平面配置圖中，來從IC裝置的設計產生IC佈局圖，並且以各種不同的網來佈線以內連接已配置電路區域的IO圖案。換句話說，APR工具整合各種不同的電路區域至IC裝置中。一些實施例提供IO接腳佈局結構，其在至少一實施例中，相比於其他方法，使得APR工具更容易整合各種不同電路區域。
圖2為根據一些實施例之電路區域200的IC佈局圖的示意圖。在至少一實施例中，電路區域對應至電路區域110、112、114、116、118中的一或多個。在至少一實施例中，根據電路區域200之IC佈局圖所製造之IC裝置包含電路區域200的實體與電性配置，如在此所述。
電路區域200包含邊界210，在其中佈置有電路區域200的各種不同電路元件和/或網。在圖2例示的配置中，邊界210為矩形，且包含側邊211-214。所述之邊界210的形狀和側邊數量為例示。其他的配置亦落在各種不同實施例之範疇中。
電路區域200包含至少一個沿著第一方向延伸之主動區域，以及跨過前述之至少一主動區域且沿著與第一方向橫向的第二方向而延伸之至少一個閘極區域。例如，如圖2中之電路區域200之區段220的放大示意圖所示，電路區域200包含主動區域201、202以及閘極區域203、204。主動區域201、202沿著方向X-X’延伸或拉長，方向X-X’為第一方向。閘極區域203、204跨過主動區域201、202且沿著方向Y-Y’ 延伸或拉長，方向Y-Y’為第二方向。方向Y-Y’係與方向X-X’橫向。在至少一實施例中，方向Y-Y’垂直於方向X-X’。主動區域有時亦稱為氧化定義(Oxide-Definition；OD)區域，且以標籤“OD”來於圖式中繪示。方向X-X’有時稱為氧化定義方向。主動區域201、202包含P型摻雜物和/或N型摻雜物。閘極區域203、204包含導電材料，例如多晶矽，且以標籤“PO”來於圖式中繪示。方向Y-Y’有時稱為多晶方向(Poly direction)。閘極區域的其他導電材料，例如金屬也落在各種不同實施例的範疇中。
主動區域201、202以及閘極區域203、204一起形成一或多個電路元件(未繪示)。在圖2的例示配置中，雖然主動區域201、202以及閘極區域203、204係繪示於區段220中，但這是為了圖示說明的目的。在一些實施例中，主動區域和/或閘極區域係佈置在電路區域200的其他區段中。在至少一實施例中，主動區域和閘極區域，以及因此對應之電路區域200的電路元件係佈置於大致整個由邊界210所定義之電路區域200上。電路區域200的電路元件係藉由網(未繪示)來內連接，以形成電路區域200的內部電路系統。電路區域200的內部電路系統係配置以進行電路區域200的至少一個功能。電路區域200的網包含位於交互層疊之各種不同金屬層中的金屬圖案。例如，直接位在主動區域上的最低金屬層有時稱為第零層金屬(Metal-zero；M0)層，直接位在M0層主動區域上的後續金屬層有時稱為第1層金屬(Metal-one；M1)層等等。
電路區域200包含至少一個輸入/輸出(IO)圖案，其係配置以將電路區域電性耦接至電路區域外的電路系統。在圖2的例示性配置中，電路區域200包含IO圖案221-229。IO圖案221-229中的每一者係藉由一或多個網來電性耦接至電路區域200中之內部電路系統的一或多個電路元件。如此，當外部電路系統電性耦接至IO圖案221-229時，外部電路系統會電性耦接至電路區域200的內部電路系統，以將電路區域200與IC裝置的其他電路區域一起整合。IO圖案的例子包含但不受限於配置以傳遞資料訊號至電路區域200或從電路區域200傳遞資料訊號之訊號IO圖案、配置以提供電源供應電壓至電路區域200之電源IO圖案或其類似者。
在圖2例示性的配置中，IO圖案221-224、228-229為訊號IO圖案，而IO圖案225-227為電源IO圖案且以標籤“PG”(電源-接地)來繪示於圖式中。電源IO圖案所攜帶的電源供應電壓包含一或多個正電源供應電壓以及接地電壓。電源IO圖案比訊號IO圖案更寬。例如，如圖2所繪示，電源IO圖案225具有寬度d1，其係大於訊號IO圖案224的寬度d2。再者，電源IO圖案比訊號IO圖案更長。例如，如圖2所繪示，訊號IO圖案221-224、228-229長度較短且每一者係相鄰佈置於邊界210的相應側邊。具體而言，訊號IO圖案221-224係相鄰佈置於側邊214，而訊號IO圖案228-229係相鄰佈置於邊界210的側邊213。相對地，電源IO圖案225-227中的每一者長度較長，且由邊界210之一側邊延伸至另一側邊。具體而言，電源IO圖案225由側邊214延伸至相鄰側邊211，而電源IO圖案226-227由側邊213延伸至相鄰側邊212。所描述之IO圖案的類型、數量和/或尺寸為例示。其他的配置亦落在各種不同實施例的範疇內。
電路區域200之IO圖案221-229的每一者沿著同時傾斜於方向X-X’和方向Y-Y’的方向延伸。例如，IO圖案221-227係配置於金屬層M4中，且沿著方向U-U’延伸，其中方向U-U’ 同時傾斜於方向X-X’和方向Y-Y’。再者，IO圖案228-229係配置於金屬層M3中，且沿著方向V-V’延伸，其中方向V-V’ 同時傾斜於方向X-X’和方向Y-Y’。方向U-U’係橫向於方向V-V’。在一或多個實施例中，方向U-U’係垂直於方向V-V’。在至少一實施例中，方向U-U’為傾斜的，即並未垂直於方向V-V’。
在金屬層M4中之IO圖案221-227的方向U-U’與方向X-X’或方向Y-Y’形成銳角。例如，如圖2所繪示，方向U-U’與方向Y-Y’之間的夾角230為銳角。銳角可位於指向U、U’之任一者與指向Y、Y’ 之任一者之間。類似地，方向U-U’與方向X-X’之間具有銳角，其可位於指向U、U’之任一者與指向X、X’之任一者之間。在金屬層M3中之IO圖案228-229的方向V-V’與方向X-X’或方向Y-Y’形成銳角。例如，方向V-V’與方向X-X’之間的夾角為銳角，其可位於指向V、V’之任一者與指向X、X’之任一者之間。類似地，方向U-U’與方向Y-Y’之間具有銳角，其可位於指向U、U’之任一者與指向Y、Y’之任一者之間。所述之銳角的任一者，例如夾角230係大於0度且小於90度。在一些實施例中，銳角230位於10度與80度之間，或20度與70度之間，或30度與60度之間，或40度與50度之間。在至少一實施例中，銳角230為45度。在圖2之例示性配置中，邊界210之側邊211、213沿著方向X-X’延伸，而邊界210之側邊212、214沿著方向Y-Y’延伸。如此，IO圖案221-229亦傾斜於邊界210之側邊211-214。對於方向X-X’和方向Y-Y’，IO圖案221-229的傾斜方向便於電路區域200與其他電路區域的整合，如在此所述。
在一些實施例中，包含電路區域200之IC裝置的金屬層M4中的所有金屬圖案為線形，且平行於方向U-U’。換句話說，除了位於電路區域200之邊界210外側的金屬圖案，位於IC裝置之金屬層M4中的金屬圖案為線形且平行於方向U-U’。 在一些實施例中，包含電路區域200之IC裝置的金屬層M3中的所有金屬圖案為線形，且平行於方向V-V’。換句話說，除了位於電路區域200之邊界210外側的金屬圖案，位於IC裝置之金屬層M3中的金屬圖案為線形且平行於方向V-V’。
在一些實施例中，包含IO圖案之金屬層下方之每一金屬層的所有金屬圖案係沿著方向X-X’或方向Y-Y’延伸。例如，對於位在金屬層M3下方之金屬層M2、M1、M0而言，金屬層M0和M2具有沿著方向X-X’(有時稱為“水平金屬方向”)延伸之金屬圖案，而金屬層M1具有沿著方向Y-Y’(有時稱為“垂直金屬方向”)延伸之金屬圖案。
在一些實施例中，包含IO圖案之金屬層上方之一或多個或所有金屬層的金屬圖案係沿著方向X-X’或方向Y-Y’延伸。例如，在一或多個實施例中，位於金屬層M5的金屬圖案沿著方向X-X’延伸，或者在一或多個進一步的實施例中，位於金屬層M5的金屬圖案沿著方向Y-Y’延伸，如在此所述。
在一些實施例中，IO圖案221-229中的每一者完全地佈置於電路區域200的邊界210中。
在一些實施例中，包含IO圖案之金屬層為電路區域200之最高金屬層。例如，電路區域200為從IP元件庫所讀取之IP區塊，且藉由APR工具放置於IC裝置之IC佈局圖中。IP區塊未包含關於金屬層M4之上方層的資訊，使得金屬層M3和金屬層M4為IP區塊中最上方的兩個金屬層。
所述IO圖案221-229的配置為例示。其他的配置亦落在各種不同實施例的範疇中。例如，在至少一實施例中，電路區域200的IO圖案係佈置於金屬層M3和/或金屬層M4以外的一或多個金屬層中。在一或多個實施例中，電路區域200的IO圖案係佈置於不連續的金屬層中。在至少一實施例中，IO圖案221-227係偏斜至方向Y-Y’的其他側，即方向U-U’係配置來使得指向U位於指向Y和指向X’之間的四分之一區域中。在一或多個實施例中，電路區域200之IO圖案係配置於一個金屬層中。例如，省略IO圖案228-229，且電路區域200的所有IO圖案都佈置於金屬層M4中。在一或多個實施例中，電路區域200的IO圖案係配置於超過兩個的金屬層中。例如，電路區域200的IO圖案係佈置於三個金屬層M3、M4、M5中。在至少一實施例中，在三個金屬層中的IO圖案具有三個不同的金屬方向。例如，在金屬層M5中的金屬圖案沿著傾斜於所有方向X-X’、方向Y-Y’ 、方向U-U’ 以及方向V-V’之一方向而延伸。
圖3A-3D係繪示根據一些實施例之IC裝置中的電路區域200的各種不同佈線配置示意圖。
在圖3A中，根據一些實施例，IO圖案係由一金屬層來進接(access)，其中此金屬層與佈置有IO圖案之金屬層不同。例如，為了進接或電性耦接至IO圖案221，APR工具產生或佈線進接圖案311於金屬層M4上方的金屬層M5中，其中金屬層M4中佈置有IO圖案221。進接圖案311從電路區域200之邊界210外側沿著方向X-X’延伸至邊界210內側，以重疊於IO圖案221上。APR工具更產生介層窗(via)313於介層窗層VIA4中來電性耦接進接圖案311至IO圖案221，其中介層窗層VIA4位於金屬層M4與金屬層M5之間。電性耦接至進接圖案311的其他電路系統係電性耦接至IO圖案221，故而耦接至電路區域200之內部電路系統。因為進接圖案311沿著方向X-X’延伸，且IO圖案221沿著方向U-U’延伸，進接圖案311與IO圖案221之間的夾角315為銳角。如圖3A所繪示，夾角315係形成於進接圖案311和IO圖案221之縱向中心線之間。
在一些實施例中，進接IO圖案的另一佈置為從佈置有IO圖案的相同金屬層來進接。例如，為了進接或電性耦接至IO圖案222，APR工具產生或佈線延伸圖案322於佈置有IO圖案222的相同金屬層M4中。延伸圖案322相接於IO圖案222，且從電路區域200之邊界210內側延伸至邊界210外側。在一或多個實施例中，延伸圖案322為線形，且與IO圖案222對準，即延伸圖案322之縱向中心線與IO圖案222之縱向中心線重合。在至少一實施例中，延伸圖案322具有與IO圖案222相同之寬度。延伸圖案322係延伸來與金屬層M3中的再一圖案324重疊。再一圖案324沿著方向V-V’延伸，其係類似於相同金屬層M3中的IO圖案228-229。APR工具更產生介層窗326於金屬層M3和金屬層M4之間的介層窗層VIA3中，以電性耦接延伸圖案322至再一圖案324。
圖3B係繪示根據一些實施例之電路區域200之再一佈線的佈置。
圖3A與圖3B之佈線佈置的差異為圖3B中的進接圖案331對應至圖3A中的進接圖案311，但卻沿著方向Y-Y’延伸。圖3A之佈線佈置可應用於當金屬層M5具有水平的金屬方向，而圖3B之佈線佈置可應用於當金屬層M5具有垂直的金屬方向。
根據一些實施例，圖3A與圖3B之佈線佈置的再一差異為再一圖案324為再一電路區域350之IO圖案。再一電路區域350係藉由APR工具來放置，以相鄰於電路區域200。在一些實施例中，APR工具放置再一電路區域350來與電路區域200鄰接。APR工具利用延伸圖案322來延伸之電路區域200的IO圖案222，直到延伸圖案322與再一電路區域350之IO圖案324重疊，以整合電路區域200與再一電路區域350。
圖3C係繪示根據一些實施例之電路區域200之再一佈線的佈置。
在圖3C中，為了進接或電性耦接至電源IO圖案225-227，APR工具產生或佈線進階圖案333於金屬層M4上方的金屬層M5中，其中電源IO圖案225-227佈置於金屬層M4中。進接圖案333沿著方向X-X’延伸，且跨過電路區域200的整個寬度，以重疊於電源IO圖案225-227。APR工具更產生多個介層窗335-337於介層窗層VIA4中，以對應地電性耦接進接圖案333至電源IO圖案225-227。如此，電路區域200的內部電路系統係配置以透過進接圖案333和電源IO圖案225-227來接收電源供應。
圖3D係繪示根據一些實施例之電路區域200之再一佈線的佈置。
圖3C與圖3D之佈線佈置的差異為圖3D中的進接圖案343對應至圖3C中的進接圖案333，但卻沿著方向Y-Y’延伸。進接圖案343在方向Y-Y’上延伸跨過電路區域200的整個高度，以重疊於電源IO圖案225-227，並藉由介層窗345-347來對應地電性耦接至電源IO圖案225-227。圖3C之佈線佈置可應用於當金屬層M5具有水平的金屬方向，而圖3D之佈線佈置可應用於當金屬層M5具有垂直的金屬方向。在至少一實施例中，圖3A和圖3C的佈線佈置可一起使用，而圖3B和圖3C的佈線佈置可一起使用。
所述之佈線佈置為例示。其他的佈線佈置亦落於各種不同實施例的範疇中。例如，在一或多個實施例中，進接圖案311、331、333、343之至少一者係佈置於金屬層M5以外的金屬層中，或是佈置於直接相鄰於所欲進接之IO圖案的金屬層中。
在一些實施例中，APR工具具有至少兩個選項來進接IO圖案。例如，關於圖3A所述，第一個選項為藉由進接圖案311從相鄰金屬層，即金屬層M5來進接IO圖案221。第二個選項為藉由在相同金屬層，例如金屬層M4上之延伸圖案，以類似於關於IO圖案222之方式來進接IO圖案221。在至少一實施例中，進接IO圖案的多個選項提供佈線的彈性和/或使得電路區域200與IC裝置中之其他電路區域之整合更為容易。在未包含傾斜IO圖案的其他方法中，這些優點的一或多者是無法看到或者難以達成的。
在一些實施例中，不管整合電路區域所欲使用之IC裝置之金屬層的金屬方向，總是會有可用的選項來供APR工具進行整合。例如，在具有水平金屬方向之金屬層(例如金屬層M5)被用來整合電路區域的一或多個實施例中，APR工具係配置來應用關於圖3A和3C所述之佈線佈置。在具有垂直金屬方向之金屬層(例如金屬層M5)被用來整合電路區域的一或多個實施例中，APR工具係配置來應用關於圖3B和3D所述之佈線佈置。如此，在至少一實施例中，使用具有不同金屬設計之電路區域，例如IP區塊，且沒有修改IP區塊的佈局，而使其相容於此IP區塊欲應用的特定金屬設計是可能的。在一或多個實施例中，整合具有不同內建金屬設計之電路區域是可能的。在未包含傾斜IO圖案的其他方法中，這些優點的一或多者是無法看到或者難以達成的。
在一些實施例中，僅藉由利用延伸圖案來延伸一個電路區域的IO圖案直到延伸圖案重疊於另一電路區域的對應IO圖案，然後再佈置介層窗於重疊區段來電性耦接對應IO圖案，以整合相鄰放置的電路區域為可能的。例如，關於圖3B所述，僅藉由利用延伸圖案322來延伸電路區域200之IO圖案222直到延伸圖案322重疊於另一電路區域350的對應IO圖案324，然後再佈置介層窗326於重疊區段來電性耦接對應IO圖案，電性耦接對應的IO圖案222和324是可能的，且因此整合了電路區域200與再一電路區域350。如此，在至少一實施例中，相較於未包含傾斜IO圖案之其他方法，整合電路區域較為容易。
圖3E為根據一些實施例之IC裝置300沿著圖3A之剖面線E1-E2-E3-E4所視之剖面示圖。IC裝置300包含對應至關於圖3A所述之電路區域200的電路區域。圖3A之剖面線E1-E2沿著進接圖案311之縱向中心線延伸，然後再沿著IO圖案221之縱向中心線延伸。圖3A之剖面線E3-E42沿著IO圖案222和延伸圖案322之縱向中心線延伸，然後再沿著再一圖案324之縱向中心線延伸。圖3A和3E中的對應部件係以相同的標號來指示。在至少一實施例中，IC裝置300對應至IC裝置100。
如圖3E所示，IC裝置300包含基材302，其上方形成有電路區域200。在至少一實施例中，基材302對應至基材102。N型和P型摻雜物加入至基材302中，以對應地形成N井351、352和P井(未繪示)。在一些實施例中，隔離結構係形成於相鄰的P井和N井之間。為了簡化，數個特徵，例如P井和隔離結構於圖3E中省略。在至少一實施例中，N井351、352對應至主動區域201、202。N井351、352係定義電晶體T之源極/汲極區域。N井351、352在此稱為源極/汲極區域351、352。電晶體T之閘極區域包含閘極介電層353、354以及閘極電極355之堆疊。在至少一實施例中，電晶體T包含一個閘極介電層，而非多個閘極介電質。一或多個閘極介電層的例示材料包含二氧化鉿(HfO2)、氧化鋯(ZrO2)或其類似者。閘極電極的例示材料包含多晶矽、金屬或其類似者。在至少一實施例中，電晶體T的閘極355係對應至閘極區域203、204。電晶體T為電路區域200之內部電路系統的電路元件例子。將電晶體T電性耦接至IC裝置300之其他電路元件的接觸結構包含裝置(metal-to-device；MD)區域356、357以及介層窗結構(未繪示)，其中MD區域356、357對應地位於源極/汲極區域351、352上方且電性連接於源極/汲極區域351、352，而介層窗結構位於閘極355上方且電性連接於閘極355。再者，介層窗至裝置(via-to-device；VD)介層窗結構358、359係對應地位於MD區域356、357上且電性連接於MD區域356、357。內連接結構360係位於VD介層窗結構358、359上，且包含以基材302之厚度方向，即沿著方向Z-Z’ 交互佈置之多個金屬層M0、M1…以及多個介層窗層V0、V1…。內連接結構360更包含各種不同的層間介電質(interlayer dielectric；ILD)層，其中嵌入有金屬層和介層窗層。內連接結構360之金屬層和介層窗層係配置來互相電性耦接IC裝置300之各種不同的元件或電路以及外部電路系統。
在圖3E例示的配置中，電晶體T之源極/汲極區域351係透過介層窗層V2中的介層窗361、金屬層M3中的導電圖案362以及介層窗層V3中的介層窗363來電性耦接至金屬層M4之IO圖案221。金屬層M5中的進接圖案311從電路區域200之邊界210外側沿著方向X-X’延伸至邊界210內側，以重疊於IO圖案221。IO圖案221係透過介層窗313來電性耦接至進接圖案311，如關於圖3A所述。
IO圖案222係透過對應金屬層中之一或多個介層窗和/或導電圖案，來電性耦接至電路區域200的內部電路系統。為了簡化，在圖3E中，省略了電性耦接至IO圖案222的一或多個介層窗和/或導電圖案。再者，雖然IO圖案221、222在沿著圖3A之方向X-X’上具有大概相同的位置，為了圖示說明的目的，圖3E中的IO圖案221、222係沿著方向X-X’偏移。延伸圖案322相接於IO圖案222且從電路區域200之邊界210內側延伸至邊界210外側。延伸圖案322重疊於金屬層M3之再一圖案324，且藉由介層窗326電性耦接至再一圖案324，如關於圖3A所述。其他的配置亦落在各種不同實施例之範疇中。
圖4A為根據一些實施例之核心400之示意圖。在至少一實施例中，核心400包含基材上方之一電路區域或多個電路區域之組合，如關於圖1所述。在至少一實施例中，核心400包含IP核心。在至少一實施例中，核心400包含整個獨立的IC裝置。
核心400包含在基材(未繪示)上方之核心區域410和環形區域412、以及佈置於環形區域412中之至少一個IO圖案，其係配置以電性耦接核心區域410至核心400外的外部電路系統。
核心區域410包含沿著方向X-X’延伸之至少一個主動區域、以及跨過至少一個主動區域且沿著方向Y-Y’延伸之至少一個閘極區域，如關於圖1所述。在至少一實施例中，核心區域410包含耦接至一或多個邏輯電路內的各種不同主動區域以及閘極區域，其中一或多個邏輯電路係設定核心區域410的內部電路系統，以進行核心400想要進行的功能。
環形區域412係於核心區域410附近延伸，或環繞核心區域410延伸。在至少一實施例中，環形區域412沒有邏輯電路，且包含各種不同的網來將核心區域410的內部電路系統電性耦接至至少一個IO圖案。在至少一實施例中，除了將核心區域410的內部電路系統電性耦接至至少一個IO圖案的各種不同的網以外，環形區域412更包含配置以輸入/輸出資料之IO電路，但其非配置以處理資料。例如，一些IO電路係配置以改變訊號電壓至適合核心區域410之外部電路系統和/或內部電路系統的位準。
在圖4A之例示性配置中，佈置於環形區域412中的至少一個IO圖案包含位於第一金屬層Mj中的多個第一IO圖案413、414以及位於第二金屬層Mi中的多個第二IO圖案415、416，其中i和j為自然數，且i＜j，其係對應金屬層Mj高於或在金屬層Mi上的情況。在至少一實施例中，金屬層Mj和金屬層Mi為相接的金屬層，即金屬層Mj直接位在金屬層Mi上方。在至少一實施例中，金屬層Mj和金屬層Mi並非是相接的金屬層，即金屬層Mj高於金屬層Mi，且其中間有至少一個再一金屬層。在至少一實施例中，金屬層Mj和金屬層Mi為核心400之最高金屬層。包含核心400之IC裝置包含在核心400之最高金屬層上方的較高金屬層，以整合核心400與IC裝置的其他電路區域。
第一IO圖案413、414延伸於方向U-U’上，其中方向U-U’同時傾斜於方向X-X’與方向Y-Y’。第二IO圖案415、416延伸於方向V-V’上，其中方向V-V’也同時傾斜於方向X-X’與方向Y-Y’。 第一IO圖案413、414以及第二IO圖案415、416係藉由各種不同的網(未繪示)來電性耦接至核心區域410。所有的核心區域410、第一IO圖案413、414以及第二IO圖案415、416係佈置於環形區域412之邊界422內。邊界422包含側邊423-426，其中側邊424、426沿著方向X-X’延伸，而側邊423、425沿著方向Y-Y’延伸。在至少一實施例中，邊界422為核心400之虛擬周緣，其中核心400係與一或多個電路區域一起佈置於基材上來形成IC裝置。在至少一實施例中，邊界422為核心400之實體周緣或邊緣，其中核心400自身為整個IC裝置。
第一IO圖案413、414以及第二IO圖案415、416中的每一者以一銳角來往邊界422之一對應相鄰側邊延伸。在圖4A之例示配置中，第一IO圖案413以一銳角從核心區域410向外往相鄰側邊423延伸，第一IO圖案414以一銳角從核心區域410向外往相鄰側邊424延伸，第二IO圖案415以一銳角從核心區域410向外往相鄰側邊425延伸，第二IO圖案416以一銳角從核心區域410向外往相鄰側邊426延伸。
所述核心400之配置為例示。其他的配置亦落在各種不同實施例之範疇中。例如，在至少一實施例中，核心400的所有IO圖案係佈置於一個金屬層中，或者核心400的IO圖案係佈置於大於兩個的金屬層中。在核心400之IO圖案佈置於三個或更多之金屬層中之一些實施例中，IO圖案具有對應之三個或更多的不同金屬方向。在至少一實施例中，IO圖案並不需要沿著環形區域412的所有側邊來佈置。
在一或多個實施例中，關於圖3A-3D的一或多個佈線配置可應用於佈線金屬圖案來電性耦接至IO圖案413-416，以進接核心區域410之內部電路系統。在至少一實施例中，關於圖2和圖3A-3D所述的一或多個優點可利用核心400來達成。
圖4B為根據一些實施例之核心430之示意圖。在至少一實施例中，核心430包含位於基材上的電路區域或電路區域之組合。在至少一實施例中，核心430包含IP核心。在至少一實施中，核心430包含整個獨立的IC裝置。
核心400與核心430之差異在於，在核心400中，具有沿著環形區域412之每一側邊的一層IO圖案，然而在核心430中，具有沿著環形區域412之每一側邊的兩層IO圖案。相較於核心400，核心430額外包含第一IO圖案435、436以及第二IO圖案433、434。第一IO圖案435、436係配置於金屬層Mj中，而第二IO圖案433、434係配置於金屬層Mi中。第二IO圖案433係沿著環型區域412之側邊423來佈置，且透過介層窗443來重疊並電性連接於對應的第一IO圖案413。第二IO圖案434係沿著環型區域412之側邊424來佈置，且透過介層窗444來重疊並電性連接於對應的第一IO圖案414。第一IO圖案435係沿著環型區域412之側邊425來佈置，且透過介層窗445來重疊並電性連接於對應的第二IO圖案415。第一IO圖案436係沿著環型區域412之側邊426來佈置，且透過介層窗446來重疊並電性連接於對應的第二IO圖案416。介層窗443-446位於金屬層Mj與金屬層Mi之間的介層窗層VIAi。
在一或多個實施例中，關於圖3A-3D的一或多個佈線配置可應用於佈線金屬圖案來電性耦接至IO圖案413-416、433-436，以進接核心430之核心區域410之內部電路系統。在至少一實施例中，關於圖2和圖3A-3D所述的一或多個優點可利用核心430來達成。根據一些實施例，藉由沿著環形區域412的至少一側邊來佈置多個IO圖案層，有更多的選擇來進接IO圖案而使得佈線具有彈性和/或使得整合核心430與IC裝置中的其他電路區域更為容易。
圖5A-5E係繪示根據一些實施例之用於整合核心的各種不同佈置。
在圖5A中，根據一些實施例，核心400和核心400’係以重疊的方式來整合成整合核心500A中。在圖5A之例示配置中，核心400’包含對應至核心400之元件的元件。為了簡化，核心400’的元件係以核心400中對應元件的相同標號來輿圖式中指出，但附加有角分符號（Prime symbol）。在至少一實施例中，APR工具係配置來藉由放置核心400和核心400’，以整合核心400和核心400’，如此核心400的環形區域412以及核心400’的對應環形區域412’在方向Y-Y’上部分地互相重疊於重疊區段542中。在核心400、400’的重疊放置後，重疊區段542係定義於核心400’的側邊426’與核心400的側邊424之間。在重疊區段542中，核心400之第一IO圖案414係位於金屬層Mj中且重疊於核心400’之第二IO圖案416’，其中第二IO圖案416’位於金屬層Mi中。APR工具係配置以產生介層窗540於介層窗層VIAi中，以電性耦接相應的重疊IO圖案414、416’。在至少一實施例中，核心400、400’的重疊放置使得快速且簡單地整合核心400、400’而不需要使用額外金屬層成為可能。再者，相較於個別核心400、400’所佔據的晶圓面積總和，整合核心500A所佔據的晶片區域係有益地降低。
在圖5B中，根據一些實施例，核心400和核心400’係以鄰接之方式來整合於整合核心500B中。與圖5A之佈置的不同之處在於，在圖5B中，APR工具並非以重疊之方式來放置核心400、400’，而是以鄰接之方式來放置。例如，藉由APR工具來放置核心400之側邊424來鄰接核心400’之側邊426’。核心400之第一IO圖案414以及核心400’之第二IO圖案416’並未重疊，且藉由金屬層Mk中相應的進接圖案545以及介層窗層VIAj中的介層窗546、547來電性耦接，其中介層窗層VIAj位於金屬層Mk與金屬層Mj之間，k為自然數，且j＜k，其對應至金屬層Mk高於金屬層Mj或在金屬層Mj上的情況。為了簡化，針對一對相應的IO圖案414、416’， 在圖5B中指出一個進接圖案545、一個介層窗546、以及一個介層窗547。每一進接圖案545與相應IO圖案414、416’之間的電性耦接系類似於關於圖3B所述之IO圖案進接。在至少一實施例中，此處所述的一或多個優點可利用整合核心500B來達成。
關於圖5A、5B所述之佈置，其為垂直核心整合的例子，其中核心400、400’在Y-Y’’方向上整合。其他的配置亦落在各種不同實施例之範疇中。例如，在至少一實施例中，核心整合包含藉由延伸圖案來延伸核心400、400’之一者的IO圖案，以延伸至其他核心之環形區域中之一位置，其中延伸圖案重疊於此位置，且利用介層窗來電性耦接至其他核心的相應IO圖案，如圖3A-3B所述。在此亦描述其他類型的核心整合，即水平的、對角的、三維的核心整合。
在圖5C中，根據一些實施例，核心400和核心400’係以重疊之方式整合成整合核心500C。與圖5A之垂直式核心整合的差異處在於，在圖5C中，核心整合為水平式，即在X-X’方向上。在至少一實施例中，APR工具係配置來藉由放置核心400和核心400’，以整合核心400和核心400’，如此核心400的環形區域412以及核心400’的對應環形區域412’在方向X-X’上部分地互相重疊於重疊區段552中。在核心400、400’的重疊放置後，重疊區段552係定義於核心400’的側邊425’與核心400的側邊423之間。在重疊區段552中，核心400之第一IO圖案413係位於金屬層Mj中且重疊於核心400’之第二IO圖案416’，其中第二IO圖案415’位於金屬層Mi中。APR工具係配置以產生介層窗560於介層窗層VIAi中，以電性耦接相應的重疊IO圖案413、415’。 在至少一實施例中，關於圖5A所述的一或多個優點可利用整合核心500C來達成。在至少一實施例中，核心400、400’係以鄰接之方式來放置於X-X’方向上，且以關於圖5B所述之相似方式來利用位於額外金屬層中的水平進接圖案來整合。
在圖5D中，根據一些實施例，核心400和核心400’係以對角之方式來整合於整合核心500D中。APR工具係配置來放置核心400、400’，如此核心400之第一IO圖案413以及核心400’之位於相同金屬層Mj的相應第一IO圖案414’係互相對準。在至少一實施例中，在核心400和核心400’包含金屬層Mj之相同金屬設計，即相同的金屬方向和相同的相鄰金屬圖案間隔的情況下，此對準是可能的。核心400之第一IO圖案413以及核心400’之相應第一IO圖案414’係於其縱向中心線重合時被對準。在圖5D的例示配置中，第一IO圖案413以及相應第一IO圖案414’的對準係利用核心400之環形區域412以及核心400’之環形區域412’於角落的互相接觸來達成。其他的佈置亦落在各種不同實施例之範疇內。APR工具產生一或多個延伸圖案563，每一延伸圖案563係與一個第一IO圖案413和一個第一IO圖案414’組成的一相應對來沿著相同的方向U-U’延伸，且相接於相應的第一IO圖案413和第一IO圖案414’，以電性耦接核心區域410至核心區域410’。APR工具更配置以，在金屬層Mj中產生一或多個進接圖案565，每一進接圖案565重疊於一個第二IO圖案416和一個第二IO圖案415’組成的一相應對，其中此相應對位於不同的金屬層Mi。每一進接圖案565係於介層窗層VIAi中的介層窗566、567來電性耦接至相應的重疊第二IO圖案416以及第二IO圖案415’。在圖5D中，為了圖示說明的目的，延伸圖案563和進接圖案565係以不同於第一IO圖案413、414、的方式來繪製，即使他們全部都是佈置於相同的金屬層Mj中。在至少一實施例中，此處所述的一或多個優點可利用整合核心500D來達成。
在圖5E中，根據一些實施例，核心400和核心400’係整合於三維核心整合體中而成為整合核心500E。相比於其他圖式中的核心400’，本圖中的核心400’係旋轉180度。為了圖示說明的目的，在圖5E中，核心區域410係稱為核心1(Core 1)，核心區域410’係稱為核心2(Core 2)，而核心400’之IO圖案係以不同於其他圖式之方式來繪示。在圖5E中，對應至核心1和核心2之每一者的金屬層Mj、Mi係附加以標號“Core1_”、“Core2_”來指出。當核心400、400’係以三維方式整合時，核心400係佈置於底部，而核心400’堆疊於核心400的頂部上。核心400’於核心400頂部上之堆疊造成核心400’的IO圖案重疊於核心400的IO圖案。例如，核心400’的第二IO圖案415’，在關於圖5A-5D所述之其他佈置中係佈置於核心400之第一IO圖案413下方的金屬層，但現在佈置於第一IO圖案413之頂部上。重疊的第二IO圖案415’以及第一IO圖案413係透過基材介層窗(Through Substrate Vias；TSVs)573來電性耦接。又例如，核心400’之第一IO圖案413’重疊於核心400之第二IO圖案415，且透過基材介層窗575來電性耦接至此。在至少一實施例中，所述的三維核心整合係藉由APR工具來進行，其中APR工具產生整合核心500E之IC佈局圖，一或多個實體IC裝置係基於整合核心500E之IC佈局圖來製造。在至少一實施例中，此處所述的一或多個優點可利用整合核心500E來達成。再者，與核心400、400’以並排或部分重疊之方式來佈置時的情況相比較，可節省晶片區域，而造成較緊密的平面配置圖。
圖6為根據一些實施例之三維IC裝置600的剖面示意圖。在至少一實施例中，三維IC裝置600對應至關於圖5E之整合核心500E。
三維IC裝置600包含基材610，在基材610上形成有核心1。在至少一實施例中，基材610對應至半導體基材102，而核心2包含邏輯電路。三維IC裝置600更包含金屬化層612，其包含一或多個從層M0開始之金屬層以及一或更多的介層窗層，且其形成於核心1上方來電性耦接核心1至各種不同的相應IO圖案，例如第一IO圖案413和第二IO圖案415，如圖6所概要繪示。第一IO圖案413和第二IO圖案415係佈置於環形區域412內。三維IC裝置600更包含基材620，其中核心2形成於基材620上。在至少一實施例中，基材620對應至半導體基材102，例如當核心2包含邏輯電路且三維IC裝置600包含邏輯電路上之邏輯電路(logic-on-logic)三維IC結構時。在一或多個實施例中，基材620包含絕緣體層，例如當核心2包含金屬-絕緣體-金屬(Metal-Insulator-Metal；MIM)電容器陣列時。三維IC裝置600更包含金屬化層622，其包含一或多個金屬層以及一或多個介層窗層，且其形成於核心2上方來電性耦接核心2至各種不同的相應IO圖案，例如第一IO圖案413’和第二IO圖案415’，如圖6所概要繪示。第一IO圖案413’以及第二IO圖案415’係佈置於環形區域412’中。三維IC裝置600更包含基材介層窗573、575，其係延伸穿過基材620來電性耦接核心1和核心2之相應IO圖案，如關於圖5E所述。在至少一實施例中，此處所述的一或多個優點可利用三維IC裝置600來達成。
圖7A為根據一些實施例之方法700A之流程圖。在至少一實施例中，方法700A係利用在此所述之處理器以整體或部分來進行。在至少一實施例中，方法700A為於IC佈局圖中進接IP區塊之IO圖案的方法。
在操作705中，智慧財產(IP)區塊係放置於積體電路(IC)佈局圖中。例如，如有關圖3A、3B所述，電路區域200，在一或多個實施例中包含有IP區塊，其係於放置操作中，藉由APR工具來放置於IC佈局圖中。
在操作715中，產生進接圖案於IP區塊上方之第一金屬層中。進接圖案從IP區塊之邊界外側延伸至邊界內側來重疊於IP區塊之複數個輸出入(IO)圖案中之第一IO圖案。例如，如關於圖3A、3B所述，在佈線操作中，進接圖案311或331係藉由APR工具來產生。進接圖案311或331為金屬層，例如位於IP區塊上方之金屬層M5，其中IP區塊所具有之最高金屬層為金屬層M4。進接圖案311或331從IP區塊之邊界210的外側延伸至邊界210的內側，以重疊於IP區塊之複數個輸出入(IO)圖案221-229中之第一輸出入圖案221。進接圖案311、331以及第一IO圖案221之間形成有銳角，如圖3A-3B所描述/繪示。
在操作725中，產生介層窗來電性耦接重疊的進接圖案以及第一IO圖案。例如，APR工具產生介層窗313來電性耦接進接圖案311、331至第一IO圖案221。如此，透過進接圖案311、331，IO圖案221可電性耦接至位於IP區塊外側之外部電路系統。在至少一實施例中，所有的操作705、715、725係自動地進行，而不需使用者輸入或介入。
圖7B為根據一些實施例之方法700B之流程圖。在至少一實施例中，方法700B 為對應至IC佈局圖之IC裝置之製造方法，在此IC佈局圖中，IP區塊的IO圖案被進接，如有關於圖7A所述。
在操作755中，電路區域係形成於基材上，且電路區域對應至智慧財產(IP)區塊。電路區域包含邊界，且複數個輸出入(IO)圖案位於邊界內側。例如，如關於圖3E所述，電路區域200(具有代表性的電晶體T)係形成於基材302上方。在一或多個實施例中，電路區域200對應至IP區塊，如在此所述。再者，如有關圖2所述，電路區域包含邊界210，且複數個IO圖案221-227位於邊界210內側。
在操作765中，第一介層窗係形成於電路區域之複數個IO圖案之第一IO圖案上方，且電性耦接至此第一IO圖案。例如，如有關於圖3E所述，介層窗313係形成於第一IO圖案221上方且電性耦接至第一IO圖案221。
在操作775中，進接圖案係形成於第一介層窗上方之第一金屬層中，且從電路區域之邊界外側延伸至邊界內側來重疊並電性接觸於第一介層窗，且進接圖案與第一IO圖案之間係形成銳角。例如，如有關於圖3E所述，進接圖案311係形成於第一介層窗313上方之金屬層M5中，以從電路區域200之邊界210外側延伸至邊界210內側來重疊並電性接觸於第一介層窗313，其中第一介層窗313係電性耦接進接圖案311至電路區域200之第一IO圖案221。如有關圖3A所述，進接圖案311與第一IO圖案221之間係形成銳角。
在一些實施例中，如有關圖3E所述，在形成第一介層窗313之前，再一圖案324形成於第二金屬層中，例如金屬層M3，其位於基材302上方。再一圖案324係位於電路區域200之邊界210外側。第二介層窗326係形成於再一圖案324上方，且電性耦接至再一圖案324。在第三金屬層中，例如金屬層M4，複數個IO圖案221-227係形成於第二介層窗326上方，且延伸圖案322亦形成於第二介層窗326上方。延伸圖案322係相接至複數個IO圖案221-227中之第二IO圖案222，且從電路區域200之邊界210外側延伸至邊界210內側中延伸圖案322所重疊之位置，且電性耦接至第二介層窗326。如有關圖3A所述，延伸圖案322橫向地延伸且重疊於再一圖案324，且進接圖案311與再一圖案324形成銳角。在至少一實施例中，此處所述的一或多個優點可在根據方法700B所製造之IC裝置中來達成。
圖8為根據一些實施例之方法800之流程圖。在至少一實施例中，方法800係利用在此所述之處理器以整體或部分來進行。在至少一實施例中，方法800為於IC佈局圖中整合核心之方法。
在操作805中，第一核心係放置在積體電路(IC)佈局圖中。第一核心具有在第一環形區域中之至少一個第一IO圖案，第一環形區域在第一方向和一第二方向上於第一核心周圍延伸。第一IO圖案係同時傾斜於第一方向和第二方向。例如，APR工具係配置以放置核心400於IC佈局圖中。如有關於圖4A所述，核心400在環形區域412中具有一或多個IO圖案413-416，環形區域412係於核心400周圍且在方向X-X’和方向Y-Y’上延伸。IO圖案413-416係同時傾斜於方向X-X’和方向Y-Y’。
在操作815中，第二核心係放置於IC佈局圖中。第二核心在第二環形區域中具有至少一個第二IO圖案，且第二IO圖案係同時傾斜於第一方向和第二方向。例如，APR工具係配置以放置核心400’於IC佈局圖中。如有關於圖5A所述，核心400’在環形區域412’中具有一或多個IO圖案413’-416’，且IO圖案413’-416’係同時傾斜於方向X-X’和方向Y-Y’。
在操作825中，第一核心和第二核心係以數種佈置中的任一者來整合。在第一種佈置中，第一核心和第二核心係藉由重疊第一IO圖案和第二IO圖案來整合，且透過介層窗來將其電性耦接。例如，如有關於圖5A、5C、5E所述，核心400、400’係藉由重疊來整合，且利用介層窗、核心400之一或多個第一IO圖案413-416、核心400’之一或多個相應的第二IO圖案413’-416’來電性耦接。
在第二種配置中，第一核心和第二核心係藉由產生同時相接至第一IO圖案和第二IO圖案之線形延伸圖案來整合。例如，如有關於圖5D所述，APR工具係配置來產生線形延伸圖案563，每一線形延伸圖案563相接於第一IO圖案413以及相應的第二IO圖案414’。如此，第一IO圖案413和相應的第二IO圖案414’被電性耦接，其係對應至核心400、400’之整合。
在第二種配置中，第一核心和第二核心係藉由產生同時重疊且透過介層窗電性耦接至第一IO圖案和第二IO圖案之線形進接圖案。例如，如有關於圖5D所述，APR工具係配置來產生線形進接圖案565，每一線形進接圖案565重疊至第一IO圖案416和相應的第二IO圖案415’，且透過介層窗566、567來電性耦接至第一IO圖案416和相應的第二IO圖案415’。如此，第一IO圖案416和相應的第二IO圖案415’係電性耦接，其係對應至核心400、400’之整合。所有的操作805、815、825係自動地進行，而不需使用者輸入或介入。
所描述的方法包含例示性操作，但這些操作並非必須以所示之順序執行。根據本揭示之實施例的精神及範疇，可適當地添加、替代、交換順序、及/或消除操作。結合不 同特徵的實施例及/或不同實施例係在本揭示的實施例的範疇內並且在回顧本揭示的實施例之後對於熟悉此技術者將顯而易見。
在一些實施例中，以上所討論的至少一(或多個)方法係透過EDA系統來以整體或部份地進行。在一些實施例中，EDA系統可用來做為如以下所述之IC製造系統之設計所的一部分。
圖9為根據一些實施例之電子設計自動化(Electronic design automation；EDA)系統900的功能方塊示意圖。
在一些實施例中，EDA系統900包含APR系統。根據一或多個實施例，此處所述之設計佈局圖的方法表示出佈線的配置，且根據一些實施例，可利用EDA系統900來實行。
在一些實施例中，EDA系統900為廣泛用途計算裝置，其包含硬體處理器902以及非暫態電腦可讀取儲存媒體904。儲存媒體904，在其他中，係利用如電腦程式碼906來編碼，其係儲存如一串可執行指令。藉由硬體處理器902來進行指令906的執行(至少一部分)表示出EDA工具實行此處一或多個實施例所述方法之一部分或所有部分(在下文中，所提到的處理器和或方法)。
處理器902係透過匯流排908電性耦接至電腦可讀取儲存媒體904。處理器902亦透過匯流排908來電性爾耦接至輸入/輸出(I/O)介面910。網路介面912亦經由匯流排908來電性連接至處理器902。網路介面912連接至網路914，使得處理器902及電腦可讀取儲存媒體904能夠經由網路914連接至外部元件。處理器902係配置來執行電腦可讀取儲存媒體904中所編碼的電腦程式碼906，以便使EDA系統900可用於執行所提及的製程及/或方法中的部分或全部。在一或多個實施例中，處理器902為中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體904為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統(或裝置或設備)。例如，電腦可讀取儲存媒體904包涵半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體904包括唯讀記憶光碟(CD-ROM)、可重複讀寫記憶光碟(CD-R/W)及/或數位影像光碟(DVD)。
在一或多個實施例中，電腦可讀取儲存媒體904儲存電腦程式碼906，其係配置使EDA系統900(其中此執行(至少部分地)代表EDA工具)可用於執行所提及的製程及/或方法的部分或全部。在一或多個實施例中，儲存媒體904亦儲存資訊，所述資訊促進執行所提及的製程及/或方法的部分或全部。在一或多個實施例中，儲存媒體904儲存標準單元的元件庫907，其中此些標準單元如此處所揭露之標準單元。
EDA系統900包括I/O介面910。I/O介面910耦接至外部電路系統。在一或多個實施例中，I/O介面910包括鍵盤、小(輔助)鍵盤、滑鼠、跟蹤球、觸控板、觸控式螢幕及/或游標方向鍵，以用於將資訊及命令傳達至處理器902。
EDA系統900亦包括耦接至處理器902的網路介面912。網路介面912允許EDA系統900與連接了一或多個其他電腦系統的網路914通信。網路介面912包含無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及的製程及/或方法的部分或全部以兩個或更多的EDA系統900來實施。
配置EDA系統900來經由I/O介面910接收資訊。經由I/O介面910接收的資訊包括指令、資料、設計規則、標準單元的元件庫和/或由處理器902所處理的其他參數。經由匯流排908將資訊傳送至處理器902。配置EDA系統900以經由I/O介面910接收與使用者介面(UI)942有關的資訊。此資訊儲存在電腦可讀取儲存媒體904中作為使用者介面942。
在一些實施例中，將所提到的製程和/或方法的一部分或全部實施為獨立的電腦軟體應用，以供處理器執行。在一些實施例中，將所提到的製程和/或方法的一部分或全部實施為一軟體應用，此軟體應用為另一軟體應用的一部分。在一些實施例中，將所提到的製程和/或方法的一部分或全部實施為一軟體應用的外掛程式(plug-in)。在一些實施例中，將至少一個所提到的製程及/或方法實施為一軟體應用，此軟體應用為EDA工具的一部分。在一些實施例中，將所提到的製程及/或方法的一部分或全部實施為EDA系統900所使用的一軟體應用。在一些實施方式中，使用例如可自益華電腦股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)獲得的工具VIRTUOSO®或另一適合的佈局產生工具的工具來產生包含標準單元的佈局圖。
在一些實施例中，將製程實現為程式的功能，此程式儲存在非暫態電腦可讀取記錄媒體中。非暫態電腦可讀取記錄媒體的例子包含但不限於，外部/可卸載及/或內部/內建儲存或記憶單元，例如一或多個光碟，例如DVD；磁片機，例如硬碟；以及半導體記憶體，例如ROM、RAM、記憶卡、及其類似元件。
圖10為根據一些實施例的半導體元件製造系統1000及與其相關聯的元件製造流程的方塊圖。在一些實施例中，根據佈局圖，利用製造系統100製造至少一個(A)一或多個半導體光罩，或(B)半導體電路之一層中的至少一構件。
在圖10中，IC製造系統1000包含數個實體，例如設計所(design house)1020、光罩所(mask house)1030、以及積體電路(IC)製造業者 (manufacturer/fabricator)(“fab”)1050，他們在與製造積體電路元件1060有關的設計、開發、製造週期及/或服務上彼此互動。系統1000中的實體利用通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同網路，例如內部網路與網際網路。通訊網路包含有線和/或無線通訊管道。每個實體與一或多個其他實體互動，且對一或多個其他實體提供服務和/或從一或多個其他實體接受服務。在一些實施例中，設計所1020、光罩所1030、IC製造業者1050中的二或多個是單一大公司所擁有。在一些實施例中，設計所1020、光罩所1030、IC製造業者1050中二或多個共存於一共用設施中且使用共同資源。
設計所(或設計團隊)1020產生IC設計佈局圖1022。IC設計佈局圖1022包含各種不同為IC元件1060設計的幾何圖案。這些幾何圖案對應於金屬、氧化物、或半導體層的圖案，這些金屬、氧化物、或半導體層構成欲製造的IC元件1060的許多構件。這些層結合而形成許多IC特徵。舉例而言，IC設計佈局圖1022的一部分包含欲形成在半導體基材(例如矽晶圓)與設於半導體基材上的多個材料層中的許多IC特徵，例如主動區、柵極電極、源極與漏極、層間互連(interlayer interconnection)的金屬線或介層窗、與接合墊的開口。設計所1020執行一適當的設計程式，以形成IC設計佈局圖1022。此設計套裝程式含邏輯設計、實體設計(physical design)、或佈局與繞線中的一或多個。IC設計佈局圖1022以一或多個資料檔案呈現，資料檔案具有幾何圖案的資訊。舉例而言，IC設計佈局圖1022可以GDSII檔案格式或DFII檔案格式表示。
光罩所1030包含資料準備1032與光罩製造1044。光罩所1030使用IC設計佈局圖1022來製造一或多個光罩1045，光罩1045欲用以按照IC設計佈局圖1022來製造IC元件1060的各個層。光罩所1030進行光罩資料準備1032，其中將IC設計佈局圖1022轉換成代表性資料檔案(“RDF”)。光罩資料準備1032提供RDF給光罩製造1044。光罩製造1044包含光罩直寫機(mask writer)。光罩直寫機將RDF轉換成基材，例如光罩(倍縮光罩)1045或半導體晶圓1053，上的影像。利用光罩資料準備1032修改IC設計佈局圖1022，以符合光罩直寫機的特別特性及/或積體電路製造業者1050的需求。在圖10中，光罩資料準備1032與光罩製造1044是繪示成分開的元件。在一些實施方式中，光罩資料準備1032與光罩製造1044可共同稱為光罩資料準備。
在一些實施例中，光罩資料準備1032包含光學近接修正(OPC)，光學近接修正使用微影增益(lithography enhancement)技術來補償影像誤差，例如那些可能由衍射、干涉、其他製程影響等等所引起的影像誤差。光學近接修正調整積體電路設計佈局圖1022。在一些實施方式中，光罩資料準備1032還包含解析度強化技術(RET)，例如離軸照明(off-axis illumination)、次解析輔助特徵(sub-resolution assist features)、相移(phase-shifting)光罩、其他適合技術、及其類似技術或其組合。在一些實施方式中，亦使用反向式微影技術(ILT)，其將光學近接修正視為逆向成像(inverse imaging)問題。
在一些實施例中，光罩資料準備1032包含光罩規則檢查器(mask rulechecker，MRC)，光罩規則檢查器以一組光罩創造規則來檢查已經過光學近接修正的處理的IC設計佈局圖1022，藉以確保有足夠的裕度來應付半導體製作製程等等中的變化性，此組光罩創造規則包含特定幾何及/或連線(connectivity)限制。在一些實施方式中，光罩規則檢查器修改IC設計佈局圖1022，以補償光罩製作1044期間的限制，其為了符合光罩創造規則而可能取消光學近接修正所進行的修改的一部分。
在一些實施例中，光罩資料準備1032包含微影製程檢查(LPC)，微影製程檢查模擬將由IC製造業者1050實施來製作IC元件1060的處理。微影製程檢查根據IC設計佈局圖1022模擬此處理，以形成類比的製造元件，例如IC元件1060。微影製程檢查模擬中的處理參數可包含與IC製造週期的許多製程有關的參數、與用以製造IC的機台有關的參數、及/或製造製程的其他方面。微影製程檢查考慮許多因素，例如空中(aerial)影像對比、聚焦深度(“DOF”)、光罩誤差增強因數(“MEEF”)、其他適合因素、及其類似因素或其組合。在一些實施方式中，於類比的製造元件已由微影製程檢查所形成後，若所模擬的元件在形狀上不夠接近來滿足設計規則，重複光學近接修正及/或光罩規則檢查，以進一步改進IC設計佈局圖1022。
應瞭解到的是，上述光罩資料準備1032的描述為了清楚的目的，已經過簡化。在一些實施例中，光罩資料準備1032包含額外特徵，例如邏輯操作(LOP)，以根據製造規則修改IC設計佈局圖1022。此外，在光罩資料準備1032期間應用於IC設計佈局圖1022的處理可以各種不同的順序來執行。
於光罩資料準備1032後且在光罩製造1044期間，根據修改後的IC設計佈局圖1022製造一光罩1045或一組光罩1045。在一些實施例中，光罩製造1044包含根據IC設計佈局圖1022，進行一或多道微影曝光。在一些實施例中，根據積體電路設計佈局圖1022，利用一電子束(e-beam)或多電子束機構於光罩(光罩或倍縮光罩)1045上形成圖案。可以各種技術形成光罩1045。在一些實施例中，利用二元(binary)技術製作光罩1045。在一些實施方式中，光罩圖案包含不透光區與透明區。用以曝光已經塗布在晶圓上的影像敏感材料層(例如，光阻)的輻射束，例如紫外光(UV)束，為不透光區所阻擋但穿過透明區。在一例子中，二元光罩版的光罩1045包含透明基板(例如，熔融石英)、以及塗布在二元光罩的不透光區中的不透光材料(例如，鉻)。在另一例子中，利用相移技術製作光罩1045。在相移光罩(PSM)版的光罩1045中，形成在相移光罩上的圖案中的各個特徵配置以具有適合的相差，來提升解析度與成像品質。在許多例子中，相移光罩可為減光型相移光罩或交替型相移光罩。光罩製造1044所產生的一或多個光罩應用在各種製程中。舉例而言，這樣的一或多個光罩應用在離子植入製程中以於半導體晶圓1053中形成許多摻雜區，在蝕刻製程中以於半導體晶圓1053中形成許多蝕刻區，及/或在其他適合製程中。
IC製造業者1050包含晶圓製造1052。IC製造業者1050為IC製造企業，其包含一或多個用於各種不同IC產品的製造的製造設備。在一些實施例中，IC製造業者1050為半導體代工廠(foundry)。舉例而言，可能有製造設備是供數個IC產品的前段製造[產線前段(FEOL)製造]，而第二製造設備可提供IC產品的互連與封裝的後段製造[產線後段(BEOL)製造]，第三製造設備可提供代工業務其他服務。
IC製造業者1050包括晶圓製造工具1052，其被配置為對製造晶圓1053執行各個製造操作，從而根據光罩，例如，光罩1045來製造IC裝置1060。在各種不同的實施例中，製造工具1052包括晶圓步進機、離子注入機、光刻膠塗佈機、處理室(例如CVD室或LPCVD爐)、CMP系統、等離子蝕刻系統、晶圓清潔系統或其它能夠實施如本文討論的一個或多個合適的製造工藝的其它製造設備中的一個或多個。
IC製造業者1050使用光罩所1030所製造的一或多個光罩1045來製造IC元件1060。因此，IC製造業者1050至少間接使用IC設計佈局圖1022來製造IC元件1060。在一些實施方式中，透過使用一或多個光罩1045的IC製造業者1050來製造半導體晶圓1053，以形成IC元件1060。在一些實施方式中，IC製造包含至少間接根據IC設計佈局圖1022來進行一或多道微影曝光。半導體晶圓1053包含矽基材或其他具有材料層形成於其上的適合基材。半導體晶圓1053還包含各種摻雜區、介電特徵、多層互連、等等(在後續製造步驟形成)中的一或多個。
關於與積體電路(IC)製造系統(例如，圖10的系統1000)及IC製造流程有關的細節可見於，例如2016年2月9日獲准的美國專利編號9,256,709，2015年10月1日公開的美國核准前公開編號20150278429，2014年2月6日公開的美國核准前公開編號20140040838，以及2007年8月21日獲准的美國專利編號7,260,442，每個案子的全體皆引用作為本說明書的揭示內容。
在一些實施例中，積體電路(IC)裝置包含基材和基材上之電路區域。電路區域包含沿著第一方向延伸之至少一個主動區域、跨過至少一個主動區域且沿著與第一方向橫向之第二方向延伸之至少一個閘極區域、以及配置以電性耦接電路區域至電路區域外側之電路系統的至少一個第一輸入/輸出(IO)圖案。此至少一個第一輸入/輸出(IO)圖案沿著第三方向延伸，第三方向同時傾斜於第一方向和第二方向。
在一些實施例中，積體電路(IC)裝置包含基材、位於基材上之第一核心區域、位於基材上且環繞第一核心區域之第一環形區域、以及位於第一環形區域中之至少一個第一輸入/輸出(IO)圖案。第一核心區域包含沿著第一方向延伸之至少一個主動區域，以及跨過至少一個主動區域且沿著與第一方向橫向之第二方向延伸之至少一個閘極區域。第一IO圖案係配置以電性耦接第一核心區域至第一核心區域外側之電路系統。此至少一個第一IO圖案沿著第三方向延伸，第三方向同時傾斜於第一方向和第二方向。
在一些實施例中，方法包含形成電路區域於基材上，此電路區域對應至智慧財產(IP)區塊。電路區域包含邊界以及複數個位於邊界內側之輸入/輸出(IO)圖案。此方法更包含於電路區域之複數個IO圖案中之一第一IO圖案上形成與第一IO圖案電性耦接之第一介層窗。此方法更包含形成進接圖案於第一介層窗上方之第一金屬層中，進接圖案係從電路區域之邊界外側延伸至邊界內側來重疊並電性接觸於第一介層窗。進接圖案與第一IO圖案之間係形成銳角。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，其可易於使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施與本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，並且可在不脫離本揭示案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100:IC裝置 102:基材 110-118:電路區域 200:電路區域 201、202:主動區域 203、204:閘極區域 210:邊界 211-214:側邊 220:區段 221-229:IO圖案 230:夾角 300:IC裝置 302:基材 311、333、343:進接圖案 313:介層窗 315:夾角 324:再一圖案 326:再一電路區域 335-337、345-347:介層窗 351、352:N井 353、354:閘極介電層 355:閘極電極 356、357、MD:裝置區域 358、359、VD:介層窗結構 360:內連接結構 361、363:介層窗 362:導電圖案 400、400’、500A、500B、500D、500E:核心 410、410’:核心區域 412、412’:環形區域 416’:IO圖案 423-426:側邊 413-416、433-436:IO圖案 422:邊界 426’:側邊 443-446:介層窗 540:介層窗 542:重疊區段 545:進接圖案 546、547、566、567:介層窗 552:重疊區段 560:介層窗 563:延伸圖案 565:進接圖案 573、575、TSV:基材介層窗 600:三維IC裝置 610、620:基材 612、622:金屬化層 700A:方法 705-725:操作 700B:方法 755-775:操作 800:方法 805-825:操作 900:EDA系統 902:硬體處理器 904:儲存媒體 906:指令 907:元件庫 910:輸入/輸出介面 912:網路介面 914:網路 942:使用者介面 1000:半導體元件製造系統 1020:設計所 1030:光罩所 1022:IC設計佈局圖 1032:資料準備 1044:光罩製造 1050:積體電路製造業者 1052:製造工具 1053:晶圓 1060:IC裝置 d1、d2:寬度 E1-E2-E3-E4:剖面線 M0、M3、M4、M5、Mi、Mj、Mk、Core1_ Mi、Core1_ Mj、Core2_ Mi 、Core2_ Mj:金屬層 OD:氧化定義區域 PG:電源IO圖案 PO:多晶矽 T:電晶體 V0、V2、V3:介層窗層 VIA3、 VIA4、VIAi:介層窗層 U-U’、V-V’、X-X’、 Y-Y’:方向
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 圖1為根據一些實施例之IC裝置的示意圖。 圖2為根據一些實施例之電路區域的IC佈局圖。 圖3A-3D為根據一些實施例之IC裝置中的電路區域之各種不同佈線配置示意圖。 圖3E為根據一些實施例之IC裝置300沿著圖3A之剖面線E1-E2-E3-E4所視之剖面示圖。 圖4A-4B為根據一些實施例之各種不同核心之示意圖。 圖5A-5E係繪示根據一些實施例之用於整合核心的各種不同佈置。 圖6為根據一些實施例之三維(3D)IC裝置的剖面示意圖。 圖7A為根據一些實施例之方法之流程圖。 圖7B為根據一些實施例之方法之流程圖。 圖8為根據一些實施例之方法之流程圖。 圖9為根據一些實施例之電子設計自動化(Electronic design automation；EDA)系統的功能方塊示意圖。 圖10為根據一些實施例的半導體元件製造系統及與其相關聯的元件製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:電路區域
201、202:主動區域
203、204:閘極區域
210:邊界
211-214:側邊
220:區段
221-229:IO圖案
230:夾角
d1、d2:寬度
M3、M4:金屬層
OD:氧化定義區域
PG:電源IO圖案
PO:多晶矽
U-U’、V-V’、X-X’、Y-Y’:方向

Claims (20)

  1. 一種積體電路(Integrated Circuit；IC)裝置，包含： 一基材；以及 一電路區域，位於該基材上方，該電路區域包含： 至少一主動區域，沿著一第一方向延伸； 至少一閘極區域，跨過該至少一主動區域且沿著與該第一方向橫向之一第二方向延伸；以及 至少一第一輸入/輸出(Input/Output；IO)圖案，配置以將該電路區域電性耦接至該電路區域外側之外部電路系統； 其中，該至少一第一輸入/輸出圖案沿著一第三方向延伸，該第三方向同時傾斜於該第一方向和該第二方向。
  2. 如請求項1所述之積體電路裝置，其中 該至少一第一輸入/輸出圖案包含至少一個 一訊號輸入/輸出圖案，配置以傳達一資料訊號至該電路區域，或從該電路區域傳達該資料訊號；或 一電源輸入/輸出圖案，配置以供應一電源供應電壓至該電路區域。
  3. 如請求項1所述之積體電路裝置，其中 該電路區域具有一邊界，以及 該至少一第一輸入/輸出圖案係完全地佈置於該電路區域之該邊界內。
  4. 如請求項3所述之積體電路裝置，更包含： 一第一金屬層，位於該至少一主動區域上方，且包含該至少一第一輸入/輸出圖案； 一第二金屬層，位於該至少一主動區域上方，且包含一進接(access)圖案，該進接圖案係沿著該第一方向或該第二方向延伸，且從該電路區域之該邊界之外側延伸至該邊界之內側，以重疊於該至少一第一輸入/輸出圖案；以及 一介層窗，電性耦接該進接圖案至該至少一第一輸入/輸出圖案。
  5. 如請求項3所述之積體電路裝置，更包含： 一第一金屬層，位於該至少一主動區域上方，且包含該至少一第一輸入/輸出圖案和一延伸圖案，該延伸圖案相接於該至少一第一輸入/輸出圖案且從該電路區域之該邊界之內側延伸至該邊界之外側； 一第二金屬層，位於該至少一主動區域上方，且包含一再一圖案，該再一圖案沿著一第四方向延伸，以重疊於該延伸圖案；以及 一介層窗，電性耦接該再一圖案至該延伸圖案， 其中 該第四方向係同時傾斜於該第一方向和該第二方向，且橫向於該第三方向，以及 該再一圖案為一再一電路區域之一輸入/輸出圖案。
  6. 如請求項3所述之積體電路裝置，其中該至少一第一輸入/輸出圖案包含複數個第一輸入/輸出圖案，該積體電路裝置更包含： 一第一金屬層，位於該至少一主動區域上方，且包含該些第一輸入/輸出圖案； 一第二金屬層，位於該至少一主動區域上方，且包含一進接圖案，該進接圖案沿著該第一方向或該第二方向延伸，且跨過該電路區域的整個寬度或高度，以重疊於該些第一輸入/輸出圖案；以及 複數個介層窗，相應地電性耦接該進接圖案至該些第一輸入/輸出圖案。
  7. 如請求項3所述之積體電路裝置，其中該至少一第一輸入/輸出圖案包含複數個第一輸入/輸出圖案，該積體電路裝置更包含： 一第一金屬層，位於該至少一主動區域上方，且包含該些第一輸入/輸出圖案； 一第二金屬層，位於該至少一主動區域上方，且包含一再一圖案，該再一圖案沿著一第四方向延伸，該第四方向同時傾斜於該第一方向和該第二方向，該第四方向橫向於該第三方向； 一延伸圖案，位於該第一金屬層中，該延伸圖案相接於該些第一輸入/輸出圖案之中的一個第一輸入/輸出圖案，且從該電路區域之該邊界之內側延伸至該邊界之外側，以重疊於該再一圖案； 一第一介層窗，電性耦接該再一圖案至該延伸圖案； 一第三金屬層，位於該至少一主動區域上方，且包含一進接圖案，該進接圖案沿著該第一方向或該第二方向延伸，且從該電路區域之該邊界之外側延伸至該邊界之內側，以重疊於該些第一輸入/輸出圖案之中的一再一第一輸入/輸出圖案；以及 一第二介層窗，電性耦接該進接圖案至該再一第一輸入/輸出圖案。
  8. 如請求項1所述之積體電路裝置，更包含： 一第一金屬層和一第二金屬層，位於該至少一主動區域上方， 其中 該第一金屬層包含該至少一第一輸入/輸出圖案；以及 該電路區域更包含位於該第二金屬層中之至少一第二輸入/輸出(IO)圖案，該至少一第二輸入/輸出圖案配置以電性耦接該電路區域至位於該電路區域之外側之外部電路系統， 其中該至少一第二輸入/輸出圖案沿著一第四方向延伸，該第四方向同時傾斜於該第一方向和該第二方向，該第四方向橫向於該第三方向。
  9. 如請求項8所述之積體電路裝置，其中 該第四方向係傾斜於該第三方向。
  10. 一種積體電路(Integrated Circuit；IC)裝置，包含： 一基材； 一第一核心區域，位於該基材上方，該第一核心區域包含： 至少一個主動區域，沿著一第一方向延伸；以及 至少一個閘極區域，跨過該至少一主動區域且沿著與該第一方向橫向之一第二方向延伸； 一第一環形區域，位於該基材上方，且環繞該第一核心區域；以及 至少一第一輸入/輸出(Input/Output；IO)圖案，位於該第一環形區域中，且配置以電性耦接該第一核心區域至位於該第一核心區域之外側之外部電路系統， 其中該至少一第一輸入/輸出圖案沿著一第三方向延伸，該第三方向同時傾斜於該第一方向和該第二方向。
  11. 如請求項10所述之積體電路裝置，更包含： 至少一第二輸入/輸出(Input/Output；IO)圖案，位於該第一環狀區域中，且配置以電性耦接該第一核心區域至位於該第一核心區域之外側之外部電路系統， 其中 該至少一第二輸入/輸出圖案沿著一第四方向延伸，該第四方向係同時傾斜於該第一方向和該第二方向，且橫向於該第三方向， 該至少一第一輸入/輸出圖案係佈置於一第一金屬層中，以及 該至少一第二輸入/輸出圖案係佈置於不同於該第一金屬層之一第二金屬層中。
  12. 如請求項11所述之積體電路裝置，其中 該至少一第一輸入/輸出圖案重疊於該至少一第二輸入/輸出圖案。
  13. 如請求項10所述之積體電路裝置，更包含： 一第二核心區域，位於該基材上方； 一第二環形區域，位於該基材上方，且環繞該第二核心區域；以及 至少一第二輸入/輸出(Input/Output；IO)圖案，位於該第二環形區域中，且配置以電性耦接該第二核心區域至位於該第二核心區域之外側之外部電路系統， 其中 該至少一第二輸入/輸出圖案沿著一第四方向延伸，該第四方向同時傾斜於該第一方向和該第二方向，該第四方向橫向於該第三方向， 該至少一第一輸入/輸出圖案係佈置於一第一金屬層中， 該至少一第二輸入/輸出圖案係佈置於不同於該第一金屬層之一第二金屬層中， 該至少一第一輸入/輸出圖案重疊於該至少一第二輸入/輸出圖案，以及 該積體電路裝置更包含至少一介層窗，該至少一介層窗電性耦接該至少一第一輸入/輸出圖案至該至少一第二輸入/輸出圖案。
  14. 如請求項13所述之積體電路裝置，其中 該第一環形區域部份地重疊於該第二環形區域，以及 該第一核心區域係於該第一方向或該第二方向上相鄰於該第二核心區域。
  15. 如請求項10所述之積體電路裝置，更包含： 一第二核心區域，位於該基材上方； 一第二環形區域，位於該基材上方，且環繞該第二核心區域；以及 至少一第二輸入/輸出(Input/Output；IO)圖案，位於該第二環形區域中，且配置以電性耦接該第二核心區域至位於該第二核心區域之外側之外部電路系統， 其中 該至少一第二輸入/輸出圖案沿著該第三方向延伸，且佈置於與該至少一第一輸入/輸出圖案所佈置之相同金屬層中，以及 該金屬層更包含至少一延伸圖案，該延伸圖案沿著該第三方向延伸且同時相接於該至少一第一輸入/輸出圖案和該至少一第二輸入/輸出圖案，以電性耦接該第一核心區域至該第二核心區域。
  16. 如請求項10所述之積體電路裝置，更包含： 一第二核心區域，位於該基材上方； 一第二環形區域，位於該基材上方，且環繞該第二核心區域；以及 至少一第二輸入/輸出(Input/Output；IO)圖案，位於該第二環形區域中，且配置以電性耦接該第二核心區域至位於該第二核心區域之外側之外部電路系統， 其中 該至少一第二輸入/輸出圖案沿著該第三方向延伸，且佈置於與該至少一第一輸入/輸出圖案所佈置之相同的一第一金屬層中，以及 該積體電路裝置更包含一第二金屬層，該第二金屬層更包含至少一進接圖案，該至少一進接圖案沿著一第四方向延伸，以同時重疊於該至少一第一輸入/輸出圖案和該至少一第二輸入/輸出圖案， 該第四方向同時傾斜於該第一方向和該第二方向，該第四方向橫向於該第三方向，以及 該積體電路裝置更包含 一第一介層窗，電性耦接該進接圖案至該至少一第一輸入/輸出圖案，以及 一第二介層窗，電性耦接該進接圖案至該至少一第二輸入/輸出圖案。
  17. 如請求項10所述之積體電路裝置，更包含： 一再一基材； 一第二核心區域，位於該再一基材上方； 一第二環形區域，位於該再一基材上方，且環繞該第二核心區域； 至少一第二輸入/輸出(Input/Output；IO)圖案，位於該第二環形區域中，且配置以電性耦接該第二核心區域至位於該第二核心區域之外側之外部電路系統， 其中 該至少一第二輸入/輸出圖案沿著一第四方向延伸，該第四方向係同時傾斜於該第一方向和該第二方向，且該第四方向橫向於該第三方向， 該第一核心區域和該第二核心區域係以交互層疊的方式堆疊， 該至少一第一輸入/輸出圖案係佈置於一第一金屬層中， 該至少一第二輸入/輸出圖案係佈置於不同於該第一金屬層所佈置之一第二金屬層中， 該至少一第一輸入/輸出圖案重疊於該至少一第二輸入/輸出圖案，以及 該積體電路裝置更包含至少一介層窗，該至少一介層窗電性耦接該至少一第一輸入/輸出圖案至該至少一第二輸入/輸出圖案。
  18. 一種方法，包含： 形成一電路區域於一基材上，該電路區域對應至一智慧財產(IP)區塊，該電路區域包含： 一邊界，以及 複數個輸入/輸出(IO)圖案，位於該邊界之內側； 於該電路區域之該些輸入/輸出圖案中之一第一輸入/輸出圖案上形成與該第一輸入/輸出圖案電性耦接之一第一介層窗； 形成一進接圖案於該第一介層窗上方之一第一金屬層中，該進接圖案係從該電路區域之該邊界之外側延伸至該邊界之內側來重疊並電性接觸於該第一介層窗， 其中該進接圖案與該第一輸入/輸出圖案之間係形成銳角。
  19. 如請求項18所述之方法，更包含於前述形成該第一介層窗之前， 於該基材上方之一第二金屬層中，在該電路區域之該邊界之外側形成一再一圖案於該第二金屬層中； 形成一第二介層窗於該再一圖案上方，且電性耦接至該再一圖案；以及 於該第二介層窗上方之一第三金屬層中，形成 彼此互相平行之該些輸入/輸出圖案，以及 一延伸圖案，相接於該些輸入/輸出圖案之中的一第二輸入/輸出圖案，該延伸圖案從該電路區域之該邊界之內側延伸至該邊界之外側中該延伸圖案所重疊之位置，且該延伸圖案電性耦接至該第二介層窗， 其中 該延伸圖案橫向地延伸且重疊於該第二金屬層中之該再一圖案，以及 該進接圖案與該再一圖案之間形成一銳角。
  20. 如請求項19所述之方法，其中 該再一圖案為對應至一再一智慧財產區塊之一再一電路區域之一輸入/輸出圖案。
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