JP2000022079A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000022079A JP2000022079A JP10187535A JP18753598A JP2000022079A JP 2000022079 A JP2000022079 A JP 2000022079A JP 10187535 A JP10187535 A JP 10187535A JP 18753598 A JP18753598 A JP 18753598A JP 2000022079 A JP2000022079 A JP 2000022079A
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- JP
- Japan
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- input
- output unit
- semiconductor chip
- output
- integrated circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
(57)【要約】
【目的】 同一チップサイズで比較してコア領域を十分
確保するとともに、無駄なコーナー領域部分を必要最小
限のスペースにし、入出力ユニットセルの狭パッドピッ
チ化に伴った多ピン化の実現が可能な半導体集積回路を
得る。 【構成】 半導体集積回路を、半導体チップ１０と、前
記半導体チップ１０上に形成され、所定の回路からなる
コア領域１と、前記コア領域１を取り囲むように前記半
導体チップ１０の周縁部に沿って配置され、屈曲パター
ン形状からなる複数の入出力用ユニットセル５とから構
成した。
確保するとともに、無駄なコーナー領域部分を必要最小
限のスペースにし、入出力ユニットセルの狭パッドピッ
チ化に伴った多ピン化の実現が可能な半導体集積回路を
得る。 【構成】 半導体集積回路を、半導体チップ１０と、前
記半導体チップ１０上に形成され、所定の回路からなる
コア領域１と、前記コア領域１を取り囲むように前記半
導体チップ１０の周縁部に沿って配置され、屈曲パター
ン形状からなる複数の入出力用ユニットセル５とから構
成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特に入出力用ユニットセルの形状およびそれを
搭載した半導体集積回路のレイアウトに関するものであ
る。
係わり、特に入出力用ユニットセルの形状およびそれを
搭載した半導体集積回路のレイアウトに関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置の高集積化あるいは高
性能化が進むにつれ、多ピン化およびそれに伴う入出力
ユニットセル数の増大は避けて通ることができない。一
方で、ユーザー側のニーズは、半導体チップの小型化で
あり薄型化であることから、各種、入出力ユニットセル
を狭パッドピッチ化した半導体集積回路の開発が進めら
れている。
性能化が進むにつれ、多ピン化およびそれに伴う入出力
ユニットセル数の増大は避けて通ることができない。一
方で、ユーザー側のニーズは、半導体チップの小型化で
あり薄型化であることから、各種、入出力ユニットセル
を狭パッドピッチ化した半導体集積回路の開発が進めら
れている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路では、入出力ユニットセルを狭
パッドピッチ化したことによって、入出力ユニットセル
の幅を小さくすることができた反面、入出力ユニットセ
ルの高さ方向が高くなってしまい、同一チップサイズで
比較してコア領域が小さく狭まってしまうというだけで
なく、無駄なコーナー領域部分が大きく広がってしまう
結果となっていた。したがって、入出力ユニットセルを
狭パッドピッチ化を実現した割には多ピン化に直接つな
がらないという不都合が生じていた。
た従来の半導体集積回路では、入出力ユニットセルを狭
パッドピッチ化したことによって、入出力ユニットセル
の幅を小さくすることができた反面、入出力ユニットセ
ルの高さ方向が高くなってしまい、同一チップサイズで
比較してコア領域が小さく狭まってしまうというだけで
なく、無駄なコーナー領域部分が大きく広がってしまう
結果となっていた。したがって、入出力ユニットセルを
狭パッドピッチ化を実現した割には多ピン化に直接つな
がらないという不都合が生じていた。
【０００４】
【課題を解決するための手段】本発明は、上記の課題を
解決するためになされたものであり、半導体集積回路
を、半導体チップと、前記半導体チップ上に形成され、
所定の回路からなるコア領域と、前記コア領域を取り囲
むように前記半導体チップ周縁部に沿って配置され、屈
曲パターン形状からなる複数の入出力用ユニットセルと
から構成したものである。
解決するためになされたものであり、半導体集積回路
を、半導体チップと、前記半導体チップ上に形成され、
所定の回路からなるコア領域と、前記コア領域を取り囲
むように前記半導体チップ周縁部に沿って配置され、屈
曲パターン形状からなる複数の入出力用ユニットセルと
から構成したものである。
【０００５】また、他の発明は、半導体集積回路を、半
導体チップと、前記半導体チップ上に形成され、所定の
回路からなるコア領域と、前記コア領域を取り囲ように
前記半導体チップの周辺部に対して傾斜して配置される
複数の入出力用ユニットセルとから構成したものであ
る。
導体チップと、前記半導体チップ上に形成され、所定の
回路からなるコア領域と、前記コア領域を取り囲ように
前記半導体チップの周辺部に対して傾斜して配置される
複数の入出力用ユニットセルとから構成したものであ
る。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す説明図である。
図１に示す半導体チップ１０は矩型からなり、所定の回
路が構成されるコア領域１と、入出力領域２ａ〜２ｄ
と、コーナーセル領域３ａ〜３ｄとから構成されてい
る。そして、入出力領域２ａ〜２ｄには、外部との信号
の授受を行うためのボンディングパッド４と入力回路ま
たは出力回路を有する入出力ユニットセル５を備えてい
る。
図１に示す半導体チップ１０は矩型からなり、所定の回
路が構成されるコア領域１と、入出力領域２ａ〜２ｄ
と、コーナーセル領域３ａ〜３ｄとから構成されてい
る。そして、入出力領域２ａ〜２ｄには、外部との信号
の授受を行うためのボンディングパッド４と入力回路ま
たは出力回路を有する入出力ユニットセル５を備えてい
る。
【０００７】コーナーセル領域３ａ〜３ｄには、図示し
ないが、電源配線あるいはグランド配線の取り出し電極
や静電気破壊を防止する静電気保護回路等が配置され
る。
ないが、電源配線あるいはグランド配線の取り出し電極
や静電気破壊を防止する静電気保護回路等が配置され
る。
【０００８】ボンディングパッド４は、図示しないボン
ディングワイヤによってパッケージ側の図示しないリー
ドに接続される。また、入出力ユニットセル５は、ボン
ディングパット４とコア領域１との間に接続される。そ
して、入力回路は外部から到来する信号を半導体集積回
路内の各部に供給するた役割を果たすものであり、出力
回路は半導体集積回路内で発生する信号を外部へ出力す
る役割を果たすものである。したがって、入力回路およ
び出力回路は、半導体チップ１０内部の他の回路に比べ
てサイズの大きなトランジスタを用いるのが一般的であ
る。
ディングワイヤによってパッケージ側の図示しないリー
ドに接続される。また、入出力ユニットセル５は、ボン
ディングパット４とコア領域１との間に接続される。そ
して、入力回路は外部から到来する信号を半導体集積回
路内の各部に供給するた役割を果たすものであり、出力
回路は半導体集積回路内で発生する信号を外部へ出力す
る役割を果たすものである。したがって、入力回路およ
び出力回路は、半導体チップ１０内部の他の回路に比べ
てサイズの大きなトランジスタを用いるのが一般的であ
る。
【０００９】入出力ユニットセル５は、屈曲パターン形
状をなしており（本実施形態ではＶ字型であり）半導体
チップ１０の周縁部に沿って入出力領域２ａ〜２ｄそれ
ぞれに同じ間隔で配置されている。さらに、コア領域１
を挟んで対向する位置関係にある入出力領域２ａ〜２ｄ
の入出力ユニットセル５の配列は、コア領域の中心に対
してお互いが点対照の関係になるよう配置されている。
具体的には、入出力領域２ａと２ｃおよび２ｂと２ｄの
入出力ユニットセル５の配列が、コア領域の中心に対し
てお互いが点対照の関係になるよう配置されている。
状をなしており（本実施形態ではＶ字型であり）半導体
チップ１０の周縁部に沿って入出力領域２ａ〜２ｄそれ
ぞれに同じ間隔で配置されている。さらに、コア領域１
を挟んで対向する位置関係にある入出力領域２ａ〜２ｄ
の入出力ユニットセル５の配列は、コア領域の中心に対
してお互いが点対照の関係になるよう配置されている。
具体的には、入出力領域２ａと２ｃおよび２ｂと２ｄの
入出力ユニットセル５の配列が、コア領域の中心に対し
てお互いが点対照の関係になるよう配置されている。
【００１０】なお、上の実施形態では、入出力領域２ａ
と２ｃおよび２ｂと２ｄの入出力ユニットセル５の配列
が、コア領域の中心に対してお互いが点対照の関係にな
るよう配置された例を説明したが、これ以外にも、図示
しないが、入出力領域２ａと２ｃおよび２ｂと２ｄの入
出力ユニットセル５の配列が、コア領域の中心に対して
お互いが線対照の関係になるよう配置されるものであっ
ても構わない。さらに、図１に示す入出力領域２ａ〜２
ｄおよびコーナーセル領域３ａ〜３ｄの形状は、説明の
便宜上その一例を示したもの過ぎず、決してこの形状に
限定されるものではない。
と２ｃおよび２ｂと２ｄの入出力ユニットセル５の配列
が、コア領域の中心に対してお互いが点対照の関係にな
るよう配置された例を説明したが、これ以外にも、図示
しないが、入出力領域２ａと２ｃおよび２ｂと２ｄの入
出力ユニットセル５の配列が、コア領域の中心に対して
お互いが線対照の関係になるよう配置されるものであっ
ても構わない。さらに、図１に示す入出力領域２ａ〜２
ｄおよびコーナーセル領域３ａ〜３ｄの形状は、説明の
便宜上その一例を示したもの過ぎず、決してこの形状に
限定されるものではない。
【００１１】このように第１の実施形態では、入出力ユ
ニットセルを狭パッドピッチ化したことによって、入出
力ユニットセルの幅を小さくすることを可能にするとと
もに、入出力ユニットセルの高さ方向をも低くすること
ができるので、同一チップサイズで比較して十分なコア
領域を確保することができる。また、無駄なコーナー領
域部分を必要最小限のスペースとすることができる。し
たがって、多ピン化を実現することが可能となる。
ニットセルを狭パッドピッチ化したことによって、入出
力ユニットセルの幅を小さくすることを可能にするとと
もに、入出力ユニットセルの高さ方向をも低くすること
ができるので、同一チップサイズで比較して十分なコア
領域を確保することができる。また、無駄なコーナー領
域部分を必要最小限のスペースとすることができる。し
たがって、多ピン化を実現することが可能となる。
【００１２】第２の実施形態 図２は、本発明の第２の実施形態を示す説明図であり、
図３は、本発明の第２の実施形態の他の例を示す説明図
である。なお、図１と同一の構成箇所には、同一符号を
付与しており、重複する説明は省略する。図２に示す半
導体チップ２０は矩型からなり、所定の回路が構成され
るコア領域１と、入出力領域２ａ〜２ｄと、コーナーセ
ル領域３ａ〜３ｄとから構成されている。そして、入出
力領域２ａ〜２ｄには、外部との信号の授受を行うため
のボンディングパッド４と入力回路または出力回路を有
する入出力ユニットセル２５を備えている。
図３は、本発明の第２の実施形態の他の例を示す説明図
である。なお、図１と同一の構成箇所には、同一符号を
付与しており、重複する説明は省略する。図２に示す半
導体チップ２０は矩型からなり、所定の回路が構成され
るコア領域１と、入出力領域２ａ〜２ｄと、コーナーセ
ル領域３ａ〜３ｄとから構成されている。そして、入出
力領域２ａ〜２ｄには、外部との信号の授受を行うため
のボンディングパッド４と入力回路または出力回路を有
する入出力ユニットセル２５を備えている。
【００１３】入出力ユニットセル２５は、コア領域１を
取り囲むように半導体チップ２０の周辺部に対して傾斜
して配置されている。また、入出力ユニットセル２５
は、入出力領域２ａ〜２ｄそれぞれに同じ間隔で、か
つ、同じ方向に傾斜して配置されている。さらに、コア
領域１を挟んで対向する位置関係にある入出力領域２ａ
〜２ｄの入出力ユニットセル２５の配列は、コア領域の
中心に対してお互いが点対照の関係になるよう配置され
ている。具体的には、入出力領域２ａと２ｃおよび２ｂ
と２ｄの入出力ユニットセル２５の配列が、コア領域の
中心に対してお互いが点対照の関係になるよう配置され
ている。
取り囲むように半導体チップ２０の周辺部に対して傾斜
して配置されている。また、入出力ユニットセル２５
は、入出力領域２ａ〜２ｄそれぞれに同じ間隔で、か
つ、同じ方向に傾斜して配置されている。さらに、コア
領域１を挟んで対向する位置関係にある入出力領域２ａ
〜２ｄの入出力ユニットセル２５の配列は、コア領域の
中心に対してお互いが点対照の関係になるよう配置され
ている。具体的には、入出力領域２ａと２ｃおよび２ｂ
と２ｄの入出力ユニットセル２５の配列が、コア領域の
中心に対してお互いが点対照の関係になるよう配置され
ている。
【００１４】本発明の第２の実施形態の他の例を示す図
３においては、入出力ユニットセル３５は、コア領域１
を取り囲むように半導体チップ３０の周辺部に対して傾
斜して配置されている。また、入出力ユニットセル２５
は、入出力領域２ａ〜２ｄそれぞれに同じ間隔で、か
つ、コア領域１を挟んで対向する入出力領域２ａと２ｃ
および２ｂと２ｄとではお互いに反対方向に傾斜して配
置されている。言い換えると、コア領域１を挟んで対向
する位置関係にある入出力領域２ａ〜２ｄの入出力ユニ
ットセル３５の配列は、コア領域の中心に対してお互い
が線対照の関係になるよう配置されている。具体的に
は、入出力領域２ａと２ｃおよび２ｂと２ｄの入出力ユ
ニットセル３５の配列が、コア領域の中心に対してお互
いが線対照の関係になるよう配置されていることにな
る。
３においては、入出力ユニットセル３５は、コア領域１
を取り囲むように半導体チップ３０の周辺部に対して傾
斜して配置されている。また、入出力ユニットセル２５
は、入出力領域２ａ〜２ｄそれぞれに同じ間隔で、か
つ、コア領域１を挟んで対向する入出力領域２ａと２ｃ
および２ｂと２ｄとではお互いに反対方向に傾斜して配
置されている。言い換えると、コア領域１を挟んで対向
する位置関係にある入出力領域２ａ〜２ｄの入出力ユニ
ットセル３５の配列は、コア領域の中心に対してお互い
が線対照の関係になるよう配置されている。具体的に
は、入出力領域２ａと２ｃおよび２ｂと２ｄの入出力ユ
ニットセル３５の配列が、コア領域の中心に対してお互
いが線対照の関係になるよう配置されていることにな
る。
【００１５】繰り返しになるが、第１の実施形態と同
様、図２および図３に示す入出力領域２ａ〜２ｄおよび
コーナーセル領域３ａ〜３ｄの形状は、説明の便宜上そ
の一例を示したもの過ぎず、決してこの形状に限定され
るものではない。
様、図２および図３に示す入出力領域２ａ〜２ｄおよび
コーナーセル領域３ａ〜３ｄの形状は、説明の便宜上そ
の一例を示したもの過ぎず、決してこの形状に限定され
るものではない。
【００１６】また、入出力ユニットセル３５の傾斜角度
は、おのおののケースによって適宜選択可能であること
は言うまでもないが、本実施形態では、傾斜角度を約４
５度とした例（図２、図３）を説明した。
は、おのおののケースによって適宜選択可能であること
は言うまでもないが、本実施形態では、傾斜角度を約４
５度とした例（図２、図３）を説明した。
【００１７】この第２の実施形態によれば、非常に簡易
なレイアウト変更のみで、従来技術が持っていた課題を
解決することができる。
なレイアウト変更のみで、従来技術が持っていた課題を
解決することができる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明の半
導体集積回路によれば、入出力ユニットセルの幅を小さ
くすることを可能にするとともに、入出力ユニットセル
の高さ方向をも低くすることができるので、同一チップ
サイズで比較して十分なコア領域を確保することができ
る。また、無駄なコーナー領域部分を必要最小限のスペ
ースとすることができる。したがって、多ピン化を実現
することが可能となる。
導体集積回路によれば、入出力ユニットセルの幅を小さ
くすることを可能にするとともに、入出力ユニットセル
の高さ方向をも低くすることができるので、同一チップ
サイズで比較して十分なコア領域を確保することができ
る。また、無駄なコーナー領域部分を必要最小限のスペ
ースとすることができる。したがって、多ピン化を実現
することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す説明図である。
【図２】本発明の第２の実施形態の他の例を示す説明図
である。
である。
【図３】本発明の第２の実施形態の他の例を示す説明図
である。
である。
１ コア領域 ２ａ〜２ｄ 入出力領域 ３ａ〜３ｄ コーナーセル領
域 ４ ボンディングパ
ッド ５、２５、３５ 入出力ユニット
セル １０、２０、３０ 半導体チップ
域 ４ ボンディングパ
ッド ５、２５、３５ 入出力ユニット
セル １０、２０、３０ 半導体チップ
Claims (10)
- 【請求項１】 半導体チップと、 前記半導体チップ上に形成され、所定の回路からなるコ
ア領域と、 前記コア領域を取り囲むように前記半導体チップ周縁部
に沿って配置され、屈曲パターン形状からなる複数の入
出力用ユニットセルとから構成されることを特徴とする
半導体集積回路。 - 【請求項２】 前記複数の入出力ユニットセルの屈曲パ
ターン形状は、Ｖ字型であることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 前記複数の入出力ユニットセルは、同じ
間隔で配列されていることを特徴とする請求項１および
２記載の半導体集積回路。 - 【請求項４】 半導体チップと、 前記半導体チップ上に形成され、所定の回路からなるコ
ア領域と、 前記コア領域を取り囲むように前記半導体チップの周辺
部に対して傾斜して配置される複数の入出力用ユニット
セルとから構成されることを特徴とする半導体集積回
路。 - 【請求項５】 前記複数の入出力ユニットセルの傾斜の
方向は、同じであることを特徴とする請求項４記載の半
導体集積回路。 - 【請求項６】 前記半導体チップは矩型であり、 前記半導体チップの対向する辺に沿って配置される前記
複数の入出力ユニットセルの傾斜の方向は、互いに反対
であることを特徴とする請求項４記載の半導体集積回
路。 - 【請求項７】 前記複数の入出力ユニットセルは、同じ
間隔で配列されていることを特徴とする請求項４、５お
よび６記載の半導体集積回路。 - 【請求項８】 矩型の半導体チップと、 前記半導体チップ上に形成され、所定の回路からなるコ
ア領域と、 前記半導体チップの第１の辺に沿って配置される第１の
入出力用ユニットセル配列と、 前記半導体チップの前記第１の辺と対向する第２の辺に
沿って配置される第２の入出力用ユニットセル配列とか
ら構成され、 前記第１、第２の入出力ユニットセル配列を構成するそ
れぞれの入出力ユニットセルは屈曲パターン形状からな
るとともに、前記第１、第２の入出力用ユニットセル配
列は、前記コア領域に対して互いに対照関係にあること
を特徴とする半導体集積回路。 - 【請求項９】 矩型の半導体チップと、 前記半導体チップ上に形成され、所定の回路からなるコ
ア領域と、 前記半導体チップの第１の辺に沿って配置される第１の
入出力用ユニットセル配列と、 前記半導体チップの前記第１の辺と対向する第２の辺に
沿って配置される第２の入出力用ユニットセル配列とか
ら構成され、 前記第１、第２の入出力ユニットセル配列を構成するそ
れぞれの入出力ユニットセルは屈曲パターン形状からな
るとともに、前記第１、第２の入出力用ユニットセル配
列は、前記コア領域の中心に対して互いに点対照の関係
にあることを特徴とする半導体集積回路。 - 【請求項１０】 前記第１、第２の入出力ユニットセル
配列を構成するそれぞれの入出力ユニットセルの屈曲パ
ターン形状は、Ｖ字型であることを特徴とする請求項８
および９記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187535A JP2000022079A (ja) | 1998-07-02 | 1998-07-02 | 半導体集積回路 |
| US09/184,848 US6163042A (en) | 1998-07-02 | 1998-11-03 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10187535A JP2000022079A (ja) | 1998-07-02 | 1998-07-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022079A true JP2000022079A (ja) | 2000-01-21 |
Family
ID=16207799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10187535A Withdrawn JP2000022079A (ja) | 1998-07-02 | 1998-07-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163042A (ja) |
| JP (1) | JP2000022079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111710644A (zh) * | 2020-05-20 | 2020-09-25 | 西南科技大学 | 一种基于硅通孔的三维集成电路布局方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266789B2 (en) * | 2005-04-04 | 2007-09-04 | International Business Machines Corporation | Method and apparatus of optimizing the IO collar of a peripheral image |
| USD788723S1 (en) * | 2015-03-04 | 2017-06-06 | Osram Sylvania Inc. | Serrated light engine and circuit board |
| US10811375B2 (en) * | 2018-11-12 | 2020-10-20 | Arm Limited | System, method and apparatus for a single input/output cell layout |
| US11943939B2 (en) * | 2021-01-04 | 2024-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit device and method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03165062A (ja) * | 1989-11-24 | 1991-07-17 | Seiko Epson Corp | 半導体装置 |
| JPH03276670A (ja) * | 1990-03-26 | 1991-12-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04162669A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | 半導体集積回路 |
| JP2555774B2 (ja) * | 1990-11-19 | 1996-11-20 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0684915A (ja) * | 1992-08-31 | 1994-03-25 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH08330432A (ja) * | 1995-06-05 | 1996-12-13 | Yamaha Corp | 半導体集積回路 |
| US5859448A (en) * | 1996-06-27 | 1999-01-12 | Sun Microsystems, Inc. | Alternative silicon chip geometries for integrated circuits |
-
1998
- 1998-07-02 JP JP10187535A patent/JP2000022079A/ja not_active Withdrawn
- 1998-11-03 US US09/184,848 patent/US6163042A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111710644A (zh) * | 2020-05-20 | 2020-09-25 | 西南科技大学 | 一种基于硅通孔的三维集成电路布局方法 |
| CN111710644B (zh) * | 2020-05-20 | 2022-01-04 | 西南科技大学 | 一种基于硅通孔的三维集成电路布局方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6163042A (en) | 2000-12-19 |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |