JPH1140745A - 半導体装置およびその半導体装置を組み込んだ電子装置 - Google Patents
半導体装置およびその半導体装置を組み込んだ電子装置Info
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- JPH1140745A JPH1140745A JP9192282A JP19228297A JPH1140745A JP H1140745 A JPH1140745 A JP H1140745A JP 9192282 A JP9192282 A JP 9192282A JP 19228297 A JP19228297 A JP 19228297A JP H1140745 A JPH1140745 A JP H1140745A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Abstract
(57)【要約】
【課題】 スタック実装部の縮小化を図る。
【解決手段】 パッケージの側面から並んで複数のリー
ドを突出させ、かつ配線基板に重ねて実装される複数の
半導体装置（ＴＣＰ型のスタック実装用半導体装置）で
あって、前記各半導体装置のリードの突出長さは同一長
さであり、前記一の半導体装置の各リードの少なくとも
実装端部は相互に重ね合わされる状態で他の半導体装置
のリードの実装端部の横に並ぶように構成されている。
前記各半導体装置のパッケージは同一寸法になってい
る。前記半導体装置はメモリ半導体装置で構成されてい
る。前記スタック実装用半導体装置は上段用ＴＣＰと下
段用ＴＣＰである。
ドを突出させ、かつ配線基板に重ねて実装される複数の
半導体装置（ＴＣＰ型のスタック実装用半導体装置）で
あって、前記各半導体装置のリードの突出長さは同一長
さであり、前記一の半導体装置の各リードの少なくとも
実装端部は相互に重ね合わされる状態で他の半導体装置
のリードの実装端部の横に並ぶように構成されている。
前記各半導体装置のパッケージは同一寸法になってい
る。前記半導体装置はメモリ半導体装置で構成されてい
る。前記スタック実装用半導体装置は上段用ＴＣＰと下
段用ＴＣＰである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の半導体装置を組み込んだ電子装置に関し、特に複数の
メモリ半導体装置を重ねて配線基板に実装するメモリモ
ジュール技術に適用して有効な技術に関する。
の半導体装置を組み込んだ電子装置に関し、特に複数の
メモリ半導体装置を重ねて配線基板に実装するメモリモ
ジュール技術に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置（半導体集積回路装置）とし
て、金属製のリードフレームを用いて製造する樹脂封止
型半導体装置や、表面に配線を設けた絶縁性基板（テー
プキャリヤ）を用いて製造するＴＣＰ型半導体装置が知
られている。
て、金属製のリードフレームを用いて製造する樹脂封止
型半導体装置や、表面に配線を設けた絶縁性基板（テー
プキャリヤ）を用いて製造するＴＣＰ型半導体装置が知
られている。
【０００３】一方、半導体装置としてのＤＲＡＭ（Dyna
mic Random Access Memory），ＳＲＡＭ（Static Rando
m Access Memory)等のＬＳＩ（大規模集積回路装置）
は、集積度の向上につれてますます大容量化の傾向にあ
る。
mic Random Access Memory），ＳＲＡＭ（Static Rando
m Access Memory)等のＬＳＩ（大規模集積回路装置）
は、集積度の向上につれてますます大容量化の傾向にあ
る。
【０００４】また、パーソナルコンピュータ（パソコ
ン）のメモリ増設に使用されるメモリモジュールは、半
導体装置の実装効率を向上させるために、一枚のモジュ
ール基板の一面または両面に複数のメモリ半導体装置を
重ねるように実装した構造（スタック構造）になってい
る。
ン）のメモリ増設に使用されるメモリモジュールは、半
導体装置の実装効率を向上させるために、一枚のモジュ
ール基板の一面または両面に複数のメモリ半導体装置を
重ねるように実装した構造（スタック構造）になってい
る。
【０００５】たとえば、株式会社日立製作所半導体事業
部発行「ＧＡＩＮ」、1997年３月11日発行、Ｐ19および
Ｐ20には、短冊状のＰＣＢ（モジュール基板）の表裏面
に並列に二段重ねでＴＣＰ型半導体装置を実装したＴＣ
Ｐスタックモジュール（積層実装型モジュール）が開示
されている。前記ＴＣＰ型半導体装置は、上段用ＴＣＰ
と下段用ＴＣＰの二種類があるが、いずれも矩形細長状
のパッケージの両側からガルウィング型のリードを突出
させた構造になっている。
部発行「ＧＡＩＮ」、1997年３月11日発行、Ｐ19および
Ｐ20には、短冊状のＰＣＢ（モジュール基板）の表裏面
に並列に二段重ねでＴＣＰ型半導体装置を実装したＴＣ
Ｐスタックモジュール（積層実装型モジュール）が開示
されている。前記ＴＣＰ型半導体装置は、上段用ＴＣＰ
と下段用ＴＣＰの二種類があるが、いずれも矩形細長状
のパッケージの両側からガルウィング型のリードを突出
させた構造になっている。
【０００６】上段用ＴＣＰのパッケージの両側から突出
するリード列の実装端部の内法は、下段用ＴＣＰのパッ
ケージの両側から突出するリード列の実装端部の外法よ
りも大きくなり、上段用ＴＣＰのパッケージの下面の高
さは下段用ＴＣＰのパッケージの上面の高さよりも高く
なっている。この結果、下段用ＴＣＰを覆うように上段
用ＴＣＰを重ねるようにして積層実装（スタック実装）
することができる。
するリード列の実装端部の内法は、下段用ＴＣＰのパッ
ケージの両側から突出するリード列の実装端部の外法よ
りも大きくなり、上段用ＴＣＰのパッケージの下面の高
さは下段用ＴＣＰのパッケージの上面の高さよりも高く
なっている。この結果、下段用ＴＣＰを覆うように上段
用ＴＣＰを重ねるようにして積層実装（スタック実装）
することができる。
【０００７】前記ＴＣＰ型半導体装置全体は、モジュー
ル基板（実装基板）に取り付けられた金属ケースで覆わ
れて保護されている。
ル基板（実装基板）に取り付けられた金属ケースで覆わ
れて保護されている。
【０００８】前記ＴＣＰ型半導体装置は、１６ＭＤＲＡ
Ｍ，６４ＭＤＲＡＭ等である。
Ｍ，６４ＭＤＲＡＭ等である。
【０００９】
【発明が解決しようとする課題】従来のメモリモジュー
ルにおけるＴＣＰスタック実装構造は、図１５および図
１６に示すように、モジュール基板（実装基板）１の一
面または両面（図１３では上面のみ）に、下段用ＴＣＰ
（下段用半導体装置）２と上段用ＴＣＰ（上段用半導体
装置）３を重なるように実装した構造になっている。
ルにおけるＴＣＰスタック実装構造は、図１５および図
１６に示すように、モジュール基板（実装基板）１の一
面または両面（図１３では上面のみ）に、下段用ＴＣＰ
（下段用半導体装置）２と上段用ＴＣＰ（上段用半導体
装置）３を重なるように実装した構造になっている。
【００１０】上段用ＴＣＰ３のパッケージ４ｕの両側か
ら突出するリード５ｕのリード列の実装端部の内法ａ
（図１５，図１７，図１８参照）は、下段用ＴＣＰ２の
パッケージ４ｄの両側から突出するリード５ｄのリード
列の外法ｂよりも大きくなり、上段用ＴＣＰ３のパッケ
ージ４ｕの下面の高さは上段用ＴＣＰ３のパッケージ４
ｄの上面の高さよりも高くなっている。
ら突出するリード５ｕのリード列の実装端部の内法ａ
（図１５，図１７，図１８参照）は、下段用ＴＣＰ２の
パッケージ４ｄの両側から突出するリード５ｄのリード
列の外法ｂよりも大きくなり、上段用ＴＣＰ３のパッケ
ージ４ｕの下面の高さは上段用ＴＣＰ３のパッケージ４
ｄの上面の高さよりも高くなっている。
【００１１】この結果、図１６に示すように、モジュー
ル基板１の略同一領域に下段用ＴＣＰ２を覆うように上
段用ＴＣＰ３を重ねるようにしてスタック実装すること
ができる。
ル基板１の略同一領域に下段用ＴＣＰ２を覆うように上
段用ＴＣＰ３を重ねるようにしてスタック実装すること
ができる。
【００１２】しかし、このような従来のスタック構造で
は、上段用ＴＣＰ３のリード５ｕの実装端部を下段用Ｔ
ＣＰ２のリード５ｄの実装端部の外側に配置することか
ら、前記リード５ｄの実装端部を外側に配置した分だけ
実装面積が広くなり、実装効率が低下する。
は、上段用ＴＣＰ３のリード５ｕの実装端部を下段用Ｔ
ＣＰ２のリード５ｄの実装端部の外側に配置することか
ら、前記リード５ｄの実装端部を外側に配置した分だけ
実装面積が広くなり、実装効率が低下する。
【００１３】一方、従来のメモリモジュールに組み込ま
れるこの種ＤＲＡＭ（下段用ＴＣＰ２，上段用ＴＣＰ
３）は、リード幅に比較してリードピッチが広い。
れるこの種ＤＲＡＭ（下段用ＴＣＰ２，上段用ＴＣＰ
３）は、リード幅に比較してリードピッチが広い。
【００１４】そこで、本発明者は上段用ＴＣＰのリード
の実装端部を下段用ＴＣＰのリードの実装端部の間また
は横に隣接配置すれば、実装面積の縮小化が図れること
に気が付き本発明をなした。
の実装端部を下段用ＴＣＰのリードの実装端部の間また
は横に隣接配置すれば、実装面積の縮小化が図れること
に気が付き本発明をなした。
【００１５】本発明の目的は、実装面積の縮小化が達成
できるスタック実装用半導体装置を提供することにあ
る。
できるスタック実装用半導体装置を提供することにあ
る。
【００１６】本発明の他の目的は、スタック実装用半導
体装置を組み込んだ電子装置におけるスタック実装部の
実装面積の縮小化を図ることにある。
体装置を組み込んだ電子装置におけるスタック実装部の
実装面積の縮小化を図ることにある。
【００１７】本発明の他の目的は、スタック実装用半導
体装置を組み込んだメモリモジュールにおけるスタック
実装部の実装面積の縮小化を図ることにある。
体装置を組み込んだメモリモジュールにおけるスタック
実装部の実装面積の縮小化を図ることにある。
【００１８】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２０】（１）パッケージの側面から並んで複数の
リードを突出させ、かつ配線基板に重ねて実装される複
数の半導体装置（ＴＣＰ型のスタック実装用半導体装
置）であって、前記各半導体装置のリードの突出長さは
同一長さであり、前記一の半導体装置の各リードの少な
くとも実装端部は相互に重ね合わされる状態で他の半導
体装置のリードの実装端部の横に並ぶように構成されて
いる。前記各半導体装置のパッケージは同一寸法になっ
ている。前記半導体装置はメモリ半導体装置で構成され
ている。前記スタック実装用半導体装置は上段用ＴＣＰ
と下段用ＴＣＰである。
リードを突出させ、かつ配線基板に重ねて実装される複
数の半導体装置（ＴＣＰ型のスタック実装用半導体装
置）であって、前記各半導体装置のリードの突出長さは
同一長さであり、前記一の半導体装置の各リードの少な
くとも実装端部は相互に重ね合わされる状態で他の半導
体装置のリードの実装端部の横に並ぶように構成されて
いる。前記各半導体装置のパッケージは同一寸法になっ
ている。前記半導体装置はメモリ半導体装置で構成され
ている。前記スタック実装用半導体装置は上段用ＴＣＰ
と下段用ＴＣＰである。
【００２１】（２）配線基板と、前記配線基板に重ねて
実装される複数の半導体装置（ＴＣＰ型のスタック実装
用半導体装置）とを有する電子装置であって、重ねて実
装される各半導体装置のパッケージから突出するリード
の突出長さは同一長さであり、各半導体装置の各リード
の実装端部は他の半導体装置の各リードの実装端部の横
に隣接してまたは他のリードの実装端部を挟んで配置さ
れている。前記各半導体装置のパッケージは同一寸法に
なっている。前記半導体装置はメモリ半導体装置で構成
され、電子装置はメモリモジュールを構成している。前
記スタック実装用半導体装置は上段用ＴＣＰと下段用Ｔ
ＣＰである。
実装される複数の半導体装置（ＴＣＰ型のスタック実装
用半導体装置）とを有する電子装置であって、重ねて実
装される各半導体装置のパッケージから突出するリード
の突出長さは同一長さであり、各半導体装置の各リード
の実装端部は他の半導体装置の各リードの実装端部の横
に隣接してまたは他のリードの実装端部を挟んで配置さ
れている。前記各半導体装置のパッケージは同一寸法に
なっている。前記半導体装置はメモリ半導体装置で構成
され、電子装置はメモリモジュールを構成している。前
記スタック実装用半導体装置は上段用ＴＣＰと下段用Ｔ
ＣＰである。
【００２２】前記（１）の手段によれば、上段用半導体
装置および下段用半導体装置のリードの突出長さは同一
であり、上段用半導体装置のリードの実装端部は下段用
半導体装置のリードの実装端部の横に位置する。すなわ
ち、上段用半導体装置のリードにおいてはリード列の一
方の端以外のリード実装端部は下段用半導体装置のリー
ドの実装端部間に位置するようになっていることから、
上・下段用半導体装置を重ねて実装しても実装面積は下
段用半導体装置の実装面積と略同一になり、半導体装置
の実装面積を小さくすることができる。したがって、電
子装置、たとえば、メモリモジュール用としてのスタッ
ク実装用半導体装置として実装面積を大きくしない有効
な半導体装置になる。
装置および下段用半導体装置のリードの突出長さは同一
であり、上段用半導体装置のリードの実装端部は下段用
半導体装置のリードの実装端部の横に位置する。すなわ
ち、上段用半導体装置のリードにおいてはリード列の一
方の端以外のリード実装端部は下段用半導体装置のリー
ドの実装端部間に位置するようになっていることから、
上・下段用半導体装置を重ねて実装しても実装面積は下
段用半導体装置の実装面積と略同一になり、半導体装置
の実装面積を小さくすることができる。したがって、電
子装置、たとえば、メモリモジュール用としてのスタッ
ク実装用半導体装置として実装面積を大きくしない有効
な半導体装置になる。
【００２３】前記（２）の手段によれば、配線基板に重
ねて実装された上段用半導体装置および下段用半導体装
置のリードの突出長さは同一であり、上段用半導体装置
のリードの実装端部は下段用半導体装置のリードの実装
端部の横に位置している。すなわち、上段用半導体装置
のリードにおいてはリード列の一方の端以外のリード実
装端部は下段用半導体装置のリードの実装端部間に位置
するようになっていることから、上・下段用半導体装置
を重ねて実装しても実装面積は下段用半導体装置の実装
面積と略同一になり、半導体装置の実装面積を小さくな
る。
ねて実装された上段用半導体装置および下段用半導体装
置のリードの突出長さは同一であり、上段用半導体装置
のリードの実装端部は下段用半導体装置のリードの実装
端部の横に位置している。すなわち、上段用半導体装置
のリードにおいてはリード列の一方の端以外のリード実
装端部は下段用半導体装置のリードの実装端部間に位置
するようになっていることから、上・下段用半導体装置
を重ねて実装しても実装面積は下段用半導体装置の実装
面積と略同一になり、半導体装置の実装面積を小さくな
る。
【００２４】したがって、電子装置におけるスタック実
装部の実装面積を小さくでき、電子装置における高集積
化が図れるとともに電子装置の小型化が図れる。メモリ
モジュールにおいてはスタック実装部の実装面積を小さ
くできる。
装部の実装面積を小さくでき、電子装置における高集積
化が図れるとともに電子装置の小型化が図れる。メモリ
モジュールにおいてはスタック実装部の実装面積を小さ
くできる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２６】（実施形態１）図１乃至図８は本発明の実
施形態１の半導体装置（スタック実装用半導体装置）お
よびメモリモジュールに係わる図である。
施形態１の半導体装置（スタック実装用半導体装置）お
よびメモリモジュールに係わる図である。
【００２７】本実施形態１のスタック実装用半導体装置
は、図１，図２，図３（ａ），（ｂ）および図４
（ａ），（ｂ）に示すように、下段用半導体装置（下段
用ＴＣＰ：下段品）２と、上段用半導体装置（上段用Ｔ
ＣＰ：上段品）３とがある。
は、図１，図２，図３（ａ），（ｂ）および図４
（ａ），（ｂ）に示すように、下段用半導体装置（下段
用ＴＣＰ：下段品）２と、上段用半導体装置（上段用Ｔ
ＣＰ：上段品）３とがある。
【００２８】下段用ＴＣＰ２および上段用ＴＣＰ３は、
図１および図８に示すように、配線基板からなるモジュ
ール基板１にスタック実装される。すなわち、下段用Ｔ
ＣＰ２上に上段用ＴＣＰ３が重なるように実装される。
図１および図８に示すように、配線基板からなるモジュ
ール基板１にスタック実装される。すなわち、下段用Ｔ
ＣＰ２上に上段用ＴＣＰ３が重なるように実装される。
【００２９】ここで、ＴＣＰ型半導体装置について、下
段用ＴＣＰ２に基づいて簡単に説明する。
段用ＴＣＰ２に基づいて簡単に説明する。
【００３０】下段用ＴＣＰ２は、矩形状の絶縁性フィル
ムからなるテープ部１０を有している。前記テープ部１
０の一面には所望のパターンにリード５が形成されてい
る。この例では、リード５はテープ部１０の対面する両
側からリード５を平行に延在させている。
ムからなるテープ部１０を有している。前記テープ部１
０の一面には所望のパターンにリード５が形成されてい
る。この例では、リード５はテープ部１０の対面する両
側からリード５を平行に延在させている。
【００３１】前記テープ部１０上には半導体チップ１１
がフェイスダウン構造で固定されている。半導体チップ
１１の電極は図示しないバンプ電極となり、このバンプ
電極が前記リード５の内端部分に電気的に接続されてい
る。また、前記半導体チップ１１の電極配置面側および
半導体チップ１１の周囲は絶縁樹脂体１２で覆われてい
る。
がフェイスダウン構造で固定されている。半導体チップ
１１の電極は図示しないバンプ電極となり、このバンプ
電極が前記リード５の内端部分に電気的に接続されてい
る。また、前記半導体チップ１１の電極配置面側および
半導体チップ１１の周囲は絶縁樹脂体１２で覆われてい
る。
【００３２】また、前記半導体チップ１１や絶縁樹脂体
１２等によってパッケージ４が構成されている。
１２等によってパッケージ４が構成されている。
【００３３】前記テープ部１０から外方に延在するリー
ド５、すなわちパッケージ４の両側面から突出するリー
ド５はガルウィング型に成形されている。
ド５、すなわちパッケージ４の両側面から突出するリー
ド５はガルウィング型に成形されている。
【００３４】なお、前記下段用ＴＣＰ２の場合はガルウ
ィング型の高さが低く、上段用ＴＣＰ３の場合はガルウ
ィング型の高さが高くなっている。
ィング型の高さが低く、上段用ＴＣＰ３の場合はガルウ
ィング型の高さが高くなっている。
【００３５】このようなＴＣＰ型半導体装置は、既に確
立されたＴＣＰ技術によって製造される。
立されたＴＣＰ技術によって製造される。
【００３６】本実施形態１においては、下段用ＴＣＰ２
のパッケージ４ｄと上段用ＴＣＰ３のパッケージ４ｕは
同一寸法の矩形体となっている。パッケージ４ｄの両側
面からガルウィング状に突出するリード５ｄの突出長さ
と、パッケージ４ｕの両側面からガルウィング状に突出
するリード５ｕの突出長さは同一になっている。リード
５ｄ，５ｕはパッケージ４ｄ，４ｕから真っ直ぐに延在
している。
のパッケージ４ｄと上段用ＴＣＰ３のパッケージ４ｕは
同一寸法の矩形体となっている。パッケージ４ｄの両側
面からガルウィング状に突出するリード５ｄの突出長さ
と、パッケージ４ｕの両側面からガルウィング状に突出
するリード５ｕの突出長さは同一になっている。リード
５ｄ，５ｕはパッケージ４ｄ，４ｕから真っ直ぐに延在
している。
【００３７】下段用ＴＣＰ２のリード５ｄと上段用ＴＣ
Ｐ３のリード５ｕは相互にリードピッチの半ピッチず
れ、一方の半導体装置のリードが他方の半導体装置のリ
ードの中間に位置するようになっている。
Ｐ３のリード５ｕは相互にリードピッチの半ピッチず
れ、一方の半導体装置のリードが他方の半導体装置のリ
ードの中間に位置するようになっている。
【００３８】また、前記下段用ＴＣＰ２のリード５ｄの
高さは低く、上段用ＴＣＰ３のリード５ｕの高さは高く
なり、上段用ＴＣＰ３のパッケージ４ｕの下に下段用Ｔ
ＣＰ２のパッケージ４ｄが入り込むようになっている。
高さは低く、上段用ＴＣＰ３のリード５ｕの高さは高く
なり、上段用ＴＣＰ３のパッケージ４ｕの下に下段用Ｔ
ＣＰ２のパッケージ４ｄが入り込むようになっている。
【００３９】この結果、下段用ＴＣＰ２および上段用Ｔ
ＣＰ３の実装端部６ｄ，６ｕは相互に隣接するように配
置される。換言するならば、上段用ＴＣＰ３のリード５
ｕの実装端部６ｕにおいては、リード列の一方の端以外
の実装端部６ｕは、下段用ＴＣＰ２のリード５ｄの実装
端部６ｄ間に位置するようになっている。
ＣＰ３の実装端部６ｄ，６ｕは相互に隣接するように配
置される。換言するならば、上段用ＴＣＰ３のリード５
ｕの実装端部６ｕにおいては、リード列の一方の端以外
の実装端部６ｕは、下段用ＴＣＰ２のリード５ｄの実装
端部６ｄ間に位置するようになっている。
【００４０】図２および図８はモジュール基板１に下段
用ＴＣＰ２および上段用ＴＣＰ３をスタック実装した状
態の平面図および拡大詳細平面図である。また、図では
下段用ＴＣＰ２のリード５ｄには点々を付してある。
用ＴＣＰ２および上段用ＴＣＰ３をスタック実装した状
態の平面図および拡大詳細平面図である。また、図では
下段用ＴＣＰ２のリード５ｄには点々を付してある。
【００４１】下段用ＴＣＰ２および上段用ＴＣＰ３はメ
モリ半導体装置（ＤＲＡＭ）であり、リードの配列関係
は同一になっている。
モリ半導体装置（ＤＲＡＭ）であり、リードの配列関係
は同一になっている。
【００４２】モジュール基板１の表面に設けられた配線
１５のフット１６に下段用ＴＣＰ２および上段用ＴＣＰ
３の実装端部６ｄ，６ｕが図示しない半田で固定されて
いる。
１５のフット１６に下段用ＴＣＰ２および上段用ＴＣＰ
３の実装端部６ｄ，６ｕが図示しない半田で固定されて
いる。
【００４３】本実施形態１では各リード５ｄ，５ｕはパ
ッケージ４ｄ，４ｕから真っ直ぐにリード５ｄ，５ｕが
延在することから、一方の半導体装置のリードは、平面
的に見て他方の半導体装置のリードの間または横に延在
する。この関係は、各リードのモジュール基板１への固
定部分（実装端部６ｄ，６ｕ）だけであればよい。
ッケージ４ｄ，４ｕから真っ直ぐにリード５ｄ，５ｕが
延在することから、一方の半導体装置のリードは、平面
的に見て他方の半導体装置のリードの間または横に延在
する。この関係は、各リードのモジュール基板１への固
定部分（実装端部６ｄ，６ｕ）だけであればよい。
【００４４】図５は本実施形態１のＴＣＰ型のスタック
実装用半導体装置（下段用ＴＣＰ２，上段用ＴＣＰ３）
を組み込んだメモリモジュール（電子装置）２０を示す
平面図、図６および図７は側面図である。
実装用半導体装置（下段用ＴＣＰ２，上段用ＴＣＰ３）
を組み込んだメモリモジュール（電子装置）２０を示す
平面図、図６および図７は側面図である。
【００４５】ＰＣＢからなるモジュール基板１の表裏面
には、４列にそれぞれスタック実装用半導体装置（下段
用ＴＣＰ２，上段用ＴＣＰ３）が実装されている。モジ
ュール基板１には、その一縁に沿って外部端子２１が配
列されている。この外部端子２１が配列される縁には、
メモリモジュール２０の誤った装着を防止するための方
向識別用のスリット２２が設けられている。
には、４列にそれぞれスタック実装用半導体装置（下段
用ＴＣＰ２，上段用ＴＣＰ３）が実装されている。モジ
ュール基板１には、その一縁に沿って外部端子２１が配
列されている。この外部端子２１が配列される縁には、
メモリモジュール２０の誤った装着を防止するための方
向識別用のスリット２２が設けられている。
【００４６】また、モジュール基板１には、メモリモジ
ュールを構成するための他の電子部品として、たとえば
ＥＰＲＯＭからなるＩＣ２３、チップコンデンサ２４が
実装されている。なお、図において２５はＴＣＰ３と保
護ケース２６との接触を防ぐために隙間を保つためのス
ペーサである。
ュールを構成するための他の電子部品として、たとえば
ＥＰＲＯＭからなるＩＣ２３、チップコンデンサ２４が
実装されている。なお、図において２５はＴＣＰ３と保
護ケース２６との接触を防ぐために隙間を保つためのス
ペーサである。
【００４７】また、各電子部品等は保護ケース２６で覆
われている。
われている。
【００４８】本実施形態１によるスタック実装用半導体
装置および電子装置は以下の効果を奏する。
装置および電子装置は以下の効果を奏する。
【００４９】（１）下段用ＴＣＰ２および上段用ＴＣＰ
３のリード５ｄ，５ｕの突出長さは同一であり、上段用
ＴＣＰ３のリード５ｕの実装端部６ｕは下段用ＴＣＰ２
のリード５ｄの実装端部６ｄの横に位置する。すなわ
ち、上段用ＴＣＰ３のリード５ｕにおいては、リード列
の一方の端以外の実装端部６ｕは下段用ＴＣＰ２のリー
ド５ｄの実装端部６ｄ間に位置するようになっているこ
とから、下・上段用ＴＣＰ２，３を重ねて実装しても実
装面積は下段用ＴＣＰ２の実装面積と略同一になり、ス
タック実装用半導体装置の実装面積を小さくすることが
できる。
３のリード５ｄ，５ｕの突出長さは同一であり、上段用
ＴＣＰ３のリード５ｕの実装端部６ｕは下段用ＴＣＰ２
のリード５ｄの実装端部６ｄの横に位置する。すなわ
ち、上段用ＴＣＰ３のリード５ｕにおいては、リード列
の一方の端以外の実装端部６ｕは下段用ＴＣＰ２のリー
ド５ｄの実装端部６ｄ間に位置するようになっているこ
とから、下・上段用ＴＣＰ２，３を重ねて実装しても実
装面積は下段用ＴＣＰ２の実装面積と略同一になり、ス
タック実装用半導体装置の実装面積を小さくすることが
できる。
【００５０】（２）スタック実装用半導体装置はＴＣＰ
構造であることから、実装高さが低くなる。
構造であることから、実装高さが低くなる。
【００５１】（３）前記（１），（２）により、スタッ
ク実装用半導体装置の実装面積および実装高さを小さく
できることから、電子装置用、たとえば、メモリモジュ
ール用としてのスタック実装用半導体装置として実装効
率の高い有効な半導体装置になる。
ク実装用半導体装置の実装面積および実装高さを小さく
できることから、電子装置用、たとえば、メモリモジュ
ール用としてのスタック実装用半導体装置として実装効
率の高い有効な半導体装置になる。
【００５２】（４）本発明による下段用ＴＣＰ２および
上段用ＴＣＰ３を組み込んだメモリモジュール２０は、
スタック実装部の実装面積を小さくできる。したがっ
て、メモリモジュール２０の高集積化や小型化を図るこ
とができる。
上段用ＴＣＰ３を組み込んだメモリモジュール２０は、
スタック実装部の実装面積を小さくできる。したがっ
て、メモリモジュール２０の高集積化や小型化を図るこ
とができる。
【００５３】（５）本発明による下段用ＴＣＰ２および
上段用ＴＣＰ３を組み込んだメモリモジュール２０は、
実装高さを低くできるＴＣＰ構造であることから、スタ
ック実装部の実装高さを小さくできる。したがって、メ
モリモジュール２０の薄型化も図ることができる。
上段用ＴＣＰ３を組み込んだメモリモジュール２０は、
実装高さを低くできるＴＣＰ構造であることから、スタ
ック実装部の実装高さを小さくできる。したがって、メ
モリモジュール２０の薄型化も図ることができる。
【００５４】（実施形態２）図９は本実施形態２の下段
用ＴＣＰ２および上段用ＴＣＰ３を示す平面図、図１０
は本実施形態２のスタック実装用半導体装置（下段用Ｔ
ＣＰ２，上段用ＴＣＰ３）を組み込んだメモリモジュー
ルの一部を示す平面図である。
用ＴＣＰ２および上段用ＴＣＰ３を示す平面図、図１０
は本実施形態２のスタック実装用半導体装置（下段用Ｔ
ＣＰ２，上段用ＴＣＰ３）を組み込んだメモリモジュー
ルの一部を示す平面図である。
【００５５】前記実施形態１ではスタック実装用半導体
装置はパッケージの両側から対称にリードを突出させて
いるが、本実施形態２ではスタック実装用半導体装置を
平面的に見て千鳥足跡状に配置したものである。
装置はパッケージの両側から対称にリードを突出させて
いるが、本実施形態２ではスタック実装用半導体装置を
平面的に見て千鳥足跡状に配置したものである。
【００５６】前記実施形態１と同様に下段用ＴＣＰ２の
リード５ｄの実装端部６ｄの直ぐ横に上段用ＴＣＰ３の
リード５ｕの実装端部６ｕが位置するようになる。
リード５ｄの実装端部６ｄの直ぐ横に上段用ＴＣＰ３の
リード５ｕの実装端部６ｕが位置するようになる。
【００５７】本実施形態２のスタック実装用半導体装置
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
【００５８】（実施形態３）図１１は本発明の実施形態
３である下段用半導体装置および上段用半導体装置を示
す平面図、図１２は本実施形態３の半導体装置を組み込
んだメモリモジュールの一部を示す平面図である。
３である下段用半導体装置および上段用半導体装置を示
す平面図、図１２は本実施形態３の半導体装置を組み込
んだメモリモジュールの一部を示す平面図である。
【００５９】前記実施形態１の半導体装置では、下段用
ＴＣＰ２と上段用ＴＣＰ３とでは、パッケージから突出
するリードが相互にリードピッチの半ピッチ分ずれる構
造になっているが、本実施形態３では下段用ＴＣＰ２に
上段用ＴＣＰ３を重ねた場合、リード５ｄにリード５ｕ
が重なるような寸法構造になっている。また、リード列
はパッケージの中心に対してリード列方向に対称ではな
く図中上方にずらしてあり、上段用ＴＣＰ３を１８０度
回転させて下段用ＴＣＰ２上に重ねるようにすることに
よってスタック実装が可能になる。
ＴＣＰ２と上段用ＴＣＰ３とでは、パッケージから突出
するリードが相互にリードピッチの半ピッチ分ずれる構
造になっているが、本実施形態３では下段用ＴＣＰ２に
上段用ＴＣＰ３を重ねた場合、リード５ｄにリード５ｕ
が重なるような寸法構造になっている。また、リード列
はパッケージの中心に対してリード列方向に対称ではな
く図中上方にずらしてあり、上段用ＴＣＰ３を１８０度
回転させて下段用ＴＣＰ２上に重ねるようにすることに
よってスタック実装が可能になる。
【００６０】本実施形態３のスタック実装用半導体装置
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
【００６１】（実施形態４）図１３は本発明の実施形態
４である下段用半導体装置および上段用半導体装置を示
す平面図、図１４は本実施形態４の半導体装置を組み込
んだメモリモジュールの一部を示す平面図である。
４である下段用半導体装置および上段用半導体装置を示
す平面図、図１４は本実施形態４の半導体装置を組み込
んだメモリモジュールの一部を示す平面図である。
【００６２】前記実施形態１の半導体装置では、下段用
ＴＣＰ２と上段用ＴＣＰ３とでは、パッケージから突出
するリードが相互にリードピッチの半ピッチ分ずれる構
造になっているが、本実施形態４では前記実施形態３と
同様に下段用ＴＣＰ２に上段用ＴＣＰ３を重ねた場合、
リード５ｄにリード５ｕが重なるような寸法構造になっ
ている。
ＴＣＰ２と上段用ＴＣＰ３とでは、パッケージから突出
するリードが相互にリードピッチの半ピッチ分ずれる構
造になっているが、本実施形態４では前記実施形態３と
同様に下段用ＴＣＰ２に上段用ＴＣＰ３を重ねた場合、
リード５ｄにリード５ｕが重なるような寸法構造になっ
ている。
【００６３】したがって、本実施形態４の上段用ＴＣＰ
３は、下段用ＴＣＰ２の実装位置に対してリードピッチ
の半ピッチの長さリード列に沿ってずらして実装するこ
とによって、図１４に示すようなスタック実装が可能に
なる。
３は、下段用ＴＣＰ２の実装位置に対してリードピッチ
の半ピッチの長さリード列に沿ってずらして実装するこ
とによって、図１４に示すようなスタック実装が可能に
なる。
【００６４】本実施形態４のスタック実装用半導体装置
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
およびメモリモジュール２０も前記実施例同様な効果が
得られる。
【００６５】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、スタック実装用半導体装置は２段より多い構造であ
ってもよい。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、スタック実装用半導体装置は２段より多い構造であ
ってもよい。
【００６６】また、前記実施形態では、スタック実装用
半導体装置はＴＣＰ型としたが、リードフレームを用い
て製造される樹脂封止型半導体装置の場合でも同様に適
用できる。
半導体装置はＴＣＰ型としたが、リードフレームを用い
て製造される樹脂封止型半導体装置の場合でも同様に適
用できる。
【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
モジュールの製造技術に適用した場合について説明した
が、それに限定されるものではなく、たとえば、ＩＣカ
ード等他の電子装置の製造技術などに適用できる。
なされた発明をその背景となった利用分野であるメモリ
モジュールの製造技術に適用した場合について説明した
が、それに限定されるものではなく、たとえば、ＩＣカ
ード等他の電子装置の製造技術などに適用できる。
【００６８】本発明は少なくともスタック実装用半導体
装置およびそのスタック実装用半導体装置を組み込む電
子装置には適用できる。
装置およびそのスタック実装用半導体装置を組み込む電
子装置には適用できる。
【００６９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７０】（１）本発明のスタック実装用半導体装置
は、下段用ＴＣＰのリードの実装端部間に上段用ＴＣＰ
のリードの実装端が位置するような構造になっているこ
とから、下段用ＴＣＰの実装端部の外側に上段用ＴＣＰ
の実装端部を配置する構造に比較して実装面積を小さく
することができる。
は、下段用ＴＣＰのリードの実装端部間に上段用ＴＣＰ
のリードの実装端が位置するような構造になっているこ
とから、下段用ＴＣＰの実装端部の外側に上段用ＴＣＰ
の実装端部を配置する構造に比較して実装面積を小さく
することができる。
【００７１】（２）本発明のスタック実装用半導体装置
は、ＴＣＰ構造になっていることから、実装高さを小さ
くできるため、実装効率の向上から、スタック実装用半
導体装置を組み込んだ電子装置の高集積化や小型化を図
ることができる。
は、ＴＣＰ構造になっていることから、実装高さを小さ
くできるため、実装効率の向上から、スタック実装用半
導体装置を組み込んだ電子装置の高集積化や小型化を図
ることができる。
【図１】本発明の実施形態１である半導体装置を組み込
んだメモリモジュールの一部の正面図である。
んだメモリモジュールの一部の正面図である。
【図２】本実施形態１のメモリモジュールの一部の平面
図である。
図である。
【図３】本実施形態１の下段用半導体装置および上段用
半導体装置を示す平面図である。
半導体装置を示す平面図である。
【図４】本実施形態１の下段用半導体装置および上段用
半導体装置を示す正面図である。
半導体装置を示す正面図である。
【図５】本実施形態１のメモリモジュールの一部を切り
欠いた状態の平面図である。
欠いた状態の平面図である。
【図６】本実施形態１のメモリモジュールの側面図であ
る。
る。
【図７】本実施形態１のメモリモジュールの側面図であ
る。
る。
【図８】本実施形態１のメモリモジュールの一部の平面
図である。
図である。
【図９】本発明の実施形態２である下段用半導体装置お
よび上段用半導体装置を示す平面図である。
よび上段用半導体装置を示す平面図である。
【図１０】本実施形態２の半導体装置を組み込んだメモ
リモジュールの一部を示す平面図である。
リモジュールの一部を示す平面図である。
【図１１】本発明の実施形態３である下段用半導体装置
および上段用半導体装置を示す平面図である。
および上段用半導体装置を示す平面図である。
【図１２】本実施形態３の半導体装置を組み込んだメモ
リモジュールの一部を示す平面図である。
リモジュールの一部を示す平面図である。
【図１３】本発明の実施形態４である下段用半導体装置
および上段用半導体装置を示す平面図である。
および上段用半導体装置を示す平面図である。
【図１４】本実施形態４の半導体装置を組み込んだメモ
リモジュールの一部を示す平面図である。
リモジュールの一部を示す平面図である。
【図１５】従来の半導体装置を組み込んだメモリモジュ
ールの一部の正面図である。
ールの一部の正面図である。
【図１６】従来のメモリモジュールの一部の平面図であ
る。
る。
【図１７】従来の下段用半導体装置および上段用半導体
装置を示す平面図である。
装置を示す平面図である。
【図１８】従来の下段用半導体装置および上段用半導体
装置を示す正面図である。
装置を示す正面図である。
１…モジュール基板、２…下段用半導体装置（下段用Ｔ
ＣＰ）、３…上段用半導体装置（上段用ＴＣＰ）、４，
４ｄ，４ｕ…パッケージ、５，５ｄ，５ｕ…リード、６
ｄ，６ｕ…実装端部、１０…テープ部、１１…半導体チ
ップ、１２…絶縁樹脂体、１５…配線、１６…フット、
１７…スルーホール配線部、２０…メモリモジュール、
２１…外部端子、２２…スリット、２３…ＩＣ、２４…
チップコンデンサ、２５…スペーサ、２６…保護ケー
ス。
ＣＰ）、３…上段用半導体装置（上段用ＴＣＰ）、４，
４ｄ，４ｕ…パッケージ、５，５ｄ，５ｕ…リード、６
ｄ，６ｕ…実装端部、１０…テープ部、１１…半導体チ
ップ、１２…絶縁樹脂体、１５…配線、１６…フット、
１７…スルーホール配線部、２０…メモリモジュール、
２１…外部端子、２２…スリット、２３…ＩＣ、２４…
チップコンデンサ、２５…スペーサ、２６…保護ケー
ス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木本 良輔 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 市原 誠一 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 中村 寿雄 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (8)
- 【請求項１】 パッケージの側面から並んで複数のリー
ドを突出させ、かつ配線基板に重ねて実装される複数の
半導体装置であって、前記各半導体装置のリードの突出
長さは同一長さであり、前記一の半導体装置の各リード
の少なくとも実装端部は相互に重ね合わされる状態で他
の半導体装置のリードの実装端部の横に並ぶように構成
されていることを特徴とする半導体装置。 - 【請求項２】 前記各半導体装置のパッケージは同一寸
法になっていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記半導体装置はＴＣＰ型半導体装置で
あることを特徴とする請求項１または請求項２に記載の
半導体装置。 - 【請求項４】 前記半導体装置はメモリ半導体装置であ
ることを特徴とする請求項１乃至請求項３のいずれか１
項に記載の半導体装置。 - 【請求項５】 配線基板と、前記配線基板に重ねて実装
される複数の半導体装置とを有する電子装置であって、
重ねて実装される各半導体装置のパッケージから突出す
るリードの突出長さは同一長さであり、各半導体装置の
各リードの実装端部は他の半導体装置の各リードの実装
端部の横に隣接してまたは他のリードの実装端部を挟ん
で配置されていることを特徴とする電子装置。 - 【請求項６】 前記各半導体装置のパッケージは同一寸
法になっていることを特徴とする請求項５に記載の電子
装置。 - 【請求項７】 前記半導体装置はＴＣＰ型半導体装置で
あることを特徴とする請求項５または請求項６に記載の
電子装置。 - 【請求項８】 前記半導体装置はメモリ半導体装置で構
成され、メモリモジュールを構成していることを特徴と
する請求項５乃至請求項７のいずれか１項に記載の電子
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192282A JPH1140745A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置およびその半導体装置を組み込んだ電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192282A JPH1140745A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置およびその半導体装置を組み込んだ電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140745A true JPH1140745A (ja) | 1999-02-12 |
Family
ID=16288693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192282A Withdrawn JPH1140745A (ja) | 1997-07-17 | 1997-07-17 | 半導体装置およびその半導体装置を組み込んだ電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140745A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359235B1 (en) | 1999-07-30 | 2002-03-19 | Kyocera Corporation | Electrical device mounting wiring board and method of producing the same |
| KR20030033611A (ko) * | 2001-10-24 | 2003-05-01 | 정운영 | 적층형 반도체패키지 및 그 제조방법 |
| US6664618B2 (en) | 2001-05-16 | 2003-12-16 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
| US6686660B2 (en) | 2002-05-20 | 2004-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6777798B2 (en) | 2001-02-05 | 2004-08-17 | Renesas Technology Corp. | Stacked semiconductor device structure |
| US6798056B2 (en) | 2002-03-13 | 2004-09-28 | Renesas Technology Corp. | Semiconductor module having an upper layer semiconductor package overlying a lower layer semiconductor package |
| US7119428B2 (en) | 2004-03-01 | 2006-10-10 | Hitachi, Ltd. | Semiconductor device |
| KR100935837B1 (ko) * | 2002-02-05 | 2010-01-11 | 미쓰비시 쥬시 가부시끼가이샤 | 다층 배선 기판과 그 기판을 사용한 반도체 장치 탑재기판 및 다층 배선 기판의 제조 방법 |
-
1997
- 1997-07-17 JP JP9192282A patent/JPH1140745A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359235B1 (en) | 1999-07-30 | 2002-03-19 | Kyocera Corporation | Electrical device mounting wiring board and method of producing the same |
| US6777798B2 (en) | 2001-02-05 | 2004-08-17 | Renesas Technology Corp. | Stacked semiconductor device structure |
| US6664618B2 (en) | 2001-05-16 | 2003-12-16 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
| KR20030033611A (ko) * | 2001-10-24 | 2003-05-01 | 정운영 | 적층형 반도체패키지 및 그 제조방법 |
| KR100935837B1 (ko) * | 2002-02-05 | 2010-01-11 | 미쓰비시 쥬시 가부시끼가이샤 | 다층 배선 기판과 그 기판을 사용한 반도체 장치 탑재기판 및 다층 배선 기판의 제조 방법 |
| US6798056B2 (en) | 2002-03-13 | 2004-09-28 | Renesas Technology Corp. | Semiconductor module having an upper layer semiconductor package overlying a lower layer semiconductor package |
| US6686660B2 (en) | 2002-05-20 | 2004-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7119428B2 (en) | 2004-03-01 | 2006-10-10 | Hitachi, Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |