JPH02199859A

JPH02199859A - 電子部品装置及びその製造方法

Info

Publication number: JPH02199859A
Application number: JP1017784A
Authority: JP
Inventors: Hiroshi Yamada; 浩山田; Masayuki Saito; 雅之斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-08
Anticipated expiration: 2013-03-04
Also published as: JP2721223B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、電子部品装置に係わり、特に複数個の半導体
素子チップを搭載した電子部品装置に関する。

（従来の技術）近年、半導体装置は急速な高集積化の傾向にあり、特に
メモリＬＳＩに関してはデザインルールがサブミクロン
となり、素子の大容量化が進んでいる。しかし、現在の
技術では配線ルールに限界があり、素子容量を増大させ
ようとすれば、必然的にチップサイズを大きくせざるを
得ない。大きなチップサイズを持つ半導体装置は、歩留
り或いは取扱い等の点から問題がある方法であり、この
ため大容量化に限界が生じ始めている。

従って、１個の半導体装置で実現できない大容量が必要
な電子部品については、半導体装置を複数個搭載するこ
とで部品の容量を増大させる方法を用いている。例えば
、１０Ｍビットの容量が必要な電子部品については、１
ＭビットのメモリＬＳＩを１０個１つの基板に搭載して
電子部品を組み立てるというものである。

この半導体装置を複数個搭載する方法では、要求される
電子部品の大きさを問題としない場。

合においては、第４図に示すようにＤＩＰ。

ＰＧＡ等のパッケージ化された半導体装置をプリント基
板上に搭載する方法を用いている。なお、図中５１は半
導体素子チップ、５２はパッケージ、５３はアウタリー
ド、６１はプリント基板、６２は外部機器との接続用端
子を示している。ところが、このパッケージを搭載する
方法は第４図中に示すようにチップサイズＩＸｍに対し
てパッケージサイズが４〜５倍程度１１Ｘｍ、が必要な
ため、電子部品としてはチップサイズＩＸｍの２０〜２
５倍程度の程度ズが必要となり、小型化がはかれない問
題がある。

そこで、第５図に示すように、パッケージを用いないペ
アチップによる実装が考えられている（特公昭６３−４
７１４３号公報）。この方法は、プリント基板６１上に
半導体素子チップ５１をマウントし、例えばワイヤーボ
ンディング方法を用いてチップ５１のポンディングパッ
ドと基板６１の接続用パッド間をＡｕ或いはＡＩ等のワ
イヤー５４で接続するものである。この場合、第６図に
示すように、チップサイズｌＸｍに対して接続に要する
サイズは２．〜３倍程度のサイズ１２Ｘｍ２が必要とな
り、パッケージを用いる場合よりは小さいサイズで済む
。しかし、電子Ｅ品としてはチップサイズＩＸｍのｔｏ
−１５倍程度のサイズＬ２ＸＭ２が必要となり、十分に
小型化がはかれるでいるとは言えない。

一方、小型化をはかる別の手段として、従来のように平
面的に半導体素子チップを配設するのではなく、第７図
（ａ）に示す如くチップ５１を実装した基板７１を積層
することで、同図（ｂ）に示す如き電子部品を構成する
ことが考えられ°ている。この方法を用いれば、前記第
５図のようにチップを平面的に配設した場合と比較して
、電子部品の面積を少なくとも１　／　ｎ以下（ｎはチ
ップの数）に抑えることができる。しかし、積層構造を
採用していることから、複数チップの一部はその上下を
基板で挟まれることになり、チップからの熱を外部に有
効に放出することができない。このため、電子部品内部
に熱が蓄積され、素子特性が劣化する等の問題があった
。

（発明が解決しようとする課題）このように従来の電子部品装置において、大容量化をは
かるためにプリント基板に平面的に複数個の半導体装置
を搭載する場合、パッケージ部品を用いるときは実装面
積として必要とされる電子部品の面積が半導体素子チッ
プの２０〜３０倍程度必程度あり、またペアチップを用
いてプリント基板にチップを搭載した場合は面積が同様
にｌＯ〜１５倍程度必程度あり、いずれにしても極めて
大きな実装面積を必要とした。

また、平面的な半導体装置の配設に対して、半導体素子
チップをマウントした基板を複数枚積層することで、複
数個の半導体装置を１つの電子部品として組み立てる方
法があるが、この方法ではチップを平面的に搭載する場
合と比較して実装面積は１　／　ｎと小さくなるものの
、放熱性の問題を考えた場合は必ずしも有効な方法では
なかった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、複数個の半導体素子チップを実装す
ることができ、小型で高密度実装が可能であり、且つ放
熱性に優れた電子部品装置及びその製造方法を提供する
ことにある。

［発明の構成］（課題を解決するための手段）本発明の骨子は、複数個の半導体素子チップを３次元的
に配置することにあり、さらに積層配置するのではなく
直方体の各面にそれぞれ配置することにある。

即ち本発明は、複数個の半導体素子チップを実装して大
容量の回路を実現する電子部品装置において、直方体形
状に形成された直方体ブロックと、この直方体ブロック
の１つの面に形成され外部機器との接続に供される第１
の接続用端子と、前記直方体ブロックの他の而に形成さ
れ前記第１の接続用端子と電気的に接続された第２の接
続用端子と、前記直方体ブロックの前記第２の接続用端
子を形成した面に搭載され該接続用端子と電気的に接続
された半導体素子チップとを設けるようにしたものであ
る。

また本発明は、上記電子部品装置の製造方法において、
直方体を展開した形状を有する基板の１つの面に外部機
器との接続に供される第１の接続用端子を形成すると共
に、他の面に波面に搭載される半導体素子チップとの接
続に供される第２の接続用端子を形成し、さらに第１及
び第２の接続用端子を接続する配線を形成し、次いで前
記基板を折り曲げて直方体ブロックに組み立て、該組み
立て工程の後又は前に、第２の接続用端子を形成した面
に半導体素子チップを搭載するようにした方法である。

（作用）本発明によれば、直方体形状の直方体ブロックの６つの
面のうち、外部機器との接続用端子を形成した重態外の
５つの面にそれぞれ半導体素子チップを搭載することが
できる。このため、半導体素子チップを平面的に配置す
る場合と比較して、実装面積は概ね１１５又はそれ以下
に抑えられることになり、高密度実装、小型化が可能と
なる。また、半導体素子チップは直方体ブロックの表面
に搭載される構造から、半導体素子チップを積層配置す
る場合と比較して、放熱性に優れ信頼性の高いものとな
る。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる電子部品装置の概略
構成を示す斜視図である。図中１０は中空構造を有する
直方体形状に形成された直方体ブロックであり、この直
方体ブロック１０の６つの平面のうちの１つの平面には
外部機器との接続のためのリードビン（第１の接続用端
子）２０が設けられている。また、直方体ブロック１０
の他の５つの平面には、図示しないポンディングパッド
（第２の接続用端子）が設けられており、このバッドに
半導体素子チップ３０がフェースダウン構造により接続
されるものとなっている。

次に、上記装置の製造方法及び具体的構造を、第２図を
参照して説明する。第２図（ａ）は直方体ブロックの展
開図、（ｂ）は同図（ａ）の矢視Ａ−Ａ断面図である。

まず、ポリイミド等の可撓性を有する有機物からなる基
板１１を用意し、この基板１１を打ち抜きプレスにより
第２図＜ａ）に示す如く十字型に打ち抜く。

次いで、図中破線で区切られた６つの領域のうち１つの
領域にバッド１７を形成し、他の５つの領域にバッド１
４を形成し、さらに必要に応じて配線１５．１６を形成
する。ここで、バッド１７は外部機器との接続用端子（
第１の接続用端子）となるものである。また、バッド１
４は、反対側の面に形成されたポンディングパッド１２
とスルーホール配線１３を介して接続されている。ボン
ディングバッドエ２は、半導体素子チップ３０との接続
に供される接続用端子（第２の接続用端子）となるもの
である。

配置９！１５は、必要に応じてバッド１４同士を接続す
るものである。また、配線１６はバッド１４をバッド１
７に接続するものである。

次いで、上記回路形成された基板１１を回路面が内側と
なるように図中破線部で折り畳むことにより、直方体形
状に組み立てる。以上のようにして得られた直方体ブロ
ック１０に対して、例えば直径０．５＋ｇｍ、長さ　２
．５■のリードビンを２５本直方体ブロックの下面（バ
ッド１７を形成した面）に対して林立するように形成す
ることで、外部機器との接続用端子（第１の接続用端子
）２０を形成する。なお、リードビンの接続は、直方体
ブロック１０の組み立て前に行ってもよい。

こうして外部機器との接続用端子２０と予め回路が形成
された直方体ブロック１０に対して半導体素子チップ３
０を接続する訳であるが、このとき半導体素子チップ３
０には周゛知の回路技術によりバンプ３１が形成されて
おり、このバンプ３１と直方体ブロックの接続用バッド
１２とを位置合わせし、加熱圧縮することで接続する。

このバンプは半導体素子チップの入出力ビンが多ビンで
ある場合は必ずしも通常のチップに見られるようにチッ
プの周囲に形成する必要はなく、例えば特開昭５２−８
７８５号公報に開示されているように半導体素子チップ
の能動領域上に形成されていてもよい。

また、半導体素子チップ３０の接続は、放熱性が要求さ
れる場合はフェースダウン構造とするのが望ましいが、
必ずしもフェースダウン構造に限定されるものではなく
、放熱性が高度に要求されない場合は、ワイヤボンディ
ング法、ＴＡＢ等の他の接続法を用いてもよい。逆に、
極めて高熱量を発生する半導体素子チップを接続する場
合は、放熱性に優れた構造とするために、第１図に示し
た直方体ブロック１０の中空部内に、例えばＨｅ等の冷
却媒体を封入し、加えて接続される半導体素子チップの
裏面に放熱フィンを設ければよい。さらに、以上述べた
方法により構成された電子部品装置の取扱いを容易にす
るのと信頼性を保つ意味から、エポキシ樹脂或いはＡＩ
Ｎ、Ａｌ２０ｉ等のセラミックスにより封止してもよい
。

かくして本実施例によれば、５個の半導体素子チップ３
０を実装した電子部品装置とした場合は、ペアチップを
平面的に並べた前記第６図の場合と比較して１１５以下
の実装面積に収めることができる。このため、高密度実
装が可能であり、装置構成の小型化をはかることができ
る。しかも、半導体素子チップを積層する構造とは異な
り、直方体ブロック１０の表面にチップ３０が搭載され
るので、放熱性にも優れるという利点がある。また、直
方体ブロック１０の各表面に異なる種類の半導体素子チ
ップを搭載することで、多種の用途を持った電子部品装
置を実現することが可能となる。さらに、バッド１４．
１７を接続するための配線１６を展開基板１１の内側に
設けているので、直方体ブロックに組み立てる際に配線
１６が引っ張られることはなく、配線１６の断線を未然
に防止することができる。

なお、前記展開基板１１は必ずしもポリイミド等の有機
物に限るものではなく、アルミニウム等の剛性のある金
属を用いることができる。

この場合、金属板上に周知の技術であるスクリーン印刷
法により紫外線硬化樹脂をスクリーン印刷し、紫外線を
用いて硬化させる。こうして得られた絶縁層に対して、
例えばＡｕ粒子を導体とした厚膜ペーストを先のスクリ
ーン印刷法を用いて回路形成を行った後、所定のバッド
のみを除いて再び絶縁層を形成すればよい。また、金属
板としてＣｕ薄膜等の可撓性のある金属板を用いてもよ
い。

第３図は本発明の他の実施例を説明するための斜視図で
ある。なお、第１図及び第２図と同一部分には同一符号
を付して、その詳しい説明は省略する。

この実施例は、積層基板により直方体ブロックを構成し
たものである。即ち、まずガラスエポキシ樹脂からなる
基板に周知の技術によりＣｕ箔をラミネートし、このＣ
ｕ箔をエツチングすることで、第３図（ａ）に示す如く
パッド１２及び配線１５等を形成し・た単位基板４１を
用意する。次いで、この単位基板４１を例えばプレスに
より複数個ラミネートすることで、第３図（ｂ）に示す
如く直方体形状を有する直方体ブロック４０を形成する
。

この場合、単位基板４１を形成する材質は必ずしもガラ
スエポキシ樹脂である必要はなく、例えばポリカーボネ
イト樹脂であってもよいし、フェノール樹脂であっても
よい。さらに、導体を形成する材質はＣｕでなくてもよ
く、例えばＡｕ、Ａ１等であってもよい。また、最下層
の単位基板４１の下面には外部機器との接続用端子（図
示せず）が形成され、各基板４１の内部には接続用端子
と前記パッド１４とを接続するためのスルーホール配線
（図示せず）が形成されている。

このような実施例であっても、直方体ブロック４０の表
面に半導体素子チップ３０を搭載することができ、先の
実施例と同様の効果が得られる。

なお、本発明は上述した各実施例に限定されるものでは
ない。実施例では、直方体ブロックを組み立てた後に半
導体素子チップを実装したが、組み立て前にチップを実
装することも可能である。また、目的に応じて直方体ブ
ロックの１面内に複数個の半導体素子チップを接続して
もよいし、１つの電子部品の接続される面に対して種類
の異なる半導体素子チップを接続してもよい。さらに、
第１図に示した外部機器との接続用端子はピン形状を有
する端子であるが、例えばエツジコネクタのように平面
的に形成されたものであってもよい。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。

［発明の効果］以上詳述したように本発明によれば、直方体形状の直方
体ブロックの６つの面のうち、外部機器との接続用端子
を形成した重態外の５つの面にそれぞれ半導体素子チッ
プを搭載することができる。従って、１個の半導体素子
チップの実装面積で、複数個の半導体素子チップを実装
することができ、小型で高密度実装が可能となる。また
、半導体素子チップは直方体ブロックの表面に搭載され
る構造から、半導体素子チップを積層配置する場合と比
較して、放熱性に優れ信頼性の高いものとすることがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる電子部品装置の概略
構成を示す斜視図、第２図は上記装置の製造方法及び具
体的構成を説明するための図、第３図は本発明の他の実
施例を説明するための斜視図、第４図乃至第７図はそれ
ぞれ従来の問題点を説明するたれである。１０・・・直方体ブロック、１１・・・基板、１２・・
・ポンディングパッド（第２の接続用端子）１３・・・
スルーホール配線、１４・・・パッド、１５．１６・・
・配線、１７・・・パッド（第１の接続用端子）、２０
・・・リードピン（第１の接続用端子）、３０・・・半
導体素子チップ、３１・・・バンプ。出願人代理人　弁理士　鈴　江　武　彦第図（ａ）（°ｂ）第３図

Claims

【特許請求の範囲】

（１）直方体形状に形成された直方体ブロックと、この
直方体ブロックの１つの面に形成され外部機器との接続
に供される第１の接続用端子と、前記直方体ブロックの
他の面に形成され前記第１の接続用端子と電気的に接続
された第２の接続用端子と、前記直方体ブロックの前記
第２の接続用端子を形成した面に搭載され該接続用端子
と電気的に接続された半導体素子チップとを具備してな
ることを特徴とする電子部品装置。
（２）前記半導体素子チップは、前記直方体ブロックの
表面に対してフェースダウン構造を有し、該チップの表
面に形成されたバンプと前記第２の接続用端子とを接続
してなることを特徴とする請求項１記載の電子部品装置
。
（３）直方体を展開した形状を有する基板の１つの面に
外部機器との接続に供される第１の接続用端子を形成す
ると共に、他の面に該面に搭載される半導体素子チップ
との接続に供される第２の接続用端子を形成し、且つ第
１及び第２の接続用端子を接続する配線を形成する工程
と、前記基板を折り曲げて直方体ブロックに組み立てる
工程と、前記第２の接続用端子を形成した面に半導体素
子チップを搭載する工程とを含むことを特徴とする電子
部品装置の製造方法。
（４）直方体形状を有する直方体ブロックと、この直方
体ブロックの１つの面に形成され外部機器との接続に供
される第１の接続用端子と、前記直方体ブロックの他の
面に形成され該面に搭載される半導体素子チップとの接
続に供される第２の接続用端子と、前記第１及び第２の
接続用端子を接続する配線とを具備してなることを特徴
とする電子部品装置。