JP2721223B2 - 電子部品装置及びその製造方法 - Google Patents
電子部品装置及びその製造方法Info
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- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電子部品装置に係わり、特に複数個の半導
体素子チップを搭載した電子部品装置に関する。
体素子チップを搭載した電子部品装置に関する。
（従来の技術） 近年、半導体装置は急速な高集積化の傾向にあり、特
にメモリLSIに関してはデザインルールがサブミクロン
となり、素子の大容量化が進んでいる。しかし、現在の
技術では配線ルールに限界があり、素子容量を増大させ
ようとすれば、必然的にチップサイズを大きくせざるを
得ない。大きなチップサイズを持つ半導体装置は、歩留
り或いは取扱い等の点から問題がある方法であり、この
ため大容量化に限界が生じ始めている。
にメモリLSIに関してはデザインルールがサブミクロン
となり、素子の大容量化が進んでいる。しかし、現在の
技術では配線ルールに限界があり、素子容量を増大させ
ようとすれば、必然的にチップサイズを大きくせざるを
得ない。大きなチップサイズを持つ半導体装置は、歩留
り或いは取扱い等の点から問題がある方法であり、この
ため大容量化に限界が生じ始めている。
従って、１個の半導体装置で実現できない大容量が必
要な電子部品については、半導体装置を複数個搭載する
ことで部品の容量を増大させる方法を用いている。例え
ば、10Mビットの容量が必要な電子部品については、1M
ビットのメモリLSIを10個１つの基板に搭載して電子部
品を組み立てるというものである。
要な電子部品については、半導体装置を複数個搭載する
ことで部品の容量を増大させる方法を用いている。例え
ば、10Mビットの容量が必要な電子部品については、1M
ビットのメモリLSIを10個１つの基板に搭載して電子部
品を組み立てるというものである。
この半導体装置を複数個搭載する方法では、要求され
る電子部品の大きさを問題としない場合においては、第
４図に示すようにDIP,PGA等のパッケージ化された半導
体装置をプリント基板上に搭載する方法を用いている。
なお、図中51の半導体素子チップ、52はパッケージ、53
はアウタリード、61はプリント基板、62は外部機器との
接続用端子を示している。ところが、このパッケージを
搭載する方法は第４図中に示すようにチップサイズ１×
ｍに対してパッケージサイズが４〜５倍程度11×m1が必
要なため、電子部品としてはチップサイズの１×ｍは20
〜25倍程度のサイズが必要となり、小型化がはかれない
問題がある。
る電子部品の大きさを問題としない場合においては、第
４図に示すようにDIP,PGA等のパッケージ化された半導
体装置をプリント基板上に搭載する方法を用いている。
なお、図中51の半導体素子チップ、52はパッケージ、53
はアウタリード、61はプリント基板、62は外部機器との
接続用端子を示している。ところが、このパッケージを
搭載する方法は第４図中に示すようにチップサイズ１×
ｍに対してパッケージサイズが４〜５倍程度11×m1が必
要なため、電子部品としてはチップサイズの１×ｍは20
〜25倍程度のサイズが必要となり、小型化がはかれない
問題がある。
そこで、第５図に示すように、パッケージを用いない
ベアチップによる実装が考えらえている（特公昭63−47
143号公報）。この方法は、プリント基板61上に半導体
素子チップ51をマウントし、例えばワイヤーボンディン
グ方法を用いてチップ51のボンディングパッドと基板61
の接続用パッド間をAu或いはAl等のワイヤー54で接続す
るものである。この場合、第６図に示すように、チップ
サイズ１×ｍに対して接続に要するサイズは２〜３倍程
度のサイズl2×m2が必要となり、パッケージを用いる場
合よりは小さいサイズで済む。しかし、電子部品として
はチップサイズ１×ｍの10〜15倍程度のサイズL2×M2が
必要となり、十分に小型化がはかれているとは言えな
い。
ベアチップによる実装が考えらえている（特公昭63−47
143号公報）。この方法は、プリント基板61上に半導体
素子チップ51をマウントし、例えばワイヤーボンディン
グ方法を用いてチップ51のボンディングパッドと基板61
の接続用パッド間をAu或いはAl等のワイヤー54で接続す
るものである。この場合、第６図に示すように、チップ
サイズ１×ｍに対して接続に要するサイズは２〜３倍程
度のサイズl2×m2が必要となり、パッケージを用いる場
合よりは小さいサイズで済む。しかし、電子部品として
はチップサイズ１×ｍの10〜15倍程度のサイズL2×M2が
必要となり、十分に小型化がはかれているとは言えな
い。
一方、小型化をはかる別の手段として、従来のように
平面的に半導体素子チップを配設するのではなく、第７
図（ａ）に示す如くチップ51を実装した基板71を積層す
ることで、同図（ｂ）に示す如き電子部品を構成するこ
とが考えられている。この方法を用いれば、前記第５図
のようにチップを平面的に配設した場合と比較して、電
子部品の面積を少なくとも1/n以下（ｎはチップの数）
に抑えることができる。しかし、積層像を採用している
ことから、複数チップの一部はその上下を基板で挟まれ
ることになり、チップからの熱を外部に有効に放出する
ことができない。このため、電子部品内部に熱が蓄積さ
れ、素子特性が劣化する等の問題があった。
平面的に半導体素子チップを配設するのではなく、第７
図（ａ）に示す如くチップ51を実装した基板71を積層す
ることで、同図（ｂ）に示す如き電子部品を構成するこ
とが考えられている。この方法を用いれば、前記第５図
のようにチップを平面的に配設した場合と比較して、電
子部品の面積を少なくとも1/n以下（ｎはチップの数）
に抑えることができる。しかし、積層像を採用している
ことから、複数チップの一部はその上下を基板で挟まれ
ることになり、チップからの熱を外部に有効に放出する
ことができない。このため、電子部品内部に熱が蓄積さ
れ、素子特性が劣化する等の問題があった。
（発明が解決しようとする課題） このように従来の電子部品装置において、大容量化を
はかるためにプリント基板に平面的に複数個の半導体装
置を搭載する場合、パッケージ部品を用いるときは実装
面積として必要とされる電子部品の面積が半導体素子チ
ップの20〜30倍程度必要であり、またベアチップを用い
てプリント基板にチップの搭載した場合は面積が同様に
10〜15倍程度必要であり、いずれにしても極めて大きな
実装面積を必要とした。
はかるためにプリント基板に平面的に複数個の半導体装
置を搭載する場合、パッケージ部品を用いるときは実装
面積として必要とされる電子部品の面積が半導体素子チ
ップの20〜30倍程度必要であり、またベアチップを用い
てプリント基板にチップの搭載した場合は面積が同様に
10〜15倍程度必要であり、いずれにしても極めて大きな
実装面積を必要とした。
また、平面的な半導体装置の配設に対して、半導体素
子チップをマウントした基板を複数枚積層することで、
複数個の半導体装置を１つの電子部品として組み立てる
方法があるが、この方法ではチップを平面的に搭載する
場合と比較して実装面積は1/nと小さくなるものの、放
熱性の問題を考えた場合は必ずしも有効な方法ではなか
った。
子チップをマウントした基板を複数枚積層することで、
複数個の半導体装置を１つの電子部品として組み立てる
方法があるが、この方法ではチップを平面的に搭載する
場合と比較して実装面積は1/nと小さくなるものの、放
熱性の問題を考えた場合は必ずしも有効な方法ではなか
った。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、複数個の半導体素子チップを実装
することができ、小型で高密度実装が可能であり、且つ
放熱性に優れた電子部品装置及びその製造方法を提供す
ることにある。
目的とするところは、複数個の半導体素子チップを実装
することができ、小型で高密度実装が可能であり、且つ
放熱性に優れた電子部品装置及びその製造方法を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、複数個の半導体素子チップを３次元
的に配置することにあり、さらに積層配置するのではな
く直方体の各面にそれぞれ配置することにある。
的に配置することにあり、さらに積層配置するのではな
く直方体の各面にそれぞれ配置することにある。
即ち、本発明は、複数個の半導体素子チップを実装し
て大容量の回路を実現する電子部品装置において、直方
体形状に形成された直方体ブロックと、この直方体ブロ
ックの１つの面に形成され外部機器との接続に供される
第１の接続用端子と、前記直方体ブロックの他の５つの
面にそれぞれ形成された第２の接続用端子と、前記直方
体ブロックの内面に形成され前記第１及び第２の接続用
端子を電気的に接続する配線と、前記直方体ブロックの
前記第２の接続用端子を形成した面に搭載され該接続用
端子と電気的に接続された半導体素子チップとを設ける
ようにしたものである。
て大容量の回路を実現する電子部品装置において、直方
体形状に形成された直方体ブロックと、この直方体ブロ
ックの１つの面に形成され外部機器との接続に供される
第１の接続用端子と、前記直方体ブロックの他の５つの
面にそれぞれ形成された第２の接続用端子と、前記直方
体ブロックの内面に形成され前記第１及び第２の接続用
端子を電気的に接続する配線と、前記直方体ブロックの
前記第２の接続用端子を形成した面に搭載され該接続用
端子と電気的に接続された半導体素子チップとを設ける
ようにしたものである。
また本発明は、上記電子部品装置の製造方法におい
て、直方体を展開した形状を有する基板の１つの面に外
部機器との接続に供される第１の接続用端子を形成する
と共に、他の５つの面に該面に搭載される半導体素子チ
ップとの接続に供される第２の接続用端子を形成し、さ
らに第１及び第２の接続用端子を接続する配線を形成
し、次いで前記基板を前記配線が内側になるように折り
曲げて直方体ブロックに組み立て、該組み立て工程の後
又は前に、第２の接続用端子を形成した面に半導体素子
チップを搭載するようにした方法である。
て、直方体を展開した形状を有する基板の１つの面に外
部機器との接続に供される第１の接続用端子を形成する
と共に、他の５つの面に該面に搭載される半導体素子チ
ップとの接続に供される第２の接続用端子を形成し、さ
らに第１及び第２の接続用端子を接続する配線を形成
し、次いで前記基板を前記配線が内側になるように折り
曲げて直方体ブロックに組み立て、該組み立て工程の後
又は前に、第２の接続用端子を形成した面に半導体素子
チップを搭載するようにした方法である。
また本発明は、上面に第１の配線が形成された単位基
板が積層され直方体形状に形成された直方体ブロック
と、この直方体ブロックの１つの面に形成され外部機器
との接続に供される第１の接続用端子と、前記直方体ブ
ロックの他の５つの面にそれぞれ形成された第２の接続
用端子と、前記直方体ブロックを構成する単位基板の内
部に形成され前記第１及び第２の接続用端子を電気的に
接続するスルーホールの第２の配線と、前記直方体ブロ
ックの前記第２の接続用端子を形成した面に搭載され該
接続用端子と電気的に接続された半導体素子チップとを
設けるようにしたものである。
板が積層され直方体形状に形成された直方体ブロック
と、この直方体ブロックの１つの面に形成され外部機器
との接続に供される第１の接続用端子と、前記直方体ブ
ロックの他の５つの面にそれぞれ形成された第２の接続
用端子と、前記直方体ブロックを構成する単位基板の内
部に形成され前記第１及び第２の接続用端子を電気的に
接続するスルーホールの第２の配線と、前記直方体ブロ
ックの前記第２の接続用端子を形成した面に搭載され該
接続用端子と電気的に接続された半導体素子チップとを
設けるようにしたものである。
（作用） 本発明によれば、直方体形状の直方体ブロックの６つ
の面のうち、外部機器との接続用端子を形成した面以外
の５つの面にそれぞれ半導体素子チップを搭載すること
ができる。このため、半導体素子チップを平面的に配置
する場合と比較して、実装面積は概ね1/5又はそれ以下
に抑えられることになり、高密度実装，小型化が可能と
なる。また、半導体素子チップは直方体ブロックの表面
に搭載される構造から、半導体素子チップを積層配置す
る場合と比較して、放熱性に優れ信頼性の高いものとな
る。
の面のうち、外部機器との接続用端子を形成した面以外
の５つの面にそれぞれ半導体素子チップを搭載すること
ができる。このため、半導体素子チップを平面的に配置
する場合と比較して、実装面積は概ね1/5又はそれ以下
に抑えられることになり、高密度実装，小型化が可能と
なる。また、半導体素子チップは直方体ブロックの表面
に搭載される構造から、半導体素子チップを積層配置す
る場合と比較して、放熱性に優れ信頼性の高いものとな
る。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わる電子部品装置の概
略構成を示す斜視図である。図中10は中空構造を有する
直方体形状に形成された直方体ブロックであり、この直
方体ブロック10の６つの平面のうちの１つの平面には外
部機器との接続のためのリードピン（第１の接続用端
子）20が設けられている。また、直方体ブロック10の他
の５つの平面には、図示しないボンディングパッド（第
２の接続用端子）が設けられており、このパッドに半導
体素子チップ30がフェースダウン構造により接続される
ものとなっている。
略構成を示す斜視図である。図中10は中空構造を有する
直方体形状に形成された直方体ブロックであり、この直
方体ブロック10の６つの平面のうちの１つの平面には外
部機器との接続のためのリードピン（第１の接続用端
子）20が設けられている。また、直方体ブロック10の他
の５つの平面には、図示しないボンディングパッド（第
２の接続用端子）が設けられており、このパッドに半導
体素子チップ30がフェースダウン構造により接続される
ものとなっている。
次に、上記装置の製造方法及び具体的構造を、第２図
を参照して説明する。第２図（ａ）は直方体ブロックの
展開図、（ｂ）は同図（ａ）の矢視Ａ−Ａ断面図であ
る。まず、ポリイミド等の可撓性を有する有機物からな
る基板11を用意し、この基板11を打ち抜きプレスにより
第２図（ａ）に示す如く十字型に打ち抜く。
を参照して説明する。第２図（ａ）は直方体ブロックの
展開図、（ｂ）は同図（ａ）の矢視Ａ−Ａ断面図であ
る。まず、ポリイミド等の可撓性を有する有機物からな
る基板11を用意し、この基板11を打ち抜きプレスにより
第２図（ａ）に示す如く十字型に打ち抜く。
次いで、図中破線で区切られた６つの領域のうち１つ
の領域にパッド17を形成し、他の５つの領域にパッド14
を形成し、さらに必要に応じて配線15,16を形成する。
ここで、パッド17を外部機器との接続用端子（第１の接
続用端子）となるものである。また、パッド14は、反対
側の面に形成されたボンディングパッド12とスルホール
配線13を介して接続されている。ボンディングパッド12
は、半導体素子チップ30との接続に供される接続用端子
（第２の接続用端子）となるものである。配線15は、必
要に応じてパッド14同士を接続するものである。また、
配線16はパッド14をパッド17に接続するものである。
の領域にパッド17を形成し、他の５つの領域にパッド14
を形成し、さらに必要に応じて配線15,16を形成する。
ここで、パッド17を外部機器との接続用端子（第１の接
続用端子）となるものである。また、パッド14は、反対
側の面に形成されたボンディングパッド12とスルホール
配線13を介して接続されている。ボンディングパッド12
は、半導体素子チップ30との接続に供される接続用端子
（第２の接続用端子）となるものである。配線15は、必
要に応じてパッド14同士を接続するものである。また、
配線16はパッド14をパッド17に接続するものである。
次いで、上記回路形成された基板11を回路面が内側と
なるように図中破線部で折り畳むことにより、直方体形
状に組み立てる。以上のようにして得られた直方体ブロ
ック10に対して、例えば直径0.5mm,長さ2.5mmのリード
ピンを25本直方体ブロックの下面（パッド17を形成した
面）に対して林立するように形成することで、外部機器
との接続用端子（第１の接続用端子）20を形成する。な
お、リードピンの接続は、直方体ブロック10の組み立て
前に行ってもよい。
なるように図中破線部で折り畳むことにより、直方体形
状に組み立てる。以上のようにして得られた直方体ブロ
ック10に対して、例えば直径0.5mm,長さ2.5mmのリード
ピンを25本直方体ブロックの下面（パッド17を形成した
面）に対して林立するように形成することで、外部機器
との接続用端子（第１の接続用端子）20を形成する。な
お、リードピンの接続は、直方体ブロック10の組み立て
前に行ってもよい。
こうして外部機器との接続用端子20と予め回路が形成
された直方体ブロック10に対して半導体素子チップ30を
接続する訳であるが、このとき半導体素子チップ30には
周知の回路技術によりバンプ31が形成されており、この
バンプ31と直方体ブロックの接続用パッド12とを位置合
わせし、加熱圧縮することで接続する。このバンプは半
導体素子チップの入出力ピンが多ピンである場合は必ず
しも通常のチップに見られるようにチップの周囲に形成
する必要はなく、例えば特開昭52−8785号公報に開示さ
れているように半導体素子チップの能動領域上に形成さ
れていてもよい。
された直方体ブロック10に対して半導体素子チップ30を
接続する訳であるが、このとき半導体素子チップ30には
周知の回路技術によりバンプ31が形成されており、この
バンプ31と直方体ブロックの接続用パッド12とを位置合
わせし、加熱圧縮することで接続する。このバンプは半
導体素子チップの入出力ピンが多ピンである場合は必ず
しも通常のチップに見られるようにチップの周囲に形成
する必要はなく、例えば特開昭52−8785号公報に開示さ
れているように半導体素子チップの能動領域上に形成さ
れていてもよい。
また、半導体素子チップ30の接続は、放熱性が要求さ
れる場合はフェースダウン構造とするのが望ましいが、
必ずしもフェースダウン構造に限定されるものではな
く、放熱性が高度に要求されない場合は、ワイヤボンデ
ィング法、TAB等の他の接続法を用いてもよい。逆に、
極めて高熱量を発生する半導体素子チップを接続する場
合は、放熱性に優れた構造とするために、第１図に示し
た直方体ブロック10の中空部内に、例えばHe等の冷却媒
体を封入し、加えて接続される半導体素子チップの裏面
に放熱フィンを設ければよい。さらに、以上述べた方法
により構成された電子部品装置の取扱いを容易にするの
と信頼性を保つ意味から、エポキシ樹脂或いはAlN,Al2O
3等のセラミックスにより封止してもよい。
れる場合はフェースダウン構造とするのが望ましいが、
必ずしもフェースダウン構造に限定されるものではな
く、放熱性が高度に要求されない場合は、ワイヤボンデ
ィング法、TAB等の他の接続法を用いてもよい。逆に、
極めて高熱量を発生する半導体素子チップを接続する場
合は、放熱性に優れた構造とするために、第１図に示し
た直方体ブロック10の中空部内に、例えばHe等の冷却媒
体を封入し、加えて接続される半導体素子チップの裏面
に放熱フィンを設ければよい。さらに、以上述べた方法
により構成された電子部品装置の取扱いを容易にするの
と信頼性を保つ意味から、エポキシ樹脂或いはAlN,Al2O
3等のセラミックスにより封止してもよい。
かくして本実施例によれば、５個の半導体素子チップ
30を実装した電子部品装置とした場合は、ベアチップを
平面的に並べた前記第６図の場合と比較して1/5以下の
実装面積に収めることができる。このため、高密度実が
可能であり、装置構成の小型化をはかることができる。
しかも、半導体素子チップを積層する構造とは異なり、
直方体ブロック10の表面にチップ30が搭載されるので、
放熱性にも優れるという利点がある。また、直方体ブロ
ック10の各表面に異なる種類の半導体素子チップを搭載
することで、多種の用途を持った電子部品装置を実現す
ることが可能となる。さらに、パッド14,17を接続する
ための配線16を展開基板11の内側に設けているので、直
方体ブロックに組み立てる際に配線16が引っ張られるこ
とはなく、配線16の断線を未然に防止することができ
る。
30を実装した電子部品装置とした場合は、ベアチップを
平面的に並べた前記第６図の場合と比較して1/5以下の
実装面積に収めることができる。このため、高密度実が
可能であり、装置構成の小型化をはかることができる。
しかも、半導体素子チップを積層する構造とは異なり、
直方体ブロック10の表面にチップ30が搭載されるので、
放熱性にも優れるという利点がある。また、直方体ブロ
ック10の各表面に異なる種類の半導体素子チップを搭載
することで、多種の用途を持った電子部品装置を実現す
ることが可能となる。さらに、パッド14,17を接続する
ための配線16を展開基板11の内側に設けているので、直
方体ブロックに組み立てる際に配線16が引っ張られるこ
とはなく、配線16の断線を未然に防止することができ
る。
なお、前記展開基板11は必ずしもポリイミド等の有機
物に限るものではなく、アルミニウム等の剛性のある金
属を用いることができる。この場合、金属板上に周知の
技術であるスクリーン印刷法により紫外線硬化樹脂をス
クリーン印刷し、紫外線を用いて硬化させる。こうして
得られた絶縁層に対して、例えばAu粒子を導体とした厚
膜ペーストを先のスクリーン印刷法を用いて回路形成を
行った後、所定のパッドのみを除いて再び絶縁層を形成
すればよい。また、金属板としてCu薄膜等の可撓性のあ
る金属板を用いてもよい。
物に限るものではなく、アルミニウム等の剛性のある金
属を用いることができる。この場合、金属板上に周知の
技術であるスクリーン印刷法により紫外線硬化樹脂をス
クリーン印刷し、紫外線を用いて硬化させる。こうして
得られた絶縁層に対して、例えばAu粒子を導体とした厚
膜ペーストを先のスクリーン印刷法を用いて回路形成を
行った後、所定のパッドのみを除いて再び絶縁層を形成
すればよい。また、金属板としてCu薄膜等の可撓性のあ
る金属板を用いてもよい。
第３図は本発明の他の実施例を説明するための斜視図
である。なお、第１図及び第２図と同一部分には同一符
号を付して、その詳しい説明は省略する。
である。なお、第１図及び第２図と同一部分には同一符
号を付して、その詳しい説明は省略する。
この実施例は、積層基板により直方体ブロックを構成
したものである。即ち、まずガラスエポキシ樹脂からな
る基板に周知の技術によりCu箔をラミネートし、このCu
箔をエッチングすることで、第３図（ａ）に示す如くパ
ッド12及び配線15等を形成した単位基板41を用意する。
次いで、この単位基板41を例えばプレスにより複数個ラ
ミネートすることで、第３図（ｂ）に示す如く直方体形
状を有する直方体ブロック40を形成する。
したものである。即ち、まずガラスエポキシ樹脂からな
る基板に周知の技術によりCu箔をラミネートし、このCu
箔をエッチングすることで、第３図（ａ）に示す如くパ
ッド12及び配線15等を形成した単位基板41を用意する。
次いで、この単位基板41を例えばプレスにより複数個ラ
ミネートすることで、第３図（ｂ）に示す如く直方体形
状を有する直方体ブロック40を形成する。
この場合、単位基板41を形成する材質は必ずしもガラ
スエポキシ樹脂である必要はなく、例えばポリカーボネ
イト樹脂であってもよいし、フェノール樹脂であっても
よい。さらに、導体を形成する材質はCuでなくてもよ
く、例えばAu,Al等であってもよい。また、最下層の単
位基板41の下面には外部機器との接続用端子（図示せ
ず）が形成され、各基板41を内部には接続用端子と前記
パッド12とを接続するためのスルーホール配線（図示せ
ず）が形成されている。
スエポキシ樹脂である必要はなく、例えばポリカーボネ
イト樹脂であってもよいし、フェノール樹脂であっても
よい。さらに、導体を形成する材質はCuでなくてもよ
く、例えばAu,Al等であってもよい。また、最下層の単
位基板41の下面には外部機器との接続用端子（図示せ
ず）が形成され、各基板41を内部には接続用端子と前記
パッド12とを接続するためのスルーホール配線（図示せ
ず）が形成されている。
このような実施例であっても、直方体ブロック40の表
面に半導体素子チップ30を搭載することができ、先の実
施例と同様の効果が得られる。
面に半導体素子チップ30を搭載することができ、先の実
施例と同様の効果が得られる。
なお、本発明は上述した各実施例に限定されるもので
はない。実施例では、直方体ブロックを組み立てた後に
半導体素子チップを実装したが、組み立て前にチックを
実装することも可能である。また、目的に応じて直方体
ブロックの１面内に複数個の半導体素子チップを接続し
てもよいし、１つの電子部品の接続される面に対して種
類の異なる半導体素子チップを接続してもよい。さら
に、第１図に示した外部機器との接続用端子はピン形状
を有する端子であるが、例えばエッジコネクタのように
平面的に形成されたものであってもよい。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
はない。実施例では、直方体ブロックを組み立てた後に
半導体素子チップを実装したが、組み立て前にチックを
実装することも可能である。また、目的に応じて直方体
ブロックの１面内に複数個の半導体素子チップを接続し
てもよいし、１つの電子部品の接続される面に対して種
類の異なる半導体素子チップを接続してもよい。さら
に、第１図に示した外部機器との接続用端子はピン形状
を有する端子であるが、例えばエッジコネクタのように
平面的に形成されたものであってもよい。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
［発明の効果］ 以上詳述したように本発明によれば、直方体形状の直
方体ブロックの６つの面のうち、外部機器との接続用端
子を形成した面以外の５つの面にそれぞれ半導体素子チ
ップを搭載することができる。従って、１個の半導体素
子チップの実装面積で、複数個の半導体素子チップを実
装することができ、小型で高密度実装が可能となる。ま
た、半導体素子チップは直方体ブロックの表面に搭載さ
れる構造から、半導体素子チップを積層配置する場合と
比較して、放熱性に優れ信頼性の高いものとすることが
できる。
方体ブロックの６つの面のうち、外部機器との接続用端
子を形成した面以外の５つの面にそれぞれ半導体素子チ
ップを搭載することができる。従って、１個の半導体素
子チップの実装面積で、複数個の半導体素子チップを実
装することができ、小型で高密度実装が可能となる。ま
た、半導体素子チップは直方体ブロックの表面に搭載さ
れる構造から、半導体素子チップを積層配置する場合と
比較して、放熱性に優れ信頼性の高いものとすることが
できる。
第１図は本発明の一実施例に係わる電子部品装置の概略
構成を示す斜視図、第２図は上記装置の製造方法及び具
体的構成を説明するための図、第３図は本発明の他の実
施例を説明するための斜視図、第４図乃至第７図はそれ
ぞれ従来の問題点を説明するための図である。 10……直方体ブロック、11……基板、12……ボンディン
グパッド（第２の接続用端子）、13……スルーホール配
線、14……パッド、15,16……配線、17……パッド（第
１の接続用端子）、20……リードピン（第１の接続用端
子）、30……半導体素子チップ、31……バンプ。
構成を示す斜視図、第２図は上記装置の製造方法及び具
体的構成を説明するための図、第３図は本発明の他の実
施例を説明するための斜視図、第４図乃至第７図はそれ
ぞれ従来の問題点を説明するための図である。 10……直方体ブロック、11……基板、12……ボンディン
グパッド（第２の接続用端子）、13……スルーホール配
線、14……パッド、15,16……配線、17……パッド（第
１の接続用端子）、20……リードピン（第１の接続用端
子）、30……半導体素子チップ、31……バンプ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−232999（ＪＰ，Ａ) 特開 昭50−92684（ＪＰ，Ａ) 特開 昭58−86757（ＪＰ，Ａ) 特開 昭61−35547（ＪＰ，Ａ) 特開 昭59−123298（ＪＰ，Ａ) 実開 昭59−89554（ＪＰ，Ｕ)
Claims (6)
- 【請求項１】直方体形状に形成された直方体ブロック
と、この直方体ブロックの１つの面に形成され外部機器
との接続に供される第１の接続用端子と、前記直方体ブ
ロックの他の５つの面にそれぞれ形成された第２の接続
用端子と、前記直方体ブロックの内面に形成され前記第
１及び第２の接続用端子を電気的に接続する配線と、前
記直方体ブロックの前記第２の接続用端子を形成した面
に搭載され該接続用端子と電気的に接続された半導体素
子チップとを具備してなることを特徴とする電子部品装
置。 - 【請求項２】上面に第１の配線が形成された単位基板が
積層され直方体形状に形成された直方体ブロックと、こ
の直方体ブロックの１つの面に形成され外部機器との接
続に供される第１の接続用端子と、前記直方体ブロック
の他の５つの面にそれぞれ形成された第２の接続用端子
と、前記直方体ブロックを構成する単位基板の内部に形
成され前記第１及び第２の接続用端子を電気的に接続す
るスルーホールの第２の配線と、前記直方体ブロックの
前記第２の接続用端子を形成した面に搭載され該接続用
端子と電気的に接続された半導体素子チップとを具備し
てなることを特徴とする電子部品装置。 - 【請求項３】前記半導体素子チップは、前記直方体ブロ
ックの表面に対してフェースダウン構造を有し、該チッ
プの表面に形成されたバンプと前記第２の接続用端子と
を接続してなることを特徴とする請求項１又は２に記載
の電子部品装置。 - 【請求項４】直方体を展開した構造を有する基板の１つ
の面に外部機器との接続に供される第１の接続用端子を
形成すると共に、他の５つの面に該面に搭載される半導
体素子チップとの接続に供される第２の接続用端子を形
成し、且つ第１及び第２の接続用端子を接続する配線を
形成する工程と、前記基板を前記配線が内側になるよう
に折り曲げて直方体ブロックに組み立てる工程と、前記
第２の接続用端子を形成した面に半導体素子チップを搭
載する工程とを含むことを特徴とする電子部品装置の製
造方法。 - 【請求項５】直方体形状を有する直方体ブロックと、こ
の直方体ブロックの１つの面に形成され外部機器との接
続に供される第１の接続用端子と、前記直方体ブロック
の他の５つの面にそれぞれ形成され該面に搭載される半
導体素子チップとの接続に供される第２の接続用端子
と、前記直方体ブロックの内面に形成され前記第１及び
第２の接続用端子を電気的に接続する配線とを具備して
なることを特徴とする電子部品装置。 - 【請求項６】上面に第１の配線が形成された単位基板が
積層され直方体形状に形成された直方体ブロックと、こ
の直方体ブロックの１つの面に形成され外部機器との接
続に供される第１の接続用端子と、前記直方体ブロック
の他の５つの面にそれぞれ形成され該面に搭載される半
導体素子チップとの接続に供される第２の接続用端子
と、前記直方体ブロックを構成する単位基板の内部に形
成され前記第１及び第２の接続用端子を電気的に接続す
るスルーホールの第２の配線とを具備してなることを特
徴とする電子部品装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1778489A JP2721223B2 (ja) | 1989-01-30 | 1989-01-30 | 電子部品装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1778489A JP2721223B2 (ja) | 1989-01-30 | 1989-01-30 | 電子部品装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02199859A JPH02199859A (ja) | 1990-08-08 |
| JP2721223B2 true JP2721223B2 (ja) | 1998-03-04 |
Family
ID=11953343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1778489A Expired - Lifetime JP2721223B2 (ja) | 1989-01-30 | 1989-01-30 | 電子部品装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721223B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691885A (en) * | 1992-03-17 | 1997-11-25 | Massachusetts Institute Of Technology | Three-dimensional interconnect having modules with vertical top and bottom connectors |
| JPH07505490A (ja) * | 1992-03-17 | 1995-06-15 | マサチユセツツ・インスチチユート・オブ・テクノロジー | 低近接３次元インターコネクト |
| DE69330450T2 (de) * | 1992-08-05 | 2001-11-08 | Fujitsu Ltd., Kawasaki | Dreidimensionaler Multichipmodul |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916266A (en) * | 1973-12-13 | 1975-10-28 | Ibm | Planar packaging for integrated circuits |
| JPS62232999A (ja) * | 1986-04-03 | 1987-10-13 | 日本電気株式会社 | モジユ−ル |
-
1989
- 1989-01-30 JP JP1778489A patent/JP2721223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02199859A (ja) | 1990-08-08 |
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