JPH08330432A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08330432A JPH08330432A JP13817895A JP13817895A JPH08330432A JP H08330432 A JPH08330432 A JP H08330432A JP 13817895 A JP13817895 A JP 13817895A JP 13817895 A JP13817895 A JP 13817895A JP H08330432 A JPH08330432 A JP H08330432A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- chip
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 チップコーナー部に未使用領域がなく、チッ
プ面積の有効利用が図られ、かつ、組立歩留り低下の問
題が改善された半導体集積回路を提供する。 【構成】 半導体チップ１００ａ上に所定の回路が形成
され、この回路を取り囲むように、外部との信号の授受
のための入出力回路およびボンディングパッド２からな
る複数の入出力用ブロック１が形成されてなる半導体集
積回路である。各入出力用ブロック１，１，…のうち半
導体チップ１００ａのコーナー部近傍のものは、他の入
出力用ブロックに対して４５度傾斜して配置されてい
る。
プ面積の有効利用が図られ、かつ、組立歩留り低下の問
題が改善された半導体集積回路を提供する。 【構成】 半導体チップ１００ａ上に所定の回路が形成
され、この回路を取り囲むように、外部との信号の授受
のための入出力回路およびボンディングパッド２からな
る複数の入出力用ブロック１が形成されてなる半導体集
積回路である。各入出力用ブロック１，１，…のうち半
導体チップ１００ａのコーナー部近傍のものは、他の入
出力用ブロックに対して４５度傾斜して配置されてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
する。
する。
【０００２】
【従来の技術】図３は従来の半導体集積回路のチップ１
００の一般的なレイアウトを示すものである。図示の通
り、矩形をなすチップ１００は、その各辺に沿って、複
数の入出力用ブロック１，１，…が規則的に配列されて
いる。入出力ブロック１は、入力回路または出力回路
（図示略）と、ボンディングパッド２とを有している。
００の一般的なレイアウトを示すものである。図示の通
り、矩形をなすチップ１００は、その各辺に沿って、複
数の入出力用ブロック１，１，…が規則的に配列されて
いる。入出力ブロック１は、入力回路または出力回路
（図示略）と、ボンディングパッド２とを有している。
【０００３】ここで、入力回路は外部から到来する信号
を半導体集積回路内の各部に供給する役割を果すもので
あり、また、出力回路は半導体集積回路内部で発生され
た信号を外部へ供給する役割を果すものであるため、両
者ともある程度の駆動力を必要とする。従って、これら
の入力回路および出力回路は、チップ内部の他の回路に
比べてサイズの大きなトランジスタを用いて構成される
のが一般的である。
を半導体集積回路内の各部に供給する役割を果すもので
あり、また、出力回路は半導体集積回路内部で発生され
た信号を外部へ供給する役割を果すものであるため、両
者ともある程度の駆動力を必要とする。従って、これら
の入力回路および出力回路は、チップ内部の他の回路に
比べてサイズの大きなトランジスタを用いて構成される
のが一般的である。
【０００４】また、各ボンディングパッド２，２，…
は、半導体集積回路の組立工程において、図４に示すよ
うにボンディングワイヤ３，３，…によってパッケージ
側のリード４，４，…に接続される。各ボンディングワ
イヤ３は、溶融状態の金属の玉をボンディングパッド２
に押し付けた後、リード４まで引伸すという手段により
形成されるのが一般的である。このような作業を可能な
らしむため、ボンディングパッド２，２，…のサイズに
も制約があり、通常は１００μｍ角程度の比較的サイズ
の大きなものが使用される。
は、半導体集積回路の組立工程において、図４に示すよ
うにボンディングワイヤ３，３，…によってパッケージ
側のリード４，４，…に接続される。各ボンディングワ
イヤ３は、溶融状態の金属の玉をボンディングパッド２
に押し付けた後、リード４まで引伸すという手段により
形成されるのが一般的である。このような作業を可能な
らしむため、ボンディングパッド２，２，…のサイズに
も制約があり、通常は１００μｍ角程度の比較的サイズ
の大きなものが使用される。
【０００５】このような事情から、一般的に入出力用ブ
ロック１，１，…は比較的サイズの大きなものとなる。
ロック１，１，…は比較的サイズの大きなものとなる。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路は、図３に示すように、チップ１０
０のコーナー部に素子が全く形成されない未使用領域が
生じてしまうため、チップ面積の有効利用が図れず、経
済的でないという問題があった。
来の半導体集積回路は、図３に示すように、チップ１０
０のコーナー部に素子が全く形成されない未使用領域が
生じてしまうため、チップ面積の有効利用が図れず、経
済的でないという問題があった。
【０００７】特にこの問題は多数のピンを備えた半導体
集積回路を構成しようとする場合に顕著になる。すなわ
ち、ピンの数を多くするためには、チップの各辺に配置
する入出力ブロック１，１，…の数を増やさなければな
らず、そのためには各入出力ブロック１の横幅Ｈを狭め
なければならない。ところが、この横幅Ｈを狭めると、
必要なサイズのトランジスタを構成するためのエリアが
不足してしまう。そこで、各入出力ブロック１の縦の寸
法Ｖを増加させることにより、かかる不足分を補う必要
がある。このように各入出力ブロック１の縦の寸法Ｖを
長くすると、コーナー部の未使用領域の面積が広くなっ
てしまう訳である。
集積回路を構成しようとする場合に顕著になる。すなわ
ち、ピンの数を多くするためには、チップの各辺に配置
する入出力ブロック１，１，…の数を増やさなければな
らず、そのためには各入出力ブロック１の横幅Ｈを狭め
なければならない。ところが、この横幅Ｈを狭めると、
必要なサイズのトランジスタを構成するためのエリアが
不足してしまう。そこで、各入出力ブロック１の縦の寸
法Ｖを増加させることにより、かかる不足分を補う必要
がある。このように各入出力ブロック１の縦の寸法Ｖを
長くすると、コーナー部の未使用領域の面積が広くなっ
てしまう訳である。
【０００８】また、コーナー部に広い未使用領域を有す
る半導体集積回路は、組立歩留りの低下を招き易いとい
う問題がある。すなわち、半導体集積回路のパッケージ
を構成するリードフレームは、金属板に対して打抜き加
工を施す等の手段によって製造するため、リード間の間
隙を狭くするのにも限界があり、各リード４，４，…は
一様なピッチで並んだ状態のものとならざると得ない。
従って、このようなリードフレームにチップを搭載した
とすると、図４に示すように、コーナー部近傍にあるボ
ンディングパッド２に対するボンディングワイヤ３が長
くなってしまう。このため、ボンディングワイヤ３の切
断、他の部分との接触等の事故が生じやすくなり、組立
歩留りが低下するのである。
る半導体集積回路は、組立歩留りの低下を招き易いとい
う問題がある。すなわち、半導体集積回路のパッケージ
を構成するリードフレームは、金属板に対して打抜き加
工を施す等の手段によって製造するため、リード間の間
隙を狭くするのにも限界があり、各リード４，４，…は
一様なピッチで並んだ状態のものとならざると得ない。
従って、このようなリードフレームにチップを搭載した
とすると、図４に示すように、コーナー部近傍にあるボ
ンディングパッド２に対するボンディングワイヤ３が長
くなってしまう。このため、ボンディングワイヤ３の切
断、他の部分との接触等の事故が生じやすくなり、組立
歩留りが低下するのである。
【０００９】この発明は、以上説明した事情に鑑みてな
されたものであり、チップコーナー部に未使用領域がな
く、チップ面積の有効利用が図られ、かつ、組立歩留り
低下の問題が改善された半導体集積回路を提供すること
を目的としている。
されたものであり、チップコーナー部に未使用領域がな
く、チップ面積の有効利用が図られ、かつ、組立歩留り
低下の問題が改善された半導体集積回路を提供すること
を目的としている。
【００１０】
【課題を解決するための手段】この発明は、半導体チッ
プ上に所定の回路が形成され、この回路を取り囲むよう
に、外部との信号の授受のための入出力回路およびボン
ディングパッドからなる複数の入出力用ブロックが形成
されてなる半導体集積回路において、前記各入出力用ブ
ロックのうち前記半導体チップのコーナー部近傍のもの
が他の入出力用ブロックに対して傾斜して配置されてな
ることを特徴とする半導体集積回路を要旨とする。
プ上に所定の回路が形成され、この回路を取り囲むよう
に、外部との信号の授受のための入出力回路およびボン
ディングパッドからなる複数の入出力用ブロックが形成
されてなる半導体集積回路において、前記各入出力用ブ
ロックのうち前記半導体チップのコーナー部近傍のもの
が他の入出力用ブロックに対して傾斜して配置されてな
ることを特徴とする半導体集積回路を要旨とする。
【００１１】
【作用】上記発明によれば、半導体チップのコーナー部
に入出力用ブロックが斜めに配置されるので、コーナー
部に未使用領域が生じることはない。また、このコーナ
ー部の入出力用ブロックのボンディングパッドはパッケ
ージ側のリードから近くにあるので、これに接続される
ボンディングワイヤの断線、他との接触といった事故が
生じにくい。
に入出力用ブロックが斜めに配置されるので、コーナー
部に未使用領域が生じることはない。また、このコーナ
ー部の入出力用ブロックのボンディングパッドはパッケ
ージ側のリードから近くにあるので、これに接続される
ボンディングワイヤの断線、他との接触といった事故が
生じにくい。
【００１２】
【実施例】以下、本発明を更に理解しやすくするため、
実施例について説明する。かかる実施例は、本発明の一
態様を示すものであり、この発明を限定するものではな
く、本発明の範囲で任意に変更可能である。
実施例について説明する。かかる実施例は、本発明の一
態様を示すものであり、この発明を限定するものではな
く、本発明の範囲で任意に変更可能である。
【００１３】図１はこの発明の一実施例による半導体集
積回路のチップ１００ａのレイアウトを示すものであ
る。本実施例においては、図示の通り、チップコーナー
部の４個の入出力用ブロック１，１，１，１は各々４５
度傾けた状態で配置されている。このコーナー部の各入
出力用ブロック１は、配置の際の姿勢が４５度傾いてい
る点以外は、チップ１００ａの各辺に配置された他の入
出力用ブロック１と何等変わるところがない。このよう
な配置を行っているため、チップ１００ａのコーナ部に
は未使用領域が生じず、チップ面積の有効利用が図られ
ている。
積回路のチップ１００ａのレイアウトを示すものであ
る。本実施例においては、図示の通り、チップコーナー
部の４個の入出力用ブロック１，１，１，１は各々４５
度傾けた状態で配置されている。このコーナー部の各入
出力用ブロック１は、配置の際の姿勢が４５度傾いてい
る点以外は、チップ１００ａの各辺に配置された他の入
出力用ブロック１と何等変わるところがない。このよう
な配置を行っているため、チップ１００ａのコーナ部に
は未使用領域が生じず、チップ面積の有効利用が図られ
ている。
【００１４】図２は図１に示したものの変形例を示すも
のである。この図２に示す例では、４５度傾いた２個の
入出力ブロック１，１がコーナー部に配置されている。
この構成においても、上記図１に示すものと同様な効果
が得られる。
のである。この図２に示す例では、４５度傾いた２個の
入出力ブロック１，１がコーナー部に配置されている。
この構成においても、上記図１に示すものと同様な効果
が得られる。
【００１５】なお、上記実施例では、入出力ブロック１
を４５度傾けて配置する構成を開示したが、傾ける角度
はチップ全体のレイアウトを考慮し、最適な角度を選択
すればよい。傾けて配置する入出力ブロック１の個数に
ついても同様である。また、１つのコーナー部において
複数の入出力ブロック１，１，…を傾けて配置する際、
各入出力用ブロックの傾き角は同じである必要はなく、
各入出力ブロック１，１，…を放射状に配置してもよ
い。
を４５度傾けて配置する構成を開示したが、傾ける角度
はチップ全体のレイアウトを考慮し、最適な角度を選択
すればよい。傾けて配置する入出力ブロック１の個数に
ついても同様である。また、１つのコーナー部において
複数の入出力ブロック１，１，…を傾けて配置する際、
各入出力用ブロックの傾き角は同じである必要はなく、
各入出力ブロック１，１，…を放射状に配置してもよ
い。
【００１６】
【発明の効果】以上説明したように、この発明によれ
ば、半導体チップ上に所定の回路が形成され、この回路
を取り囲むように、外部との信号の授受のための入出力
回路およびボンディングパッドからなる複数の入出力用
ブロックが形成されてなる半導体集積回路において、前
記各入出力用ブロックのうち前記半導体チップのコーナ
ー部近傍のものが他の入出力用ブロックに対して傾斜し
て配置したので、半導体チップのコーナー部に未使用領
域が生じず、チップ面積の有効利用を図ることができる
という効果がある。また、本発明によれば、半導体チッ
プのコーナー部にも入出力用ブロックが配置されるの
で、特定の入出力ブロックのボンディングパッドに対す
るボンディングワイヤが長くなり過ぎるという不具合を
回避することができ、組立歩留りの低下を防止すること
ができるという効果がある。
ば、半導体チップ上に所定の回路が形成され、この回路
を取り囲むように、外部との信号の授受のための入出力
回路およびボンディングパッドからなる複数の入出力用
ブロックが形成されてなる半導体集積回路において、前
記各入出力用ブロックのうち前記半導体チップのコーナ
ー部近傍のものが他の入出力用ブロックに対して傾斜し
て配置したので、半導体チップのコーナー部に未使用領
域が生じず、チップ面積の有効利用を図ることができる
という効果がある。また、本発明によれば、半導体チッ
プのコーナー部にも入出力用ブロックが配置されるの
で、特定の入出力ブロックのボンディングパッドに対す
るボンディングワイヤが長くなり過ぎるという不具合を
回避することができ、組立歩留りの低下を防止すること
ができるという効果がある。
【図１】 この発明の一実施例による半導体集積回路の
チップレイアウトを示す図である。
チップレイアウトを示す図である。
【図２】 同実施例の変形例を示す図である。
【図３】 従来の半導体集積回路のチップレイアウトを
示す図である。
示す図である。
【図４】 ボンディングパッドとパッケージ側のリード
との接続状態を示す図である。
との接続状態を示す図である。
１００ａ……半導体チップ、１……入出力用ブロック、
２……ボンディングパッド。
２……ボンディングパッド。
Claims (1)
- 【請求項１】 半導体チップ上に所定の回路が形成さ
れ、この回路を取り囲むように、外部との信号の授受の
ための入出力回路およびボンディングパッドからなる複
数の入出力用ブロックが形成されてなる半導体集積回路
において、 前記各入出力用ブロックのうち前記半導体チップのコー
ナー部近傍のものが他の入出力用ブロックに対して傾斜
して配置されてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13817895A JPH08330432A (ja) | 1995-06-05 | 1995-06-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13817895A JPH08330432A (ja) | 1995-06-05 | 1995-06-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330432A true JPH08330432A (ja) | 1996-12-13 |
Family
ID=15215878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13817895A Pending JPH08330432A (ja) | 1995-06-05 | 1995-06-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163042A (en) * | 1998-07-02 | 2000-12-19 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| WO2016167005A1 (ja) * | 2015-04-13 | 2016-10-20 | 浜松ホトニクス株式会社 | 光検出装置 |
-
1995
- 1995-06-05 JP JP13817895A patent/JPH08330432A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163042A (en) * | 1998-07-02 | 2000-12-19 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| WO2016167005A1 (ja) * | 2015-04-13 | 2016-10-20 | 浜松ホトニクス株式会社 | 光検出装置 |
| JP2016201496A (ja) * | 2015-04-13 | 2016-12-01 | 浜松ホトニクス株式会社 | 光検出装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5723899A (en) | Semiconductor lead frame having connection bar and guide rings | |
| JPH0650761B2 (ja) | 半導体装置 | |
| JPH1131717A (ja) | 半導体チップ及びそれを備えた表示装置 | |
| JPH08330432A (ja) | 半導体集積回路 | |
| JPH1117100A (ja) | 半導体装置 | |
| JP3274633B2 (ja) | 半導体集積回路装置 | |
| JPS62130549A (ja) | 集積回路チツプ | |
| JPH06232196A (ja) | 半導体装置 | |
| JPH061801B2 (ja) | リ−ドフレ−ム | |
| JP3858135B2 (ja) | 半導体装置の接合構造 | |
| JPH06232328A (ja) | Ｌｏｃ型半導体装置 | |
| JP2000022079A (ja) | 半導体集積回路 | |
| JP3070542B2 (ja) | 半導体装置 | |
| JPH11340272A (ja) | 半導体集積回路及び半導体集積回路装置 | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPH032345B2 (ja) | ||
| JPH05343525A (ja) | 半導体集積回路 | |
| JPS60234335A (ja) | 半導体装置 | |
| JPH05226568A (ja) | 半導体装置 | |
| KR0137068B1 (ko) | 리드 프레임 | |
| JP2004265940A (ja) | 半導体装置 | |
| US20080128877A1 (en) | Semiconductor device | |
| JPH0513658A (ja) | 半導体装置用リードフレーム | |
| JP2949951B2 (ja) | 半導体装置 | |
| JPH07202105A (ja) | 半導体装置用リードフレーム |