JPS62130549A - 集積回路チツプ - Google Patents
集積回路チツプInfo
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- JPS62130549A JPS62130549A JP61276391A JP27639186A JPS62130549A JP S62130549 A JPS62130549 A JP S62130549A JP 61276391 A JP61276391 A JP 61276391A JP 27639186 A JP27639186 A JP 27639186A JP S62130549 A JPS62130549 A JP S62130549A
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- Japan
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- chip
- integrated circuit
- peripheral
- outer edge
- terminal
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- 230000002093 peripheral effect Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、集積回路チップに関し、詳しくは、その集
積回路チップ中における回路の物理的配置に関する。
積回路チップ中における回路の物理的配置に関する。
ぐ発明の背景〉
この発明に関連する集積回路（工Ｃ）チップは、通常長
方形であり、その中央領域に集積回路を有する。第１図
には、リード・フレーム・パッド１２に通常の方法で設
けられた工Ｃチップｌｏｉ有する従来技術の工Ｃ装置が
示されている。複数の端子接触フィンガ１４が、フレー
ム・パッド１２の外縁の周囲に離れて配置されている。
方形であり、その中央領域に集積回路を有する。第１図
には、リード・フレーム・パッド１２に通常の方法で設
けられた工Ｃチップｌｏｉ有する従来技術の工Ｃ装置が
示されている。複数の端子接触フィンガ１４が、フレー
ム・パッド１２の外縁の周囲に離れて配置されている。
一連の接続ワイヤ１６が、フィンガ１４と、工Ｃチップ
１０の周辺向上に設けられた端子ポンド・パッド１８と
を電気的に相互接続している。長方形の中央領域２０は
装置の集積回路を含み、側辺２２を有する点線によって
囲まれて示されている。互いに独立した端子ポンド・パ
ッド１８は、周辺回路３０を介して、中央領域２ＣＫ収
容された集積回路と相互接続されている。周辺回路３０
は、この場合入力／出力回路であシ、第１図に示される
ように長方形に形成されていて、中央領域２０の側辺２
２．！：ボンド・パッド１８との間に設けられている。
１０の周辺向上に設けられた端子ポンド・パッド１８と
を電気的に相互接続している。長方形の中央領域２０は
装置の集積回路を含み、側辺２２を有する点線によって
囲まれて示されている。互いに独立した端子ポンド・パ
ッド１８は、周辺回路３０を介して、中央領域２ＣＫ収
容された集積回路と相互接続されている。周辺回路３０
は、この場合入力／出力回路であシ、第１図に示される
ように長方形に形成されていて、中央領域２０の側辺２
２．！：ボンド・パッド１８との間に設けられている。
周辺回路３０は、ＩＣチップ１０のコーナー領域３２内
で周辺回路同士が不用意に重畳しないように、側辺２２
に直接隣接するチップ領域に限定される。
で周辺回路同士が不用意に重畳しないように、側辺２２
に直接隣接するチップ領域に限定される。
チップの物理的なレイアウトは通常コンピュータ・シス
テムによって行われ、これにより周辺回路３０がほぼ長
方形の伸張された形状に形成される。更に、これらの伸
張された形状の周辺回路３０は、そのほぼ縦方向の軸（
その１つが第１図の３４で示されている）が側辺２２に
実質的に垂直になるように形成されている。第１図から
明らかなように、互いに垂直でありコーナー領域３２に
隣接する２つの周辺回路３０ａは、このコーナー領域３
２に入り込めば必然的に互いに重畳することになる。こ
の潜在的な問題をなくすため、産業界では通常、コンピ
ュータ・システムを利用して、これら周辺回路３０ｆコ
ーナー領域３２に配置しないようにプログラムされたチ
ップ・レイアウトが行われる。この結果、接続ワイヤ１
６のうちの数本、特に、チップ１０の角の近くに配置さ
れた接触フィンガ１４に接続される接続ワイヤは、極端
に長くなる。このような極端に長い接続ワイヤは、完成
された装置が使用中に振動を受けると、断線或いは隣接
する他のワイヤとの短絡により故障しやすい。
テムによって行われ、これにより周辺回路３０がほぼ長
方形の伸張された形状に形成される。更に、これらの伸
張された形状の周辺回路３０は、そのほぼ縦方向の軸（
その１つが第１図の３４で示されている）が側辺２２に
実質的に垂直になるように形成されている。第１図から
明らかなように、互いに垂直でありコーナー領域３２に
隣接する２つの周辺回路３０ａは、このコーナー領域３
２に入り込めば必然的に互いに重畳することになる。こ
の潜在的な問題をなくすため、産業界では通常、コンピ
ュータ・システムを利用して、これら周辺回路３０ｆコ
ーナー領域３２に配置しないようにプログラムされたチ
ップ・レイアウトが行われる。この結果、接続ワイヤ１
６のうちの数本、特に、チップ１０の角の近くに配置さ
れた接触フィンガ１４に接続される接続ワイヤは、極端
に長くなる。このような極端に長い接続ワイヤは、完成
された装置が使用中に振動を受けると、断線或いは隣接
する他のワイヤとの短絡により故障しやすい。
この問題を軽減する方法の１つは、適切ｉパッドがコー
ナー領域３２内のチップの角付近に配置されるように、
チップ周辺に沿う端子ボンド・パッド１８を配分するこ
とである。しかし、こうすることにより別の不都合な問
題が生じる。端子ボンド・ハツト１８が通常周辺回路３
０のレイアウトに含まれるため、両者がこの同じ処理工
程で一緒に形成される。もし端子ボンド・パッド１８が
、それに関連する周辺回路３０に対して離れて配置され
るならば、両者ヲ同じレイアウトに含めることは実用的
でなくなる。これは、そのようにすることにより標票的
であるべき周辺回路３０の各々が必然的に特殊なものに
なってしまうからである。当業者であれば、このことが
数多くの理由で望ましくないことが判るであろう。従っ
て、端子ボンド・パッド１８ヲ、それに関連する周辺回
路３０の形成に使用する処理工程とは別の処理工程によ
ってこの周辺回路３０から離れた位置に形成することが
必要である。しかし、これによシ、当然、装置の複雑さ
及びその製造コストが増すことになる。
ナー領域３２内のチップの角付近に配置されるように、
チップ周辺に沿う端子ボンド・パッド１８を配分するこ
とである。しかし、こうすることにより別の不都合な問
題が生じる。端子ボンド・ハツト１８が通常周辺回路３
０のレイアウトに含まれるため、両者がこの同じ処理工
程で一緒に形成される。もし端子ボンド・パッド１８が
、それに関連する周辺回路３０に対して離れて配置され
るならば、両者ヲ同じレイアウトに含めることは実用的
でなくなる。これは、そのようにすることにより標票的
であるべき周辺回路３０の各々が必然的に特殊なものに
なってしまうからである。当業者であれば、このことが
数多くの理由で望ましくないことが判るであろう。従っ
て、端子ボンド・パッド１８ヲ、それに関連する周辺回
路３０の形成に使用する処理工程とは別の処理工程によ
ってこの周辺回路３０から離れた位置に形成することが
必要である。しかし、これによシ、当然、装置の複雑さ
及びその製造コストが増すことになる。
〈発明の概要〉
この発明による外縁部を有する長方形の集積回路チップ
をここに開示する。チップ内の実質的に長方形の領域に
は、上記外縁端部から離間された集積回路が収容されて
いる。複数の端子パッドがチップの上記外縁部に沿って
配置されている。複数の周辺回路が、チップ内にと紀要
方形領域の側辺と端子パッドとの間に配置されている。
をここに開示する。チップ内の実質的に長方形の領域に
は、上記外縁端部から離間された集積回路が収容されて
いる。複数の端子パッドがチップの上記外縁部に沿って
配置されている。複数の周辺回路が、チップ内にと紀要
方形領域の側辺と端子パッドとの間に配置されている。
各周辺回路は、上記長方形領域の側辺に対して９０度よ
り小さい角度を成す縦方向の軸を有し、概して伸張され
た形状に形成されている。
り小さい角度を成す縦方向の軸を有し、概して伸張され
た形状に形成されている。
〈実施例の詳細な説明〉
第２図は、通常の方法でリード・フレーム・パッド１２
に設けられた集積回路（工Ｃ）チップ１１０ ’ｉｉ含
む集積回路（工Ｃ）装置１００を示す。複数の端子接触
７（ンガ１１４が、フレーム・パッド１１２の外縁の周
りに離れて配置されている。第２図に示すように一連の
接続ワイヤ１１６が、フィンガ１１４と、工Ｃチップ１
１０上にこの外縁部１１９に隣接して配置された一連の
端子ボンド・パッド１１８とを電気的に相互接続してい
る。点線によって囲まれて示された側辺１２２を有する
実質的に長方形の中央領域１２．０には、装置１００の
集積回路が収容されている。一般に伸張された形状に形
成された一連の周辺回路１３０が、第２図に示されるよ
うに、中央領域１２０の側辺１２２とボンド・バット１
１８との間に配置されており、ボンド・パット１１８と
集積回路の能動素子とを相互接続するのに使用される。
に設けられた集積回路（工Ｃ）チップ１１０ ’ｉｉ含
む集積回路（工Ｃ）装置１００を示す。複数の端子接触
７（ンガ１１４が、フレーム・パッド１１２の外縁の周
りに離れて配置されている。第２図に示すように一連の
接続ワイヤ１１６が、フィンガ１１４と、工Ｃチップ１
１０上にこの外縁部１１９に隣接して配置された一連の
端子ボンド・パッド１１８とを電気的に相互接続してい
る。点線によって囲まれて示された側辺１２２を有する
実質的に長方形の中央領域１２．０には、装置１００の
集積回路が収容されている。一般に伸張された形状に形
成された一連の周辺回路１３０が、第２図に示されるよ
うに、中央領域１２０の側辺１２２とボンド・バット１
１８との間に配置されており、ボンド・パット１１８と
集積回路の能動素子とを相互接続するのに使用される。
端子ボンド・パッド１１８の各々は、周辺回路１３０の
端部１３６に結合されている。
端部１３６に結合されている。
第１図の従来技術のＩＣチップ１０の周辺回路３０とは
異なり、装置１０００周辺回路１３０は、その縦方向の
軸１３４が隣接する側辺１２２と非垂直になるように形
成されている。即ち、第２図及び第３図からよく判るよ
うに、軸１３４と側辺１２２によって形成される角度Ａ
ば９０度より小さい角度である。これによって、周辺回
路１３０を、端子ボンド・バンド１１８に隣接するその
端部１３６がＩＣチップ１１０の角部１５０の方向に煩
くように配置できる。第３図には、代表的な入力回路１
５２を詳細に表す具体的な周辺回路１３０ｂが示されて
いる。第３図から判るように、周辺回路１３０ｂの端部
１３６は左に傾いておシ、縦方向の軸１３４は側辺１２
２に対して９０度より小さい角度をなしている。端子ボ
ンド・パット１１８は、通常の形式のものであり、端部
１３６に近接して配置されている。
異なり、装置１０００周辺回路１３０は、その縦方向の
軸１３４が隣接する側辺１２２と非垂直になるように形
成されている。即ち、第２図及び第３図からよく判るよ
うに、軸１３４と側辺１２２によって形成される角度Ａ
ば９０度より小さい角度である。これによって、周辺回
路１３０を、端子ボンド・バンド１１８に隣接するその
端部１３６がＩＣチップ１１０の角部１５０の方向に煩
くように配置できる。第３図には、代表的な入力回路１
５２を詳細に表す具体的な周辺回路１３０ｂが示されて
いる。第３図から判るように、周辺回路１３０ｂの端部
１３６は左に傾いておシ、縦方向の軸１３４は側辺１２
２に対して９０度より小さい角度をなしている。端子ボ
ンド・パット１１８は、通常の形式のものであり、端部
１３６に近接して配置されている。
当業者であれば、この構造には左方向に煩く構成、右方
向に煩く構成の双方があシ、第３図には左方向に煩く構
成が示されていることが判るであろう。右方向に煩く構
成は、左方向に傾く構成と単に線対称になっているにす
ぎない。再び第２図を参照すると、左方向に傾く構成、
右方向に傾く構成の周辺回路１３０は共に、その各々の
端子ボンド・パッド１１８が第１図の従来技術のチップ
１ｏのものに比べて角部１５０に相当接近して配分され
るように■Ｃチップ１１０の周辺上に配置されて示され
ている。この結果、相当短い接続ワイヤ１１６により、
フィンガ１１４と角部１５０に最も近い端子ボンド・パ
ッド１１８とを相互接続することができる。
向に煩く構成の双方があシ、第３図には左方向に煩く構
成が示されていることが判るであろう。右方向に煩く構
成は、左方向に傾く構成と単に線対称になっているにす
ぎない。再び第２図を参照すると、左方向に傾く構成、
右方向に傾く構成の周辺回路１３０は共に、その各々の
端子ボンド・パッド１１８が第１図の従来技術のチップ
１ｏのものに比べて角部１５０に相当接近して配分され
るように■Ｃチップ１１０の周辺上に配置されて示され
ている。この結果、相当短い接続ワイヤ１１６により、
フィンガ１１４と角部１５０に最も近い端子ボンド・パ
ッド１１８とを相互接続することができる。
９０度より小さく且つ約４５／Ｘより大きいこの角度Ａ
により、ボンド・バンド１１８を、互いに隣接する周辺
回路１３０が重畳する危険性なしに工Ｃチップ１１０の
角部１５０に比較的接近して配置することができる。
により、ボンド・バンド１１８を、互いに隣接する周辺
回路１３０が重畳する危険性なしに工Ｃチップ１１０の
角部１５０に比較的接近して配置することができる。
当業者であれば、角度Ａを互いに隣接する周辺回路１３
０に合わせて変えてもよいことが判るであろう。例えば
、第２図では実質的に同じ角度で示されているが、周辺
回路１３０ｂの縦方向の軸１３４と側辺１２２との角度
は、右隣りの周辺回路１３０Ｃの場合に比べて小さくて
もよい。同様に、角部１５０から遠くにある周辺回路１
３０の場合、その角度Ａをそれに応じて大きくしてよい
。このように角度Ａ全変化させると、中央領域１２０と
端子ボンド・パッド１１８との間の工Ｃチップ１１０の
表面領域を周辺回路１３０に合わせて最大限に利用でき
る。
０に合わせて変えてもよいことが判るであろう。例えば
、第２図では実質的に同じ角度で示されているが、周辺
回路１３０ｂの縦方向の軸１３４と側辺１２２との角度
は、右隣りの周辺回路１３０Ｃの場合に比べて小さくて
もよい。同様に、角部１５０から遠くにある周辺回路１
３０の場合、その角度Ａをそれに応じて大きくしてよい
。このように角度Ａ全変化させると、中央領域１２０と
端子ボンド・パッド１１８との間の工Ｃチップ１１０の
表面領域を周辺回路１３０に合わせて最大限に利用でき
る。
この発明の技術の重要な利点は、接続ワイヤ１１６とし
て比較的短いものが使用できるように端子ボンド・パッ
ド１１８をチップ周辺に沿って容易に配列できることで
ある。このように接続ワイヤを短くすることにより、長
いワイヤの断線或いは隣シ合うワイヤの短絡による故障
の可能性を低減して、完成装置の信頼度を増すことが出
来る。更に、この利へは、処理工程の追加が不要である
ためそれに要する費用がかからず、標準的であるべき各
周辺回路を独特の特別な回路とすることなしに得られる
。
て比較的短いものが使用できるように端子ボンド・パッ
ド１１８をチップ周辺に沿って容易に配列できることで
ある。このように接続ワイヤを短くすることにより、長
いワイヤの断線或いは隣シ合うワイヤの短絡による故障
の可能性を低減して、完成装置の信頼度を増すことが出
来る。更に、この利へは、処理工程の追加が不要である
ためそれに要する費用がかからず、標準的であるべき各
周辺回路を独特の特別な回路とすることなしに得られる
。
第１図はリード・フレームの端子接触フィンガと電気的
に相互接続された集積回路チップを示す従来技術の集積
回路装置の概略的な平面図、第２図はこの発明の実施例
を示す第１図に類似した平面図Ｎ第３図は代表的な周辺
回路の平面図である。 １１０・・・集積回路チップ、１１８・・・端子パッド
、１１９・・・外縁部、１２０・・・長方形の領域、１
２２・・・・側辺、１３０・・・周辺回路、１３４・・
・縦方向の軸、１５０・・・角部。
に相互接続された集積回路チップを示す従来技術の集積
回路装置の概略的な平面図、第２図はこの発明の実施例
を示す第１図に類似した平面図Ｎ第３図は代表的な周辺
回路の平面図である。 １１０・・・集積回路チップ、１１８・・・端子パッド
、１１９・・・外縁部、１２０・・・長方形の領域、１
２２・・・・側辺、１３０・・・周辺回路、１３４・・
・縦方向の軸、１５０・・・角部。
Claims (1)
- （１）外縁部と、この外縁部から離れた集積回路を含む
チップ内にある実質的に長方形の領域と、上記外縁部に
隣接して配置された複数の端子パッドと、各々が縦方向
の軸を有し、かつ、上記チップ内で上記長方形の領域の
側辺と上記端子パッドの個々のものとの間に配置された
概して伸張された形状に形成された複数の周辺回路とか
ら成り、上記縦方向の軸の各々が上記側辺に対して９０
度より小さい角度をなし、上記端子パッドの１つが上記
チツプの角部に隣接しているように構成された実質的に
長方形の集積回路チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/799,825 US4789889A (en) | 1985-11-20 | 1985-11-20 | Integrated circuit device having slanted peripheral circuits |
| US799825 | 1985-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130549A true JPS62130549A (ja) | 1987-06-12 |
| JPH0648715B2 JPH0648715B2 (ja) | 1994-06-22 |
Family
ID=25176862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276391A Expired - Fee Related JPH0648715B2 (ja) | 1985-11-20 | 1986-11-19 | 集積回路チツプ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4789889A (ja) |
| JP (1) | JPH0648715B2 (ja) |
| KR (1) | KR950010046B1 (ja) |
| CN (1) | CN1007477B (ja) |
| DE (1) | DE3639053C2 (ja) |
| GB (1) | GB2183399B (ja) |
| IT (1) | IT1197923B (ja) |
| SE (1) | SE504241C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| AT395494B (de) * | 1988-06-14 | 1993-01-25 | Automations Und Informationssy | Integrierte schaltungsanordnung |
| JP2560805B2 (ja) * | 1988-10-06 | 1996-12-04 | 三菱電機株式会社 | 半導体装置 |
| US5162265A (en) * | 1990-10-29 | 1992-11-10 | Delco Electronics Corporation | Method of making an electrical interconnection having angular lead design |
| US5072279A (en) * | 1990-10-29 | 1991-12-10 | Delco Electronics Corporation | Electrical interconnection having angular lead design |
| JP3315834B2 (ja) | 1995-05-31 | 2002-08-19 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| US5859448A (en) * | 1996-06-27 | 1999-01-12 | Sun Microsystems, Inc. | Alternative silicon chip geometries for integrated circuits |
| US5951304A (en) * | 1997-05-21 | 1999-09-14 | General Electric Company | Fanout interconnection pad arrays |
| US8040465B2 (en) * | 2008-09-19 | 2011-10-18 | Apple Inc. | External light illumination of display screens |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4125798A (en) * | 1977-04-11 | 1978-11-14 | Miller C Fredrick | Method and means for locating process points on miniaturized circuits |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| US4413271A (en) * | 1981-03-30 | 1983-11-01 | Sprague Electric Company | Integrated circuit including test portion and method for making |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| JPS5921035A (ja) * | 1982-07-26 | 1984-02-02 | Nec Corp | 半導体装置 |
| JPS5943553A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体素子の電極構造 |
-
1985
- 1985-11-20 US US06/799,825 patent/US4789889A/en not_active Expired - Lifetime
-
1986
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