JPS5943553A - 半導体素子の電極構造 - Google Patents

半導体素子の電極構造

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JPS5943553A
JPS5943553A JP57153914A JP15391482A JPS5943553A JP S5943553 A JPS5943553 A JP S5943553A JP 57153914 A JP57153914 A JP 57153914A JP 15391482 A JP15391482 A JP 15391482A JP S5943553 A JPS5943553 A JP S5943553A
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JP
Japan
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bumps
bonding
semiconductor element
electrodes
solder
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JP57153914A
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English (en)
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Keiji Miyamoto
宮本　圭二
Toru Kawanobe
川野辺　徹
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体素子、特にフｙイスダウンボンディング
により基板の導体層上に直接接続される半導体素子の電
極構造に関する。
従来、この（１ｒｉの半導体素子としては、いわゆるフ
リップチップ素子が良く知られている。このフリップチ
ップ素子はその電極部に半ＥＩＩバンプを有し、その半
１１バンプを基板の導体層上にフェイスダウンでポンテ
ィングするもので、ワイヤを用いることなく一度に強固
なボンディングを行なうことができる。
ところで、この種のフリップチップ素子は通常７エイス
ダウンボンデイングに、専用されるものであり、ワイヤ
ボンディングされる素子との汎用性はない。
ところが、最近、汎用化および製造コストの低減性のだ
めに、通常のワイヤボンディング用のシリコン半導体素
子の土に半Ｈ１バングよりなる電極を多数設け、これら
の半Ｈ］バンプを通常のワイヤボンディング用のポンデ
ィングパッドからの引出し配線で結線し、この引出し配
線の先端部に半田バンプを形成することが考えられてい
る。
この場合、半田バングの配置が互いに不均一であると、
半Ｅ（ｊバングへのめっきが不均一となシ、仝ｉ’−Ｆ
ｉｔバンプの高さが均一　に形成され々いという間Ｐｌ
ｙ（がある。゛まだ、この場合には、ボンディング後に
接続部にかかる力も不均一となり、接続強度が低−トシ
２．信頼性が悪くなるという問題が生じる。
本発明の［１的は、前記１〜た問題点を解決し、半ＦＦ
Ｊバンプの高さを均一に形成−Ｊることのできる半導体
素子の＠極構造を提供することにある。
以下、本発明を図面に示す一実施例にしたがって詳細に
説明する。
図は本発明による半導体素子の電極構造の一実施例を示
す平面図である。
この実施例における半導体素子（ベレット）は通′畠の
ワイヤボンディング用のシリコン半導体素づ−であり、
この半導体素子１０周辺部には、通常のワイヤボンディ
ング用のポンディングパッド２が多数設けられている。
こｉｑらのポンディングパッド２の配置は不均一な間隔
のものとなっているが、均一な間隔のものでもよい。
前記ポンディングパッド２の内側には、電極としての半
ＢＢバンブ３が多数配置されている。これらの半（−Ｔ
１バンプ３は半潜１体素子１を、５ツイヤボンデイング
ではなくで、フリツプｄｆ−ｙグＭ　ｒ−と同様に）１
イスダウンボンデイング川の素子としても汎用するため
に形成されでいる。
半ｆｌｌバンブ：うは互いに等間隔で均一に配置され。
各半Ｉ−Ｅｌバング；３は前記ポンディングパッド２が
ら引き出されメζ配純４　ＶＣＡ、り各ポンディングパ
ッド２と接続されでいろ。
その９３合、ポンディングパッド２の個数または配置は
必ず［２，も半田バンブ：３の均等配置に適合するとは
限らず、木実＃ｉ！ｉ　９ＴＪでも、ポンディングパッ
ド２が１９個であるので、この個数と回し個数で半田バ
ンプ：３４均等配置、！＋７”することＣよ実際的に不
可能である。
そこで、本実施例では、図の７３辺ｌ１１１において合
計３個の平田製のダミーバング３ａを設け、これらのダ
ミーバング３ａと半［］１バンプ３およびダミーバンプ
３ａどうし７０間隔も、他の半田バング３どうじの間隔
と同じ等間隔となっている。ダミーバンプ３ａの大きさ
等も半田バンズ３と同じである。
このようなダミーバンプ３ａを特別に設ける理由は一手
ＦＩ］バンプ３　Ｍ′Ｊの間隔が不均等であると、半１
［１バング３へのめっきの付着−ＦｒＬ　（九“さ）が
異なり、半田パンプ３の高さが不均一になるという不具
合を防止するためである。なお、当然ながら、ダミーバ
ンプ３ａはポンディングパッド２とは結線されないまま
である。
不実Ｍｉ　Ｖｌにおいては、半田パンプ３およびダミー
／（ンプ３ａが互いに等間隔で均等に配置されているの
で、これらのバンプ３，３ａにめっきを施こす場合、め
っきの付着ｋｆ、　（厚さ）は全パンダをでついて均一
となる。したがって、全半田バンプ３の高さはダミーバ
ンプ３ａも含めて均一となり、またソフ日−ボンディン
グで接続、した後に接続部に加わる力も均一となるので
、接続強度が大きく、接続部の寿命が長くなり、信頼性
が増大する。
なお、本発明は前記実施例に限定されず、半ｉ＋１バン
プ以外の拐料の電極にも適用できる他、ンエイスダウン
ボンディング専用の半導体素子にも応用できる。また、
ポンディングパッドと接Ｅｉｉｉされる半田パンプのみ
で等１１旧・１に配ＩＮが可能な場合にはダミーバンプ
３ａを設ける必要がないことＵ、勿論である。
以上説明したように９本発明によれば、電極が等間隔で
均一に配置されていることにょυ、電極へのめっきが均
一な高さとなり、基板への接続強度および信頼性を向」
―させることができる。
【図面の簡単な説明】
図は本発明ＶＣよる栄情体累子の＠４徹描竜の一実施例
を示す平面１ｙ＜１である。 １・・半導体素子、２・・ポンディングパッド、３・半
田パンプ、：うａ・・ダミーバンプ、４・・・ＡＩＪＪ
。

Claims (1)

  1. 【特許請求の範囲】 １　基板の導体層上にボンディングするだめに用いる半
    導体素子の電極構造においで、複数個の電極を等間隔で
    均一に配置、したことを１特徴とする半導体素子の電極
    構造。 ２　電極が坐Ｈ］バンズよりなり、前記半田バンプが半
    導体素子のポンディングパッドと結線されていることを
    特徴とする特許請求の範囲第１項記載の半導体素子の電
    極構造。 ３　半導体素子のポンディングパッドと結線されない部
    分には、他の半ｉ］バンプと竹間隔で均一に配置訂され
    るダミーバンプが設けられていることを／ｌ？徽とする
    ｌ特許請求の範囲第２項記載の半導体素子・の■員愼構
    ｊ貴。
JP57153914A 1982-09-06 1982-09-06 半導体素子の電極構造 Pending JPS5943553A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789889A (en) * 1985-11-20 1988-12-06 Ge Solid State Patents, Inc. Integrated circuit device having slanted peripheral circuits
JPH01185952A (ja) * 1988-01-21 1989-07-25 Oki Electric Ind Co Ltd フリップチップ型半導体装置
US5473196A (en) * 1993-02-02 1995-12-05 Matra Marconi Space France Semiconductor memory component comprising stacked memory modules
SG124229A1 (en) * 1999-11-08 2006-08-30 Lucent Technologies Inc Testing integrated circuits

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