CN113299609A - 半导体器件及其制造方法以及用于生成布局图的系统 - Google Patents

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Abstract

一种半导体器件包括具有有源区的半导体衬底和设置在半导体衬底下方的第一掩埋金属层。该第一掩埋金属层包括第一掩埋导电轨、从第一掩埋导电轨延伸的第一组掩埋导电指和与第一组掩埋导电指交错的第二组掩埋导电指。第一组和第二组掩埋导电指在有源区中的多于一个下方延伸。以这种方式，第一组和第二组掩埋导电指可用于在具有减小的电阻的首标电路中分配不同电压，诸如非门控参考电压TVDD和门控参考电压VVDD。本发明的实施例还公开了制造半导体器件的方法以及用于生成布局图的系统。

Description

半导体器件及其制造方法以及用于生成布局图的系统
技术领域
本发明的实施例涉及半导体器件及其制造方法以及用于生成布局图的系统。
背景技术
半导体集成电路(IC)行业已经生产了各种各样的模拟和数字器件，以解决许多不同领域中的问题。随着IC变得越来越小和越来越复杂，这些模拟和数字器件的工作电压降低了，从而影响这些数字器件的工作电压和整体IC性能。此外，由于泄漏电流，这些模拟和数字器件中的功耗可能增加。首标电路使用电源门控来关断提供给未使用的IC内电路的电源。降低首标电路的电阻具有降低IC整体功耗的益处。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：半导体衬底，包括有源区，每个有源区具有在第一方向上延伸的长轴；第一掩埋金属层，位于半导体衬底下方并包括：第一掩埋导电轨，具有在第一方向上延伸的长轴；第一组掩埋导电指，从第一掩埋导电轨延伸，其中：第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴，第二方向基本正交于第一方向；并且第一组掩埋导电指在有源区中的多于一个下方延伸；第二组掩埋导电指，其中：第二组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴；第二组掩埋导电指在有源区中的多于一个下方延伸；并且第二组掩埋导电指与第一组掩埋导电指交错。
根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，包括：形成有源区，其中，有源区中的每个有源区具有长轴，长轴在半导体衬底上在第一方向上延伸；形成具有在第一方向上延伸的长轴的第一掩埋导电轨；以及形成从第一掩埋导电轨延伸的第一组掩埋导电指；第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴，第二方向基本正交于第一方向；并且第一组掩埋导电指在有源区中的多于一个下方延伸；以及形成第二组掩埋导电指；第二组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴；第二组掩埋导电指在有源区中的多于一个下方延伸；并且第二组掩埋导电指与第一组掩埋导电指交错。
根据本发明实施例的又一个方面，提供了一种用于生成布局图的系统，包括：至少一个处理器；至少一个非暂时性计算机可读介质，存储计算机可执行代码；其中，至少一个非暂时性计算机可读存储介质、计算机程序代码和至少一个处理器被配置为使系统生成布局图，生成布局图包括：生成有源区形状，有源区形状中的每个有源区形状具有在半导体衬底形状上在第一方向上延伸的长轴；生成具有在第一方向上延伸的长轴的第一掩埋导电轨形状；生成从第一掩埋导电轨形状延伸的第一组掩埋导电指形状；第一组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的长轴，第二方向与第一方向基本正交；第一组掩埋导电指形状在有源区形状中的多于一个下方延伸；以及生成第二组掩埋导电指形状；第二组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的长轴；第二组掩埋导电指形状在有源区形状中的多于一个下方延伸；并且第二组掩埋导电指形状与第一组掩埋导电指形状交错。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
图1是根据本发明的一些实施例的半导体器件的框图。
图2A是根据一些实施例的电路图。
图2B是根据一些实施例的布局图。
图2C至图2D是根据一些实施例的与图2B有关的对应布局图。
图2E是根据一些实施例的与图2C至图2D有关的截面。
图3是根据一些实施例的布局图。
图4A至图4B是根据一些实施例的对应布局图。
图5是根据一些实施例的方法的流程图。
图6是根据一些实施例的方法的流程图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的半导体器件制造系统和与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供用于实施提供的主题的特征的不同实施例或示例。下文描述元件、材料、值、步骤、布置等的具体实例以简化本发明。当然，这些仅仅是实例，并非限制本发明。可预期其他元件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向之外的在使用或操作中的器件的不同方向。可以其他方式对装置进行取向(旋转90度或处于其他取向)，而且可以相应地解释其中所使用的空间相关描述符。
在一些实施例中，一种半导体器件包括具有有源区的半导体衬底，每个有源区具有在第一方向上延伸的长轴。第一掩埋金属层位于半导体衬底下方。第一掩埋金属层包括第一掩埋导电轨，该第一掩埋导电轨具有在第一方向上延伸的长轴。在一些实施例中，第一掩埋导电轨被配置为传输第一参考电压(例如，在本文中称为VVDD的VDD的门控版本)。此外，在一些实施例中，半导体器件包括第一组掩埋导电指，每个掩埋导电指从第一掩埋导电轨延伸，并且每个都具有在基本正交于第一方向的第二方向上延伸的长轴。第一组中的每个掩埋导电指在多于一个有源区下方延伸。以这种方式，将VVDD提供给有源区中的对应有源区的适当位置/部分。第一掩埋金属层还包括第二组掩埋导电指。第二组中的每个掩埋导电指具有在第二方向上延伸并在多于一个有源区下方延伸的长轴。第二组掩埋导电指与第一组掩埋导电指交错。在一些实施例中，第二组掩埋导电指用于将第二参考电压(例如，本文称为TVDD的VVDD的非门控版本)分配到有源区中的对应有源区的适当位置/部分。根据另一种方法，提供仅包括掩埋导电轨的第一掩埋金属层，每个掩埋导电轨具有在第一方向上延伸的长轴，并且其中，另一种方法不包括在第二方向上从导电轨延伸的导电指，根据一些实施例，通过使用在第二方向上延伸的掩埋导电指，与另一种方法相比，对应有源区的更多位置/部分可用于对应于VVDD或TVDD的连接/耦合。如此，根据一些实施例而使用在第二方向上延伸的掩埋导电指使得更容易将VVDD和/或TVDD分布在整个半导体器件中，尤其是在整个首标电路中，因为有源区中的对应有源区的增加数量的位置/部分可用于与VVDD或TVDD对应地连接/耦合，从而减小对应电阻负载。
图1是根据本发明的实施例的半导体器件100的框图。
在图1中，半导体器件100尤其包括电路宏(以下称为宏)101。在一些实施例中，宏101是首标电路。在一些实施例中，宏101是除首标电路以外的宏。宏101尤其包括具有背面金属结构的区102，该区域包括导电轨，导电指从该导电轨基本竖直地延伸。如下所述，导电指增大可用于连接至在电源门控方案中提供不同电压的导电段的区域。区102包括处于半导体衬底下方的金属层和互连层(后者包括通孔结构)(其中，“下方”是相对于图1未示出的Z方向)，他们也称为“掩埋”金属层和“掩埋”孔。在一些实施例中，区102具有掩埋在半导体衬底下方的导电指，该等导电指用于接收不同参考电压(例如，VVDD、TVDD)。
图2A是根据一些实施例的集成电路(IC)电路200。
IC 200是可在上述区102中使用的电路的实例。如此，IC 200是受益于使用包括导电轨的背面金属架构(见图2A至图2E、图3、图4A至图4B等)的电路的一个实例，导电指从该导电轨基本竖直地延伸。
IC 200包括：首标电路202；非门控功率电路203；门控功率电路205A；门控功率电路205B；控制电路204。通常，电路的功耗由于泄漏电流而增加。功率门控是一种通过关断提供给未使用的IC内电路的电源来减少IC内电路功耗的技术。提供给每个门控功率电路205A和205B的功率由首标电路202的对应部分门控，因此，每个电路205A和205B在本文中称为门控功率电路。被提供给非门控功率电路203的功率未被对应首标电路门控，因此电路203在本文中称为非门控功率电路。
门控功率电路205A和205B中的每一个是被配置为以正常模式、以及在睡眠模式、待机模式等下操作的一种电路。在正常模式下，功率被提供给每个门控功率电路205A和205B。在正常模式下，每个门控功率电路205A和205B被IC 200使用并处于活动状态或者非活动状态下，活动状态下的功耗要大于非活动状态下的功耗。尽管在使用每个门控功率电路205A和205B时虽然消耗的功率较少，但由于漏电流，消耗了大量的功率。在睡眠模式、待机状态等下，由于不使用每个门控功率电路205A、205B，因此暂时从每个门控功率电路205A、205B切断电源。因此，在睡眠模式、待机模式等下，每个门控功率电路205A和205B不仅非活动，而且每个电路205A和205B未遭受泄漏电流。在标题为“集成电路及其形成方法(Integrated Circuit and Method of Forming the Same)”的美国专利公开号20200019671A1中可找到首标电路及其与门控功率电路和非门控功率电路的关系的更详细描述，该美国专利公开的全部内容以引用的方式并入本文。
首标电路202包括PMOS晶体管P1和PMOS晶体管P2。PMOS晶体管P1的源极和PMOS晶体管P2的源极都被配置为接收参考电压(例如，VVDD)的非门控版本。在图2A中，VVDD的非门控版本称为真VVDD(TVDD)。此外，PMOS晶体管P1的体接触件和PMOS晶体管P2的体接触件被配置为接收非门控参考电压TVDD。当晶体管P1和P2对应地接通时，PMOS晶体管P1的漏极和PMOS晶体管P2的漏极对应地向门控功率电路205A和205B提供VVDD的栅极版本。VVDD的门控版本在图2A中称为虚拟VVDD(VVDD)。假设对于晶体管P1和P2中的每一个，源极-漏极电压降(Vsd)是相同的，则VVDD＝TVDD-Vsd≈TVDD，并且因此VVDD基本类似于TVDD。当晶体管P1和P2对应地关断时，功率被对应地切断至门控功率电路205A和205B。
PMOS晶体管P1的栅极和PMOS晶体管P2的栅极都连接至节点O1，并被配置为接收控制信号NSLEEPin’。首标电路202，且更具体地晶体管P1和P2中的每一个，被配置为基于控制信号NSLEEPin’而接通和关断。应注意，首标电路202可具有与图2A所示的实施例不同的配置。例如，在一些可选的实施例中，首标电路202具有将VVDD提供给每个门控功率电路205A和205B的单个PMOS晶体管，例如P1。在晶体管P1的电流供应能力足以为每个门控功率电路205A和205B供电的这种可选的实施例中，单个晶体管P1的使用减少首标电路202消耗的面积。
控制电路204包括第一反相器206和第二反相器208。第一反相器206被配置为接收控制信号NSLEEPin并对其进行反相以生成控制信号NSLEEPin'。因此，如果在高电压状态下(例如，在TVDD下或附近)接收到控制信号NSLEEPin，则第一反相器206被配置为在低电压状态下(例如，在VSS下或附近)生成控制信号NSLEEPin'。如果在低电压状态下(例如，在VSS下或附近)接收到控制信号NSLEEPin，则第一反相器206被配置为在低电压状态下(例如，在TVDD下或附近)生成控制信号NSLEEPin’。
在此实施例中，第一反相器206包括PMOS晶体管P3和NMOS晶体管N1。PMOS晶体管P3具有被连接为接收非门控参考电压TVDD的源极和连接至节点O2的漏极。PMOS晶体管P3的体接触件被连接为接收非门控参考电压TVDD。节点O2连接至电路202的节点O1。NMOS晶体管N1具有连接至节点O2的漏极和被连接为接收参考电压VSS(例如，接地电压)的源极。NMOS晶体管N1的体接触件被连接为接收参考电压VBB。PMOS晶体管P3的栅极接触件和NMOS晶体管N1的栅极接触件都连接至节点O3。在节点O3处接收控制信号NSLEEPin。
因此，如果在低电压状态下(例如，在VSS下或附近)接收到控制信号NSLEEPin，则PMOS晶体管P3接通并且NMOS晶体管N1关断。因此，PMOS晶体管P3在TVDD下或附近将节点O2处的电压上拉，从而在TVDD下或附近提供控制信号NSLEEPin’。如此，节点O1处的电压在TVDD下或附近处于高电压状态下。因此，关断PMOS晶体管P1和PMOS晶体管P2，因此与门控功率电路205A和205B相对应地切断电源。
另一方面，如果控制信号NSLEEPin处于高电压状态下(处于或接近TVDD)，则PMOS晶体管P3关断并且NMOS晶体管N1接通。因此，NMOS晶体管N1在VSS下或附近将节点O2处的电压下拉，使得控制信号NSLEEPin’处于或接近VSS。如此，节点O1在VSS下或附近处于低电压状态下。因此，PMOS晶体管P1和PMOS晶体管P2接通，以将门控参考电压VVDD提供给门控功率电路205A和205B。
第二反相器208被配置为根据控制信号NSLEEPin’生成控制信号NSLEEPout。更具体地，第二反相器208被配置为对控制信号NSLEEPin’进行反相并生成控制信号NSLEEPout。因此，如果在高电压状态下(例如，在TVDD下或附近)接收到控制信号NSLEEPin，则第二反相器208被配置为在低电压状态下(例如，在VSS下或附近)生成控制信号NSLEEPout。如果在低电压状态下(例如，在VSS下或附近)接收到控制信号NSLEEPin，则第二反相器208被配置为在高电压状态下(例如，在TVDD下或附近)生成控制信号NSLEEPout。
在此实施例中，第二反相器208包括PMOS晶体管P4和NMOS晶体管N2。PMOS晶体管P4具有被连接为接收非门控参考电压TVDD的源极和连接至节点O4的漏极。PMOS晶体管P4的体接触件被连接为接收非门控参考电压TVDD。NMOS晶体管N2具有连接至节点O4的漏极和被连接为接收参考电压VSS(例如，接地电压)的源极。NMOS晶体管N2的体接触件被连接为接收参考电压VBB。PMOS晶体管P4的栅极接触件和NMOS晶体管N2的栅极接触件都连接至节点O1。在节点O1处提供控制信号NSLEEPin’。
因此，如果控制信号NSLEEPin’处于低电压状态下(例如，处于或接近VSS)，则PMOS晶体管P4接通而NMOS晶体管N2关断。因此，PMOS晶体管P4在TVDD下或附近将节点O4处的电压上拉，使得控制信号NSLEEPout处于或接近TVDD。如此，节点O4处的电压在TVDD下或附近处于高电压状态下。以这种方式，控制信号NSLEEPout指示首标电路202被接通并且正在将门控控制电压VVDD提供给门控功率电路205A和205B。
另一方面，如果控制信号NSLEEPin处于高电压状态下(处于或接近TVDD)，则PMOS晶体管P4关断并且NMOS晶体管N2接通。NMOS晶体管N2因此在VSS下或附近将节点O4处的电压下拉，使得控制信号NSLEEPout在VSS下或附近处于低电压状态下。以这种方式，控制信号NSLEEPout指示首标电路202被关断，以使得切断门控功率电路205A和205B中的每一个的电源。
图2B是根据一些实施例的布局图。
图2B的布局图表示半导体器件。半导体器件中的结构由布局图中的图案(也称为形状)表示。为了便于讨论，将图2B的布局图中的要素(以及此处包括的其他附图)视为其本身是结构而不是图案。例如，图案210表示有源区(也称为氧化物尺寸(OD)区)。在以下讨论中，要素210称为有源区210而不是有源图案210。
图2B示出设置在半导体衬底(图2B未示出)下面的掩埋的接触件晶体管元件层(层BVD)的一个实例。在一些实施例中，掩埋层BVD包括多个掩埋接触件212(为清楚起见未全部标记)，其中，多个掩埋接触件以按方格图案间隔开的行和列设置。如下面进一步详细解释，掩埋层BVD设置在半导体衬底213下方。在一些实施例中，掩埋层BVD设置在半导体衬底213下方。
半导体衬底213包括有源区210，每个有源区210具有在在这种情况下平行于X轴的第一方向上延伸的第一长轴。在此实施例中，有源区210的成员在第一方向上基本彼此平行，并且有源区210的成员是分离的并相对于第二方向基本对准，该第二方向基本正交于第一方向并且平行于Y轴。术语“基本”旨在允许参数(在这种情况下为“正交”)在相关的半导体制造误差容限内为真。
掩埋接触件212的长轴在Y轴方向上延伸。在图2B中，掩埋接触件212相对于轨道线(未示出)布置。轨道线沿Y轴的方向延伸。相对于X轴，掩埋接触件212与对应轨道对准。
在此实例中，行在X轴的方向上延伸，使得存在五行掩埋接触件212，每行用于每个有源区210。根据有源区210的数量，其他实施例可具有不同数量的掩埋接触件行。行可以空槽开始，然后是掩埋接触件212，并继续图案直至行末，或可以掩埋接触件212开始，然后是空槽，直到行末。相对于Y轴从上到下，对于奇数编号的磁道，第一行、第三行和第五行具有空槽，而第二行和第四行具有掩埋接触件212。相对于Y轴从上到下，对于偶数编号的磁道，第一行、第三行和第五行具有掩埋接触件212，而第二行和第四行具有空槽。相对于Y轴从上到下，对于偶数编号的磁道，第一有源区210连接至第一行掩埋接触件212中的掩埋接触件212，第三有源区210连接至第三行掩埋接触件212中的掩埋接触件212，并且第五有源区210连接至第五行掩埋接触件212中的掩埋接触件212。对于奇数编号的轨道，从上到下相对于Y轴，第二有源区210连接至第二行掩埋接触件212中的掩埋接触件212，并且第四有源区210连接至第四行掩埋接触件212中的掩埋接触件212。在此实施例中，存在四十三条轨道。在一些实施例中，轨道的数量不同于43。
掩埋接触件212具有类似于棋盘图案的棋盘格布置。在此实施例中，存在四十三条轨道。
图2C至图2D是根据一些实施例的对应的布局图220C和220D。
布局图220C和220D一起表示首标电路，该首标电路是图2A所示的首标电路202的一个实例和图1中的区102的实例。如上文关于图2B所述，图2C中的有源区210连接至有源区210下方的方格掩埋接触件212。在此实例实施例中，存在五个有源区210。其他实施例可包括任何合适数量的有源区。在半导体衬底213下方和掩埋层BVD下方设置第一金属层，在这种情况下为掩埋的BM0层。因此，层BVD设置在衬底213与第一掩埋金属层BM0之间。
布局图220C和220D采用包括用于生成布局图的各种设计规则的对应半导体工艺技术节点，并进一步采用设计规则遵循编号惯例，其中，第一金属化级(M_1st)和对应的第一互连结构级(V_1st)分别称为M0和V0。在一些实施例中，编号惯例假设M_1st级和V_1st级对应地称为M1和V1。
第一金属层BM0包括第一掩埋导电轨222和第二掩埋导电轨224。第一掩埋导电轨222具有在平行于X轴的第一方向上延伸的长轴，并且第二掩埋导电轨224具有在平行于X轴的第一方向上延伸的长轴。第一金属层BM0还包括第一组导电指226(为清楚起见未全部标记)和第二组导电指228(为清楚起见未全部标记)。在此实施例中，存在21个导电指226实例和22个导电指228实例。其他实施例可具有任何合适数量的导电指226和导电指228。每个导电指226和每个导电指228具有在Y轴方向上延伸的长轴和在X轴方向上延伸的短轴。在一些实施例中，导电指226被配置为接收门控参考电压VVDD，并且导电指228被配置为接收非门控参考电压TVDD。
每个导电指226从第一掩埋导电轨222和第二掩埋导电轨224延伸，以便在第一掩埋导电轨222与第二掩埋导电轨224之间延伸。在此实施例中，偶数列导电接触件212的中的给定列中的每个掩埋导电接触件212(也见图2B)连接至导电指226中的与给定列对准的对应的一个。此外，第一组导电指226中的每个导电指226在所有有源区210下方延伸。如下所述，第一组导电指226中的掩埋导电指226可被连接为提供门控参考电压VVDD。
尽管第二组导电指228中的每个导电指228具有在Y轴方向上延伸的长轴，然而，每个导电指228未连接至第一掩埋导电轨222或第二掩埋导电轨224。在此实施例中，奇数列导电接触件212的中的给定列中的每个掩埋导电接触件212(也见图2B)连接至导电指228中的与给定列对准的对应的一个。此外，第二组导电指228中的每个导电指228在所有有源区210下方延伸。如下所述，第二组导电指228中的掩埋导电指228可被连接为提供门控参考电压TVDD。
此外，第二组导电指228与第一组导电指226交错。相对于X轴，最左边的导电指是导电指228中的一个，并且最右边的导电指是导电指228中的一个。最左边的导电指228在其右边具有相邻的一个导电指226。最右边的导电指228在其左边具有紧邻的一个导电指226。除了在端部的最左边的导电指228和最右边的导电指228之外，每个导电指228位于一对导电指226之间。导电指226中的每一个位于一对导电指228之间。这种特定布置是导电指228的实例多于导电指226的实例的结果。在其他实施例中，导电指226的实例可能多于导电指228的实例。结果，在最左端和最右端将存在导电指226，而不是导电指228。如果导电指226和导电指228的数量相等，则一个导电指226将位于一端(最左端或最右端)，而一个导电指228将位于另一端(最右端或者最左端)。
同样，图2D是根据一些实施例的布局图220D。
图2D示出上文关于图2C所述的首标电路220的附加部件。特别地，图2D示出掩埋通孔层BVIA0和另一个掩埋金属层BM1的附加部件。掩埋通孔层BVIA0在第一金属层BM0下方并位于第一掩埋金属层BM0和第二掩埋金属层BM1之间。第二掩埋金属层BM1在掩埋通孔层BVIA0下方，并因此在第一掩埋金属层BM0下方。
第二掩埋金属层BM1包括第三组掩埋导电指230(为清楚起见未全部标记)。第三组掩埋导电指230中的每个掩埋导电指230设置在第一掩埋金属层BM0中的第二组掩埋导电指228中的另一个的下方。布局图220D还包括一组通孔232，该组通孔位于第一掩埋互连层BVIA0中并将第三组掩埋导电指230中的掩埋导电指230连接至第二组导电指228中的掩埋导电指228。将第三组掩埋导电指230中的掩埋导电指230连接至第二组导电指228中的掩埋导电指228的掩埋通孔232是矩形的，并具有基本等于掩埋导电指228的宽度(平行于X轴)的宽度(平行于X轴)。第三组掩埋导电指230中的掩埋导电指230具有大于第二组掩埋导电指228中的掩埋导电指228的宽度的宽度(相对于X轴)。此外，每个掩埋导电指230在对应一个掩埋导电指228的下方居中。如果未最大化，则这将增大将第三组掩埋导电指230中的掩埋导电指230连接至第二组导电指228中的掩埋导电指228的接触面积。
此外，掩埋通孔232中的每隔一个与掩埋导电指228所连接的第二行对应列的掩埋导电接触件212中的对应掩埋导电接触件212对准。更具体地，奇数个导电指中的每一个连接至掩埋通孔232，该掩埋通孔与第二行导电接触件212中的掩埋通孔212对准(见图2B以看到第二行导电接触件212)。掩埋通孔232中的每隔一个与掩埋导电指228所连接的第四行对应列的掩埋导电接触件212的中的对应掩埋导电接触件212对准。更具体地，在掩埋导电指228中，偶数个导电指中的每一个连接至掩埋通孔232，该掩埋通孔与第四行导电接触件212中的掩埋通孔212对准(见图2B以看到第四行导电接触件212)。每个导电指230被配置为接收TVDD。上述图2C至图2D的布置增加了表面积的量，该表面积提供通过导电指228与接触件212和通孔232的连接。这减小由布局图220C和220D表示的首标电路的电阻，并且因此降低由布局图220C和220D表示的首标电路的功耗。
掩埋金属层BM1还包括第一组导体234(为清楚起见未全部标记)。第一组导体234各自具有长轴，该长轴在平行于Y轴的第二方向上延伸。每个导体234设置在第一掩埋导电轨222下方。掩埋通孔层BVIA0还包括将导体234连接至第一掩埋导电轨222的一组通孔236(为清楚起见未全部标记)。导体234被配置为接收门控参考电压VVDD，并且因此第一掩埋导电轨222设置在VVDD下。
掩埋金属层BM1还包括第二组导体238(为清楚起见未全部标记)。第二组导体238各自具有在平行于Y轴的第二方向上延伸的长轴。每个导体238设置在第二掩埋导电轨224的下方。掩埋通孔层BVIA0还包括将导体238连接至第二掩埋导电轨224的一组通孔240(为清楚起见未全部标记)。导体238被配置为接收门控参考电压VVDD，并且因此第二掩埋导电轨224设置在VVDD下。注意，第一组导电指226、第二组导电指228和第三组导电指230全部相对于平行于Y轴的第二方向设置在第一导电轨224与第二导电轨226之间。在一些实施例中，图2C至图2D的布置将用于连接至TVDD的有效面积增大250％，并将用于连接至VVDD的有效面积增大160％，从而显著减小由布局图220C和220D表示的首标电路中的电阻负载。
图2E是根据一些实施例的截面。
更具体地，图2E示出与对应的图2C和图2D的布局图220C和220D的每一个中示出的截面指示符IIE-IIE'相对应的首标电路的截面面积。
图2E的截面包括半导体衬底212、接触件晶体管元件层(层BVD)、掩埋金属层BM0、掩埋通孔层BVIA0和掩埋金属层BM1。还示出金属至漏极/源极层(MD层)、通孔至栅极/MD层(VGD层)，金属层M0，通孔层VIA0和金属层M1。在一些实施例中，VGD层称为通孔至MD层(VD层)。相对于Z轴从上到下，金属层M1、通孔层VIA0、金属层M0、VGD层、MD层、半导体衬底213、层BVD、掩埋金属层BM0、掩埋通孔层BVIA0和掩埋金属层BM1形成层堆叠件。Z轴基本与X轴(见图2C和图2D)和Y轴两者正交。如图2E所示，金属层M1、通孔层VIA0、金属层M0、VGD层和MD层堆叠在半导体衬底213上方。有源(OD)区210由半导体衬底213提供。金属层M1、通孔层VIA0、金属层M0、VGD层和MD层用于形成IC中晶体管的接触件并用于IC中的典型布线。层BVD、掩埋金属层BM0、掩埋通孔层BVIA0和掩埋金属层BM1以从上到下的顺序堆叠在半导体衬底213下方。由于层BVD、掩埋金属层BM0、掩埋通孔层BVIA0和掩埋金属层BM1被堆叠在半导体衬底213下方，因此它们称为“掩埋”层。利用以上和以下描述的布置，层BVD、掩埋金属层BM0、掩埋通孔层BVIA0和掩埋金属层BM1用于在诸如首标电路220等首标电路中分配VVDD和TVDD。
图3是根据一些实施例的布局图300。
图3表示首标电路300的另一实例，该首标电路是图2A所示的首标电路202的一个实例和图1中的区102的实例。布局图300类似于在对应图2C和图2D中示出的布局图220C和220D。因此，为简洁起见，讨论将集中于布局图300与布局图220C-220D之间的差异。
在图3中，布局图300包括一组三个有源区210，而不是如布局图220C-220D中的五个有源区210。此外，在此实施例中，最顶有源区210和最底有源区210的宽度(相对于Y轴)基本相等，而中间有源区210比最顶有源区210和最底有源区210宽。在此实施例中，中间有源区210的宽度大约是最顶有源区210和最底有源区210的两倍。其他实施方式可在有源区210之间具有其他合适的比率。此外，在其他实施例中，可以不同的尺寸来提供所有的有源区210。
布局图300具有以与以上关于图2C和图2D所述相同的方式布置的第一掩埋金属层BM0。因此，提供第一组导电指226(为清楚起见未全部标记)、第二组导电指228(为清楚起见未全部标记)、第一掩埋导电轨222和第二掩埋导电轨224以与上面关于图2C和图2D描述的相同方式设置。然而，在图3中，层BVD具有与图2B所示的布置不同的布置。在层BVD中设置三行掩埋导电接触件302(为清楚起见未全部标记)，而不是被方格化。相对于Y轴从上到下，第一行掩埋导电接触件302连接至第一有源区210，第二行掩埋导电接触件302连接至第二有源区210，第三行掩埋导电接触件302连接至第三有源区210。虽然每行中的掩埋导电接触件302之间存在间隔，但在行内不存在空槽。因此，第一层BVD不具有方格图案。
相对于Y轴，掩埋导电接触件302中的每一个的大小基本等于与其连接的有源区210的大小。因此，相对于Y轴，第二行掩埋导电接触件302中的掩埋导电接触件302的大小基本是第一行掩埋导电接触件302中的掩埋导电接触件302的大小的两倍。另外，相对于Y轴，第二行掩埋导电接触件302中的掩埋导电接触件302的大小基本是第三行掩埋导电接触件302中的掩埋导电接触件302的大小的两倍。相对于Y轴，第一行掩埋导电接触件302中的掩埋导电接触件302的大小与第三行掩埋导电接触件302中的掩埋导电接触件302的大小基本相等。
关于掩埋导电接触件302的列，每个列具有掩埋导电接触件302、空槽、掩埋导电接触件302、空槽，然后是掩埋导电接触件302。相对于Y轴，每个列中的第二掩埋导电接触件302的大小是每个列中第一掩埋导电接触件302和第三掩埋导电接触件302的大小的两倍。在此实施例中，总共有43列掩埋导电接触件302。相对于X轴从左到右，每个偶数列的掩埋导电接触件302连接至第一组导电指226中的不同的一个掩埋导电指226中，而每个奇数列的掩埋导电接触件302连接至不同的一个掩埋导电指228中。偶数列的掩埋导电接触件302和掩埋导电指226设置在VVDD下，而奇数列的掩埋导电接触件302和掩埋导电指228设置在TVDD下。
在图3中，相对于X轴，导电接触件302的宽度基本等于与其附接的导电指226或导电指228的宽度。而且，在此实施例中，掩埋导电指226和掩埋导电指228全部具有基本相等宽度。因此，掩埋导电接触件302具有基本相等宽度。在其他实施例中，掩埋导电指226和掩埋导电指228具有不同的宽度。在其他实施例中，不同子组的掩埋导电指226可具有不同的宽度，并且不同子组的掩埋导电指228可具有不同的宽度。因此，不同子组的导电接触件302可具有不同的宽度，这取决于有源区210和与其连接的导电指226、228的配置。
图4A至图4B是根据一些实施例的对应的布局图400C和400D。
布局图400C和400D一起表示首标电路，该首标电路是图2A所示的首标电路202的一个实例和图1中的区102的实例。半导体衬底213包括一组有源区210，有源区210中的每个有源区210具有在第一方向上延伸的第一长轴，该第一方向在这种情况下平行于X轴。在此实施例中，有源区210的成员在第一方向上基本彼此平行，并且有源区210的成员是分离的并相对于第二方向基本对准，该第二方向基本正交于第一方向并且平行于Y轴。有源区210以与以上关于图2C所述相同的方式布置在半导体衬底213中。
图4A示出首标电路的部件。
如上文关于图2B所述，图4A中的有源区210连接至有源区210下方的方格掩埋接触件212。在半导体衬底213下方和层BVD下方设置第一掩埋金属层，在这种情况下为掩埋的BM0层。因此，层BVD设置在衬底213与第一掩埋金属层BM0之间。第一金属层BM0包括第一掩埋导电轨402和第二掩埋导电轨404。第一掩埋导电轨402具有在平行于X轴的第一方向上延伸的长轴，并且第二掩埋导电轨404具有在平行于X轴的第一方向上延伸的长轴。第一金属层BM0还包括第一组导电指406(为清楚起见未全部标记)和第二组导电指408(为清楚起见未全部标记)。在此实施例中，存在21个导电指406和22个导电指408。其他实施例可具有任何合适数量的导电指406和导电指408。另外，第一掩埋金属层包括导电迹线409，所述导电迹线具有在第一方向上延伸的长轴。
第一组导电指406中的每个导电指406具有在第二方向上延伸的长轴，所述第二方向基本平行于Y轴(基本与第一方向和Y轴正交)。每个导电指406也从第一掩埋导电轨402延伸，但未连接至第二掩埋导电轨404。此外，第二组导电指408中的每个导电指408具有长轴，该长轴在平行于Y轴(基本正交于第一方向和Y轴)的第二方向上延伸。导电指408中的每一个也从掩埋导电迹线409延伸，但未连接至第一掩埋导电轨402和第二掩埋导电轨404。
在此实施例中，每个导电指406连接至层BVD中的偶数列导电接触件212中的每个掩埋导电接触件212(如图2B所示)。此外，第一组导电指406中的每个导电指406相对于X轴在底部四个有源区210下方延伸。如下所述，第一组导电指406中的掩埋导电指406可被连接为提供门控参考电压VVDD。
第二组导电指408中的每个导电指408具有在第二方向上延伸的长轴，所述第二方向基本平行于Y轴(基本与第一方向和Y轴正交)。然而，每个导电指408也未连接至第一掩埋导电轨402和第二掩埋导电轨404。而是，导电指408在第二方向上从导电迹线409延伸。在此实施例中，每个掩埋导电指408连接至层BVD中的奇数列导电接触件212中的每个掩埋导电接触件212(如图2B所示)。此外，第二组导电指408中的每个导电指408在底部四个有源区210下方延伸。如下所述，第二组导电指408中的掩埋导电指408可被连接为提供门控参考电压TVDD。
此外，第二组导电指408与第一组导电指406交错。相对于X轴，最左边的导电指是导电指408中的一个，并且最右边的导电指是导电指408中的一个。最左边的导电指408在其右边具有相邻的一个导电指406。最右边的导电指408在其左边具有相邻的一个导电指406。除了在端部的最左边的导电指408和最右边的导电指408之外，每隔一个导电指408位于一对导电指406之间。导电指406中的每一个位于一对导电指408之间。这种特定的布置是导电指408比导电指406多一个的结果。在其他实施例中，导电指406可比导电指408多一个。结果，在最左端和最右端将存在导电指406，而不是导电指408。如果导电指406和导电指408的数量相等，则一个导电指406将位于一端(最左端或最右端)，而一个导电指408将位于另一端(最右端或者最左端)。由于导电指408从导电迹线409延伸并且导电指406从导电轨402延伸，因此导电指406和导电指408的交错提供梳状结构。
相对于平行于Y轴的第二方向，导电指406、导电指408和导电迹线409设置在第一导电轨402与第二导电轨404之间。导电迹线409连接至层BVD中的第一行导电接触件212。导电迹线409设置在门控参考电压TVDD下。
图4B示出上文关于图4A描述的首标电路的附加部件。
特别地，图4B示出掩埋通孔层BVIA0和另一个掩埋金属层BM1的附加部件。掩埋通孔层BVIA0在第一金属层BM0下方并位于第一掩埋金属层BM0和第二掩埋金属层BM1之间。第二掩埋金属层BM1在掩埋通孔层BVIA0下方，并因此在第一掩埋金属层BM0下方。
第二掩埋金属层BM1包括第三组掩埋导电指430(为清楚起见未全部标记)。相对于X轴从左到右，第三组掩埋导电指430中的每个掩埋导电指430设置在第一掩埋金属层BM0中的第二组掩埋导电指408的每个奇数编号的掩埋导电指的下方。第二掩埋通孔层BVIA0包括一组通孔432，该组通孔将第三组掩埋导电指430中的掩埋导电指430连接至第二组导电指408中的掩埋导电指408。将第三组掩埋导电指430中的掩埋导电指430连接至第二组导电指408中的掩埋导电指408的掩埋通孔432是矩形的，并具有基本等于掩埋导电指408的宽度(平行于X轴)的宽度(平行于X轴)。第三组掩埋导电指430中的掩埋导电指430具有大于第二组掩埋导电指408中的掩埋导电指408的宽度的宽度(相对于X轴)。此外，每个掩埋导电指430在对应一个掩埋导电指408的下方居中。则这将最大化将第三组掩埋导电指430中的掩埋导电指430连接至第二组导电指408中的掩埋导电指408的接触面积。在每个奇数编号的导电指430上设置两个通孔432。两个通孔432中的一个在第二有源区210下方对准，而两个通孔432中的另一个在第四有源区210下方对准。
第二掩埋金属层BM1包括第四组掩埋导电指434(为清楚起见未全部标记)。相对于X轴从左到右，第四组掩埋导电指434中的每个掩埋导电指434设置在第一掩埋金属层BM0中的第一组掩埋导电指406的每个偶数编号的掩埋导电指的下方。第四组掩埋导电指434中的每个掩埋导电指434也从第一导电轨402延伸至第二导电轨404。第二掩埋通孔层BVIA0包括一组通孔436，该组通孔将第四组掩埋导电指434中的掩埋导电指434连接至第一导电轨402。第二掩埋通孔层BVIA0包括另一组通孔438，该组通孔将第四组掩埋导电指434中的掩埋导电指434连接至第二导电轨404。第一导电轨402与第二导电轨404连接以提供门控参考电压VVDD。在一些实施例中，该布置将用于连接至TVDD的有效面积增大160％，并将用于连接至VVDD的有效面积增大148％，从而显著减小首标电路400中的电阻负载。
图5是根据一些实施例的生成布局图的方法500的流程图。
根据一些实施例，方法500例如可使用EDA系统700(下面讨论的图7)和集成电路(IC)制造系统800(下面讨论的图8)来实现。关于方法500，布局图的实例包括本文公开的布局图等。可根据方法500制造的半导体器件的实例包括图1的半导体器件100。
在图5中，方法500包括框502-504。在框502处，生成布局图，该布局图尤其包括表示如本文所公开的一个或多个BCL CFET的图案等。与由框502生成的布局图相对应的半导体器件的实例包括图1的半导体器件100。下面关于图6更详细地讨论框502。从框502，流程进行到框504。
在框504处，基于布局图，(A)进行一次或多次光刻曝光；或(b)制造一个或多个半导体掩模；或(C)制造半导体器件的一层中的一个或多个元件。参见图7的以下讨论。
图6是根据一些实施例的生成布局图的方法的流程图。
更具体地，根据一个或多个实施例，图6的流程图示出可在图5的框502中实现的过程的一个实例。
在图6中，框502包括框602至608。在框602处，生成有源区形状，其中有源区形状中的其中每个有源区形状具有在半导体衬底形状上在第一方向上延伸的第一长轴。第一方向的实例是X轴。有源区形状的实例将是与布局图中的图2C、图2D、图4A、图4B中的有源区210相对应的有源区形状。从框602，流程进行到框604。
在框604处，生成具有在所述第一方向上延伸的第二长轴的第一掩埋导电轨形状。第一导电轨线形状的实例是在布局图中与图2C、图2D、图3中的第一掩埋导电轨222和图4A、图4B中的第一掩埋导电轨402相对应的形状。从框604，流程进行到框606。
在方框606处，生成从第一导电轨形状延伸的第一组掩埋导电指形状。第一组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的第三长轴，第二方向与第一方向基本正交。而且，第一组掩埋导电指形状在有源区形状中的多于一个下方延伸。第二方向的实例是Y轴。此外，第一组掩埋导电指形状的实例是在布局图中与图2C、图2D、图3中的第一组掩埋导电指226和图4A、图4B中的第一组掩埋导电指406相对应的形状。
在框608处，生成第二组掩埋导电指形状。第二组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的第四长轴。而且，第二组掩埋导电指形状在多个有源区形状中的多于一个下方延伸，并且第二组掩埋导电指形状与第一组掩埋导电指形状交错。第二组掩埋导电指形状的实例是在布局图中与图2C、图2D、图3中的第二组掩埋导电指228和图4A、图4B中的第二组掩埋导电指406相对应的形状。
图7是根据一些实施例的电子设计自动化(EDA)EDA系统700的框图。EDA系统700被配置为生成如上文关于图6所述的布局图。
在一些实施例中，EDA系统700包括APR系统。根据一个或多个实施例，本文描述的设计布局图的方法表示电线布线布置，根据一些实施例，例如可使用EDA系统700来实施。
在一些实施例中，EDA系统700是通用计算器件，包括至少一个硬件处理器702和非瞬时计算机可读存储媒介704。除其他外，存储媒介704用计算机程序代码706(即计算机可执行指令集)编码，即存储该计算机程序代码。通过硬件处理器702执行指令706(至少部分地)表示一种EDA工具，该EDA工具实施根据一个或多个实施例(下文中，所提到的过程和/或方法)的本文描述的方法的一部分或全部。除其他事项外，存储介质704包括布局图709。
处理器702通过总线708电连接至计算机可读存储媒介704。处理器702还通过总线708电连接至I/O接口710。网络接口712也通过总线708电连接至处理器702。网络接口712连接至网络714，以使得处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。处理器702被配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使系统700可用于执行所提到的过程和/或方法的一部分或全部。在一个或者多个实施例中，处理器702为中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或者多个实施例中，计算机可读存储媒介704是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介704包括半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在一个或者多个使用光盘的实施例中，计算机可读存储媒介704包括光盘只读存储器(CD-ROM)、读写光盘存储器(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，该计算机程序代码被配置为使EDA系统700(其中此类执行(至少部分地)代表EDA工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质704还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质704存储标准单元库707，包括诸如本文公开的标准单元。
EDA系统700包括I/O接口710。I/O接口710连接至外部电路。在一个或者多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或用于传递信息和命令给处理器702的光标方向键。
EDA系统700还包括连接至处理器702的网络接口712。网络接口712允许EDA系统700与一个或多个其他电脑系统连接的网络714连通。网络接口712包括无线网接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA或有限网络接口，如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或更多系统700中实施所描述的工艺和/或方法的一部分或全部。
EDA系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其他参数，以供处理器702处理。信息通过总线708传输到处理器702。EDA系统700被配置为通过I/O接口710接收与UI有关的信息。信息作为用户接口(UI)742存储在计算机可读介质704中。
在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为EDA工具的部分的软件应用程序。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为由EDA系统700使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的VIRTUOSO等工具或另一种合适的布局生成工具来生成包括标准单元的布局图。
在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非暂时性计算机可读记录媒介的实例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，诸如DVD等光盘、诸如硬盘等磁盘、诸如ROM、RAM、存储器卡等半导体存储器中的一个或多个。
图8是根据一些实施例的集成电路(IC)制造系统800以及与其相关联的IC制造流程的框图。制造系统800被配置为制造上述半导体器件100(见图1)。
在一些实施例中，基于布局图，例如，使用制造系统800来制造以下各项中的至少一个：(A)一个或多个半导体掩模或(b)半导体集成电路的层中的至少一个元件。
在图8中，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC制造商/生产商(“fab”)850和/或与制造IC器件860有关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体互动，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，设计室820、掩模室830和IC fab 850中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室820、掩模室830和IC fab 850的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于构成要制造的IC器件860的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图822的一部分包括各种IC特征，诸如有源区、栅电极、源极和漏极、层间互连件的金属线或通孔、以及用于接合焊盘的开口，以形成在布置在半导体衬底上的半导体衬底(诸如硅晶圆)和各种材料层中。设计室820实施适当的设计程序以形成IC设计布局图822。设计过程包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局图822被呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图822可以GDSII文件格式或DFII文件格式表示。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，以根据IC设计布局图822来制造IC器件860的各个层。掩模室830执行掩模数据准备832，其中，IC设计布局图822被变换成代表性数据文件(“RDF”)。掩模数据准备832向掩模制造844提供RDF。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)845或半导体晶圆853。通过掩模数据准备832操纵设计布局图822，以符合掩模写入器的特定特性和/或IC fab 850的要求。在图8中，掩模数据准备832和掩模制造844被示出为单独要素。在一些实施例中，掩模数据准备832和掩模制造844能够共同称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近修正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括另外的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图822，该掩模创建规则包含一定的几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC fab850实施以制造IC器件860的处理。LPC基于IC设计布局图822来模拟此处理，以创建模拟的制造器件，诸如IC器件860。LPC模拟中的处理参数可包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC检查考虑到各种因素，诸如，航空图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)和其他合适的因素等或其组合。在一些实施例中，已由LPC创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。
应当理解，为了清楚起见，掩模数据准备832的以上描述已被简化。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图822。此外，可以各种不同的顺序执行在数据准备832期间应用于IC设计布局图822的工艺。
在掩模数据准备832之后以及在掩模制造844期间，基于修改的IC设计布局图822来制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于IC设计布局图822来执行一次或多次光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于根据修改后的IC设计布局图822在掩模(光掩模或中间掩模)845上形成图案。掩模845可以各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束，被不透明区域阻挡并且透射通过透明区域。在一个实例中，掩模845的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种实例中，相移掩模可为衰减的PSM或交替的PSM。掩模制造844生成的一个或多个掩模用于各种工艺中。例如，此类掩模用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区，用于刻蚀工艺中以在半导体晶圆853中形成各种刻蚀区，和/或用于其他合适的工艺中。
IC fab 850是包括一个或多个制造设施以用于制造各种不同的IC产品的IC制造企业。在一些实施例中，IC fab 850为半导体代工厂。例如，可能存在制造工厂用于多个IC产品的前端制造(前道工序(FEOL)制造)，而第二制造工厂可提供勇于互连和封装IC产品的后端制造(后道工序(BEOL)的制造)，并且第三制造工厂可能会为铸造业务提供其他服务。
IC fab 850包括制造工具852，该等制造工具被配置为在半导体晶圆853上执行各种制造操作，使得根据一个或多个掩模(例如，掩模845)制造IC器件860。在各种实施例中，制造工具852包括以下各项中的一个或多个：晶圆步进机、离子注入机、光刻胶涂覆机、处理室(例如，CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或如本文讨论的能够执行一个或多个合适的制造工艺的其他制造器件。
IC fab 850使用通过掩模室830制造的掩模845来制造IC器件860。因此，IC fab850至少间接使用IC设计布局图822以制备IC器件860。在一些实施例中，使用掩模845，通过IC fab 850制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822执行一个或多个光刻曝光。半导体晶圆853包括硅衬底或具有其上形成有多个材料层的其他合适的衬底。半导体晶圆853还包括各种掺杂区、介电部件和多层互连等(在后续制造步骤中形成)中的一个或多个。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与之相关联的IC制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利的全部内容通过引用并入于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
在一个实施例中，一种半导体器件，包括：半导体衬底，包括有源区，每个有源区具有在第一方向上延伸的第一长轴；第一掩埋金属层，位于所述半导体衬底下方并包括：第一掩埋导电轨，具有在所述第一方向上延伸的第二长轴；第一组掩埋导电指，从所述第一掩埋导电轨延伸，其中：所述第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的第三长轴，所述第二方向基本正交于所述第一方向；所述第一组掩埋导电指在所述有源区中的多于一个下方延伸；第二组掩埋导电指，其中：所述第二组掩埋导电指中的每个掩埋导电指具有在所述第二方向上延伸的第四长轴；所述第二组掩埋导电指在所述有源区中的多于一个下方延伸；并且所述第二组掩埋导电指与所述第一组掩埋导电指交错。在一些实施例中，所述有源区的成员在所述第一方向上基本彼此平行；并且所述组条带有源区中的成员相对于所述第二方向分离并基本对准。在一些实施例中，所述半导体器件还包括：所述半导体衬底与第一掩埋金属层之间的接触件至晶体管元件(BVD)层，其中：所述掩埋BVD层包括多个掩埋接触件，其中，所述多个掩埋接触件以行和列设置，所述行和列以方格图案间隔开，其中：所述有源区在所述多个掩埋接触件的所述行中的对应行中连接至所述掩埋接触件中的对应掩埋接触件；并且所述第一组掩埋导电指中的所述掩埋导电指中的每一个和所述第二组掩埋导电指中的所述掩埋导电指中的每一个连接至所述多个掩埋接触件的所述列中的不同列，使得所述多个掩埋接触件的所述列中的相邻列使所述相邻列中一个列连接至所述第一组掩埋导电指中的所述掩埋导电指中的一个，并且所述相邻列中的另一列中的掩埋接触件连接至所述第二组掩埋导电指中的所述掩埋导电指中的一个。在一些实施例中，所述半导体器件还包括：第二掩埋金属层，位于所述第一掩埋金属层下方，其中，所述第二掩埋金属层包括：第三组掩埋导电指，其中，所述第三组掩埋导电指中的每个掩埋导电指设置在所述第一掩埋金属层中的所述第二组掩埋导电指中的不同掩埋导电指下方。在一些实施例中，所述半导体器件还包括：掩埋通孔层，包括第一多个掩埋通孔，其中，所述第一多个掩埋通孔连接在所述第二组掩埋导电指与所述第三组掩埋导电指之间。在一些实施例中，所述半导体器件还包括：掩埋通孔层，位于所述第一掩埋金属层与所述第二掩埋金属层之间，其中：所述第一掩埋金属层还包括第二掩埋导电轨，所述第二掩埋导电轨具有在所述第一方向上延伸的第五长轴；其中，所述第一组掩埋导电指从第二掩埋导电轨延伸，以便在所述第一掩埋导电轨与所述第二掩埋导电轨之间延伸；所述第二掩埋金属层包括：第一组导体，在所述第二方向上延伸并设置在所述第一掩埋导电轨下方；第二组导体，在所述第二方向上延伸并设置在所述第二掩埋导电轨下方；所述掩埋通孔层包括：第一组掩埋通孔，将所述第一组导体连接至所述第一掩埋导电轨；第二组掩埋通孔，将所述第二组导体连接至所述第二掩埋导电轨。在一些实施例中，所述第一组导体和所述第二组导体相对于所述第一方向与所述第二组掩埋导电指中的每隔一个对准。在一些实施例中，所述第二组掩埋导电指未连接至所述第一掩埋导电轨，并且未连接至所述第二掩埋导电轨。在一些实施例中，第一组掩埋导电指中的每一个和第二组掩埋导电体中的每一个在所有所述有源区中的所有成员下方延伸。在一些实施例中，所述第一组掩埋导电指中的每一个被配置为接收门控参考电压。在一些实施例中，所述第二组掩埋导电指中的每一个被配置为接收非门控参考电压。
在一些实施例中，所述第一掩埋金属层还包括：掩埋导电迹线，具有第五长轴，所述第五长轴在所述第一方向上延伸并在所述第二方向上与所述第一掩埋导电轨分离，其中：所述第一组掩埋导电指和所述第二组掩埋导电指都位于所述第一掩埋导电轨与所述掩埋导电迹线之间；所述第二组掩埋导电指在所述第二方向上从所述掩埋导电迹线延伸；并且所述第一组掩埋导电指未连接至所述掩埋导电迹线。在一些实施例中，所述第一掩埋金属层还包括：第二掩埋导电轨，具有在所述第一方向上延伸的第六长轴；并且其中，所述掩埋导电迹线、所述第一组掩埋导电指和所述第二组掩埋导电指位于所述第一掩埋导电轨与所述第二掩埋导电轨之间。在一些实施例中，所述半导体器件还包括：第二掩埋金属层，其中：所述第二掩埋金属层包括：第三组掩埋导电指，其中，所述第三组掩埋导电指中的每个掩埋导电指具有在所述第二方向上延伸的第七长轴；所述第三组掩埋导电指中的不同成员设置在所述第二组掩埋导电指的每隔一个下方；所述第三组掩埋导电指未连接至所述第一掩埋导电轨和所述第二掩埋导电轨；第四组掩埋导电指从所述第一掩埋导电轨延伸至所述第二掩埋导电轨，其中，所述第四组掩埋导电指的每个掩埋导电指具有在所述第二方向上延伸的第八长轴；所述第四组掩埋导电指中的不同成员位于所述第二组掩埋导电指的不同的每隔一个下方。在一些实施例中，所述半导体器件还包括：掩埋通孔层，位于所述第一掩埋金属层与所述第二掩埋金属层之间，其中，所述通孔层包括：第一组掩埋通孔，将所述第三组掩埋导电指连接至所述第三组掩埋导电指下方的所述第二组掩埋导电指中的每隔一个；第二组掩埋通孔，将所述第四组掩埋导电指连接至所述第一掩埋导电轨；以及第三组掩埋通孔，将所述第四组掩埋导电指连接至所述第二掩埋导电轨。
在另一实施例中，一种制造半导体器件的方法，包括：形成有源区，其中，所述有源区中的每个有源区具有第一长轴，所述长轴在半导体衬底上在第一方向上延伸；形成具有在所述第一方向上延伸的第二长轴的第一掩埋导电轨；形成从所述第一掩埋导电轨延伸的第一组掩埋导电指，其中：所述第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的第三长轴，所述第二方向基本正交于所述第一方向；所述第一组掩埋导电指在所述组有源区中的多于一个下方延伸；以及形成第二组掩埋导电指，其中：所述第二组掩埋导电指中的每个掩埋导电指具有在所述第二方向上延伸的第四长轴；所述第二组掩埋导电指在所述组有源区中的多于一个下方延伸；并且所述第二组掩埋导电指与所述第一组掩埋导电指交错。在一些实施例中，所述方法还包括：以行形成多个掩埋接触件，使得所述多个掩埋接触件以方格图案间隔开，其中，所述有源区中的每一个连接至所述多个掩埋接触件的所述行中的不同行中的掩埋接触件。在一些实施例中，所述方法还包括：以列形成多个掩埋接触件，使得所述多个掩埋接触件以方格图案间隔开；其中，所述第一组掩埋导电指中的每个掩埋导电指和所述第二组掩埋导电指中的每个掩埋导电指连接至所述多个掩埋接触件的所述列中的不同列中的掩埋接触件，使得所述多个掩埋接触件的所述列中的相邻列使所述相邻列中一个列中的掩埋接触件连接至所述第一组掩埋导电指中的所述掩埋导电指中的一个，并且所述相邻列中的另一列中的掩埋接触件连接至所述第二组掩埋导电指中的所述掩埋导电指中的一个。
在又另一实施例中，一种用于生成布局图的系统，包括：至少一个处理器；至少一个非暂时性计算机可读介质，存储计算机可执行代码；其中，所述至少一个非暂时性计算机可读存储介质和所述计算机程序代码被配置为与所述至少一个处理器仪器使所述系统生成所述布局图，包括：生成有源区形状，其中，所述有源区形状中的每个有源区形状具有在半导体衬底形状上在第一方向上延伸的第一长轴；生成具有在所述第一方向上延伸的第二长轴的第一掩埋导电轨形状；生成从所述第一掩埋导电轨形状延伸的第一组掩埋导电指形状，其中：所述第一组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的第三长轴，所述第二方向与所述第一方向基本正交；所述第一组掩埋导电指形状在所述组有源区形状中的多于一个下方延伸；以及生成第二组掩埋导电指形状；所述第二组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的第四长轴，其中：所述第二组掩埋导电指形状在所述组有源区形状中的多于一个下方延伸；并且所述第二组掩埋导电指形状与所述第一组掩埋导电指形状交错。在一些实施例中，所述至少一个非暂时性计算机可读存储介质和所述计算机程序代码被配置为与所述至少一个处理器仪器使所述系统进一步生成所述布局图：以行且以列生成多个掩埋接触件形状，使得所述多个掩埋接触件形状以方格图案间隔开，其中：通过所述多个掩埋接触件形状中的第一组，所述有源区形状的堆叠件中的每个有源区形状连接至所述多个掩埋接触件形状的所述行中的不同行；并且所述第一组掩埋导电指形状中的每个掩埋导电指形状和所述第二组掩埋导电指形状中的每个掩埋导电指形状连接至所述多个掩埋接触件形状的所述列中的不同列中的掩埋接触件，使得所述多个掩埋接触件形状的所述列中的相邻列使所述相邻列中一个列中的掩埋接触件连接至所述第一组掩埋导电指形状中的所述掩埋导电指形状中的一个，并且所述相邻列中的另一列中的掩埋接触件连接至所述第二组掩埋导电指形状中的所述掩埋导电指形状中的一个。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，包括有源区，每个有源区具有在第一方向上延伸的长轴；
第一掩埋金属层，位于所述半导体衬底下方并包括：
第一掩埋导电轨，具有在所述第一方向上延伸的长轴；
第一组掩埋导电指，从所述第一掩埋导电轨延伸，其中：
所述第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴，所述第二方向基本正交于所述第一方向；并且
所述第一组掩埋导电指在所述有源区中的多于一个下方延伸；
第二组掩埋导电指，其中：
所述第二组掩埋导电指中的每个掩埋导电指具有在所述第二方向上延伸的长轴；
所述第二组掩埋导电指在所述有源区中的多于一个下方延伸；并且
所述第二组掩埋导电指与所述第一组掩埋导电指交错。
2.根据权利要求1所述的半导体器件，其中：
所述有源区在所述第一方向上基本彼此平行；并且
所述有源区相对于所述第二方向分离。
3.根据权利要求2所述的半导体器件，还包括：
所述半导体衬底与第一掩埋金属层之间的掩埋接触件至晶体管元件(BVD)层；并且
其中：
所述掩埋BVD层包括以行和列布置的多个掩埋接触件，所述行和列以方格图案间隔开；
所述有源区在所述多个掩埋接触件的所述行中的对应行中连接至所述掩埋接触件中的对应掩埋接触件；并且
所述第一组掩埋导电指中的所述掩埋导电指中的每一个和所述第二组掩埋导电指中的所述掩埋导电指中的每一个连接至所述多个掩埋接触件的所述列中的不同列中的掩埋接触件，使得所述多个掩埋接触件的所述列中的相邻列使所述相邻列中一个列中的掩埋接触件连接至所述第一组掩埋导电指中的所述掩埋导电指中的一个，并且所述相邻列中的另一列中的掩埋接触件连接至所述第二组掩埋导电指中的所述掩埋导电指中的一个。
4.根据权利要求1所述的半导体器件，还包括：
第二掩埋金属层，位于所述第一掩埋金属层下方并包括：
第三组掩埋导电指，其中，所述第三组掩埋导电指中的每个掩埋导电指设置在所述第一掩埋金属层中的所述第二组掩埋导电指中的不同掩埋导电指下方。
5.根据权利要求4所述的半导体器件，还包括：
掩埋通孔层，包括第一多个掩埋通孔，其中，所述第一多个掩埋通孔连接在所述第二组掩埋导电指与所述第三组掩埋导电指之间。
6.根据权利要求4所述的半导体器件，还包括：
掩埋通孔层，位于所述第一掩埋金属层与所述第二掩埋金属层之间；并且
其中：
所述第一掩埋金属层还包括第二掩埋导电轨，所述第二掩埋导电轨具有在所述第一方向上延伸的长轴；
所述第一组掩埋导电指从第二掩埋导电轨延伸，以便在所述第一掩埋导电轨与所述第二掩埋导电轨之间延伸；
所述第二掩埋金属层包括：
第一组导体，在所述第二方向上延伸并设置在所述第一掩埋导电轨下方；以及
第二组导体，在所述第二方向上延伸并设置在所述第二掩埋导电轨下方；并且
所述掩埋通孔层包括：
第一组掩埋通孔，将所述第一组导体连接至所述第一掩埋导电轨；以及
第二组掩埋通孔，将所述第二组导体连接至所述第二掩埋导电轨。
7.根据权利要求6所述的半导体器件，其中：
所述第一组导体和所述第二组导体相对于所述第一方向与所述第二组掩埋导电指中的每隔一个对准。
8.根据权利要求7所述的半导体器件，其中：
所述第二组掩埋导电指未连接至所述第一掩埋导电轨，并且未连接至所述第二掩埋导电轨。
9.一种制造半导体器件的方法，包括：
形成有源区，其中，所述有源区中的每个有源区具有长轴，所述长轴在半导体衬底上在第一方向上延伸；
形成具有在所述第一方向上延伸的长轴的第一掩埋导电轨；以及
形成从所述第一掩埋导电轨延伸的第一组掩埋导电指；
所述第一组掩埋导电指中的每个掩埋导电指具有在第二方向上延伸的长轴，所述第二方向基本正交于所述第一方向；并且
所述第一组掩埋导电指在所述有源区中的多于一个下方延伸；以及
形成第二组掩埋导电指；
所述第二组掩埋导电指中的每个掩埋导电指具有在所述第二方向上延伸的长轴；
所述第二组掩埋导电指在所述有源区中的多于一个下方延伸；并且
所述第二组掩埋导电指与所述第一组掩埋导电指交错。
10.一种用于生成布局图的系统，包括：
至少一个处理器；
至少一个非暂时性计算机可读介质，存储计算机可执行代码；
其中，所述至少一个非暂时性计算机可读存储介质、所述计算机程序代码和所述至少一个处理器被配置为使所述系统生成所述布局图，生成所述布局图包括：
生成有源区形状，所述有源区形状中的每个有源区形状具有在半导体衬底形状上在第一方向上延伸的长轴；
生成具有在所述第一方向上延伸的长轴的第一掩埋导电轨形状；
生成从所述第一掩埋导电轨形状延伸的第一组掩埋导电指形状；
所述第一组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的长轴，所述第二方向与所述第一方向基本正交；
所述第一组掩埋导电指形状在所述有源区形状中的多于一个下方延伸；以及
生成第二组掩埋导电指形状；
所述第二组掩埋导电指形状中的每个掩埋导电指形状具有在第二方向上延伸的长轴；
所述第二组掩埋导电指形状在所述有源区形状中的多于一个下方延伸；并且
所述第二组掩埋导电指形状与所述第一组掩埋导电指形状交错。
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