TW202145303A - 產生積體電路布局的系統、積體電路裝置及其製造方法 - Google Patents

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Abstract

一種積體電路(IC)裝置包含具有第一側及第二側的基底、位於基底的第一側上的主動區域、位於主動區域上的第一導電圖案以及位於基底的第二側下方的第二導電圖案。主動區域包含第一部分及第二部分。第一導電圖案電性耦接至主動區域的第一部分及第二部分。第二導電圖案電性耦接至主動區域的第一部分及第二部分。

Description

積體電路裝置、系統及方法
無
積體電路(integrated circuit，IC)包含表示於IC布局圖中的數個半導體裝置。IC布局圖係分層且包含帶有符合半導體裝置設計規格的高層級功能的模組。模組時常係以多個單元的組合建造而成，上述單元的每一者代表用以執行特定功能的一個或多個半導體結構。具有預設計布局圖的單元，有時被理解為標準單元，係儲存於標準單元資料庫(簡潔起見，此後稱為資料庫或標準單元資料庫)必且能藉由不同工具，諸如電子設計自動化(electronic design automation，EDA)工具進行存取，以產生、優化及驗證用於IC的設計。
無
以下揭示案提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。下文描述部件及配置的具體實例以簡化本揭示案。當然，這些僅僅是實例且並非意欲限制性的。例如，在以下描述中，在第二特徵之上或在其上製造第一特徵可包括將第一特徵及第二特徵製造為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間製造額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可重複各種實例中的元件符號及/或字母。此重複是出於簡單與清晰的目的，且其自身不指示所論述的各種實施例及/或組態之間的關係。
內在及寄生參數，諸如電阻及電容等，存在於及/或介於不同電路元件及/或積體電路(integrated circuit，IC)裝置的連接處。這些電阻及電容潛在地影響在一些操作條件下的IC裝置的表現。在一些實施例中，IC裝置中的主動區域的不同部分在IC裝置的前側上方及背側上方彼此電性耦接。如此一來，在一或多個實施例中，位於主動區域的電性耦接部分之間的連接處的電阻下降。在一些實施例中，位於主動區域的電性耦接部分之間的閘極係虛擬閘極，該虛擬閘極不包含導電材料及/或以介電材料填充。如此一來，在一或多個實施例中，虛擬閘極周遭的寄生電容下降。在至少一實施例中，在降低連接處電阻及寄生電容後，可能達成在類比應用(諸如串聯器/解串器(serializer/deserializer，SERDES)裝置)中的更強的單位增益頻率。其他應用及/或裝置亦在不同的實施例之範圍內。
第1A圖為根據本案之一些實施例所繪示之示意IC布局圖 100A(亦被稱為布局設計100A)。在至少一實施例中，IC布局圖 100A係儲存於非暫存電腦可讀取媒體。
IC布局圖 100A包含至少一主動區域，例如主動區域OD1。主動區域有時被稱為氧化(oxide-definition，OD)區域，並且在圖示中示意地以標籤「OD」標示。在一些實施例中，IC布局圖 100A的主動區域可以被使用於製造一或多個電路元件或裝置的電晶體的對應的主動區域OD1。在第1A圖中的示例配置中，主動區域OD1沿著第一軸或X軸延伸或伸長。在對應IC布局圖 100A的IC裝置100B中，主動區域OD1用以包含P型摻雜或N行摻雜以形成一或多個電路元件或裝置。電路元件之示例包含，但不限於，電晶體及二極體。電晶體之示例包含，但不限於，金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、P通道金屬氧化物半導體(PMOS) 電晶體，N通道金屬氧化物半導體(NMOS) 電晶體、雙極性電晶體(BJT)、高電壓電晶體、高頻率電晶體、P通道及/或N通道場效電晶體(PFETs/NFETs)、鰭式場效電晶體(FinFETs)、具有提高的源極/汲極的平面金屬氧化物半導體電晶體、奈米層片場效電晶體、奈米線場效電晶體或其他類似物。在一些實施例中，主動區域OD1可以被使用於製造二極體裝置的陽極或陰極。用以形成一或多個PMOS裝置的主動區域有時被稱為「PMOS主動區域」，且用以形成一或多個NMOS裝置的主動區域有時被稱為「NMOS主動區域」。在對應第1A圖的敘述的示例配置中，主動區域OD1包含NMOS主動區域。其他配置亦在不同的實施例之範圍內。
IC布局圖 100A更包含延伸越過主動區域OD1的多個閘極區域A、B、C、D及P1。閘極區域A、B、C、D及P1係沿著X軸並排布置，且沿著第二軸(即Y軸)延伸或伸長，Y軸橫向於X軸。在對應IC布局圖 100A的IC裝置100B中，閘極區域A、B、C及D也被稱為功能電晶體的閘極區域，閘極區域A、B、C及D可以被使用於形成包含導電材料的對應導電閘極。在一些實施例中，閘極包含多晶矽。多晶矽有時被稱為「poly」，且閘極區域A、B、C及D在圖示中以標籤「poly」示意地標示。其他用於導電閘極的導電材料，諸如金屬，皆在不同實施例的範圍內。閘極區域P1係虛擬閘極區域，且在圖示中以標籤「虛擬閘極」示意地標示。在一些實施例中，虛擬閘極係虛擬電晶體的閘極區域。在一些實施例中，虛擬電晶體係非功能電晶體。在對應IC布局圖 100A的IC裝置100B中，虛擬閘極區域P1對應於虛擬閘極，該虛擬閘極不包含導電材料及/或以介電材料填充。在至少一實施例中，虛擬閘極區域P1係一連續多晶矽上氧化邊緣(continuous-poly-on-oxide-definition edge，CPODE)圖案或多晶矽上氧化邊緣(poly-on-oxide-definition edge，PODE)圖案，並且對應虛擬結構，如美國專利號10,157,856，其通過引用整體併入本文。在第1A圖的示例配置中，閘極區域A、B、C、D及P1以固定間距沿著X軸並排布置，固定間距係指定為接觸多晶矽間距CPP(contacted poly pitch，CPP)。間距CPP係沿著X軸的中心至中心距離，介於兩個立即鄰接閘極區域的中心線之間，舉例來說，如在第1A圖中指示的閘極區域A及B。在沒有其他閘極區域介於兩個閘極區域之間時，及/或在兩個閘極區域沿著X軸的中心至中心距離係間距CPP時，兩個閘極區域係沿著X軸立即鄰接。
閘極區域A、B、C、D與主動區域OD1共同配置為多個電晶體。舉例來說，閘極區域A、主動區域OD1的源極/汲極區域101以及主動區域OD1的另一源極/汲極區域102共同配置為第一電晶體(未標示)。閘極區域B、主動區域OD1的源極/汲極區域102以及主動區域OD1的另一源極/汲極區域103共同配置為第二電晶體(未標示)，例如關於第1B圖至第1C圖所述之對應電晶體T1的電晶體。具有閘極區域A的第一電晶體及具有閘極區域A的第二電晶體共用共同源極/汲極區域102。閘極區域C、主動區域OD1的源極/汲極區域104以及主動區域OD1的另一源極/汲極區域105共同配置為第三電晶體(未標示)，例如關於第1B圖至第1C圖所述之對應電晶體T2的電晶體。閘極區域D、主動區域OD1的源極/汲極區域105以及主動區域OD1的另一源極/汲極區域106共同配置為第四電晶體(未標示)。具有閘極區域C的第三電晶體及具有閘極區域D的第四電晶體共用共同源極/汲極區域105。在一些實施例中，具有閘極區域A、B、C、D的電晶體為具有n型主動區域的NMOS電晶體。其他配置方式亦在不同實施例的範圍內。在一些實施例中，具有閘極區域A、B、C、D的電晶體為具有p型主動區域的PMOS電晶體。
IC布局圖 100A更包含位於主動區域OD1的對應部分上方的接觸區域MD1、MD2、MD3及MD4。在對應IC布局圖 100A的IC裝置100B中，接觸區域可以被使用以形成對應接觸結構，接觸結構包含形成於主動區域的對應部分上方導電材料以定義從形成於主動區域中的一或多個裝置至IC裝置的其他內部電路或至外部電路的電性連接。接觸結構的示例導電材料包含金屬。在一些實施例中，本揭示內容中的導電材料或金屬包含銅、鋁、鈦、鎳、鎢或其他適合的導電材料。其他配置方式、材料或層亦在不同實施例的範圍內。接觸區域在圖示中以標籤「MD」(擴散區上金屬 (metal over diffusion))示意地標示。在第1A圖中的示例配置中，IC布局圖 100A包含接觸區域MD1、MD2、MD3及MD4。接觸區域MD1位於源極/汲極區域103上方，接觸區域MD2位於源極/汲極區域104上方，接觸區域MD3位於源極/汲極區域102上方，且接觸區域MD4位於源極/汲極區域105上方。接觸區域MD1、MD2、MD3及MD4沿著Y軸延伸或伸長，並且與閘極區域A、B、C、D及P1沿著X軸交替地布置。在第1A圖的示例配置中，接觸間距(未示出)介於立即鄰接的接觸區域，亦即兩個立即鄰接接觸區域的中心線之間，與介於立即鄰接閘極區域之間的間距CPP相同。在沒有其他接觸區域介於接觸區域之間時，及/或在兩個接觸區域沿著X軸的中心至中心距離係間距CPP時，兩個接觸區域係沿著X軸立即鄰接。沿著X軸，接觸區域MD1介於且立即鄰接於閘極區域B及P1之間，接觸區域MD2介於且立即鄰接於閘極區域C及P1之間，接觸區域MD3介於且立即鄰接於閘極區域A及B之間，且接觸區域MD4介於且立即鄰接於閘極區域C及D之間。在沒有其他接觸區域或閘極區域介於接觸區域之間時，及/或在接觸區域及閘極區域沿著X軸的中心至中心距離係間距CPP/2時，接觸區域及閘極區域係與彼此立即鄰接。
IC布局圖 100A更包含位於接觸區域及閘極區域上方的多個通孔VD1至VD8。在對應IC布局圖 100A的IC裝置100B中，通孔可以被使用以形成對應導電通孔結構，導電通孔結構位於對應閘極及接觸結構上方且與對應閘極及接觸結構電性接觸。通孔結構的示例材料包含金屬。其他配置方式、材料或層亦在不同實施例的範圍內。通孔包含擴散區上通孔(via over diffusion，VD)及閘極上通孔(via over gate，VG)。為了簡潔，VG及VD通孔皆在圖示中以標籤「VD」示意地標示。在第1A圖中的示例配置中，IC布局圖 100A包含通孔VD1至VD4，通孔VD1至VD4位於對應的接觸區域MD1、MD2、MD3及MD4上方。在一些實施例中，通孔VD1至VD4位於布局圖 100A的VD層內。在第1A圖中的示例配置中，IC布局圖 100A包含通孔VD5至VD8，通孔VD5至VD8位於對應的閘極區域A、B、C、D上方。在一些實施例中，通孔VD5至VD8位於布局圖 100A的VG層內。在一些實施例中，通孔VD1至VD8屬於相同的通孔層，通孔層係位於主動區域OD1上方的最低通孔層，或最接近主動區域OD1的通孔層。在一些實施例中，通孔VD1至VD8係位於布局設計100A或對應IC裝置的其他層上方。
IC布局圖 100A更包含位於主動區域OD1下方且位於對應接觸區域下方的貫通通孔。在對應IC布局圖 100A的IC裝置100B中，貫通通孔可以被使用以製造對應導電貫通通孔結構，導電貫通通孔結構如本文敘述延伸通過IC裝置的基底。貫通通孔結構的示例材料包含金屬。其他配置方式、材料或層亦在不同實施例的範圍內。貫通通孔有時被稱為背側通孔，並且在圖示中以標籤「VB」示意地標示。在第1A圖中的示例配置中，IC布局圖 100A包含貫通通孔VB1及貫通通孔VB2，貫通通孔VB1位於對應的接觸區域MD1下方，且貫通通孔VB2位於對應的接觸區域MD2下方。貫通通孔VB1及貫通通孔VB2沿著Y軸延伸或伸長。貫通通孔VB1及貫通通孔VB2的上述伸長形狀係示例，且其他配置方式亦在不同實施例範圍內。在一些實施例中，一或多個貫通通孔VB1至貫通通孔VB2位於位於布局設計100A或對應IC裝置的其他層上方。
在第1A圖中的示例配置中，接觸區域MD1及MD2的至少一者具有沿著Y軸的長度或寬度，該長度或寬度小於對應貫通通孔VB1及VB2沿著Y軸的長度或寬度。舉例來說，如第1A圖所示，接觸區域MD1沿著Y軸具有長度hMD ，長度hMD 小於對應貫通通孔VB1沿著Y軸的長度hVB 。在接觸區域MD1、MD2及對應貫通通孔VB1及VB2沿著X軸具有相同寬度時，接觸區域MD1及MD2的面積小於對應貫通通孔VB1及VB2的面積，因為沿著Y軸的長度hMD 小於對應貫通通孔VB1沿著Y軸的長度hVB 。在至少一實施例中，對應貫通通孔VB1及VB2的較大面積導致貫通通孔VB1及VB2相較於接觸區域MD1及MD2的較小電阻，如本文所述增強表現。其他配置貫通通孔VB1及VB2的面積大於對應接觸區域MD1及MD2的面積及/或配置貫通通孔VB1及VB2的電阻小於對應接觸區域MD1及MD2的電阻的布置方式，亦在不同實施例範圍內。
IC布局圖 100A更包含在第一金屬層中的第一導電圖案，第一金屬層位於通孔VD1至VD8上方。在對應IC布局圖 100A的IC裝置100B中，第一導電圖案可以被使用以製造對應第一導電結構，第一導電結構位於如本文所述的IC裝置的對應通孔VD1至VD8上方且與對應通孔VD1至VD8電性耦接。第一導電結構的示例材料包含金屬。在第1A圖中的示例配置中，第一金屬層係金屬零(metal-zero，M0)層，金屬零層係位於主動區域OD1上方的最低金屬層。M0層在圖示中以標籤「M0」示意地標示，並且包含導電圖案M01、M02及M03。導電圖案M01位於通孔VD1及VD2上方。導電圖案M02位於通孔VD3及VD4上方。導電圖案M03位於通孔VD5、VD6、VD7及VD8上方。導電圖案M01、M02及M03沿著X軸延伸或伸長。導電圖案內的金屬導軌的其他數量亦在本揭示內容的範圍內。
IC布局圖 100A更包含在第二金屬層中的第二導電圖案，第二金屬層位於貫通通孔VB1及VB2下方。在對應IC布局圖 100A的IC裝置100B中，第二導電圖案可以被使用以製造對應第二導電結構，第二導電結構位於如本文所述的IC裝置的對應貫通通孔VB1及VB2下方且與對應貫通通孔VB1及VB2電性耦接。第二導電結構的示例材料包含金屬。在第1A圖中的示例配置中，第二金屬層係背側金屬零(back side-metal-zero，BM0)層，背側金屬零層係位於主動區域OD1下方的最高金屬層。在一些實施例中，BM0層位於其他金屬層。BM0層在圖示中以標籤「BM0」示意地標示，並且包含位於貫通通孔VB1及VB2下方的導電圖案BM01。導電圖案BM01沿著X軸延伸或伸長。
在第1A圖中的示例配置中，導電圖案M01、M02及M03的至少一者具有沿著Y軸的寬度，該寬度小於導電圖案BM01沿著Y軸的寬度。舉例來說，如第1A圖所示，導電圖案M01沿著Y軸具有寬度wM0 ，寬度wM0 小於導電圖案BM01沿著Y軸的寬度wBM0 。亦如第1A圖所示，導電圖案M01沿著X軸更具有小於導電圖案BM01的長度(第1A圖中未標號)。如此一來，，導電圖案M01的面積小於導電圖案BM01的面積。在至少一實施例中，導電圖案BM01的較大面積導致導電圖案BM01相較於導電圖案M01的較小電阻，如本文所述增強表現。其他導電圖案BM01的面積大於對應導電圖案M01的面積及/或配置導電圖案BM01的電阻小於導電圖案M01的電阻的布置方式，亦在不同實施例範圍內。
在IC布局圖 100A中，第一導電圖案M01、通孔VD1、接觸區域MD1、貫通通孔VB1及第二導電圖案BM01彼此重疊。此外，第一導電圖案M01、通孔VD2、接觸區域MD2、貫通通孔VB2及第二導電圖案BM01彼此重疊。在對應IC布局圖 100A的IC裝置100B中，如第1B圖所述，所述布置對應於源極/汲極區域103及104之間且位於IC裝置前側及背側上方的電性接觸。
第1B圖為根據本案之一些實施例所繪示之IC裝置100B的部分的示意剖視圖。在至少一實施例中，第1B圖中的剖視圖沿著第1A圖中的線段I-I’擷取，並且第1B圖中的IC裝置100B的部分對應於IC布局圖 100A介於源極/汲極區域102及源極/汲極區域105之間的部分。IC布局圖 100A及IC裝置100B的對應元件係以類似的標號標示。具體來說，第1A圖中的閘極區域A、B、C、D及P1對應第1B圖中的閘極GA、GB、GC、GD及GP1，且第1A圖中的源極/汲極區域102、103、104及105對應第1B圖中的源極/汲極112、113、114及115。第1B圖中的其他元件具有對應第1A圖中的對應元件係指定為第1A圖相同標號並且加上下底線符號「_」。舉例來說，第1A圖中的接觸區域MD1對應於第1B圖中的接觸結構MD_1。
在一些實施例中，IC布局圖 100A可用於製造IC裝置100B。IC裝置100B包含具有第一側121及第二側122的基底120，第一側121及第二側122沿著Z軸彼此相對，Z軸對應基底120的厚度方向。在至少一實施例中，第一側121被稱為「上側」或「前側」，第二側122被稱為「下側」或「背側」。在一些實施例中，基底120為半導體基底或介電質基底。半導體基底的示例材料包含，但不限於，矽化物、矽鍺化物、砷鎵化物或其他適合的半導體材料。介電質基底的示例材料包含，但不限於，氧化矽或其他適合的介電質材料。在一些實施例中，N型和P型摻雜被添加至基底120的摻雜區域及/或形成於相鄰摻雜區域之間的絕緣結構。為了簡潔，摻雜區域及/或絕緣結構的一些特徵在第1B圖中被省略。
IC裝置100B包含位於基底的第一側上方的主動區域，且上述主動區域包含電性耦接於第一導電圖案及第二導電圖案的第一部份及第二部分，第一導電圖案位於主動區域上方，第二導電圖案位於基底的第二側下方。舉例來說，如第1B圖所繪示，IC裝置100B包含對應第1A圖中的主動區域OD1的主動區域OD_1，且主動區域OD_1包含在基底120的第一側121上的部份112~115。在主動區域OD_1的部份112~115之中，第一部分113及第二部分114電性耦接至第一導電圖案M0_1，第一導電圖案M0_1位於基底120的第二側122下方。第一部分113為具有閘極GB的電晶體(例如對應第1C圖所述之電晶體T1的電晶體)的源極/汲極。第二部分114為具有閘極GC的電晶體(例如對應第1C圖所述之電晶體T2的電晶體)的源極/汲極。源極/汲極區域在圖示中以標籤「S/D」示意地標示。主動區域的第一部分113及第二部分114沒有被配置為電晶體的源極/汲極的其他配置方式亦在不同實施例的範圍內。
沿著Z軸，主動區域的源極/汲極113具有相對地上表面131及下表面132，且源極/汲極114具有相對地上表面141及下表面142。源極/汲極113在上表面131電性耦接至接觸結構MD_1，接觸結構MD_1在另一側通過通孔結構VD_1電性耦接至導電圖案M0_1。源極/汲極114在上表面141電性耦接至接觸結構MD_2，接觸結構MD_2在另一側通過通孔結構VD_2電性耦接至導電圖案M0_1。如此一來，源極/汲極113及源極/汲極114在前側(例如基底120的第一側121)通過導電圖案M0_1彼此電性耦接。在至少一實施例中，源極/汲極113的上表面131或源極/汲極114的上表面141的至少一者與對應的接觸結構MD_1及MD_2直接接觸。
源極/汲極113在下表面132進一步以通過貫通通孔結構VB_1的方式電性耦接至導電圖案BM0_1。源極/汲極114在下表面142進一步以通過貫通通孔結構VB_2的方式電性耦接至導電圖案BM0_1。貫通通孔結構VB_1及VB_2的每一者在厚度方向(亦即Z方向)延伸，從貫通通孔結構VB_1及VB_2與導電圖案BM0_1電性耦接的第二側122，通過基底120，延伸至與對應下表面132及142電性接觸的第一側121。如此一來，源極/汲極113及源極/汲極114通過在背側上的導電圖案BM0_1彼此電性耦接。在至少一實施例中，源極/汲極113的下表面132或源極/汲極114的下表面142的至少一者與對應的貫通通孔結構VB_1、VB_2直接連接。在至少一實施例中，所述電性連接介於在前側及後側上的源極/汲極113及源極/汲極114之間導致較低的連接電阻與較佳的表現，如第1C圖所述。
在第1B圖中的示例配置中，IC裝置100B包含符合奈米層片場效電晶體技術的電晶體或裝置。其他電晶體或裝置技術，諸如平面電晶體技術、鰭式場效電晶體技術、奈米線場效電晶體技術或類似物亦在不同實施例的範圍內。依據奈米層片場效電晶體技術，閘極GB包含導電閘極堆疊151，導電閘極堆疊151沿著Z軸自基底120的第一側121向上延伸。多個通道152沿著X軸延伸越過導電閘極堆疊151，且連接對應的源極/汲極112、113。通道152的一者沿著Z軸布置於另一者上方。閘極介電質或閘極氧化物(未示出)係形成於通道152及導電閘極堆疊151之間。多個內部間隔物153與通道152係沿著Z軸交替布置。上部間隔物154係布置於最上部通道152上方，且係布置圍繞導電閘極堆疊151的最上方部分。在一些實施例中，源極/汲極112、113磊晶成長於基底120的第一側121上方且磊晶成長於包含導電閘極堆疊151及通道152的閘極結構的相對側。導電閘極堆疊151及對應的源極/汲極112、113共同配置為電晶體T1。通孔結構(未示出，且對應第1A圖的通孔VD6)將導電閘極堆疊151的最上方部分電性耦接至導電圖案(未示出，且對應第1A圖的導電圖案M03)於M0層。進一步的通孔結構(未示出，且對應第1A圖的通孔VD3)將源極/汲極112電性耦接至導電圖案(未示出，且對應第1A圖的導電圖案M02)於M0層。進一步的通孔結構(未示出，且對應第1A圖的通孔VD5)將導電閘極堆疊(未示出，且對應第1A圖的閘極A)的最上方部分電性耦接至導電圖案(未示出，且對應第1A圖的導電圖案M03)於M0層。導電閘極堆疊151的示例材料包含，但不限於，多晶矽、金屬、鋁化物(Al)、鋁鈦化物(AlTi)、鈦化物(Ti)、鈦氮化物(TiN)、鉭氮化物(TaN)、鉭化物(Ta)、鉭碳化物(TaC)、鉭矽氮化物(TaSiN)、鎢化物(W)、鎢氮化物(WN)、鉬氮化物(MoN)及/或其他適合的導電材料。通道152的示例材料包含，但不限於，矽化物、矽鍺化物、砷鎵化物或其他適合的半導體材料。間隔物153、154的示例材料包含，但不限於，氮化矽、氧氮化物、碳化矽及其他適合的材料。閘極介電質的示例材料包含，但不限於，氧化矽、氮化矽或高k值的介電材料。高k值的介電材料包含，但不限於，二氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鈦、氧化鋁及氧化鋯。
閘極GC包含具有類似導電閘極堆疊151之配置的導電閘極堆疊155。與導電閘極堆疊155相關聯的通道及間隔物具有類似於所述關於閘極GB的通道152、間隔物153、154的配置，並且省略類似之處的敘述。導電閘極堆疊155及對應的源極/汲極114、115共同配置為電晶體T2。
與虛擬閘極GP1相關聯的通道及間隔物具有類似於所述關於閘極GB的通道152、間隔物153、154的配置。然而，導電材料從虛擬閘極GP1的閘極堆疊156被移除。換言之，閘極堆疊156不包含導電材料。在一或多個實施例中，閘極堆疊156為空白空間(empty space)。在至少一實施例中，閘極堆疊156以介電質(例如氧化矽或其他適合的介電材料)填充。在至少一實施例中，在虛擬閘極GP1中缺乏導電材料降低了閘極GB及GC之間的寄生電容，且改善了表現。
雖然在第1B圖中未示出，IC裝置100B更包含介於M0層(例如，導電圖案M0_1)及主動區域(例如，源極/汲極112~115)之間的介電層。在至少一實施例中，IC裝置100B進一步包含一或多個通孔層、介電層及金屬層(未示出)，上述通孔層、介電層及金屬層位於M0層上方以形成IC裝置100B的電路元件之間的互連結構及/或以形成至外部電路的電性連接。來自M0層及上方的通孔層及金屬層有時被稱為前側通孔層及金屬層。BM0層(例如導電圖案BM0_1)位於基底120的第二側122下方。在至少一實施例中，BM0層與基底120的第二側122直接接觸，及/或導電圖案BM0_1與貫通通孔結構VB_1、VB_2直接接觸。在至少一實施例中，IC裝置100B進一步包含一或多個通孔層、介電層及金屬層(未示出)，上述通孔層、介電層及金屬層位於BM0層下方以形成IC裝置100B的電路元件之間的互連結構及/或以形成至外部電路的電性連接。來自BM0層及下方的通孔層及金屬層有時被稱為背側通孔層及金屬層。在至少一實施例中，BM0層或位於BM0層下方的一或多個其他的金屬層(未示出)包含一或多個電源供應電壓導軌以提供一或多個電源供應電壓至IC裝置100B的電路元件。舉例來說，在至少一實施例中，導電圖案BM0_1包含電源供應電壓導軌以提供正供應電壓VDD或接地電壓VSS。在一些實施例中，導電圖案BM0_1包含用於資料(而非用於提供電壓)的信號導電圖案。
第1C圖為根據本案之一些實施例所繪示之電路100C的示意電路圖。在至少一實施例中，電路100C包含第1B圖中的IC裝置100B的一部份的等效電路。電路100C及IC裝置100B的對應元件係藉由相同的標號指示。
電路100C包含電晶體T1、T2，電晶體T1、T2通過在前側(例如，基底120的第一側121)的導電圖案M0_1以及在背側(例如，基底120的第二側122)的導電圖案BM0_1彼此電性耦接。電晶體T1包含閘極GB、源極/汲極112及源極/汲極113。電晶體T2包含閘極GC、源極/汲極114及源極/汲極115。電阻R1對應接觸結構MD_1及閘極GB之間的源極/汲極113的一部份的固有電阻。電阻R2對應接觸結構MD_1及虛擬閘極P1之間的源極/汲極113的另一部份的固有電阻。電阻RVD_1、RMD_1及RVB_1對應通孔結構VD_1、接觸結構MD_1及貫通通孔結構VB_1的固有電阻。電阻R4對應接觸結構MD_2及閘極GC之間的源極/汲極114的一部份的固有電阻。電阻R3對應接觸結構MD_2及虛擬閘極P1之間的源極/汲極114的另一部份的固有電阻。電阻RVD_2、RMD_2及RVB_2對應通孔結構VD_2、接觸結構MD_2及貫通通孔結構VB_2的固有電阻。
電容C1對應閘極GB及接觸結構MD_1之間的寄生電容。電容C2對應虛擬閘極P1及接觸結構MD_1之間的寄生電容。電容C3對應虛擬閘極P1及接觸結構MD_2之間的寄生電容。電容C4對應閘極GC及接觸結構MD_2之間的寄生電容。電路100C中的區域156對應虛擬閘極P1的閘極堆疊156。因為閘極堆疊156不包含導電材料及/或被介電材料填充，電路100C中的區域156不具有相關聯的電性特性，例如電阻或電容。
如第1C圖指示，電晶體T1的源極/汲極113及電晶體T2的源極/汲極114在前側及背側上彼此電性耦接。在前側上，源極/汲極113通過第一側連接161或前側連接161耦接源極/汲極114，連接161包含電阻RMD_1、RVD_1、RVD_2、RMD_2及導電圖案M0_1。在背側上，源極/汲極113通過第二側連接162或背側連接162耦接源極/汲極114，連接161包含電阻RVB_1、RVB_2及導電圖案BM0_1。如此一來，源極/汲極113及源極/汲極114藉由兩個並聯的連接(例如前側連接161及背側連接162)彼此耦接。因此，由此產生的電晶體T1、T2的源極/汲極113及源極/汲極114之間的連接電阻降低了，相較於源極/汲極113及源極/汲極114通過一個連接(例如通過前側連接161)電性耦接的情況。在至少一實施例中，在前側連接161的電阻與背側連接162的電阻大約相同時，由此產生的電晶體T1、T2的源極/汲極113及源極/汲極114之間的連接電阻大約是前側連接161的電阻的一半。在至少一實施例中，在背側連接162的電阻小於前側連接161的電阻時，由此產生的電晶體T1、T2的源極/汲極113及源極/汲極114之間的連接電阻低於前側連接161的電阻的一半。如對應第1A圖所述，存在用於降低背側連接162的電阻的多個配置方式，相較前側連接161。在一示例配置中，貫通通孔結構VB_1、VB_2在Y軸具有比對應的接觸結構MD_1、MD_2更大的長度或高度。在進一步的示例配置中，導電圖案BM0_1在Y軸具有比對應的導電圖案M0_1更大的寬度。在另一個示例配置中，用於貫通通孔結構VB_1、VB_2的材料具有比用於對應的接觸結構MD_1、MD_2的材料更高的電導率。在另一個示例配置中，用於導電圖案BM0_1的材料具有比用於對應的導電圖案M0_1的材料更高的電導率。其他用於提供背側連接162低於前側連接161的電阻的配置方式亦在不同實施例的範圍內。
在第1A圖至第1C圖中的示例配置中，在前側及背側電性耦接的源極/汲極113及114係立即鄰接的源極/汲極。在前側及背側電性耦接且並非立即鄰接的源極/汲極的其他配置方式亦在不同實施例的範圍內。
在第1A圖至第1C圖中的示例配置中，在前側及背側電性耦接的源極/汲極113及114係立即鄰接至虛擬閘極P1。在前側及背側電性耦接且並非立即鄰接至虛擬閘極的其他配置方式亦在不同實施例的範圍內。
在第1A圖至第1C圖中的示例配置中，在前側及背側電性耦接的源極/汲極113及114係藉由M0層級BM0層中的對應導電圖案電性耦接。前側連接161或背側連接162的至少一者包含M0層以外的前側層中的導電圖案，或BM0層以外的背側層中的導電圖案的其他配置方式亦在不同實施例的範圍內。
在一些實施例中，在前側及後側上耦接的源極/汲極之間具有由此產生較低的連接電阻，IC裝置的對應跨導(transconductance，Gm)增加，且相關聯的表現增強，特別是在高頻率的應用中。在至少一實施例中，上述效應可以不增加閘極區域之間的間距而達成。這是和其他做法相比之下。依據其他做法，為了在高頻率的應用中增加跨導，藉由採用更寬的導線以降低導線上的固有電阻，為了容納更寬的導線，將導致鄰接部件之間的間隙或間距增大。增大的間距降低裝置密度及/或增加晶片面積。上述不欲之結果在至少一實施例中可以被避免，而仍然能夠達成增加的跨導及/或增強的表現。
在一些實施例中，增加的跨導及/或增強的表現可以不用對IC布局圖進行複雜的修改而取得。在至少一實施例中，上述效應可以不用在製造過程中增加遮罩而達成。理由是有可能不增加遮罩而以IC裝置的其他接觸結構、通孔結構、貫通通孔結構及金屬層一起形成前側連接161或背側連接162。舉例來說，在至少一實施例中，BM0層及/或BM0層之下的其他背側金屬層包含背側電源供應電壓導軌，例如在基底120的背側122上的背側電源供應電壓導軌。增加的貫通通孔結構(未示出)也通過基底120形成以從背側電源供應電壓導軌提供電源至基底120的前側121上的裝置或電路。在一些實施例中，不增加遮罩而共同形成用於電性耦接源極/汲極113、114的導電圖案BM0_1與背側電源供應電壓導軌是可能的。不增加遮罩而共同形成貫通通孔結構VB_1、VB_2與用於電源供應的增加的貫通通孔結構更是可能的。因為在一些實施例中不需要增加遮罩，製造時間、成本或複雜度不會顯著增加，而仍然可達成增強的表現。
第2A圖為根據本案之一些實施例所繪示之IC裝置中的電路200A的示意電路圖。在一些實施例中，電路200A結合IC裝置100B或電路100C的多個方面。
在第2A圖的示例配置中，電路200A係差分放大器，差分放大器包含電晶體Mn1、Mn2的差分對、負載電阻R21、R22以及以電晶體Ms形成的電流源。電阻R21電性耦接於VDD及至少一輸出節點Vo之間。
電晶體Mn1具有電性耦接於至少該輸出節點Vo的源極/汲極、電性耦接於至少一輸出節點Vx的另一源極/汲極，以及電性耦接於輸入節點Vi的閘極。
電阻R22電性耦接於VDD及至少一差分輸出節點
Figure 02_image001
o之間。電晶體Mn2具有電性耦接於至少該差分輸出節點
Figure 02_image001
o的源極/汲極、電性耦接於至少該節點Vx的另一源極/汲極，以及電性耦接於差分輸入節點
Figure 02_image001
i的閘極。電晶體Ms電性耦接於節點Vx及接地電壓VSS之間。電晶體Ms具有閘極、電性耦接於至少節點Vx的源極/汲極及電性耦接於接地電壓VSS的另一源極/汲極。在一些實施例中，電晶體Ms的源極/汲極的每一者、節點Vx、電晶體Mn1的另一源極/汲極以及電晶體Mn2的另一源極/汲極電性耦接在一起。
電晶體Mn1、Mn2具有在節點Vx彼此電性耦接的對應源極/汲極，在一些實施例中，電路200A結合IC裝置100B或電路100C的多個方面。舉例來說，在一些實施例中，電晶體Mn1、Mn2對應電晶體T1、T2，以及電晶體Mn1、Mn2的源極/汲極之間的連接對應第1C圖中電晶體T1、T2之間的連接161、162。在一些實施例中，電晶體Mn1、Mn2的源極/汲極在IC裝置的前側及背側上共同電性耦接，舉例來說，如第1A圖至第1C圖所述。在一些實施例中，本文所述的IC裝置100B~100C的一或多個優點能夠藉由電路200A達成。
第2B圖及第2C圖為根據本案之一些實施例所繪示之IC裝置中的電路200B及200C的示意電路圖。在一些實施例中，電路200B及200C結合IC裝置100B或電路100C的多個方面。
在第2B圖及第2C圖的示例配置中，電路200B係NMOS電晶體的菊鍊(daisy chain)式布置，電路200C係PMOS電晶體的對應菊鍊式布置。在至少一實施例中，電路200B及電路200C係SERDES裝置的一部分。電路200B包含NMOS電晶體206N(0)、206N(0)、206N(1)、206N(2)、206N(M-2)及206N(M-1)以及閘電極208N(0)、208N(0)、208N(1)、208N(2)、208N(M-2)及208N(M-1)，其中M為正整數。NMOS電晶體206N(0)、206N(0)、206N(1)、206N(2)、206N(M-2)及206N(M-1)電性耦接至菊鍊如第2B圖所示。
電路200C包含PMOS電晶體206P(0)、206P(0)、206P(1)、206P(2)、206P(M-2)及206P(M-1)以及閘電極208P(0)、208P(0)、208P(1)、208P(2)、208P(M-2)及208P(M-1)，其中M為正整數。NMOS電晶體206P(0)、206P(0)、206P(1)、206P(2)、206P(M-2)及206P(M-1)電性耦接至菊鍊如第2C圖所示。
在電路200B、200C中，相鄰的NMOS或PMOS電晶體具有源極/汲極並且對應的源極/汲極彼此電性耦接。在一些實施例中，電路200B、200C的至少一者結合IC裝置100B或電路100C的多個方面。舉例來說，在一些實施例中，第2B圖至第2C圖的電路200B、200C的相鄰的NMOS或PMOS電晶體對應電晶體T1、T2，以及第2B圖至第2C圖的相鄰的NMOS或PMOS電晶體的源極/汲極之間的連接對應第1C圖中電晶體T1、T2之間的連接161、162。在一些實施例中，非相鄰的NMOS電晶體(例如，NMOS電晶體206N(0)及206N(M-1))或PMOS電晶體(例如，PMOS電晶體206P(0)及206P(M-1))之間的源極/汲極連接與相鄰的NMOS或PMOS電晶體的源極/汲極之間的連接合併，並且對應第1C圖中的電晶體T1、T2之間的連接161、162。換言之，在一些實施例中，第1C圖中的連接161或162可以被使用以電性耦接相鄰的源極/汲極區域與非相鄰的源極/汲極區域及/或電晶體的閘極。
在一些實施例中，第2B圖及第2C圖的相鄰NMOS或PMOS電晶體的至少一對的對應源極/汲極在IC裝置的前側及背側上共同電性耦接，舉例來說，如第1A圖至第1C圖所述。在一些實施例中，相鄰NMOS或PMOS電晶體的每一對的對應源極/汲極在IC裝置的前側及背側上共同電性耦接，舉例來說，如第1A圖至第1C圖所述。在至少一實施例中，本文所述的IC裝置100B~100C的一或多個優點能夠藉由包含電路200B、200C的SERDES裝置達成。在至少一實施例中，包含電路200B、200C的SERDES裝置具有高跨導，並且也能達到高單位增益頻率。其他電路類型或裝置亦在本揭示內容的範圍內。
第3圖為根據本案之一些實施例所繪示之IC裝置的示意IC布局圖 300。
IC布局圖 300包含對應第1A圖中的IC布局圖 100A的區域301。與IC布局圖 100A比較，IC布局圖 300更包含另一主動區域OD2、閘極區域E、F以及虛擬閘極區域P2~P6。閘極區域E、F對應用於配置功能電晶體的閘極。虛擬閘極區域P2~P6對應虛擬閘極，在至少一實施例中，虛擬閘極不包含導電材料及/或以介電材料填充。在至少一實施例中，閘極區域E、F的每一者對應兩個分開的閘極部分，對應的位於主動區域OD1及主動區域OD2之上，舉例來說，如第4A圖至第4F圖所述。
主動區域OD2沿著Y軸與主動區域OD1分開。在至少一實施例中，主動區域OD2對應與主動區域OD1的摻雜類型不同的摻雜類型。舉例來說，主動區域OD1係配置為NMOS主動區域以形成NMOS電晶體，以及主動區域OD2係配置為PMOS主動區域以形成PMOS電晶體，且反之亦然。在至少一實施例中，主動區域OD1中的NMOS電晶體對應電路200B的NMOS電晶體的菊鍊式布置中的不同的NMOS電晶體，並且主動區域OD2中的PMOS電晶體對應電路200C的PMOS電晶體的菊鍊式布置中的不同的PMOS電晶體。換言之，在一或多個實施例中，IC布局圖 300包含SERDEW裝置中的NMOS及PMOS菊鍊式布置的布局。
在主動區域OD1上方，閘極區域E及A之間的不同元件的配置及/或連接關係類似於閘極區域B及C之間的不同元件的配置及/或連接關係，如本文所述，並且類似的細節描述被省略。舉例來說，立即鄰接至閘極區域E的源極/汲極區域用以電性耦接立即鄰接至閘極區域A的源極/汲極區域於前側及背側兩者上。前側上的連接包含對應MD接觸區域(未標號)、VD通孔(未標號)以及導電圖案M01。背側上的連接包含對應直通通孔VB3、VB4以及導電圖案BM01。另外在主動區域OD1上方，閘極區域D及F之間的不同元件的配置及/或連接關係類似於閘極區域B及C之間的不同元件的配置及/或連接關係，如本文所述，並且類似的細節描述被省略。舉例來說，立即鄰接至閘極區域D的源極/汲極區域用以電性耦接立即鄰接至閘極區域F的源極/汲極區域於前側及背側兩者上。前側上的連接包含對應MD接觸區域(未標號)、VD通孔(未標號)以及導電圖案M01。背側上的連接包含對應直通通孔VB5、VB6以及導電圖案BM01。
在主動區域OD2上方，不同元件的配置及/或連接關係類似於上述對應主動區域OD1的不同元件的配置及/或連接關係，並且類似的細節描述被省略。舉例來說，虛擬閘極區域P4~P6對應虛擬閘極區域P1~P3，直通通孔VB7~VB12對應直通通孔VB1~VB6，並且導電圖案M04、M05對應導電圖案M02、M01。在一些實施例中，對應X軸，與主動區域OD1相關聯的IC布局圖 300的區域(未標示)係與主動區域OD2相關聯的IC布局圖 300的區域(未標示)的鏡像。在至少一實施例中，BM0層包含位於主動區域OD1下方的導電圖案BM01，以及位於主動區域OD2下方的另一導電圖案，舉例來說，如對應第4A圖至第4F圖所述。IC布局圖 300的其他配置亦在本揭示內容的範圍內。舉例來說，在一些實施例中，至少導電圖案M01、M02、M04或M05用以進一步耦接至一或多個閘極A、B、C、D、E或F。
在一些實施例中，IC布局圖 300或IC布局圖 300的一部分被儲存為非暫態電腦可讀媒體上的標準單元資料庫中的標準單元。舉例來說，IC布局圖 300包含部分302，其中閘極區域B、C、虛擬閘極區域P1、對應的不同MD接觸區域、VD/VG通孔、VB直通通孔以及M0層及BM0層上的導電圖案以對應第1A圖所示的方式布置。在一或多個實施例中，部分302被儲存為標準類比單元。在至少一實施例中，對應IC布局圖 300或IC布局圖 300的一部分的標準單元的多個實例係以重複的方式沿著X軸或Y軸的至少一者並排放置，以得到IC裝置的IC布局圖。在至少一實施例中，本文所述一或多個優點可以透過對應IC布局圖 300的IC裝置達成。
第4A圖至第4F圖為根據本案之一些實施例所繪示之IC裝置400的不同的示意透視圖。在至少一實施例中，IC裝置400對應IC布局圖300。在一些實施例中，IC布局圖300可以被使用以製造IC裝置400。第4A圖至第4F圖中的示意透視圖係用於說明之目的，並不是一定反應用於製造IC裝置400的順序。IC布局圖300及IC裝置400的對應元件藉由類似的標號指示。特定而言，第3圖中的閘極區域A、B、C、D、E、F、P1、P2、P3、P4、P5、P6對應第4A圖至第4F圖中的閘極GA、GB、GC、GD、GE、GF、GP1、GP2、GP3、GP4、GP5、GP6。在第4A圖至第4F圖中，對應第3圖中的其他部件的部件藉由第3圖的相同標號加上底線符號「_」來指定。舉例來說，第3圖中的主動區域OD2對應第4B圖至第4F圖中的主動區域OD_2。
第4A圖中的示意透視圖400A繪示IC裝置400的BM0層。BM0層包含沿著X軸延伸且沿著Y軸彼此分開的導電圖案BM0_1以及BM0_2。
第4B圖中的示意透視圖400B進一步繪示BM0層上方的不同層。直通通孔VB_7~VB_12位於對應的導電圖案BM0_2上方。其他直通通孔VB_1~VB_6位於對應的導電圖案BM0_1上方並且在透視圖400B中未示出。簡潔起見，直通通孔結構延伸通過的基底未繪示。主動區域OD_1、OD_2位於對應導電圖案BM0_1及BM0_2上方。閘極GA~GF、GE’及GF’、以及虛擬閘極GP1~GP6延伸越過對應的主動區域OD_1、OD_2。閘極GE’及GF’係對應閘極GE及GF的分離部分，並且位於主動區域OD_2上方。不同通道(例如，通道452所指示的) 圍繞對應的閘極區域形成，並且對應於對應第1B圖所述的通道152。
第4C圖中的示意透視圖400C進一步繪示位於主動區域及閘極區域上方的MD接觸結構及VD/VG通孔結構。簡潔起見，第4C圖中部分而非全部的MD接觸結構及VD/VG通孔結構被標號。
第4D圖中的示意透視圖400D進一步繪示位於VD/VG通孔結構上方的M0層及VIA0層。簡潔起見，第4D圖中部分而非全部的VIA0通孔結構被標號。舉例來說，通孔結構VIA0_1、VIA0_2、VIA0_3位於導電圖案M0_1上方。導電圖案M0_1~M0_5沿著X軸延伸並沿著Y軸彼此分離。
第4E圖中的示意透視圖400E進一步繪示位於VIA0層上方的金屬1(M1)層及VIA1層。M1層包含沿著Y軸延伸並沿著X軸彼此分離的導電圖案M1_1~M1_9。簡潔起見，第4E圖中部分而非全部的VIA1層中的VIA1通孔結構被標號。舉例來說，導電圖案M1_3、M1_6、M1_9位於對應的通孔結構VIA0_1、VIA0_2、VIA0_3上方，並且通過對應的通孔結構VIA0_1、VIA0_2、VIA0_3電性耦接導電圖案M0_1。通孔結構VIA1_1位於導電圖案M1_3上方，通孔結構VIA1_2位於導電圖案M1_6上方，且通孔結構VIA1_3位於導電圖案M1_9上方。
第4F圖中的示意透視圖400F進一步繪示位於VIA1層上方的金屬2(M1)層。M2層包含沿著X軸延伸並沿著Y軸彼此分離的導電圖案M2_1、M2_2、M2_3。舉例來說，導電圖案M2_1位於對應的通孔結構VIA1_1、VIA1_2、VIA1_3上方，並且通過對應的通孔結構VIA1_1、VIA1_2、VIA1_3電性耦接導電圖案M1_3、M1_6、M1_9。在至少一實施例中，本文所述的一或多個優點可以藉由IC裝置400達成。
第5圖為根據本案之一些實施例所繪示之IC裝置500的示意透視圖。第5圖中的示意透視圖以類似於第4D圖中的示意透視圖的方式繪示從BM0層至M0層的不同層。第4D圖及第5圖中的對應元件藉由相同的標號指示。
IC裝置500包含導電圖案BM0_1以及BM0_2、位於對應導電圖案BM0_2上方的直通通孔結構VB_51、VB_52、VB_53。IC裝置500更包含位於對應對應導電圖案BM0_1上方但未在第5圖中的示意透視圖中示出的直通通孔結構(類似於直通通孔結構VB_51、VB_52、VB_53)。簡潔起見，直通通孔結構延伸通過的基底未繪示。主動區域OD_1、OD_2位於對應導電圖案BM0_1及BM0_2上方。閘極GA5~GF5以及虛擬閘極GP51、GP52延伸越過對應的主動區域OD_2。IC裝置500更包含延伸越過對應的主動區域OD_1但在第5圖中透視圖未示出的的功能電晶體的閘極(類似閘極GA5~GF5)以及虛擬閘極(類似虛擬閘極GP51及GP52)。IC裝置500更包含位於對應的主動區域及閘極區域上方的MD接觸結構及VD通孔結構。簡潔起見，上述MD接觸結構在第5圖中示出，但未標號(標號將類似於第4圖所示的)。簡潔起見，VD通孔結構在第5圖中未示出，但類似於IC裝置400所示之。舉例來說，M0層中的導電圖案M0_1~M0_5位於對應的VD通孔結構上方。
在第5圖中的示例配置中，位於閘極GA5、GE5之間的源極/汲極511、位於閘極GB5及虛擬閘極GP51之間的源極/汲極512，以及位於閘極GD5、GF5之間的源極/汲極513的兩個或更多個在前側及背側兩者上彼此電性耦接。在前側上，源極/汲極511、512、513的兩個或更多個通過對應的MD接觸結構、VD通孔結構以及導電圖案M0_5電性耦接。在背側上，源極/汲極511、512、513的兩個或更多個通過對應的直通通孔結構VB_51、VB_52、VB_53以及導電圖案BM0_2電性耦接。
在一些實施例中，主動區域OD_1、OD_2、閘極GA5~GF5、虛擬閘極GP51、GP52、VD通孔以及不同的金屬層及通孔層係形成於半導體基底的前側上方。接著半導體基底被移除並且由介電層或基底取代，上述介電層或基底為了簡潔起見而未示出，但在第5圖中以箭頭502示意地指示。直通通孔結構VB_51、VB_52、VB_53通過介電質基底形成，以及導電圖案BM0_2在介電質基底的背側上形成。因為半導體基底被移除，當源極/汲極511、512、513藉由直通通孔結構VB_51、VB_52、VB_53電性耦接導電圖案BM0_2時，在源極/汲極511、512、513與半導體材料之間沒有連接點。另外，在至少一實施例中，虛擬閘極GP51不包含導電材料或係以介電材料填充。因此，虛擬閘極GP51與鄰接的直通通孔結構VB_52之間沒有寄生電容。在一些實施例中，藉由移除半導體基底及/或從虛擬閘極移除導電材料，在降低寄生電阻的同時降低寄生電容或至少保持寄生電容在相同準位是可能的。如此一來，在一或多個實施例中，增加IC裝置500的操作速度是可能的。
IC裝置500包含源極/汲極並非一定要是立即鄰接的源極/汲極的示例配置，上述源極/汲極在前側及後側的兩者上電性耦接。舉例來說，在前側及後側的兩者上電性耦接的源極/汲極512、513並不是立即鄰接彼此。IC裝置500也包含虛擬閘極並非一定要是立即鄰接至源極/汲極的示例配置，上述源極/汲極在前側及後側的兩者上電性耦接。舉例來說，虛擬閘極GP52並不是立即鄰接至源極/汲極512、513的任一者，源極/汲極512、513在前側及後側的兩者上電性耦接。在至少一實施例中，本文所述的一或多個優點可以藉由IC裝置500達成。
第6A圖至第6B圖為根據本案之一些實施例所繪示之在製造過程的不同階段被製造的IC裝置600的剖視圖。在至少一實施例中，IC裝置600對應IC裝置100B。第1B圖及第6A圖、第6B圖中的對應元件係以相同標號指示。
在第6A圖中，製造過程從基底120開始。在至少一實施例中，基底120包含矽基底。交替層651、152的多個堆疊係成長於基底120的第一側121上。堆疊對應隨後形成的閘極GB、GC、GP1(如第6B圖所示)，並且在本文被稱為堆疊GB’、GC’、GP1’(如第6A圖所示)。在至少一實施例中，層152包含矽並且對應隨後形成的電晶體的通道，以及層651包含矽鍺。其他材料亦在不同實施例的範圍內。虛擬閘極材料652沉積於堆疊GB’、GC’、GP1’的每一者的上方。在一範例中，虛擬閘極材料652為多晶矽。其他材料亦在不同實施例的範圍內。層651的側部被蝕刻並且被介電材料填充以形成內部間隔物153。上間隔物154圍繞虛擬閘極材料652形成於堆疊GB’、GC’、GP1’的每一者的上方。源極/汲極112、113、114、115係磊晶成長於基底120的第一側121上且磊晶成長於堆疊GB’、GC’、GP1’的每一者的相對側上。由此產生的結構如第6A圖所示。
在第6B圖中，在堆疊GB’、GC’、GP1’的每一者中的層651及虛擬閘極材料652被移除，例如，藉由蝕刻被移除。此後，閘極介電材料以及隨後的導電閘極材料(例如，金屬)在堆疊GB’、GC’、GP1’中被填充以形成導電閘極堆疊151、155。堆疊GP1’被留空或藉由介電材料填充，以形成不包含導電材料的閘極堆疊156。導電閘極堆疊151以及對應源極/汲極112、113共同配置為電晶體T1。導電閘極堆疊155以及對應源極/汲極114、115共同配置為電晶體T2。由此產生的結構如第6B圖所示。
在隨後的過程中，在前側上，對應的MD接觸結構係形成於源極/汲極112、113、114、115以及導電閘極堆疊151、155上方，對應的VD通孔結構係形成於MD接觸結構上方，並且對應的導電圖案M0_1係形成於VD通孔結構上方。在一些實施例中，前側金屬化製程係執行以形成不同的前側金屬層，上述前側金屬層係藉由多個前側通孔層連接以定義被製造的IC裝置之內的不同連接及/或與IC裝置外部的其他設備的外部連接。
在背側上，如對應第1B圖所述，直通通孔結構VB_1、VB_2係形成以從第二側122延伸，通過基底120至第一側121，並與對應的源極/汲極113、114電性接觸。在一些實施例中，在前側上的所述金屬化製程之後，基底120被上下顛倒的翻轉並且通過黏合劑黏合至載體以曝露基底120的背側。基底的背側上的厚度部分被移除，例如藉由蝕刻或機械研磨過程。VB通孔結構係在不同位置形成以延伸通過底部基底以形成，例如隨後形成的連至電源導軌的電源連接。電性耦接源極/汲極113、114的直通通孔結構VB_1、VB_2係與其他VB通孔結構共同在上述操作中形成。舉例來說，BM0層係形成於基底120(其在被翻轉而上下顛倒的狀態)的第二側122上方，並且圖案化以形成不同BM0導電圖案，上述BM0導電圖案包含電性耦接直通通孔結構VB_1、VB_2的導電圖案BM0_1。其他BM0導電圖案包含一或多個電源供應電壓的電源導軌。由此產生的結構如第1B圖所示。在至少一實施例中，背側金屬化過程包含形成藉由多個背側通孔層連接的多個背側金屬層以定義，例如IC結構至外部電路或電源的連接。在背側金屬化過程完成之後，載體從基底120被移除，並且接著是隨後的過程，例如分離(singulation)或封裝。在至少一實施例中，本文所述的一或多個優點可以在IC裝置600中達成。
第7圖為根據本案之一些實施例所繪示之製造IC裝置的方法700的流程圖。在至少一實施例中，方法700係用於製造對應第1A圖至第1C圖、第2A圖至第2C圖、第3圖、第4A圖至第4F圖、第5圖、第6A圖至第6B圖所述的IC裝置。
在操作705，第一電晶體和第二電晶體係形成於基底的第一側的上方，上述基底更具有相對於第一側的第二側。舉例來說，第一電晶體T1及第二電晶體T2形成於基底120的第一側121的上方，如對應第6A圖至第6B圖所述。基底120更具有相對於第一側121的第二側122。
在操作715，在位於基底的第一側的上方的第一金屬層中，第一導電圖案係形成以電性耦接第一電晶體的第一源極/汲極至第二電晶體的第二源極/汲極。舉例來說，在一些實施例中，在位於基底120的第一側121的上方的M0層中，第一導電圖案M0_1係形成以電性耦接第一電晶體T1的第一源極/汲極113至第二電晶體T2的第二源極/汲極114，通過對應的接觸結構MD_1、MD_2及對應的的通孔結構VD_1、VD_2，如對應第1B圖所述。
在操作725，在位於基底的第二側的下方的第二金屬層中，第二導電圖案係形成以電性耦接第一電晶體的第一源極/汲極至第二電晶體的第二源極/汲極。舉例來說，在位於基底120的第二側122的下方的BM0層中，第二導電圖案BM0_1係形成以電性耦接第一電晶體T1的第一源極/汲極113至第二電晶體T2的第二源極/汲極114，藉由對應的的直通通孔結構VB_1、VB_2的方式，如對應第1B圖所述。
在至少一實施例中，方法700更包含形成虛擬閘極。舉例來說，虛擬閘極GP1係形成以不包含導電材料及/或藉由介電材料填充，如對應第6A圖至第6B圖所述。在至少一實施例中，本文所述的一或多個優點可以在藉由方法700製造的IC裝置中達成。
所述方法包含示例操作，但示例操作並不一定要以所示的順序執行。依據本揭示內容的實施例的精神及範圍，操作可能合適地被增加、取代、改變順序及/或移除。結合其他特徵及/或不同實施例的實施例亦在本揭示內容的範圍內並且對於所屬技術領域中具有通常知識者在得知本揭示內容之後是顯而易知的。
在一些實施例中，上述至少一方法係藉由至少一電子設計自動化(Electronic design automation，EDA)系統執行一部分或全部。在一些實施例中，EDA系統可以被使用為如下所述的IC製造系統的設計室的一部分。
第8圖為根據本案之一些實施例所繪示之形成或製造IC的方法800的流程圖。應理解其他的操作可能在第8圖所示的方法800之前、之中及/或之後執行，並且一些其他操作可能只在本文中被簡單提及。在一些實施例中，方法800可以被使用以形成IC，諸如IC裝置100B、100C、400、500或600。在一些實施例中，方法800可以被使用以形成具有類似布局設計100A或300的一或多者的結構關係的IC。
在方法800的操作802，IC的布局設計被產生。操作802係藉由處理裝置(例如，處理器1002)執行，上述處理裝置係用以執行用於產生布局設計的指令。在一些實施例中，方法800的布局設計包含至少IC布局設計100A或300的一或多個圖案，或類似於至少IC裝置100B、100C、400、500或600的特徵。在一些實施例中，目前應用的布局設計具有圖形資料庫系統(GDSII)檔案格式。
在方法800的操作804，IC係基於布局設計被製造。在一些實施例中，方法800的操作804包含基於布局設計的至少一遮罩進行製造，以及基於至少一遮罩製造IC。在一些實施例中，方法700係操作804的一實施例。
第9圖為根據本案之一些實施例所繪示之產生IC的布局設計的方法900的流程圖。應理解其他的操作可能在第9圖所示的方法900之前、之中及/或之後執行，並且一些其他操作可能只在本文中被簡單提及。在一些實施例中，方法900可以被使用以形成至少IC布局設計100A或300，或類似至少IC裝置100B、100C、400、500或600的一或多個圖案。在一些實施例中，方法900可以被使用以產生具有類似至少布局設計100A或300或類似至少IC裝置100B、100C、400、500或600的的一或多個圖案的結構關係的布局設計，上述結構關係包含對其、長度及寬度以及層的配置，簡潔起見，類似的細節敘述在第9圖中不再重複說明。
在方法900的操作902，導電圖案BM01、BM02的第一集合係在布局設計上產生或取代。
在方法900的操作904，通孔圖案的第一集合係在布局設計上產生或取代。在一些實施例中，方法900的通孔圖案的第一集合包含直通通孔VB1~VB12的一或多者的至少部分。
在方法900的操作906，主動區域的集合係在布局設計上產生或取代。在一些實施例中，方法900的主動區域的集合包含主動區域OD1及OD2的一或多者的至少部分。
在方法900的操作908，閘極區域的集合係在布局設計上產生或取代。在一些實施例中，方法900的閘極區域的集合包含閘極區域A~F及P1~P6的一或多者的至少部分。
在方法900的操作910，接觸圖案的集合係在布局設計上產生或取代。在一些實施例中，方法900的接觸圖案的集合包含接觸區域MD1~MD4的一或多者的至少部分。
在方法900的操作912，通孔圖案的第二集合係在布局設計上產生或取代。在一些實施例中，方法900的通孔圖案的第二集合包含通孔VD1~VD8的一或多者的至少部分。
在方法900的操作914，導電特徵圖案的第二集合係在布局設計上產生或取代。在一些實施例中，方法900的導電特徵圖案的第二集合包含導電圖案M01~M05的一或多者的至少部分。
第10圖為根據一些實施例的用於設計IC布局圖及製造IC的電子設計自動化（electronic design automation；EDA）系統1000的方塊圖。在一些實施例中，系統1000產生或放置本文所述的一或多個IC布局設計，並且基於一或多個IC布局設計製造IC。
在一些實施例中，EDA系統1000包括一自動導引及置放（automatic routing and placement；APR）系統。根據一或多個實施例，設計佈局圖的本文中描述的方法可例如使用根據一些實施例的EDA系統1000來實施。
在一些實施例中，EDA系統1000為一計算裝置，其包括一硬體處理器1002及一非暫時性電腦可讀儲存媒體1004。儲存媒體1004(在其他物件外)編碼有（亦即，儲存）電腦程式碼1006，亦即，可執行指令集合。由硬體處理器1002進行的指令1006的執行表示（至少部分）一EDA工具，其實施根據一或多個實施例的本文中描述的方法（下文，指出的處理程序及/或方法）的一部分或所有。
處理器1002經由一匯流排1008電耦接至電腦可讀儲存媒體1004。處理器1002亦藉由匯流排1008電耦接至一I/O介面1010。一網路介面1012亦經由匯流排1008電連接至處理器1002。網路介面1012連接至網路1014，使得處理器1002及電腦可讀儲存媒體1004能夠經由網路1014連接至外部元件。處理器1002用以執行在電腦可讀儲存媒體1004中編碼的電腦程式碼1006，以便使EDA系統1000適合於執行指出的處理程序及/或方法的一部分或所有。在一或多個實施例中，處理器1002為中央處理單元（central processing unit；CPU）、多處理器、分散式處理系統、特殊應用IC（application specific integrated circuit；ASIC）及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1004為電子、磁性、光學、電磁、紅外線及/或半導體系統（或設備或元件）。舉例而言，電腦可讀儲存媒體1004包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read-only memory；ROM）、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1004包括緊密光碟唯讀記憶體（compact disk-read only memory；CD-ROM）、緊密光碟讀/寫（compact disk-read/write；CD-R/W）及/或數位視訊碟（digital video disc；DVD）。
在一或多個實施例中，儲存媒體1004儲存用以使EDA系統1000（其中此執行表示（至少部分）EDA工具）適合於執行指出的處理程序及/或方法的一部分或所有。在一或多個實施例中，儲存媒體1004亦儲存有助於執行指出的處理程序及/或方法的一部分或所有的資訊。在一或多個實施例中，儲存媒體1004儲存包括如本文中揭露的此等標準單元的標準單元的程式庫1007。
EDA系統1000包括I/O介面1010。I/O介面1010耦接至外部電路系統。在一或多個實施例中，I/O介面1010包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕及/或遊標方向鍵，用於將資訊及命令傳達給處理器1002。
EDA系統1000亦包括耦接至處理器1002的網路介面1012。網路介面1012允許EDA系統1000與一或多個其他電腦系統連接至的網路1014通信。網路介面1012包括無線網路介面，諸如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1364。在一或多個實施例中，指出的處理程序及/或方法的一部分或所有實施於兩個或更多個EDA系統1000中。
EDA系統1000用以經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括指令、資料、設計規則、標準單元的程式庫及/或其他參數中的一或多者，用於由處理器1002處理。經由匯流排1008將資訊傳送至處理器1002。EDA系統1000用以經由I/O介面1010接收與UI有關的資訊。該資訊儲存於電腦可讀儲存媒體1004中，作為使用者介面（user interface；UI）1042。
在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為一單獨軟體應用程式，用於由一處理器執行。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為係一額外軟體應用程式的一部分的一軟體應用程式。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為至一軟體應用程式的一外掛程式。在一些實施例中，指出的處理程序及/或方法中的至少一者經實施為係一EDA工具的一部分的一軟體應用程式。在一些實施例中，指出的處理程序及/或方法的一部分或所有經實施為由EDA系統1000使用的一軟體應用程式。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS公司的VIRTUOSO®或另一合適佈局產生工具產生包括標準單元的佈局圖。
在一些實施例中，該等處理程序經實現為儲存於一非暫時性電腦可讀記錄媒體中的程式的函式。非暫時性電腦可讀記錄媒體的實例包括但不限於，外部/可移除式及/或內部/內建式儲存或記憶體單元，例如，光碟（諸如，DVD）、磁碟（諸如，硬碟）、半導體記憶體（諸如，ROM、RAM）、記憶卡及類似者中的一或多者。
第11圖為根據一些實施例的一IC製造系統1100及與其相關聯的一IC製造流程的方塊圖。在一些實施例中，基於一佈局圖，使用製造系統1100製造以下中的至少一者：（A）一或多個半導體遮罩或（B）在半導體IC的一層中的至少一個元件。
在第11圖中，IC製造系統1100包括在與製造一IC裝置1160有關的設計、開發及製造循環及/或服務中相互互動的實體，諸如，一設計室1120、一遮罩室1130及一IC製造商/製造廠（「晶圓廠」）1150。系統1100中的該等實體由一通信網路連接。在一些實施例中，該通信網路為一單一網路。在一些實施例中，該通信網路為多種不同網路，諸如，企業內部網路或網際網路。該等通信網路包括有線及/或無線通信通道。每一實體與其他實體中的一或多者互動，且將服務提供至其他實體中的一或多者及/或接收來自其他實體中的一或多者的服務。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩個或更多個由一單一較大型公司擁有。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩個或更多個共存於一共同設施中，且使用共同資源。
設計室（或設計團隊）1120產生一IC設計佈局圖1122。IC設計佈局圖1122包括針對一IC裝置1160設計的各種幾何圖案。該等幾何圖案對應於組成待製造的IC裝置1160的各種元件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括待在一半導體基板（諸如，矽晶圓）及安置於該半導體基板上的各種金屬層中形成的各種IC特徵，諸如，主動區域、閘極電極、源極及汲極、層間互連的金屬線或通孔及用於結合墊的開口。設計室1120實施一恰當設計程序以形成IC設計佈局圖1122。該設計程序包括邏輯設計、實體設計或處所及路線中的一或多者。IC設計佈局圖1122呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1122可按一GDSII檔案格式或DFII檔案格式來表達。
遮罩室1130包括資料準備1132及遮罩製造1144。遮罩室1130使用IC設計佈局圖1122製造待用於根據IC設計佈局圖1122製造IC裝置1160的各種層的一或多個遮罩1145。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122經轉譯成一代表性資料檔案（「representative data file；RDF」）。遮罩資料準備1132將RDF提供至遮罩製造1144。遮罩製造1144包括一遮罩寫入器。遮罩寫入器將RDF轉換至在諸如遮罩（光罩）1145或半導體晶圓1153的基板上的影像。IC設計佈局圖1122由遮罩資料準備1132製造以遵照遮罩寫入器的特定特性及/或IC晶圓廠1150的要求。在第11圖中，將遮罩資料準備1132及遮罩製造1144圖示為分開的元件。在一些實施例中，遮罩資料準備1132與遮罩製造1144可共同地被稱作遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學接近性校正（optical proximity correction；OPC），該OPC使用微影增強技術來補償影像誤差，諸如，可自繞射、干涉、其他製程效應及類似者引起的誤差。OPC調整IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括另外解析度增強技術（resolution enhancement technique；RET），諸如，偏軸照射、子解析度輔助特徵、相轉移遮罩、其他合適技術及類似者或其組合。在一些實施例中，亦使用反向微影技術（inverse lithography technology；ILT），該反向微影技術將OPC作為一反向成像問題來處理。
在一些實施例中，遮罩資料準備1132包括一遮罩規則檢查器（mask rule checker；MRC），其藉由一組遮罩建立規則檢查已經歷OPC中的處理程序的IC設計佈局圖1122，該等遮罩建立規則含有某些幾何及/或連接性限制以確保充分裕度，以考量半導體製造製程中的可變性，及類似者。在一些實施例中，MRC修改IC設計佈局圖1122以補償在遮罩製造1144期間的限制，此可取消藉由OPC執行的修改的部分以便符合遮罩建立規則。
在一些實施例中，遮罩資料準備1132包括微影製程檢查（lithography process checking；LPC），該LPC模擬將由IC晶圓廠1150實施以製造IC裝置1160的處理。LPC基於IC設計佈局圖1122模擬此處理，以創造模擬的製造的元件，諸如，IC裝置1160。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考量各種因素，諸如，航空影像對比度、焦點深度（「depth of focus；DOF」）、遮罩誤差增強因數（「mask error enhancement factor；MEEF」）、其他合適因數及類似者或其組合。在一些實施例中，在一經模擬的製造的元件已藉由LPC創造後，若經模擬的元件在形狀上並不足夠靠近而滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1122。
應理解，已為了清晰起見而簡化了遮罩資料準備1132的以上描述。在一些實施例中，資料準備1132包括諸如邏輯運算（logic operation；LOP）的額外特徵以根據製造規則修改IC設計佈局圖1122。另外，在資料準備1132期間應用於IC設計佈局圖1122的處理程序可按多種不同次序執行。
在遮罩資料準備1132後且在遮罩製造1144期間，基於修改的IC設計佈局圖1122製造一遮罩1145或一群遮罩1145。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122執行一或多個微影曝露。在一些實施例中，使用一電子束（e束）或多個電子束的一機構來基於修改的IC設計佈局圖1122在一遮罩（光遮罩或光罩）1145上形成一圖案。遮罩1145可按各種技術形成。在一些實施例中，遮罩1145係使用二進位技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝露已塗佈於晶圓上的影像敏感性材料層（例如，光阻）的諸如紫外線（ultraviolet；UV）束的輻射束受到不透明區域阻擋，且經由透明區域透射。在一個實例中，遮罩1145的二進位遮罩型式包括透明基板（例如，熔融石英），及塗佈於二進位遮罩的不透明區域中的不透明材料（例如，鉻）。在另一實例中，遮罩1145係使用相轉移技術形成。在遮罩1145的相轉移遮罩（phase shift mask；PSM）型式中，形成於相轉移遮罩上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減的PSM或交變PSM。由遮罩製造1144產生的遮罩用於多種製程中。舉例而言，此（等）遮罩用於離子植入製程中以形成半導體晶圓1153中的各種摻雜的區域，用於蝕刻製程中以形成半導體晶圓1153中的各種蝕刻區域，及/或用於其他合適製程中。
IC晶圓廠1150係包含用於製造多種不同的IC產品的製造業務。在一些實施例中，IC晶圓廠1150係半導體製造廠。舉例來說，可能存在用於多個IC產品的前端製造(產線前端(front-end-of-line，FEOL))的一製造機構，而第二製造機構可以提供用於IC產品的互連及封裝的後端製造(產線後端(back-end-of-line，FEOL))，以及第三製造機構可以提供用於製造廠業務的其他服務。
IC晶圓廠1150包括製造工具1152，其用以在半導體晶圓1153上執行各種製造操作，使得IC裝置1160係根據該（等）遮罩（例如，遮罩1145）製造。在各種實施例中，製造工具1152包括以下中的一或多者：晶圓步進器、離子植入器、光阻塗佈器、製程腔室（例如，CVD腔室或LPCVD爐）、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文中論述的一或多個合適製造製程的其他製造設備。
IC晶圓廠1150使用由遮罩室1130製造的遮罩1145來製造IC裝置1160。因此，IC晶圓廠1150至少間接地使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，半導體晶圓1153係由IC晶圓廠1150使用遮罩1145形成IC裝置1160來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122來執行一或多個微影曝露。半導體晶圓1153包括一矽基板或具有形成於其上的材料層的其他恰當基板。半導體晶圓1153進一步包括各種摻雜的區域、介電特徵、多級互連及類似者（在後續製造步驟形成）中的一或多者。
關於IC製造系統（例如，第11圖的系統1100）的細節及與其相關聯的IC製造流程發現於例如2016年2月9日授予的美國專利第9,256,709號、2015年10月1日公佈的美國預授公開案第20150278429號、2014年2月6日公佈的美國預授公開案第20140040838號及2007年8月21日授予的美國專利第7,260,442號中，該等案中的每一者的全部內容在此被以引用的方式併入。
在一些實施例中，一種積體電路裝置包含具有一第一側及一第二側的一基底、位於基底的第一側上方的一主動區域、位於主動區域上方的一第一導電圖案以及位於基底的第二側下方的一第二導電圖案。主動區域包含一第一部分及一第二部分。第一導電圖案電性耦接至主動區域的第一部分及第二部分。第二導電圖案電性耦接至主動區域的第一部分及第二部分。
在一些實施例中，一種系統包含用以產生可以用於製造一積體電路裝置的一積體電路布局的一處理器、一主動區域、多個閘極區域、第一及第二接觸區域、第一及第二通孔、第一及第二導電圖案、第一及第二直通通孔。閘極區域延伸越過主動區域，並且包含一第一閘極區域及一第二閘極區域。第一接觸區域位於主動區域上方，並且立即鄰接至第一閘極區域。第二接觸區域位於主動區域上方，並且立即鄰接至第二閘極區域。第一通孔位於第一接觸區域上方。第一導電圖案位於第一通孔及第二通孔上方。第一直通通孔位於第一接觸區域及主動區域下方。第二直通通孔位於第二接觸區域及主動區域下方。第二導電圖案位於第一直通通孔及第二直通通孔下方。第一導電圖案、第一通孔、第一接觸區域、第一直通通孔及第二導電圖案彼此交疊。第一導電圖案、第二通孔、第二接觸區域、第二直通通孔及第二導電圖案彼此交疊。
在一些實施例中，一種方法包含形成位於一基底的一第一側上方的一第一電晶體及一第二電晶體。基底具有相對於第一側的一第二側。方法更包含在基底的第一側上方的一第一金屬層中形成一第一導電圖案，第一導電圖案電性耦接第一電晶體的一第一源極/汲極至第二電晶體的一第二源極/汲極。方法更包含在基底的第二側下方的一第二金屬層中形成一第二導電圖案，第二導電圖案電性耦接第一電晶體的第一源極/汲極至第二電晶體的第二源極/汲極。
前述概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示案的諸態樣。熟習此項技術者應當理解，他們可容易地將本揭示案用作設計或修改其他製程與結構的基礎，以用於實施與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示案的精神及範疇，而是可在不偏離本揭示案的精神及範疇的情況下進行各種改變、替換及更改。
100A:布局圖、布局設計 100B:IC裝置 101、102、103、104、105、106、112、113、114、115:源極/汲極區域 121:第一側、前側 122:第二側、背側 120:基底 131、141:上表面 132、142:下表面 151、155:導電閘極堆疊 152:通道、層 153、154:間隔物 100C:電路/IC裝置 156:區域/閘極堆疊 161、162:連接 200A、200B、200C:電路 206N(0)~206N(M-1):NMOS電晶體 206P(0)~206P(M-1):PMOS電晶體 208N(0)~208N(M-1)、208P(0)~208P(M-1):閘電極 300:布局圖/布局設計 301:區域 302:部分 400、500、600:裝置 400A~400F:透視圖 502:箭頭 511、512、513:源極/汲極 651:層 652:虛擬閘極材料 700:方法 705、715、725:操作 800:方法 802、804:操作 900:方法 902、904、906、908、910、912、914:操作 1000:系統 1002:處理器 1004:儲存媒體 1006:電腦程式碼、指令 1007:程式庫 1008:匯流排 1010:I/O介面 1012:網路介面 1014:網路 1042:使用者介面（UI） 1100:系統 1120:設計室 1122:IC設計佈局圖 1130:遮罩室 1132:資料準備 1144:遮罩製造 1145:遮罩 1150:IC製造商、製造廠（「晶圓廠」） 1152:製造工具 1153:半導體晶圓 1160:IC裝置
當結合附圖閱讀時，根據以下詳細描述最佳理解本揭示案的諸態樣。應當注意，根據業界的標準實踐，各種特徵並未按比例繪製。事實上，出於論述清楚的目的，可任意地增大或縮小各種特徵的尺寸。 第1A圖為根據本案之一些實施例所繪示之示意IC布局圖 (亦被稱為布局設計)。 第1B圖為根據本案之一些實施例所繪示之IC裝置的部分的示意剖視圖。 第1C圖為根據本案之一些實施例所繪示之電路的示意電路圖。 第2A圖為根據本案之一些實施例所繪示之IC裝置中的電路的示意電路圖。 第2B圖及第2C圖為根據本案之一些實施例所繪示之IC裝置中的電路及的示意電路圖。 第3圖為根據本案之一些實施例所繪示之IC裝置的示意IC布局圖。 第4A圖至第4F圖為根據本案之一些實施例所繪示之IC裝置的不同的示意透視圖。 第5圖為根據本案之一些實施例所繪示之IC裝置的示意透視圖。 第6A圖至第6B圖為根據本案之一些實施例所繪示之在製造過程的不同階段被製造的IC裝置的剖視圖。 第7圖為根據本案之一些實施例所繪示之製造IC裝置的方法的流程圖。 第8圖為根據本案之一些實施例所繪示之形成或製造IC的方法的流程圖。 第9圖為根據本案之一些實施例所繪示之產生IC的布局設計的方法的流程圖。 第10圖為根據一些實施例的用於設計IC布局圖及製造IC的電子設計自動化（electronic design automation；EDA）系統的方塊圖。 第11圖為根據一些實施例的一IC製造系統及與其相關聯的一IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
700:方法
705、715、725:操作

Claims (20)

  1. 一種積體電路裝置，包含： 具有一第一側及一第二側的一基底； 位於該基底的該第一側上方的一主動區域，該主動區域包含一第一部分及一第二部分； 位於該主動區域上方的一第一導電圖案，該第一導電圖案電性耦接至該主動區域的該第一部分及該第二部分；以及 位於該基底的該第二側下方的一第二導電圖案，該第二導電圖案電性耦接至該主動區域的該第一部分及該第二部分。
  2. 如請求項1所述之積體電路裝置，更包含： 一第一直通通孔結構，從該第二側延伸通過該基底至該第一側，並且與該主動區域的該第一部分電性耦接；以及 一第二直通通孔結構，從該第二側延伸通過該基底至該第一側，並且與該主動區域的該第二部分電性耦接， 其中該第二導電圖案電性耦接該第一直通通孔結構及該第二直通通孔結構。
  3. 如請求項2所述之積體電路裝置，更包含： 一第一接觸結構，位於該主動區域的該第一部分上方並且與該主動區域的該第一部分電性接觸，該第一接觸結構電性耦接該第一導電圖案；以及 一第二接觸結構，位於該主動區域的該第二部分上方並且與該主動區域的該第二部分電性接觸，該第二接觸結構電性耦接該第一導電圖案。
  4. 如請求項3所述之積體電路裝置，其中以下至少一者： 該第一接觸結構及該第一直通通孔結構係與該主動區域的該第一部分的對應的多個相對表面直接接觸，或 該第二接觸結構及該第二直通通孔結構係與該主動區域的該第二部分的對應的多個相對表面直接接觸。
  5. 如請求項3所述之積體電路裝置，其中 該第一導電圖案、該第一接觸結構、該主動區域的該第一部分、該第一直通通孔結構以及該第二導電圖案彼此交疊，以及 該第一導電圖案、該第二接觸結構、該主動區域的該第二部分、該第二直通通孔結構以及該第二導電圖案彼此交疊。
  6. 如請求項1所述之積體電路裝置，其中 該第一導電圖案位於一金屬零層中，以及 該第二導電圖案位於一背側金屬零層中。
  7. 如請求項1所述之積體電路裝置，更包含： 一虛擬閘極區域，位於該主動區域的該第一部分及該第二部分之間。
  8. 如請求項7所述之積體電路裝置，其中 該虛擬閘極區域包含一介電材料。
  9. 如請求項1所述之積體電路裝置，更包含： 複數個閘極，延伸越過該主動區域，並且與該主動區域共同配置為複數個電晶體， 其中 該些電晶體包含： 一第一電晶體，具有作為該主動區域的該第一部分的一源極/汲極；以及 一第二電晶體，具有作為該主動區域的該第二部分的一源極/汲極，以及 該第一電晶體及該第二電晶體配置為一電晶體差分對。
  10. 如請求項1所述之積體電路裝置，更包含： 複數個閘極，延伸越過該主動區域，並且與該主動區域共同配置為複數個電晶體， 其中 該些電晶體包含： 一第一電晶體，具有作為該主動區域的該第一部分的一源極/汲極；以及 一第二電晶體，具有作為該主動區域的該第二部分的一源極/汲極，以及 該些電晶體耦接至一串聯器/解串器裝置的一菊鍊式布置。
  11. 一種系統，包含： 一處理器，用以產生可以用於製造一積體電路裝置的一積體電路布局，該積體電路布局包含： 一主動區域； 複數個閘極區域，延伸越過該主動區域，該些閘極區域包含一第一閘極區域及一第二閘極區域； 一第一接觸區域，位於該主動區域上方，並且立即鄰接至該第一閘極區域； 一第二接觸區域，位於該主動區域上方，並且立即鄰接至該第二閘極區域； 一第一通孔，位於該第一接觸區域上方； 一第二通孔，位於該第二接觸區域上方； 一第一導電圖案，位於該第一通孔及該第二通孔上方； 一第一直通通孔，位於該第一接觸區域及該主動區域下方； 一第二直通通孔，位於該第二接觸區域及該主動區域下方；以及 一第二導電圖案，位於該第一直通通孔及該第二直通通孔下方， 其中 該第一導電圖案、該第一通孔、該第一接觸區域、該第一直通通孔及該第二導電圖案彼此交疊，以及 該第一導電圖案、該第二通孔、該第二接觸區域、該第二直通通孔及該第二導電圖案彼此交疊。
  12. 如請求項11所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置 該第一導電圖案於一金屬零層中，以及 該第二導電圖案於一背側金屬零層中。
  13. 如請求項11所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置 包含一電源供應電壓導軌的該第二導電圖案。
  14. 如請求項11所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置 具有小於該第二導電圖案的一寬度的一寬度的該第一導電圖案。
  15. 如請求項11所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置至少一者： 具有小於該第一直通通孔的一面積的一面積的該第一接觸結構，或 具有小於該第二直通通孔的一面積的一面積的該第二接觸結構。
  16. 如請求項11所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置 進一步包含一虛擬閘極區域的複數個閘極區域，該虛擬閘極位於該第一閘極區域及該第二閘極區域之間，並且位於該第一接觸區域及該第二接觸區域之間。
  17. 如請求項16所述之系統，其中 在該積體電路布局上，該處理器用以產生或放置 立即鄰接該第一閘極區域及該第二閘極區域的該虛擬閘極區域。
  18. 一種方法，包含： 形成位於一基底的一第一側上方的一第一電晶體及一第二電晶體，該基底具有相對於該第一側的一第二側； 在該基底的該第一側上方的一第一金屬層中形成一第一導電圖案，該第一導電圖案電性耦接該第一電晶體的一第一源極/汲極至該第二電晶體的一第二源極/汲極；以及 在該基底的該第二側下方的一第二金屬層中形成一第二導電圖案，該第二導電圖案電性耦接該第一電晶體的該第一源極/汲極至該第二電晶體的該第二源極/汲極。
  19. 如請求項18所述之方法，更包含： 從布置於該第一閘極及該第二閘極之間的一第三閘極移除一導電材料。
  20. 如請求項19所述之方法，更包含： 在上述移除之後，填充一介電材料至該第三閘極之中。
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