CN113380795A - 集成电路器件及其制造方法、以及集成电路制造系统 - Google Patents

集成电路器件及其制造方法、以及集成电路制造系统 Download PDF

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陈重辉
张子敬
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Abstract

一种集成电路(IC)器件，包括：衬底，具有相对的第一面和第二面；有源区，位于衬底的第一面上方；第一导电图案，位于有源区上方；以及第二导电图案，位于衬底的第二面下方。有源区包括第一部分和第二部分。第一导电图案电连接至有源区的第一部分和第二部分。第二导电图案电连接至有源区的第一部分和第二部分。本发明还涉及集成电路器件的制造以及集成电路制造系统。

Description

集成电路器件及其制造方法、以及集成电路制造系统
技术领域
本发明的实施例涉及集成电路器件及其制造方法、以及集成电路制造系统。
背景技术
集成电路(IC)器件包括以IC布局图表示的多个半导体器件。IC布局图是分级的，并且包括根据半导体器件设计规范执行更高级别功能的模块。模块通常由单元的组合来构建，其每一个代表配置成实施特定功能的一个或者多个半导体结构。具有预先设计的布局图的单元，有时也称为标准单元，存储在标准单元库(为了简化起见，以下称为“库”或者“单元库”)中，并且可以通过各种工具(例如电子设计自动化(EDA)工具)进行访问，以生成、优化、和验证用于IC的设计。
发明内容
本发明的一个实施例涉及一种集成电路器件，包括：衬底，具有相对的第一面和第二面；有源区，位于所述衬底的所述第一面上方，所述有源区包括第一部分和第二部分；第一导电图案，位于所述有源区上方，并且电连接至所述有源区的所述第一部分和所述第二部分；以及第二导电图案，位于所述衬底的所述第二面下方，并且电连接至所述有源区的所述第一部分和所述第二部分。
本发明的又一个实施例涉及一种集成电路制造系统，包括处理器，处理器配置成生成可用于制造IC器件的集成电路(IC)布局，所述IC布局包括：有源区；多个栅极区，在所述有源区上延伸，所述多个栅极区包括第一栅极区和第二栅极区；第一接触区，位于所述有源区上方，并且紧邻所述第一栅极区；第二接触区，位于所述有源区上方，并且紧邻所述第二栅极区；第一通孔，位于所述第一接触区上方；第二通孔，位于所述第二接触区上方；第一导电图案，位于所述第一通孔和所述第二通孔上方；第一贯穿通孔，位于所述第一接触区和所述有源区下方；第二贯穿通孔，位于所述第二接触区和所述有源区下方；以及第二导电图案，位于所述第一贯穿通孔和所述第二贯穿通孔下方；其中，所述第一导电图案、所述第一通孔、所述第一接触区、所述第一贯穿通孔、和所述第二导电图案彼此重叠，并且所述第一导电图案、所述第二通孔、所述第二接触区、所述第二贯穿通孔、和所述第二导电图案彼此重叠。
本发明再一实施例涉及一种集成电路器件的制造方法，包括：在衬底的第一面上方形成第一晶体管和第二晶体管，所述衬底具有与所述第一面相对的第二面；在所述衬底的所述第一面上方的第一金属层中形成第一导电图案，所述第一导电图案将所述第一晶体管的第一源极/漏极电连接至所述第二晶体管的第二源极/漏极；并且在所述衬底的所述第二面下方的第二金属层中形成第二导电图案，所述第二导电图案将所述第一晶体管的所述第一源极/漏极电连接至所述第二晶体管的所述第二源极/漏极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的IC器件的示意性IC布局图；
图1B是根据一些实施例的IC器件的一部分的示意性截面图；
图1C是根据一些实施例的IC器件中的电路的示意性电路图；
图2A-图2C是根据一些实施例的IC器件中的电路的示意性电路图；
图3是根据一些实施例的IC器件的示意性IC布局图；
图4A-图4F是根据一些实施例的IC器件在各种层的各种示意性透视图；
图5是根据一些实施例的IC器件的示意性透视图；
图6A-图6B是根据一些实施例的在制造工艺的各个阶段进行制造的IC器件的示意性截面图；
图7是根据一些实施例的方法的流程图；
图8是根据一些实施例的形成或者制造集成电路的方法的流程图；
图9是根据一些实施例的生成集成电路的布局设计的方法的流程图；
图10是根据一些实施例的EDA系统的框图；
图11是根据一些实施例的IC制造系统和与其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
内部和寄生参数，例如电阻和电容，存在于IC器件的各种电路元件和/或连接之中和/或之间。在一些操作条件下，这种电阻和电容可能会影响IC器件的性能。在一些实施例中，IC器件中的有源区的各个部分在IC器件的正面和背面两者上都彼此电连接。结果，在一个或者多个实施例中，减小了有源区的电连接部分之间的连接的电阻。在一些实施例中，有源区的电连接部分之间的栅极是伪栅极，其不包括导电材料，和/或填充有介电材料。结果，在一个或者多个实施例中，减小了伪栅极附近的寄生电容。在至少一个实施例中，在降低的连接电阻和寄生电容处，有可能在诸如串行器/解串器(SERDES)器件的模拟应用中实现改善的单位增益频率。其他应用和/或器件在各种实施例的范围之内。
图1A是根据一些实施例的IC器件的示意性IC布局图(也称为“布局设计”)100A。在至少一个实施例中，IC布局图100A存储在非暂时性计算机可读介质上。
IC布局图100A包括至少一个有源区，例如有源区OD1。有源区有时称为氧化物限定(OD)区，并且在附图中以标记“OD”示意性地示出。在一些实施例中，IC布局图100A的有源区可以用于制造一个或者多个电路元件或者器件的晶体管的对应的有源区OD1'。在图1A的示例性配置中，有源区OD1沿着第一轴线或者X轴延伸或者伸长。在对应于IC布局图100A的IC器件100B中，有源区OD1配置成包括P型掺杂剂或者N型掺杂剂，以形成一个或者多个电路元件或者器件。电路元件的示例包括但不限于晶体管和二极管。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、FinFET、带凸起的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。在一些实施例中，有源区OD1可以用于制造晶体管器件的源极或者漏极。在一些实施例中，有源区OD1可以用于制造二极管器件的阳极或者阴极。配置成用以形成一个或者多个PMOS器件的有源区有时称为“PMOS有源区”，而配置成用以形成一个或者多个NMOS器件的有源区有时称为“NMOS有源区”。在关于图1A所描述的示例性配置中，有源区OD1包括NMOS有源区。其他配置在各种实施例的范围之内。
IC布局图100A还包括在有源区ODl上延伸的多个栅极区A、B、C、D、Pl。栅极区A、B、C、D、P1沿着X轴并排布置，并且沿着第二轴线，即横向于X轴的Y轴，延伸或者伸长。在对应于IC布局图100A的IC器件100B中，栅极区A、B、C、D，也称为功能晶体管的栅极区，可以用于形成包括导电材料的对应的导电栅极。在一些实施例中，栅极包括多晶硅。多晶硅有时称为“多晶硅”，并且栅极区A、B、C、D在附图中以标记“PO”示意性地示出。用于导电栅极的其他导电材料，例如金属，在各种实施例的范围之内。栅极区P1是伪栅极区，并且在附图中以标记“伪栅极”示出。在一些实施例中，伪栅极是伪晶体管的栅极区。在一些实施例中，伪晶体管是非功能晶体管。在对应于IC布局图100A的IC器件100B中，伪栅极区P1对应于不包括导电材料和/或填充有介电材料的伪栅极。在至少一个实施例中，伪栅极区P1是连续的氧化物上多晶硅限定边缘(CPODE)图案或者氧化物上多晶硅限定边缘(PODE)图案，并且对应于伪结构，如美国专利第10,157,856号中所描述的，该专利全部内容通过引用合并于此。在图1A的示例性配置中，栅极区A、B、C、D、P1沿着X轴以由CPP(接触多晶硅间距)指定的恒定间距布置。间距CPP是两个紧邻的栅极区(例如如图1A所示的栅极区A、B)的中心线之间沿着X轴的中心至中心的距离。当两个栅极区之间没有其他栅极区时，和/或当两个栅极区之间沿着X轴的中心至中心的距离为CPP时，两个栅极区沿着X轴紧邻。
栅极区A、B、C、D与有源区OD1一起构成多个晶体管。例如，栅极区A、有源区OD1中的源极/漏极区101、以及有源区OD1中的另一个源极/漏极区102一起构成第一晶体管(未标记)。栅极区B、有源区OD1中的源极/漏极区102、以及有源区OD1中的另一个源极/漏极区103一起构成第二晶体管(未标记)，例如，对应于关于图1B-图1C所描述的晶体管T1的晶体管。具有栅极区A的第一晶体管和具有栅极区B的第二晶体管共享公共源极/漏极区102。栅极区C、有源区OD1中的源极/漏极区104、以及有源区OD1中的另一个源极/漏极区105一起构成第三晶体管(未标记)，例如，对应于关于图1B-图1C所描述的晶体管T2的晶体管。栅极区D、有源区OD1中的源极/漏极区105、以及有源区OD1中的另一个源极/漏极区106一起构成第四晶体管(未标记)。具有栅极区C的第三晶体管和具有栅极区D的第四晶体管共享公共源极/漏极区105。在一些实施例中，具有栅极区A、B、C、D的晶体管是具有n型有源区的NMOS晶体管。其他配置在各种实施例的范围之内。在一些实施例中，具有栅极区A、B、C、D的晶体管是具有p型有源区的PMOS晶体管。
IC布局图100A还包括位于有源区ODl的对应部分上方的接触区MD1、MD2、MD3、MD4。在对应于IC布局图100A的IC器件100B中，接触区可以用于形成对应的接触结构，该接触结构包括形成在有源区的对应部分上方、用以限定从有源区中形成的一个或者多个器件至IC器件的其他内部电路或者至外部电路的电连接的导电材料。接触结构的示例性导电材料包括金属。在一些实施例中，贯穿本公开的导电材料或者金属包括铜、铝、钛、镍、钨、或者其他合适的导电材料。其他配置、材料、或者层在各种实施例的范围之内。接触区在附图中用标记“MD”(金属在扩散)示意性地示出。在图1A的示例性配置中，IC布局图100A包括接触区MD1、MD2、MD3、MD4。接触区MD1位于源极/漏极区103上方，接触区MD2位于源极/漏极区104上方，接触区MD3位于源极/漏极区102上方，以及接触区MD4位于源极/漏极区105上方。接触区MD1、MD2、MD3、MD4沿着Y轴延伸或者伸长，并且沿着X轴与栅极区A、B、C、D、P1交替布置。在图1A的示例性配置中，紧邻的接触区之间的接触间距(未示出)，即两个紧邻的接触区的中心线之间沿着X轴的中心至中心的距离，与紧邻的栅极区之间的间距CPP相同。当两个接触区之间没有其他接触区时，和/或当两个接触区之间沿着X轴的中心至中心的距离为CPP时，两个接触区沿着X轴紧邻。沿着X轴，接触区MD1位于栅极区B和P1之间，并且紧邻栅极区B和P1；接触区MD2位于栅极区C和P1之间，并且紧邻栅极区C和P1；接触区MD3位于栅极区A和B之间，并且紧邻栅极区A和B；以及接触区MD4位于栅极区C和D之间，并且紧邻栅极区C和D。当接触区和栅极区之间没有其他接触区或者栅区时，和/或当接触区和栅极区之间沿着X轴的中心至中心的距离为CPP/2时，接触区和栅极区彼此紧邻。
IC布局图100A还包括位于接触区和栅极区上方的多个通孔VD1至VD8。在对应于IC布局图100A的IC器件100B中，通孔可以用于形成位于对应的栅极和接触结构上方并且与之电接触的对应的导电通孔结构。通孔结构的示例性材料包括金属。其他配置、材料、或者层在各种实施例的范围之内。通孔包括通孔上扩散(VD)通孔和通孔上栅极(VG)通孔。为了简单起见，VD和VG通孔两者在附图中都用标记“VD”示意性地示出。在图1A的示例性配置中，IC布局图100A包括位于对应的接触区MD1、MD2、MD3、MD4上方的通孔VD1至VD4。在一些实施例中，通孔VD1至VD4位于布局图100A的VD层中。在图1A的示例性配置中，IC布局图100A还包括位于对应的栅极区A、B、C、D上方的通孔VD5至VD8。在一些实施例中，通孔VD5至VD8位于布局图100A的VG层中。在一些实施例中，通孔VD1至VD8属于相同的通孔层，该通孔层是在有源区OD1上方的最低通孔层或者是与有源区OD1最接近的通孔层。在一些实施例中，通孔VD1至VD8中的一个或者多个位于布局设计100A或者对应的IC器件的其他层上。
IC布局图100A还包括位于有源区OD1下方并且也位于对应的接触区下方的贯穿通孔。在对应于IC布局图100A的IC器件100B中，如本文所述，贯穿通孔可以用于制造延伸穿过IC器件的衬底的对应的导电贯穿通孔结构。贯穿通孔结构的示例性材料包括金属。其他配置、材料、或者层在各种实施例的范围之内。贯穿通孔有时称为背面通孔，并且在附图中用标记“VB”示意性地示出。在图1A的示例性配置中，IC布局图100A包括位于对应的接触区MD1下方的贯穿通孔VB1，和位于对应的接触区MD2下方的贯穿通孔VB2。贯穿通孔VB1、VB2沿着Y轴延伸或者伸长。贯穿通孔VB1、VB2的所描述的细长形状是示例，并且其他配置在各种实施例的范围之内。在一些实施例中，通孔VB1至VB2中的一个或者多个位于布局设计100A或者对应的IC器件的其他层上。
在图1A的示例性配置中，接触区MD1、MD2中的至少一个沿着Y轴所具有的长度或者高度小于对应的贯穿通孔VB1、VB2沿着Y轴的长度或者高度。例如，如图1A所示，接触区MD1沿着Y轴所具有的长度hMD小于对应的贯穿通孔VB1沿着Y轴的长度hVB。当接触区MD1、MD2和对应的贯穿通孔VB1、VB2沿着X轴具有相同的宽度时，由于沿着Y轴的长度hMD小于对应的贯穿通孔VB1沿着Y轴的长度hVB，因此接触区MD1、MD2的面积小于对应的贯穿通孔VB1、VB2的面积。在至少一个实施例中，与对应的接触区MD1、MD2相比，贯穿通孔VB1、VB2的较大面积使得贯穿通孔VB1、VB2的电阻较小，这改善了如本文所述的性能。用于将贯穿通孔VB1、VB2的面积配置成大于对应的接触区MD1、MD2的面积的其他布置，和/或用于将贯穿通孔VB1、VB2的电阻配置成小于对应的接触区MD1、MD2的电阻的其他布置，在各种实施例的范围之内。
IC布局图100A还包括位于通孔VD1至VD8上方的第一金属层中的第一导电图案。在对应于IC布局图100A的IC器件100B中，第一导电图案可以用于制造在位于如本文所述的IC器件的对应通孔VD1-VD8上方并且与之电接触的对应的第一导电结构。第一导电结构的示例性材料包括金属。在图1A的示例性配置中，第一金属层是金属零(M0)层，其是位于有源区OD1上方的最低金属层。在一些实施例中，M0层位于其他金属层中。M0层在附图中用标记“M0”示意性地示出，并且包括导电图案M01、M02、M03。导电图案M01位于通孔VD1、VD2上方。导电图案M02位于通孔VD3、VD4上方。导电图案M03位于通孔VD5、VD6、VD7、VD8上方。导电图案M01、M02、M03沿着X轴延伸或者伸长。导电图案中的其他数量的金属迹线在本发明的范围之内。
IC布局图100A还包括位于贯穿通孔VB1、VB2下方的第二金属层中的第二导电图案。在对应于IC布局图100A的IC器件100B中，第二导电图案可以用于制造在位于如本文所述的IC器件的对应通孔VB1-VB2下方并且与之电接触的对应的第二导电结构。第二导电结构的示例性材料包括金属。在图1A的示例性配置中，第二金属层是背面金属零(BM0)层，其是位于有源区OD1下方的最上面的金属层。在一些实施例中，BM0层位于其他金属层中。BM0层在附图中用标记“BM0”示意性地示出，并且包括位于贯穿通孔VB1、VB2下方的导电图案BM01。导电图案BM01沿着X轴延伸或者伸长。
在图1A的示例性配置中，导电图案M01、M02、M03中的至少一个沿着Y轴所具有的宽度小于导电图案BM01沿着Y轴的宽度。例如，如图1A所示，导电图案M01沿着Y轴所具有的宽度wM0小于导电图案BM01沿着Y轴的宽度wBM0。同样如图1A所示，导电图案M01沿着X轴所具有的长度(图1A中未编号)也小于导电图案BM01的长度。结果，导电图案M01的面积小于导电图案BM01的面积。在至少一个实施例中，与导电图案M01相比，导电图案BM01的较大面积使得导电图案BM01的电阻较小，这改善了本文如所述的性能。用于将导电图案BM01的面积配置成大于导电图案M01的面积的其他布置，和/或用于将导电图案BM01的电阻配置成小于导电图案M01的电阻的其他布置，在各种实施例的范围之内。
在IC布局图100A中，第一导电图案M01、通孔VD1、接触区MD1、贯穿通孔VB1、和第二导电图案BM01彼此重叠。另外，第一导电图案M01、通孔VD2、接触区MD2、贯穿通孔VB2、和第二导电图案导电图案BM01彼此重叠。在对应于IC布局图100A的IC器件100B中，所描述的布置对应于关于图1B所描述的IC器件的正面和背面两者上方的源极/漏极区103、104之间的电连接。
图1B是IC器件100B的一部分的示意性截面图。在至少一个实施例中，图1B中的截面图是沿着图1A中的线I-I’截取的，并且图1B中的IC器件100B的部分对应于IC布局图100A的位于源极/漏极区102和源极/漏极区105之间的部分。IC布局图100A和IC器件100B的对应元件由相似的附图标记表示。具体地，图1A中的栅极区A、B、C、D、P1对应于图1B中的栅极GA、GB、GC、GD、GP1，并且图1A中的源极/漏极区102、103、104、105对应于图1B中的源极/漏极112、113、114、115。在图1A中具有对应组件的图1B中的其他组件由图1A的相同附图标记带上添加的下划线(“_”)符号来表示。例如，图1A中的接触区MD1对应于图1B中的接触结构MD_1。
在一些实施例中，布局图100A可以用于制造IC器件100B。IC器件100B包括衬底120，衬底120具有沿着Z轴彼此相对的第一面121和第二面122，Z轴与衬底120的厚度方向一致。在至少一个实施例中，第一面121称为“上面”或者“正面”或者“器件面”，而第二面122称为“下面”或者“背面”。在一些实施例中，衬底120是半导体衬底或者介电衬底。半导体衬底的示例性材料包括但不限于硅、硅锗(SiGe)、砷化镓、或者其他合适的半导体材料。介电衬底的示例性材料包括但不限于SiO或者其他合适的介电材料。在一些实施例中，N型和P型掺杂剂添加至衬底120的掺杂区和/或在相邻的掺杂区之间形成的隔离结构。为了简单起见，图1B中省略了诸如掺杂区和/或隔离结构的一些部件。
IC器件100B包括位于衬底的第一面上方的有源区，并且有源区包括第一部分和第二部分，两者均电连接至位于有源区上方的第一导电图案和位于衬底的第二面下方的第二导电图案。例如，如图1B所示，IC器件100B包括对应于图1A中的有源区OD1的有源区OD_1，有源区OD_1包括衬底120的第一面121上的部分112-115。在有源区OD_1的部分112-115中，第一部分113和第二部分114电连接至位于有源区上方的第一导电图案M0_1，以及位于衬底120的第二面122下方的第二导电图案BM0_1。第一部分113是具有栅极GB的晶体管(例如关于图1C所描述的对应于晶体管T1的晶体管)的源极/漏极。第二部分114是具有栅极GC的另一个晶体管(例如关于图1C所描述的对应于晶体管T2的晶体管)的源极/漏极。源极/漏极区在附图中用标记“S/D”示意性地示出。其中有源区的第一部分113或者第二部分114中的至少一个未配置成晶体管的源极/漏极的其他配置在各种实施例的范围之内。
沿着Z轴，源极/漏极113具有相对的上表面131和下表面132，而源极/漏极114具有相对的上表面141和下表面142。源极/漏极113在上表面131处电连接至接触结构MD_1，而接触结构MD_1又通过通孔结构VD_1电连接至导电图案M0_1。源极/漏极114在上表面141处电连接至接触结构MD_2，而接触结构MD_2又通过通孔结构VD_2电连接至导电图案M0_1。结果，源极/漏极113和源极/漏极114通过正面(例如衬底120的第一面121)上的导电图案M0_1彼此电连接。在至少一个实施例中，源极/漏极113的上表面131或者源极/漏极114的上表面141中的至少一个与对应的接触结构MD_1、MD_2直接接触。
源极/漏极113还在下表面132处通过贯穿通孔结构VB_1电连接至导电图案BM0_1。源极/漏极114还在下表面142处通过贯穿通孔结构VB_2电连接至导电图案BM0_1。贯穿通孔结构VB_1、VB_2中的每一个沿着衬底120的厚度方向(即沿着Z轴)、从贯穿通孔结构VB_1、VB_2与导电图案BM0_1电接触处的第二面122、穿过衬底120、延伸至与对应的下表面132、142电接触的第一面121。结果，源极/漏极113和源极/漏极114通过背面(例如衬底120的第二面122)上的导电图案BM0_1彼此电连接。在至少一个实施例中，源极/漏极113的下表面132或者源极/漏极114的下表面142中的至少一个与对应的贯穿通孔结构VB_1、VB_2直接接触。在至少一个实施例中，在正面和背面两者上的源极/漏极113和源极/漏极114之间的所描述电连接导致降低的连接电阻而具有改善的性能，如关于图1C所描述的。
在图1B的示例性配置中，IC器件100B包括根据纳米片FET技术的晶体管或者器件。其他晶体管或者器件技术，例如平面晶体管技术、FINFET技术、纳米线FET技术等，在各种实施例的范围之内。根据纳米片FET技术，栅极GB包括从衬底120的第一面121沿着Z轴向上延伸的导电栅极堆叠件151。多个沟道152沿着X轴延伸穿过导电栅极堆叠件151，并且连接对应的源极/漏极112、113。沟道152布置成沿着Z轴一个位于另一个顶部。栅极电介质或者栅极氧化物(未示出)形成在沟道152和导电栅极堆叠件151之间。多个内部间隔件153沿着Z轴与沟道152交替地布置。顶部间隔件154布置在最顶部的沟道152上方，并且围绕导电栅极堆叠件151的最顶部。在一些实施例中，源极/漏极112、113在包括有导电栅极堆叠件151和沟道152的栅极结构的相对侧上，外延地生长在衬底120的第一面121上方。导电栅极堆叠件151以及对应的源极/漏极112、113一起构成晶体管T1。通孔结构(未示出，并且对应于图1A中的VD6)将导电栅极堆叠件151的最顶部电连接至M0层中的导电图案(未示出，并且对应于图1A中的M03)。另一个通孔结构(未示出，并且对应于图1A中的VD3)将源极/漏极112电连接至M0层中的导电图案(未示出，并且对应于图1A中的M02)。另一个通孔结构(未示出，并且对应于图1A中的VD5)将导电栅极堆叠件(未示出，并且对应于图1A中的栅极A)的最顶部电连接至M0层中的导电图案(未示出，并且对应于图1A中的M03)。导电栅极堆叠件151的示例性材料包括但不限于多晶硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、和/或其他合适的导电材料。沟道152的示例性材料包括但不限于硅、硅锗、砷化镓、或者其他合适的半导体材料。间隔件153、154的示例性材料包括但不限于氮化硅、氧氮化物、碳化硅、和其他合适的材料。栅极电介质的示例性材料包括但不限于氧化硅、氮化硅、或者高k介电材料。示例性的高k介电材料包括但不限于HfO2、HfSiO、HfSiON、HfTiO、HfTaO、HfZrO、氧化钛、氧化铝、和氧化锆。
栅极GC包括具有与导电栅极堆叠件151相似的配置的导电栅极堆叠件155。与栅极GC相关的沟道和间隔件具有与关于栅极GB所描述的沟道152和间隔件153、154相似的配置，并且省略相似的描述。导电栅极堆叠件155和对应的源极/漏极114、115一起构成晶体管T2。
与伪栅极GP1相关的沟道和间隔件具有与关于栅极GB所描述的沟道152和间隔物153、154相似的配置。但是，导电材料从伪栅极GP1的栅极堆叠件156去除。换句话说，栅极堆叠件156不包含导电材料。在一个或者多个实施例中，栅极堆叠件156是空的空间。在至少一个实施例中，栅极堆叠件156填充有诸如氧化硅的介电材料或者其他合适的介电材料。在至少一个实施例中，伪栅极GP1中不存在导电材料可以减小栅极GB和GC之间的寄生电容，从而具有改善的性能。
虽然在图1B中未示出，但是IC器件100B还包括位于M0层(例如导电图案M0_1)和有源区(例如源极/漏极112-115)之间的介电层。在至少一个实施例中，IC器件100B包括位于M0层上方的一个或者多个另外的通孔层、介电层、和金属层(未示出)，以在IC器件100B的电路元件之间形成互连，和/或形成至外部电路的电连接。来自M0层及以上的通孔层和金属层有时称为正面通孔层和金属层。BM0层(例如导电图案BM0_1)位于衬底120的第二面122下方。在至少一个实施例中，BM0层与衬底120的第二面122直接接触，和/或，导电图案BM0_1与贯穿通孔结构VB_1、VB_2直接接触。在至少一个实施例中，IC器件100B包括位于BM0层下方的一个或者多个另外的通孔层、介电层、和金属层(未示出)，以在IC器件100B的电路元件之间形成互连，和/或形成至外部电路的电连接。来自BM0层及以下的通孔层和金属层有时称为背面通孔层和金属层。在至少一个实施例中，BM0层或者位于BM0层下方的一个或者多个其他金属层(未示出)包括用于向IC器件100B的电路元件提供一个或者多个电源电压的一个或者多个电源电压轨。例如，在至少一个实施例中，导电图案BM0_1包括用于提供正电源电压VDD或者地电压VSS的电源电压轨。在一些实施例中，导电图案BM0_1包括用于数据(而不是用于提供电源电压)的信号导电图案。
图1C是根据一些实施例的IC器件中的电路100C的示意性电路图。在至少一个实施例中，电路100C包括图1B中的IC器件100B的部分的等效电路。电路100C和IC器件100B的对应元件由相同的附图标记表示。
电路100C包括晶体管T1、T2，晶体管T1、T2通过正面(例如衬底120的第一面121)上的导电图案M0_1和背面(例如衬底120的第二面122)上的导电图案BM0_1彼此电连接。晶体管T1包括栅极GB、源极/漏极112、和源极/漏极113。晶体管T2包括栅极GC、源极/漏极114、和源极/漏极115。电阻器R1对应于接触结构MD_1和栅极GB之间的源极/漏极113的一部分的本征电阻。电阻器R2对应于接触结构MD_1和伪栅极P1之间的源极/漏极113的另一部分的本征电阻。电阻器RVD_1、RMD_1、RVB_1是通孔结构VD_1、接触结构MD_1、和贯穿通孔结构VB_1的对应的本征电阻。电阻器R4对应于接触结构MD_2和栅极GC之间的源极/漏极114的一部分的本征电阻。电阻器R3对应于接触结构MD_2和伪栅极P1之间的源极/漏极114的另一部分的本征电阻。电阻器RVD_2、RMD_2、RVB_2是通孔结构VD_2、接触结构MD_2、和贯穿通孔结构VB_2的对应的本征电阻。
电容器C1对应于栅极GB和接触结构MD_1之间的寄生电容。电容器C2对应于伪栅极P1和接触结构MD_1之间的寄生电容。电容器C3对应于伪栅极P1和接触结构MD_2之间的寄生电容。电容器C4对应于栅极GC和接触结构MD_2之间的寄生电容。电路100C中的区域156对应于伪栅极P1的栅极堆叠件156。由于栅极堆叠件156不包含导电材料和/或填充有介电材料，因此电路100C中的区域156不具有相关的电特性，例如电阻或者电容。
如图1C所示，晶体管T1的源极/漏极113和晶体管T2的源极/漏极114在正面和背面两者上都彼此电连接。在正面上，源极/漏极113通过包括有电阻器RMD_1、RVD_1、RVD_2、RMD_2、和导电图案M0_1的第一面或者正面连接161，电连接至源极/漏极114。在背面上，源极/漏极113通过包括有电阻器RVB_1、RVB_2、和导电图案BM0_1的第二面或者背面连接162，电连接至源极/漏极114。结果，源极/漏极113和源极/漏极114通过两个并联连接，即正面连接161和背面连接162，而电连接。因此，与其中源极/漏极113和源极/漏极114通过一个连接(例如通过正面连接161)进行电连接的情况相比，所得的晶体管T1、T2的源极/漏极113和源极/漏极114之间的连接电阻变得较低。在至少一个实施例中，当正面连接161的电阻与背面连接162的电阻大约相同时，所得的源极/漏极113和源极/漏极114之间的连接电阻大约是正面连接161的电阻的一半。在至少一个实施例中，当背面连接162的电阻小于正面连接161的电阻时，所得的源极/漏极113和源极/漏极114之间的连接电阻小于正面连接161的电阻的一半。如关于图1A所描述的，与正面连接161相比，存在几种用于降低背面连接162的电阻的配置。在示例性配置中，贯穿通孔结构VB_1、VB_2沿着Y轴具有比对应的接触结构MD_1、MD_2更大的长度或者高度。在另一个示例性配置中，导电图案BM0_1沿着Y轴具有比对应的导电图案M0_1更大的宽度。在又一个示例性配置中，用于贯穿通孔结构VB_1、VB_2的材料所具有的电导率高于用于对应的接触结构MD_1，MD_2的材料的电导率。在又一个示例性配置中，用于导电图案BM0_1的材料所具有的电导率高于用于对应的导电图案M0_1的材料的电导率。用于提供具有比正面连接161更低的电阻的背面连接162的其他配置在各种实施例的范围之内。
在图1A-图1C的示例性配置中，在正面和背面两者上都进行电连接的源极/漏极113、114紧邻源极/漏极。其中在正面和背面上两者上都进行电连接的源极/漏极不紧邻源极/漏极的其他配置在各种实施例的范围之内。
在图1A-图1C的示例性配置中，在正面和背面两者上都进行电连接的源极/漏极113、114紧邻伪栅极P1。其中在正面和背面两者上都进行电连接的源极/漏极中的至少一个不紧邻伪栅极的其他配置在各种实施例的范围之内。
在图1A-图1C的示例性配置中，在正面和背面两者上都进行电连接的源极/漏极113、114通过M0层和BM0层中的对应导电图案电连接。其中在正面连接161或者背面连接162中的至少一个包括除了M0层之外的正面金属层中的导电图案、或者除了BM0层之外的背面金属层中的导电图案的其他配置，在各种实施例的范围之内。
在一些实施例中，随着在正面和背面两者上都连接的源极/漏极之间的所得连接电阻的降低，IC器件的对应跨导(Gm)得到了提高，以及特别是在高频应用中的相关的性能改进。在至少一个实施例中，可以在不增加栅极区之间的间距的情况下实现这种效果。这与其他方法相反。根据其他方法，为了增加高频应用中的Gm，应通过采用更宽的布线来减小布线上的本征电阻和/或电容，这反过来会导致为了适应更宽的布线而使相邻组件之间的间隙或者间距增大。增大的间距减小了器件密度和/或增加了芯片面积。这种不期望的后果在至少一个实施例中可以避免，同时仍然可以实现增加的Gm和/或改善的性能。
在一些实施例中，无需复杂地改变IC布局图就可以获得增加的Gm和/或改善的性能。在至少一个实施例中，在制造工艺中不需要附加的掩模就可以实现这样的效果。原因是可以在没有附加掩模的情况下有可能将正面连接161和/或背面连接162与其他接触结构、通孔结构、贯穿通孔结构、和IC器件的金属层一起形成。例如，在至少一个实施例中，BM0层和/或位于BM0层下方的其他背面金属层包括背面电源电压轨，即衬底120的背面122上的电源电压轨。附加贯穿通孔结构(未示出)也穿过衬底120形成，以从背面电源电压轨向衬底120的正面121上的器件或者电路元件供电。在一些实施例中，有可能形成BM0_1导电图案，用于将源极/漏极113、114与背面电源电压轨电连接在一起，而无需附加的掩模。还有可能与用于供电的附加贯穿通孔结构一起形成贯穿通孔结构VB_1、VB_2，而无需附加的掩模。由于在一些实施例中不需要附加掩模，因此制造时间、成本、或者复杂性并未显著增加，而仍然可以实现改善的性能。
图2A是根据一些实施例的IC器件中的电路200A的示意性电路图。在一些实施例中，电路200A结合了IC器件100B或者电路100C的方面。
在图2A的示例性配置中，电路200A是差分放大器，其包括差分晶体管对Mn1、Mn2，负载电阻器R21、R22，以及晶体管Ms形式的电流源。电阻器R21电连接在VDD和至少一个输出节点Vo之间。
晶体管Mnl具有电连接至至少输出节点Vo的源极/漏极，电连接至至少节点Vx的另一个源极/漏极，以及电连接至输入节点Vi的栅极。
电阻器R22电连接在VDD和至少一个差分输出节点
Figure BDA0003089644660000164
之间。晶体管Mn2具有电连接至至少差分输出节点
Figure BDA0003089644660000163
的源极/漏极，电连接至至少节点Vx的另一个源极/漏极，以及电连接至差分输入节点
Figure BDA0003089644660000165
的栅极。晶体管Ms电连接在节点Vx和接地电压VSS之间。晶体管Ms具有栅极、电连接至至少节点
Figure BDA0003089644660000162
的源极/漏极、以及电连接至接地电压VSS的另一个源极/漏极。在一些实施例中，晶体管Ms的源极/漏极、节点
Figure BDA0003089644660000161
晶体管Mn1的另一个源极/漏极、以及晶体管Mn2的另一个源极/漏极中的每一个电连接在一起。
晶体管Mn1、Mn2具有在节点Vx处彼此电连接的对应的源极/漏极。在一些实施例中，电路200A结合了IC器件100B或者电路100C的方面。例如，在一些实施例中，晶体管Mn1、Mn2对应于晶体管T1、T2，并且晶体管Mn1、Mn2的源极/漏极之间的连接对应于图1C中的晶体管T1、T2之间的连接161、162。在一些实施例中，晶体管Mn1、Mn2的源极/漏极在IC器件的正面和背面两者上都电连接，例如，如关于图1A-图1C所描述的。在至少一个实施例中，本文所描述的IC器件100B-100C的一个或者多个优点可以通过电路200A来实现。
图2B和图2C是根据一些实施例的IC器件中的电路200B和200C的示意性电路图。在一些实施例中，电路200A-200B结合了IC器件100B或者电路100C的方面。
在图2B-图2C的示例性配置中，电路200B是NMOS晶体管的菊花链布置，并且电路200C是PMOS晶体管的对应的菊花链布置。在至少一个实施例中，电路200B和电路200C是SERDES器件的一部分。电路200B包括NMOS晶体管206N(0)、206N(1)、206N(2)、206N(M-2)、和206N(M-1)，以及栅极电极208N(0)、208N(1)、208N(2)、208N(M-2)、和208N(M-1)，其中M为正整数。NMOS晶体管206N(0)、206N(1)、206N(2)、206N(M-2)、和206N(M-1)电连接成菊花链，如图2B所示。
电路200C包括PMOS晶体管206P(0)、206P(1)、206P(2)、206P(M-2)、和206P(M-1)，以及栅极电极208P(0)、208P(1)、208P(2)、208P(M-2)、和208P(M-1)。PMOS晶体管206P(0)、206P(1)、206P(2)、206P(M-2)、和206P(M-1)电连接成菊花链，如图2C所示。
在电路200B、200C中，相邻的NMOS或者PMOS晶体管具有彼此电连接的源极/漏极和对应的源极/漏极。在一些实施例中，电路200B、200C中的至少一个结合了IC器件100B或者电路100C的方面。例如，在一些实施例中，图2B-图2C的相邻NMOS或者PMOS晶体管对应于晶体管T1、T2，并且图2B-图2C的相邻的NMOS或者PMOS晶体管的源极/漏极之间的连接对应于图1C中的晶体管T1、T2之间的连接161、162。在一些实施例中，非相邻的NMOS晶体管(例如NMOS晶体管206N(0)和206N(M-1))或者非相邻的PMOS晶体管(例如PMOS晶体管206P(0)和206P(M-1))之间的源极/漏极连接，与相邻的NMOS或者PMOS晶体管的源极/漏极之间的(一些)连接相结合，并且对应于图1C中的晶体管T1、T2之间的连接161、162。换句话说，在一些实施例中，图1C的连接161或者162可以用于将相邻的源极/漏极区与晶体管的非相邻的源极/漏极区和/或栅极电连接。
在一些实施例中，图2B-图2C的至少一对相邻的NMOS或者PMOS晶体管的对应的源极/漏极在IC器件的正面和背面两者上都电连接，例如，如关于图1A-图1C所描述的。在一些实施例中，每对相邻的NMOS或者PMOS晶体管的对应的源极/漏极在IC器件的正面和背面两者上都电连接，例如，如关于图1A-图1C所描述的。在至少一个实施例中，本文所描述的IC器件100B-100C的一个或者多个优点可以实现在包括有电路200B、200C的SERDES器件中。在至少一个实施例中，SERDES器件包括具有高Gm的电路200B、200C，并且还实现了高单位增益频率。其他电路类型或者器件在本发明的范围之内。
图3是根据一些实施例的IC器件的示意性IC布局图300。
IC布局图300包括与图1A中的IC布局图100A相对应的区域301。与IC布局图100A相比，IC布局图300还包括另一个有源区OD2、栅极区E、F、和伪栅极区P2-P6。栅极区E、F对应于用于构成功能晶体管的栅极。伪栅极区P2-P6对应于在至少一个实施例中不包括导电材料和/或填充有介电材料的伪栅极。在至少一个实施例中，栅极区E，F中的每一个对应于相对应地位于有源区OD1和有源区OD2上方的两个分隔开的栅极部分，例如，如关于图4A-图4F所描述的。
有源区OD2沿着Y轴与有源区OD1间隔开。在至少一个实施例中，有源区OD2对应于不同于有源区OD1的掺杂剂类型的掺杂剂类型。例如，有源区OD1配置成用于形成NMOS晶体管的NMOS有源区，而有源区OD2配置成用于形成PMOS晶体管的PMOS有源区，反之亦然。在至少一个实施例中，有源区OD1中的NMOS晶体管对应于电路200B的NMOS晶体管的菊花链布置中的各种NMOS晶体管，而有源区OD2中的PMOS晶体管对应于电路200C的PMOS晶体管的菊花链布置中的各种PMOS晶体管。换句话说，在一个或者多个实施例中，IC布局图300包括SERDES器件中的NMOS和PMOS菊花链布置的布局。
在有源区OD1上方，栅极区E和A之间的各种元件的配置和/或连接类似于本文所描述的栅极区B和C之间的配置和/或连接，并且省略掉了类似的详细描述。例如，紧邻栅极区E的源极/漏极区配置成在正面和背面两者上都电连接至紧邻栅极区A的源极/漏极区。正面上的连接包括对应的MD接触区(未编号)、VD通孔(未编号)、和导电图案M01。背面上的连接包括对应的贯穿通孔VB3、VB4，和导电图案BM01。同样在有源区OD1上方，栅极区D和F之间的各种元件的配置和/或连接类似于本文所描述的栅极区B和C之间的配置和/或连接，并且省略掉了类似的详细描述。例如，紧邻栅极区D的源极/漏极区配置成在正面和背面两者上都电连接至紧邻栅极区F的源极/漏极区。正面上的连接包括对应的MD接触区(未编号)、VD通孔(未编号)、和导电图案M01。背面上的连接包括对应的贯穿通孔VB5、VB6，和导电图案BM01。
在有源区OD2上方，各种元件的配置和/或连接类似于关于有源区OD1所描述的配置和/或连接，并且省略掉了类似的详细描述。例如，伪栅极区P4-P6对应于伪栅极区P1-P3，通孔VB7-VB12对应于通孔VB1-VB6，以及导电图案M04、M05对应于导电图案M02、M01。在一些实施例中，与有源区OD1相关的IC布局图300的区域(未标记)是关于X轴的与有源区OD2相关的IC布局图300的区域(未标记)的镜像。在至少一个实施例中，BM0层包括位于有源区OD1下方的导电图案BM01，和位于有源区OD2下方的另一个导电图案，例如，如参考图4A-图4F所描述的。IC布局图300的其他配置在本发明的范围之内。例如，在一些实施例中，至少导电图案M01、M02、M04、或者M05配置成还连接至栅极A、B、C、D、E、或者F中的一个或者多个。
在一些实施例中，IC布局图300或者IC布局图300的一部分存储成非暂时性计算机可读介质上的标准单元库中的标准单元。例如，IC布局图300包括部分302，其中M0和BM0层中的栅极区B、C、伪栅极区P1、和各种对应的MD接触区、VD/VG通孔、VB贯穿通孔、以及导电图案布置成如关于图1A所描述的。在一个或者多个实施例中，部分302存储成标准模拟单元。在至少一个实施例中，对应于IC布局图300或者IC布局图300的一部分的标准单元的多个实例沿着X轴或者Y轴中的至少一个以重复的方式并排放置，以获得IC器件的IC布局图。在至少一个实施例中，本文所述的一个或者多个优点可以实现在对应于IC布局图300的IC器件中。
图4A-图4F是根据一些实施例的在各种层处的IC器件400的各种示意性透视图。在至少一个实施例中，IC器件400对应于IC布局图300。在一些实施例中，布局图300可以用于制造IC器件400。图4A-图4F中的示例性透视图仅出于说明性目的，并非一定反映用于制造IC器件400的顺序。IC布局图300和IC器件400的对应元件由相似的附图标记表示。具体地，图3中的栅极区A、B、C、D、E、F、P1、P2、P3、P4、P5、P6对应于图4A-图4F中的栅极GA、GB、GC，GD、GE、GF、GP1、GP2、GP3、GP4、GP5、GP6。在图4A-图4F中具有对应的组件的图3中的其他组件由图3的相同附图标记带上添加的下划线(“_”)符号来表示。例如，图3中的有源区OD2对应于图4B-图4F中的有源区OD_2。
图4A中的示意性透视图400A示出了IC器件400的BM0层。BM0层包括沿着X轴延伸并且沿着Y轴彼此间隔开的导电图案BM0_1和BM0_2。
图4B中的示意性透视图400B还示出了BM0层之上的各种层。贯穿通孔结构VB_7-VB_12位于对应的导电图案BM0_2上方。位于对应的导电图案BM0_1上方的其他贯穿通孔结构VB_1-VB_6在视图400B中不可见。为了简单起见，未示出贯穿通孔结构从其延伸穿过的衬底。有源区OD_1、OD_2位于对应的导电图案BM0_1、BM0_2上方。栅极GA-GF、GE’、和GF’以及伪栅极GP1-GP6延伸穿过对应的有源区OD_1、OD_2。栅极GE’、GF’是对应的栅极GE、GF的分隔开的部分，并且位于有源区OD_2上方。各种沟道(例如以452表示)形成在对应的栅极区周围，并且对应于关于图1B所描述的沟道152。
图4C中的示意性透视图400C还示出了位于有源区和栅极区上方的MD接触结构和VD/VG通孔结构。为了简单起见，在图4C中对一些而不是全部的MD接触结构和VD/VG通孔结构进行了编号。
图4D中的示意性透视图400D还示出了位于VD/VG通孔结构上方的M0层和VIA0层。为了简单起见，在图4D中对VIA0层中的一些而不是全部的VIA0通孔结构进行了编号。例如，通孔结构VIA0_1、VIA0_2、VIA0_3位于导电图案M0_1上方。导电图案M0_1-M0_5沿着X轴延伸并且沿着Y轴彼此间隔开。
图4E中的示意性透视图400E还示出了位于VIA0层上方的金属1(M1)层和VIA1层。M1层包括沿着Y轴延伸并且沿着X轴彼此间隔开的导电图案M1_1-M1_9。为了简单起见，在图4E中对VIA1层中的一些而不是全部的VIA1通孔结构进行了编号。例如，导电图案M1_3、M1_6、M1_9位于对应的通孔结构VIA0_1、VIA0_2、VIA0_3上方，并且通过对应的通孔结构VIA0_1、VIA0_2、VIA0_3电连接至导电图案M0_1。通孔结构VIA1_1位于导电图案M1_3上方，通孔结构VIA1_2位于导电图案M1_6上方，以及通孔结构VIA1_3位于导电图案M1_9上方。
图4F中的示意性透视图400F还示出了位于VIA1层上方的金属2(M2)层。M2层包括沿着X轴延伸并且沿着Y轴彼此间隔开的导电图案M2_1、M2_2、M2_3。例如，导电图案M2_1位于对应的通孔结构VIA1_1、VIA1_2、VIA1_3上方，并且通过对应的通孔结构VIA1_1、VIA1_2、VIA1_3电连接至导电图案M1_3、M1_6、M1_9。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在IC器件400中。
图5是根据一些实施例的IC器件500的示意性透视图。图5中的透视图以类似于图4D中的透视图的方式示出了从BM0层至M0层的各种层。图4D和图5中的对应元件用相同的附图标记表示。
IC器件500包括导电图案BM0_1、BM0_2，和位于对应的导电图案BM0_2上方的贯穿通孔结构VB_51、VB_52、VB_53。IC器件500还包括位于对应的导电图案BM0_1上方、但是在图5的透视图中不可见的另外的贯穿通孔结构(类似于贯穿通孔结构VB_51、VB_52、VB_53)。为了简单起见，未示出贯穿通孔结构从其延伸穿过的衬底。有源区OD_1、OD_2位于对应的导电图案BM0_1、BM0_2上方。栅极GA5-GF5、以及伪栅极GP51、GP52在对应的有源区OD_2上延伸。IC器件500包括在对应的有源区OD_1上延伸、但是在图5中的透视图中不可见的功能晶体管的另外的栅极(类似于栅极GA5-GF5)和伪栅极(类似于伪栅极GP51、GP52)。IC器件500还包括位于对应的有源区和栅极区上方的各种MD接触结构和VD通孔结构。为了简单起见，在图5中示出了这种MD接触结构，但是没有标记(标记的话将类似于图4中所示出的)。为了简单起见，VD通孔结构在图5中未示出，但是类似于IC器件400中所示出的那些。例如，MD接触结构是M0层中的导电图案M0_1-M0_5位于对应的VD通孔结构上方。
在图5的示例性配置中，位于栅极GA5、GE5之间的源极/漏极511、位于栅极GB5和伪栅极GP51之间的源极/漏极512、以及位于栅极GD5、GF5之间的源极/漏极513中的两个或者更多个在正面和背面两者上都电连接至彼此。在正面上，源极/漏极511、512、513中的两个或者更多个通过对应的MD接触结构、VD通孔结构、和导电图案M0_5电连接。在背面，源极/漏极511、512、513中的两个或者更多个通过对应的贯穿通孔结构VB_51、VB_52、VB_53和导电图案BM0_2电连接。
在一些实施例中，有源区OD_1、OD_2、栅极GA5-GF5、伪栅极GP51、GP52、MD接触结构、VD通孔、以及各种金属层和通孔层形成在半导体衬底的正面上方。接下来，半导体衬底进行去除，并且用为简单起见未示出、但是在图5中由箭头520示意性地指示的介电层或者衬底进行替换。贯穿通孔结构VB_51、VB_52、VB_53形成为穿过介电衬底520，并且导电图案BM0_2形成在介电衬底520的背面上。由于半导体衬底已经去除，因此当源极/漏极511、512、513通过对应的贯穿通孔结构VB_51、VB_52、VB_53电连接至导电图案BM0_2时，在源极/漏极511、512、513和半导体材料之间不存在结。另外，在至少一个实施例中，伪栅极GP51不包括导电材料，或者填充有介电材料。因此，在伪栅极GP51和相邻的贯穿通孔结构VB_52之间不存在寄生电容。在一些实施例中，利用半导体衬底的去除和/或从伪栅极的导电材料的去除，有可能减小或者至少保持寄生电容在大约相同水平，同时减小寄生电阻。结果，在一个或者多个实施例中，有可能提高IC器件500的操作速度。
IC器件500包括示例性配置，其中在正面和背面两者上都电连接的源极/漏极不一定紧邻源极/漏极。例如，在正面和背面两者上都彼此电连接的源极/漏极512、513彼此并不紧邻。IC器件500还包括示例性配置，其中伪栅极不一定紧邻在正面和背面两者上都电连接至另一个源极/漏极的源极/漏极。例如，伪栅极GP52并不紧邻在正面和背面两者上都电连接至彼此的源极/漏极512、513中的任何一个。在至少一个实施例中，本文所述的一个或者多个优点可以实现在IC器件500中。
图6A-图6B是根据一些实施例的在制造工艺的各个阶段进行制造的IC器件600的示意性截面图。在至少一个实施例中，IC器件600对应于IC器件100B。图1B和图6中对应的元件用相同的附图标记表示。
在图6A中，制造工艺开始于衬底120。在至少一个实施例中，衬底120包括硅衬底。多个交替层651、152的堆叠件生长在衬底120的第一面121上。该堆叠件对应于稍后要形成的栅极GB、GC、GP1(示出于图6B中)，并且在本文中称为堆叠件GB'、GC'、GP1'(示出于图6A中)。在至少一个实施例中，层152包括Si，并且对应于稍后将形成的晶体管的沟道，并且层651包括SiGe。其他材料在各种实施例的范围之内。伪栅极材料652沉积在堆叠件GB'、GC'、GP1'中的每一个的顶部上方。在示例中，伪栅极材料652是多晶硅。其他材料在各种实施例的范围之内。层651的侧部进行蚀刻并且填充有介电材料，以形成内部间隔件153。顶部间隔件154形成在堆叠件GB′、GC′、GP1′中的每一个的顶部处的伪栅极材料652周围。源极/漏极112、113、114、115在堆叠件GB'、GC'、GP1'中的每一个的相对侧上的衬底120的第一面121上方外延地生长。获得所得结构如图6A所示。
在图6B中，例如通过蚀刻去除堆叠件GB′、GC′、GP1′中的每一个中的层651和伪栅极材料652。之后，将栅极介电材料以及随后的诸如金属的导电栅极材料填充至堆叠件GB'、GC'中，以形成导电栅极堆叠件151、155。堆叠件GP1'或者留空，或者用介电材料进行填充，以形成不包含导电材料的栅极堆叠件156。导电栅极堆叠件151以及对应的源极/漏极112、113一起构成晶体管T1。导电栅极堆叠件155以及对应的源极/漏极114、115一起构成晶体管T2。获得所得结构如图6B所示。
在随后的处理中，在正面上，对应的MD接触结构形成在源极/漏极112、113、114、115和导电栅极堆叠件151、155上方，对应的VD通孔结构形成在MD接触结构上方，对应的导电图案M0_1形成在VD通孔结构上方。在一些实施例中，实施正面金属化工艺，以形成通过多个正面通孔层连接的各种正面金属层，以限定所制造的IC器件内的各种连接和/或与IC器件外部的其他设备的外部连接。
在背面上，如关于图1B所描述的，贯穿通孔结构VB_1、VB_2形成为从第二面122穿过衬底120延伸至与对应的源极/漏极113、114电接触的第一面121。在一些实施例中，在所描述的在正面上的金属化工艺之后，衬底120上下翻转，并且经由粘合剂接合至载体，以暴露衬底120的背面。例如通过蚀刻或者机械研磨工艺，去除衬底的背面上的厚度部分。VB通孔结构形成为在各个位置处延伸穿过接地衬底，以形成例如至稍后将形成的至电源轨的电源连接。电连接至源极/漏极113、114的贯穿通孔结构VB_1、VB_2在该操作中与其他VB通孔结构一起形成。随后，实施背面金属化工艺。例如，BM0层形成在衬底120(其处于上下翻转的状态)的第二面122上方，并且进行图案化，以形成各种BM0导电图案，包括电连接至贯穿通孔结构VB_1、VB_2的导电图案BM0_1。其他BM0导电图案包括一个或者多个电源电压的电源轨。获得所得结构如图1B所示。在至少一个实施例中，背面金属化工艺包括形成通过多个背面通孔层连接的各种背面金属层，以限定例如IC器件至外部电路或者电源的连接。在完成背面金属化工艺之后，将载体从衬底120上移除，随后进行后续处理，例如单个化和/或封装。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在IC器件600中。
图7是根据一些实施例的制造IC器件的方法700的流程图。在至少一个实施例中，方法700用于制造关于图1A-图1C、图2A-图2C、图3、图4A-图4F、图5、图6A-图6B所描述的IC器件。
在操作705，第一晶体管和第二晶体管形成在衬底的第一面上，该衬底还具有与第一面相对的第二面。例如，第一晶体管T1和第二晶体管T2形成在衬底120的第一面121上方，如关于图6A-图6B所描述的。衬底120还具有与第一面121相对的第二面122。
在操作715，在衬底的第一面上方的第一金属层中，第一导电图案形成为将第一晶体管的第一源极/漏极电连接至第二晶体管的第二源极/漏极。例如，在一些实施例中，在衬底120的第一面121上方的M0层中，第一导电图案M0_1形成为通过对应的接触结构MD_1、MD_2和对应的通孔结构VD_1、VD_2，将第一晶体管T1的第一源极/漏极113电连接至第二晶体管T2的第二源极/漏极114，如关于图1B所描述的。
在操作725，在衬底的第二面下方的第二金属层中，第二导电图案形成为将第一晶体管的第一源极/漏极电连接至第二晶体管的第二源极/漏极。例如，在衬底120的第二面122下方的BM0层中，第二导电图案BM0_1形成为通过对应的贯穿通孔结构VB_1、VB_2，将第一晶体管T1的第一源极/漏极113电连接至第二晶体管T2的第二源极/漏极114，如关于图1B所描述的。
在至少一个实施例中，方法700还包括形成伪栅极。例如，伪栅极GP1形成为没有导电材料和/或填充有介电材料，如关于图6A-图6B所描述的。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在通过方法700制造的IC器件中。
所描述的方法包括示例性操作，但是其不一定要求以所示顺序进行实施。根据本公开的实施例的精神和范围，操作可以适当地进行添加、替换、改变顺序和/或取消。组合不同特征和/或不同实施例的实施例在本公开的范围之内，并且在回顾本公开后其对于本领域普通技术人员而言将是显而易见的。
在一些实施例中，以上所讨论的至少一种(一些)方法通过至少一种EDA系统来全部或者部分地进行实施。在一些实施例中，EDA系统可以用作下面讨论的IC制造系统的设计室的一部分。
图8是根据一些实施例的形成或者制造集成电路的方法800的流程图。应当理解的是，可以在图8所描绘的方法800之前、之中、和/或之后实施附加的操作，并且本文仅简要描述一些其他操作。在一些实施例中，方法800可以用于形成集成电路，例如IC器件100B-100C、400、500、或者600。在一些实施例中，方法800可以用于形成与布局设计100A或者300中的一个或者多个具有相似的结构关系的集成电路。
在方法800的操作802中，生成集成电路的布局设计。操作802通过配置成用于生成布局设计的执行指令的处理器件(例如处理器1002)来实施。在一些实施例中，方法800的布局设计包括至少IC布局设计100A或300的一个或者多个图案，或者类似于至少IC器件100B-100C、400、500、或者600的部件。在一些实施例中，本申请的布局设计采用图形数据库系统(GDSII)文件格式。
在方法800的操作804中，基于布局设计来制造集成电路。在一些实施例中，方法800的操作804包括：基于布局设计来制造至少一个掩模，以及基于所述至少一个掩模来制造集成电路。在一些实施例中，方法700是操作804的实施例。
图9是根据一些实施例的生成集成电路的布局设计的方法900的流程图。应当理解的是，可以在图9所描绘的方法900之前、之中、和/或之后实施附加的操作，并且本文仅简要描述一些其他工艺。在一些实施例中，方法900是方法800的操作802的实施例。在一些实施例中，方法900可以用于生成至少IC布局设计100A或300的一个或者多个布局图案，或者类似于至少IC器件100B-100C、400、500、或者600的一个或者多个图案。在一些实施例中，方法900可以用于生成一个或者多个布局图案，其具有包括对准、长度、和宽度的结构关系，以及至少布局设计100A或者300的配置和层，或者类似于至少IC器件100B-100C、400、500、或者600的一个或者多个图案，并且为了简洁起见，在图9中将不再描述类似的详细描述。
在方法900的操作902中，第一组导电图案BM01、BM02生成或者放置在布局设计上。
在方法900的操作904中，第一组通孔图案生成或者放置在布局设计上。在一些实施例中，方法900的第一组通孔图案包括贯穿通孔VB1-VB12中的一个或者多个的至少一部分。
在方法900的操作906中，一组有源区图案生成或者放置在布局设计上。在一些实施例中，方法900的一组有源区图案包括有源区OD1和OD2中的一个或者多个的至少一部分。
在方法900的操作908中，一组栅极图案生成或者放置在布局设计上。在一些实施例中，方法900的一组栅极图案包括栅极区A-F和P1-P6中的一个或者多个的至少一部分。
在方法900的操作910中，一组接触图案生成或者放置在布局设计上。在一些实施例中，方法900的一组接触图案包括接触件MD1-MD4中的一个或者多个的至少一部分。
在方法900的操作912中，第二组通孔图案生成或者放置在布局设计上。在一些实施例中，方法900的第二组通孔图案包括通孔VD1-VD8中的一个或者多个的至少一部分。
在方法900的操作914中，第二组导电特征图案生成或者放置在布局设计上。在一些实施例中，方法900的第二组导电特征图案包括导电图案M01-M05中的一个或者多个的至少一部分。
图10是根据一些实施例的用于设计IC布局设计和制造IC电路的电子设计自动化(EDA)系统1000的框图。在一些实施例中，系统1000生成或者放置一个或者多个本文所描述的IC布局设计。在一些实施例中，系统1000生成或者放置一个或者多个本文所描述的IC布局设计，然后基于一个或者多个IC布局设计来制造IC电路。
在一些实施例中，EDA系统1000包括APR系统。根据一个或者多个实施例，设计布局图的本文所描述的方法表示布线路径布置，例如根据一些实施例可以使用EDA系统1000来实施。
在一些实施例中，EDA系统1000是包括硬件处理器1002和非暂时性计算机可读存储介质1004的计算器件。存储介质1004除其他外用计算机程序代码1006(即一组可执行指令)进行编码，即存储计算机程序代码1006。通过硬件处理器1002的指令1006的执行代表(至少部分地)EDA工具，其根据一个或者多个实施例(下文中所提到的工艺和/或方法)实现本文所描述的方法的一部分或者全部。
处理器1002经由总线1008电连接至计算机可读存储介质1004。处理器1002还通过总线1008电连接至I/O接口1010。网络接口1012也经由总线1008电连接至处理器1002。网络接口1012连接至网络1014，使得处理器1002和计算机可读存储介质1004能够经由网络1014连接至外部元件。处理器1002配置成执行在计算机可读存储介质1004中编码的计算机程序代码1006，从而使得系统1000可以用于实施所提到的工艺和/或方法的一部分或者全部。在一个或者多个实施例中，处理器1002是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或者多个实施例中，计算机可读存储介质1004是电的、磁的、光的、电磁的、红外的、和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1004包括半导体或者固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或者多个实施例中，计算机可读存储介质1004包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或者多个实施例中，存储介质1004存储计算机程序代码1006，该计算机程序代码1006配置成使得系统1000(其中这种执行代表(至少部分的)EDA工具)可以用于实施所提到的工艺和/或方法的一部分或者全部。在一个或者多个实施例中，存储介质1004还存储有助于实施所提到的工艺和/或方法的一部分或者全部的信息。在一个或者多个实施例中，存储介质1004存储包括本文所公开的这种标准单元的标准单元库1007。
EDA系统1000包括I/O接口1010。I/O接口1010连接至外部电路。在一个或者多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键，用于将信息和命令传达至处理器1002。
EDA系统1000还包括连接至处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，一个或者多个其他计算机系统连接至网络1014。网络接口1012包括诸如BLUETOOTH、WIFI、WIMAX、GPRS、或者WCDMA的无线网络接口，或者诸如ETHERNET、USB、或者IEEE-1364的有线网络接口。在一个或者多个实施例中，所提到的工艺和/或方法的一部分或者全部实现在两个或者多个系统1000中。
系统1000配置成通过I/O接口1010接收信息。通过I/O接口1010接收的信息包括指令、数据、设计规则、标准单元库、和/或其他用于通过处理器1002处理的参数中的一个或者多个。信息经由总线1008传输至处理器1002。EDA系统1000配置成通过I/O接口1010接收与UI相关的信息。该信息作为用户界面(UI)1042存储在计算机可读介质1004中。
在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为至软件应用的插件。在一些实施例中，所提到的工艺和/或方法中的至少一个实现为作为EDA工具的一部分的软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为由EDA系统1000使用的软件应用。在一些实施例中，包括标准单元的布局图使用可以从CADENCE DESIGN SYSTEMS，Inc.获得的诸如
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的工具、或者其他合适的布局生成工具来生成。
在一些实施例中，所述工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部的/可移动的、和/或内部的/内置的存储器或者存储器单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM的半导体存储器、存储卡等中的一个或者多个。
图11是根据一些实施例的集成电路(IC)制造系统1100以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1100来制造(A)一个或者多个半导体掩模，或者(B)半导体集成电路的层中的至少一个组件。
在图11中，IC制造系统1100包括在与制造IC器件1160有关的在设计、开发、和制造周期、和/或服务中彼此相互作用的实体，例如设计室1120、掩模室1130、和IC制造商/制造者(“fab”)1150。系统1100中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内部网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或者多个其他实体进行交互，并且向一个或者多个其他实体提供服务和/或从一个或者多个其他实体接收服务。在一些实施例中，设计室1120、掩模室1130、和IC fab 1150中的两个或者更多个由单个较大的公司拥有。在一些实施例中，设计室1120、掩模室1130、和IC fab 1150中的两个或者更多个共存于公共设施中并且使用公共资源。
设计室(或者设计团队)1120生成IC设计布局图1122。IC设计布局图1122包括为IC器件1160设计的各种几何图案。几何图案对应于金属、氧化物、或者半导体层的图案，构成要制造的IC器件1160的各种组件。各个层组合成形成各种IC特征。例如，IC设计布局图1122的一部分包括形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中的各种IC特征，例如有源区、栅极电极、源极和漏极，层间互连的金属线或者通孔、以及用于接合焊盘的开口。设计室1120实施适当的设计程序，以形成IC设计布局图1122。设计程序包括逻辑设计、物理设计、或者布局布线操作中的一个或者多个。IC设计布局图1122呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1122可以以GDSII文件格式或者DFII文件格式表达。
掩模室1130包括数据准备1132和掩模制造1144。掩模室1130使用IC设计布局图1122来制造一个或者多个掩模1145，以用于根据IC设计布局图1122来制造IC器件1160的各种层。掩模室1130实施掩模数据准备1132，其中IC设计布局图1122翻译成代表性数据文件(“RDF”)。掩模数据准备1132提供RDF至掩模制造1144。掩模制造1144包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1145或者半导体晶圆1153。设计布局图1122由掩模数据准备1132控制，以符合掩模写入器的特定特征和/或IC fab 1150的要求。在图11中，掩模数据准备1132和掩模制造1144示出为单独的元件。在一些实施例中，掩模数据准备1132和掩模制造1144可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1132包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由于衍射、干涉、其他工艺效果等引起的那些图像误差。OPC调整IC设计布局图1122。在一些实施例中，掩模数据准备1132包括其他分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助图形、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1132包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1122，所述掩模创建规则包含某些几何和/或连接性限制，以确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC修改IC设计布局图1122，以补偿掩模制造1144期间的限制，这可以撤消由OPC实施的修改的部分，以满足掩模创建规则。
在一些实施例中，掩模数据准备1132包括光刻工艺检查(LPC)，其模拟将由IC fab1150实施以制造IC器件1160的处理。LPC基于IC设计布局图1122来模拟该处理，以创建模拟的制造器件，例如IC器件1160。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近于满足设计规则，则重复OPC和/或MRC，以进一步细化IC设计布局图1122。
应当理解的是，为了清楚的目的，掩模数据准备1132的上述描述已经进行简化。在一些实施例中，数据准备1132包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1122。另外，在数据准备1132期间应用于IC设计布局图1122的工艺可以以各种不同的顺序来执行。
在掩模数据准备1132之后以及在掩模制造1144期间，可以基于修改的IC设计布局图1122来制造一个掩模1145或者一组掩模1145。在一些实施例中，掩模制造1144包括基于IC设计布局图1122来实施一个或者多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机构用于基于修改的IC设计布局图1122，在掩模(光掩模或者掩模版)1145上形成图案。掩模1145可以以各种技术来形成。在一些实施例中，掩模1145使用二进制技术来形成。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的诸如紫外线(UV)束的辐射束，由不透明区阻挡，并且透射穿过透明区。在一个示例中，掩模1145的二元掩模版本包括透明衬底(例如熔融石英)和涂覆在该二元掩模的不透明区中的不透明材料(例如铬)。在另一个示例中，掩模1145使用相移技术来形成。在掩模1145的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种特征配置成具有适当的相差，以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或者交替的PSM。由掩模制造1144生成的(一些)掩模使用在多种工艺中。例如，这样的(一些)掩模可以使用在离子注入工艺中，以在半导体晶圆1153中形成各种掺杂区；这样的(一些)掩模可以使用在蚀刻工艺中，以在半导体晶圆1153中形成各种蚀刻区；和/或这样的(一些)掩模可以使用在其他合适的工艺中。
IC fab 1150是IC制造企业，其包括用于制造各种不同IC产品的一个或者多个制造场所。在一些实施例中，IC Fab 1150是半导体铸造厂。例如，可能有一个制造场所用于多个IC产品的前端制造(生产线前端(FEOL)制造)，而第二个制造场所可以为IC产品的互连和封装提供后端制造(生产线后端(BEOL)制造)，并且第三个制造场所可能为铸造业务提供其他服务。
IC fab 1150包括制造工具1152，其配置成在半导体晶圆1153上执行各种制造操作，从而根据(一些)掩模(例如掩模1145)来制造IC器件1160。在各种实施例中，制造工具1152包括一个或者多个晶圆步进器、离子注入机、光刻胶涂布机、工艺室(例如CVD室或者LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统、或者其他能够实施如本文所讨论的一个或者多个合适的制造工艺的制造设备。
IC fab 1150使用由掩模室1130制造的(一些)掩模1145来制造IC器件1160。因此，IC fab 1150至少间接地使用IC设计布局图1122来制造IC器件1160。在一些实施例中，半导体晶圆1153通过IC fab 1150使用(一些)掩模1145来制造，以形成IC器件1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122实施一个或者多个光刻曝光。半导体晶圆1153包括硅衬底或者在其上形成有材料层的其他合适的衬底。半导体晶圆1153还包括各种掺杂区、介电部件、多层互连等(在随后的制造步骤中形成)中的一个或者多个。
关于集成电路(IC)制造系统(例如图11的系统1100)以及与之相关的IC制造流程的细节可以在例如2016年2月9日授权的第9,256,709号美国专利(一种转变第一IC图案的方法，其中，第一IC图案包括非多个用户定义的形状之一的形状，该方法包括以下步骤：使用计算机，推导近似于第一IC图案的第二IC图案，其中第二IC图案包括作为多个用户定义形状之一的形状；计算第一IC图案和第二IC图案之间的图案接近误差；以及在图案接近误差大于用户定义的阈值的条件下，执行以下步骤：将第一IC图案分成多个子图案；以及递归地变换多个子模式中的每一个)、2015年10月1日公开的第20150278429号美国预授权出版物(一种方法，包括：接收IC的设计布局，设计布局具有主要特征；对主要特征进行过程校正，从而生成修改后的主要特征；使用计算机，生成修改后的主要特征的模拟轮廓，模拟轮廓具有多个点；生成多个辅助数据，其中每个辅助数据包括与这些点之一相关联的至少一个工艺性能因子；将模拟轮廓和辅助数据存储在有形的计算机可读介质中，以供包括掩模检查工艺或晶圆检查工艺的其他IC处理阶段使用；使用具有修改后的主要特征的设计布局形成掩模；以及使用模拟轮廓和多个辅助数据检查掩模，其中，至少一个工艺性能因子包括掩膜错误增强因子(MEEF)，并且其中，对掩模的检查包括：识别点中与比另一个MEEF数据更高的MEEF数据相关联的一个；识别与另一点相比，与更高的MEEF数据相关联的一个点；并比对应于所述另一点的掩模的另一特征更彻底地检查与所述其中一点的相对应的掩模特征)、2014年2月6日公开的第20140040838号美国预授权出版物(一种制造掩模的方法，包括：接收IC设计布局；进行目标特征周围(TFS)检查操作，以识别IC设计布局中的目标特征周围位置(TFSL)；在TFSL上插入相线(PB)；对具有所述PB的IC设计布局进行光学接近校正(OPC)，以形成修改后的IC设计布局；以及根据修改后的IC设计布局制作掩模)、和2007年8月21日授权的第7,260,442号美国专利(一种掩模制造方法，其包括：提供材料数据及掩模数据；依据该材料数据及该掩模数据决定第一制程参数；依据该第一制程参数执行第一掩模制程以处理第一掩模；收集对应于该第一掩模制程的第一制程资料；依据该材料数据、该掩模数据、该第一制程数据决定反馈校正数据；依据反馈校正资料校正该第一制程参数以获得第二制程参数；以及依据该第二制程参数，执行第二掩模制程以处理第二掩模)中找到，每一项的全部内容通过引用合并于此。
在一些实施例中，一种集成电路(IC)器件，包括：衬底，具有相对的第一面和第二面；有源区，位于衬底的第一面上方；第一导电图案，位于有源区上方；以及第二导电图案，位于衬底的第二面下方。有源区包括第一部分和第二部分。第一导电图案电连接至有源区的第一部分和第二部分。第二导电图案电连接至有源区的第一部分和第二部分。
在一些实施例中，一种系统，包括：处理器，配置成生成可用于制造IC器件的集成电路(IC)布局；有源区；多个栅极区；第一接触区和第二接触区；第一通孔和第二通孔；第一导电图案和第二导电图案；以及第一贯穿通孔和第二贯穿通孔。多个栅极区在有源区上延伸，并且包括第一栅极区和第二栅极区。第一接触区位于有源区上方，并且紧邻第一栅极区。第二接触区位于有源区上方，并且紧邻第二栅极区。第一通孔位于第一接触区上方。第二通孔位于第二接触区上方。第一导电图案位于第一通孔和第二通孔上方。第一贯穿通孔位于第一接触区和有源区下方。第二贯穿通孔位于第二接触区和有源区下方。第二导电图案位于第一贯穿通孔和第二贯穿通孔下方。第一导电图案、第一通孔、第一接触区、第一贯穿通孔、和第二导电图案彼此重叠。第一导电图案、第二通孔、第二接触区、第二贯穿通孔、和第二导电图案彼此重叠。
在一些实施例中，一种方法，包括：在衬底的第一面上方形成第一晶体管和第二晶体管。衬底具有与第一面相对的第二面。该方法还包括：在衬底的第一面上方的第一金属层中形成第一导电图案，该第一导电图案将第一晶体管的第一源极/漏极电连接至第二晶体管的第二源极/漏极。该方法还包括：在衬底的第二面下方的第二金属层中形成第二导电图案，该第二导电图案将第一晶体管的第一源极/漏极电连接至第二晶体管的第二源极/漏极。
本发明的一方面提供一种一种集成电路器件，包括：衬底，具有相对的第一面和第二面；有源区，位于所述衬底的所述第一面上方，所述有源区包括第一部分和第二部分；第一导电图案，位于所述有源区上方，并且电连接至所述有源区的所述第一部分和所述第二部分；以及第二导电图案，位于所述衬底的所述第二面下方，并且电连接至所述有源区的所述第一部分和所述第二部分。在一些实施例中，集成电路器件，还包括：第一贯穿通孔结构，从所述第二面穿过所述衬底延伸至与所述有源区的所述第一部分电接触的所述第一面；以及第二贯穿通孔结构，从所述第二面穿过所述衬底延伸至与所述有源区的所述第二部分电接触的所述第一面；其中，所述第二导电图案电连接至所述第一贯穿通孔结构和所述第二贯穿通孔结构。在一些实施例中，集成电路器件，还包括：第一接触结构，位于所述有源区的所述第一部分上方，并且与所述有源区的所述第一部分电接触，所述第一接触结构电连接至所述第一导电图案；以及第二接触结构，位于所述有源区的所述第二部分上方，并且与所述有源区的所述第二部分电接触，所述第二接触结构电连接至所述第一导电图案。在集成电路器件的一些实施例中，其中，以下至少之一：所述第一接触结构和所述第一贯穿通孔结构与所述有源区的所述第一部分的对应的相对表面直接接触，或者，所述第二接触结构和所述第二贯穿通孔结构与所述有源区的所述第二部分的对应的相对表面直接接触。在一些实施例中，沿着所述衬底的厚度方向从所述第一面至所述第二面：所述第一导电图案、所述第一接触结构、所述有源区的所述第一部分、所述第一贯穿通孔结构、和所述第二导电图案彼此重叠，并且所述第一导电图案、所述第二接触结构、所述有源区的所述第二部分、所述第二贯穿通孔结构、和所述第二导电图案彼此重叠。在一些实施例中，所述第一导电图案位于金属零层中，并且所述第二导电图案位于背面金属零层中。在一些实施例中，集成电路器件，还包括：伪栅极，位于所述有源区的所述第一部分和所述第二部分之间。在一些实施例中，所述伪栅极包括介电材料。在一些实施例中，集成电路器件还包括：多个栅极，所述多个栅极在所述有源区上延伸并且与所述有源区一起构成多个晶体管，其中，所述多个晶体管包括：第一晶体管和第二晶体管，所述第一晶体管所具有的源极/漏极是所述有源区的所述第一部分，所述第二晶体管所具有的源极/漏极是所述有源区的所述第二部分，并且所述第一晶体管和所述第二晶体管构成差分晶体管对。在一些实施例中，集成电路器件，还包括多个栅极，所述多个栅极在所述有源区上延伸并且与所述有源区一起构成多个晶体管，其中，所述多个晶体管包括：第一晶体管，所述第一晶体管所具有的源极/漏极是所述有源区的所述第一部分，以及第二晶体管，所述第二晶体管所具有的源极/漏极是所述有源区的所述第二部分，并且所述多个晶体管连接至串行器/解串器器件的菊花链布置中。
本发明的另一方面提供一种集成电路制造系统，包括处理器，处理器配置成生成可用于制造集成电路器件的集成电路布局，所述集成电路布局包括：有源区；多个栅极区，所述多个栅极区在所述有源区上延伸，所述多个栅极区包括第一栅极区和第二栅极区；第一接触区，所述第一接触区位于所述有源区上方，并且紧邻所述第一栅极区；第二接触区，所述第二接触区位于所述有源区上方，并且紧邻所述第二栅极区；第一通孔，位于所述第一接触区上方；第二通孔，位于所述第二接触区上方；第一导电图案，位于所述第一通孔和所述第二通孔上方；第一贯穿通孔，位于所述第一接触区和所述有源区下方；第二贯穿通孔，位于所述第二接触区和所述有源区下方；以及第二导电图案，位于所述第一贯穿通孔和所述第二贯穿通孔下方；其中，所述第一导电图案、所述第一通孔、所述第一接触区、所述第一贯穿通孔、和所述第二导电图案彼此重叠，并且所述第一导电图案、所述第二通孔、所述第二接触区、所述第二贯穿通孔、和所述第二导电图案彼此重叠。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，所述第一导电图案位于金属层零中，所述第二导电图案位于背面金属零层中。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，所述第二导电图案包括电源电压轨。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，所述第一导电图案所具有的宽度小于所述第二导电图案的宽度。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，以下至少之一：所述第一接触区所具有的面积小于所述第一贯穿通孔的面积，或者所述第二接触区所具有的面积小于所述第二贯穿通孔的面积。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，所述多个栅极区还包括伪栅极区，所述伪栅极区布置在：所述第一栅极区和所述第二栅极区之间，以及所述第一接触区和所述第二接触区之间。在一些实施例中，所述处理器配置成生成或者放置在所述集成电路布局上，所述伪栅极区紧邻所述第一栅极区和所述第二栅极区。
本发明又一方面提供一种集成电路器件的制造方法，包括：在衬底的第一面上方形成第一晶体管和第二晶体管，所述衬底具有与所述第一面相对的第二面；在所述衬底的所述第一面上方的第一金属层中形成第一导电图案，所述第一导电图案将所述第一晶体管的第一源极/漏极电连接至所述第二晶体管的第二源极/漏极；以及在所述衬底的所述第二面下方的第二金属层中形成第二导电图案，所述第二导电图案将所述第一晶体管的所述第一源极/漏极电连接至所述第二晶体管的所述第二源极/漏极。在一些实施例中，集成电路器件的制造方法还包括：从布置在所述第一栅极和所述第二栅极之间的第三栅极去除导电材料。在一些实施例中，集成电路器件的制造方法还包括：在所述去除之后，将介电材料填充至所述第三栅极中。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种集成电路器件，包括：
衬底，具有相对的第一面和第二面；
有源区，位于所述衬底的所述第一面上方，所述有源区包括第一部分和第二部分；
第一导电图案，位于所述有源区上方，并且电连接至所述有源区的所述第一部分和所述第二部分；以及
第二导电图案，位于所述衬底的所述第二面下方，并且电连接至所述有源区的所述第一部分和所述第二部分。
2.根据权利要求1所述的集成电路器件，还包括：
第一贯穿通孔结构，从所述第二面穿过所述衬底延伸至与所述有源区的所述第一部分电接触的所述第一面；以及
第二贯穿通孔结构，从所述第二面穿过所述衬底延伸至与所述有源区的所述第二部分电接触的所述第一面；
其中，所述第二导电图案电连接至所述第一贯穿通孔结构和所述第二贯穿通孔结构。
3.根据权利要求2所述的集成电路器件，还包括：
第一接触结构，位于所述有源区的所述第一部分上方，并且与所述有源区的所述第一部分电接触，所述第一接触结构电连接至所述第一导电图案；以及
第二接触结构，位于所述有源区的所述第二部分上方，并且与所述有源区的所述第二部分电接触，所述第二接触结构电连接至所述第一导电图案。
4.根据权利要求3所述的集成电路器件，其中，以下至少之一：
所述第一接触结构和所述第一贯穿通孔结构与所述有源区的所述第一部分的对应的相对表面直接接触，或者
所述第二接触结构和所述第二贯穿通孔结构与所述有源区的所述第二部分的对应的相对表面直接接触。
5.根据权利要求3所述的集成电路器件，其中，
沿着所述衬底的厚度方向从所述第一面至所述第二面，
所述第一导电图案、所述第一接触结构、所述有源区的所述第一部分、所述第一贯穿通孔结构、和所述第二导电图案彼此重叠，并且
所述第一导电图案、所述第二接触结构、所述有源区的所述第二部分、所述第二贯穿通孔结构、和所述第二导电图案彼此重叠。
6.根据权利要求1所述的集成电路器件，其中，
所述第一导电图案位于金属零层中，并且
所述第二导电图案位于背面金属零层中。
7.根据权利要求1所述的集成电路器件，还包括：
伪栅极，位于所述有源区的所述第一部分和所述第二部分之间。
8.根据权利要求1所述的集成电路器件，还包括：
多个栅极，所述多个栅极在所述有源区上延伸，并且与所述有源区一起构成多个晶体管，
其中，
所述多个晶体管包括：
第一晶体管，所述第一晶体管所具有的源极/漏极是所述有源区的所述第一部分，以及
第二晶体管，所述第二晶体管所具有的源极/漏极是所述有源区的所述第二部分，并且
所述第一晶体管和所述第二晶体管构成差分晶体管对。
9.一种集成电路制造系统，包括：
处理器，配置成生成可用于制造集成电路器件的集成电路布局，所述集成电路布局包括：
有源区；
多个栅极区，所述多个栅极区在所述有源区上延伸，所述多个栅极区包括第一栅极区和第二栅极区；
第一接触区，所述第一接触区位于所述有源区上方，并且紧邻所述第一栅极区；
第二接触区，所述第二接触区位于所述有源区上方，并且紧邻所述第二栅极区；
第一通孔，位于所述第一接触区上方；
第二通孔，位于所述第二接触区上方；
第一导电图案，位于所述第一通孔和所述第二通孔上方；
第一贯穿通孔，位于所述第一接触区和所述有源区下方；
第二贯穿通孔，位于所述第二接触区和所述有源区下方；以及
第二导电图案，位于所述第一贯穿通孔和所述第二贯穿通孔下方；
其中，
所述第一导电图案、所述第一通孔、所述第一接触区、所述第一贯穿通孔、和所述第二导电图案彼此重叠，并且
所述第一导电图案、所述第二通孔、所述第二接触区、所述第二贯穿通孔、和所述第二导电图案彼此重叠。
10.一种集成电路器件的制造方法，包括：
在衬底的第一面上方形成第一晶体管和第二晶体管，所述衬底具有与所述第一面相对的第二面；
在所述衬底的所述第一面上方的第一金属层中形成第一导电图案，所述第一导电图案将所述第一晶体管的第一源极/漏极电连接至所述第二晶体管的第二源极/漏极；以及
在所述衬底的所述第二面下方的第二金属层中形成第二导电图案，所述第二导电图案将所述第一晶体管的所述第一源极/漏极电连接至所述第二晶体管的所述第二源极/漏极。
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