KR20060034850A - 배선 장치, 이를 이용한 디바이스 패키지용 보호 캡,그리고 그것들을 제조하기 위한 방법 - Google Patents

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KR20060034850A
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Abstract

개시된 배선 장치는 기판과, 기판에 관통 형성된 관통홀과, 관통홀의 내면에 형성된 완충층 및 완충층의 내부에 매립된 도금층을 포함하며, 이러한 배선 장치는 디바이스 패키지용 보호 캡에 적용되어 도금층 및 패키징 기판의 열 팽창 계수차를 완화시켜 열적 충격이 가해질 경우 패키징 기판이 파손되는 것이 해소된다. 배선 장치는 기판의 하면에 도금 시드층을 형성하는 단계와, 기판에 관통홀을 형성하는 단계와, 기판의 상면을 비롯하여 관통홀의 내주면에 소정 두께로 완충층을 형성하는 단계와, 완충층의 수평면을 제거하는 단계, 및 완충층의 내부에 도금층을 형성하는 단계에 의해 제조된다. 또한, 이러한 배선 제조 과정을 적용한 디바이스 패키지용 보호 캡 제조 방법이 제공된다.

Description

배선 장치, 이를 이용한 디바이스 패키지용 보호 캡, 그리고 그것들을 제조하기 위한 방법{WIRING APPARATUS, PROTECTING CAP OF DEVICE PACKAGE USING THE SAME, AND MANUFACTURING METHOD OF THEM}
도 1은 종래의 디바이스 기판에 보호 캡이 본딩되는 상태를 도시한 수직 단면도이다.
도 2는 본 발명의 일실시 예를 따른 배선 구조물을 도시한 도면이다.
도 3은 상기 도 2의 배선 구조물이 디바이스 패키지용 보호 캡 제공된 예를 도시한 도면이다.
도 4a 내지 도 4g는 도 2의 배선 구조물을 제조하기 위한 과정을 나타내는 도면들이다.
도 5a 내지 도 5h는 상기 도 3의 디바이스 패키지용 보호 캡 제조 과정을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 배선 구조물 110 : 기판
111 : 관통홀 113 : 완충층
115 : 도금층 200 : 보호 캡
210 : 패키징 기판 211 : 공간부
230 : 하부 전극층 213 : 관통홀
250 : 완충층 270 : 도금층
290 : 상부 전극층
본 발명은 배선장치 및 이를 이용한 디바이스 패키지용 보호 캡, 그리고 그것들을 제조하기 위한 방법에 관한 것이다.
다양한 전자 제품에서 사용되는 각종 디바이스는 외부로부터 전원을 공급받아 특정 동작을 수행한다. 디바이스 내부에는 미세한 전자 회로가 내장되어 외부 충격에 쉽게 손상될 수 있다. 따라서, 디바이스에 전기적인 연결을 해 주고, 외부의 충격에 견디도록 밀봉 포장하는 패키징(Packaging)공정이 행해진다. 최근, 전자 제품의 초소형, 고성능화 등의 추세에 부응하기 위하여 웨이퍼 레벨링 패키징(Wafer Leveling Packaging)이 행해진다. 웨이퍼 레벨링 패키징이라 함은 기판상에 제작된 디바이스를 낱개로 분리하여 개별 패키징을 하는 종래의 방법과는 다르게 기판 상에 디바이스가 배열된 상태에서 패키징을 동시 실시하는 것을 의미한다.
일반적으로 웨이퍼 레벨링 패키징을 하기 위해서는 디바이스가 형성된 기판에 소정 형태의 보호 캡을 본딩시킨다.
도 1은 종래의 디바이스 기판에 보호 캡(10)이 본딩되는 상태를 도시한 수직 단면도이다.
도 1을 참조하면, 디바이스(3)가 마련된 디바이스 기판(5)이 도시되고, 디바이스(3)를 패키징하기 위해 디바이스 기판(3)의 상부에 접합되는 보호 캡(10)이 도시된다.
보호 캡(10)은 디바이스(3)와 대향하는 일면에 디바이스(3)가 수용되도록 소정의 공간부(11a)를 갖는 패키징 기판(11)으로 구성된다. 공간부(11a)의 내부측에 위치하는 패키징 기판(11)의 상,하면에는 상,하부전극층(13,15)이 증착된다. 이때, 상,하부전극층(13,15)은 패키징 기판(11)을 관통하는 관통홀(11b) 내부에 도금 공정을 통해서 도전 물질로 매립되어 제작된 도금층(17)에 의해 서로 접속된다. 여기서, 하부 전극층(15)은 디바이스(3)의 전극층(7)과 접속되고, 상부 전극층(13)은 외부 전극(미도시)과 접속된다. 이에 더하여, 패키징 기판(11)의 하면 공간부 외부에는 패키징 접합층(19)이 형성되고, 디바이스 기판(5)에는 패키징 접합층(19)과 접합되는 디바이스 접합층(9)이 형성된다.
상술한 바와 같이 패키징 기판(11)에 관통홀(11b)을 형성하고 그 관통홀(11b)을 도금층(17)으로 매립하여 배선되도록 하는 것은 비단 보호 캡(10)에만 한정되어 적용되는 것은 아니며, 층간 배선을 하는 모든 구성에 적용될 수 있다. 여기서, 층간 배선이라 함은 기판을 관통하여 기판의 상,하부측에 마련된 전극을 연결하는 것을 나타낸다.
이러한 배선 구조에 관한 것들이 다수 공개된 바 있다.
일예로, 미국공개특허공보(2002-021920호)가 개시된 바 있다, 그 개략적 구성은 기판에 비아 홀이 관통되고, 금속전극이 비아 홀에 형성되어 전기적으로 첫 번째 면의 커패시터와 두 번째 면의 인덕터를 연결시키는 것이다.
다른 예로, 일본공개특허(2002-141437호)가 개시된 바 있다. 그 개략적 구성은 웨이퍼 단자면측에 도전성 박막층을 설계한 폴리이미드 필름을 붙이고, 폴리이미드 필름의 반도체 칩의 전극부상 영역에 관통공을 형성하며, 도전성 박막층과 접속하여 관통부분을 도통하기 위해서 무전해 도금층을 형성하고, 웨이퍼 패드와 배선 접속하는 것이다.
그러나, 도 1의 도금층(17) 및 패키징 기판(11)은 그 열팽창 계수 차가 다르기 때문에 신뢰성 테스트, 일예로 고온의 분위기에서 열적 충격을 가할 경우 패키징 기판(11)에 노치(Notch) 또는 크랙(Crack)이 발생되는 문제점이 있다, 그 노치 및 크랙 발생부를 통해 심지어 패키징 기판(11)이 파손되는 문제점이 있다.
여기서, 열팽창 계수차를 극복하기 위하여 관통홀(11b)의 직경을 감소시키는 것을 고려할 수 있으나, 직경이 작은 관통홀을 형성하기 위한 공정상의 어려움이 따르게 된다.
상기의 미국공개특허공보(2002-021920호)의 비아홀에 형성된 금속전극과 기판, 또는 일본공개특허(2002-141437호)의 도금층과 박막층 구조에서도 역시 상술한 바와 같은 문제점을 쉽게 예측할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로서, 본 발명의 첫 번째 목적은 기판에 관통홀을 통해 도금층을 형성하여 배선을 함에 있어서, 도금층 및 기판의 열팽창 계수 차를 완화시킬 수 있는 배선 장치를 제공하는 데 있다.
본 발명의 두 번째 목적은 상술한 배선 장치를 이용하여 보호 캡의 기판이 파손되는 것을 해소시키는 디바이스 패키지용 보호 캡을 제공하는 데 있다.
본 발명의 세 번째 목적은 상술한 배선 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 네 번째 목적은 상술한 디바이스 패키지용 보호 캡 제조 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1실시 예를 따르면, 기판; 상기 기판에 관통 형성된 관통홀; 상기 관통홀의 내면에 형성된 완충층; 및 상기 완충층의 내부에 매립된 도금층;을 포함하는 것을 특징으로 하는 배선 장치가 제공된다.
상기 완충층은 폴리머 재질로 된 것으로 패릴린(Parylene) 또는 포토레지스트(Photoresist)로 된 것이 바람직하다.
본 발명의 제 2 실시 예를 따르면, 그 일면에 디바이스가 수용되는 공간부가 마련된 패키징 기판; 상기 패키징 기판의 상면에 형성된 상부 전극층; 상기 패키징 기판의 하면에 형성된 하부 전극층; 상기 패키징 기판에 관통 형성된 관통홀; 상기 관통홀의 내면에 형성된 완충층; 및 상기 완충층의 내부에 매립되어 상기 상부 전극층 및 하부 전극층을 접속하는 도금층;을 포함하는 것을 특징으로 하는 디바이스 패키지용 보호 캡이 제공된다.
상기 완충층은 폴리머 재질로 함이 바람직하며, 패릴린(Parylene) 또는 포토레지스트로 된 것이 보다 바람직하다.
본 발명의 제 3실시 예를 따르면, 기판의 하면에 도금 시드층을 형성하는 단계; 상기 기판에 관통홀을 형성하는 단계; 상기 기판의 상면을 비롯하여 상기 관통홀의 내주면에 소정 두께로 완충층을 형성하는 단계; 상기 완충층의 수평면을 제거하는 단계; 및 상기 관통홀이 형성된 완충층의 내부에 도금층을 형성하는 단계;를 포함하는 것을 특징으로 하는 배선 제조 방법이 제공된다.
상기 완충층은 폴리머 재질로 형성함이 바람직하며, 패릴린 또는 포토레지트로 형성하는 것이 보다 바람직하다.
상기 도금층은 전기도금 또는 무전해도금법에 의해 형성될 수 있다.
상기 완충층의 수평면 제거 단계에서, 상기 수평면은 반응성 이온 에치(Reactive Ion Etch)에 의해 제거될 수 있다.
상기 포토레지스트로 완충층을 형성하는 단계에서, 상기 포토레지스트는 스핀 코터에 의해 형성될 수 있다.
상기 패릴린으로 도금층을 형성하는 단계에서, 상기 패릴린 증착은 진공 챔버에 승화됨과 아울러 열분해 과정을 거친 패릴린을 공급함으로써 기판 상에 응착되는 것에 의할 수 있다.
본 발명의 제 4실시 예를 따르면, 그 일면에 디바이스가 수용되도록 소정의 공간부를 갖는 패키징 기판을 제공하는 단계; 상기 공간부가 형성된 패키징 기판면에 하부 전극증을 형성하는 단계; 상기 패키징 기판에 상기 하부 전극층과 연통하는 관통홀을 형성하는 단계; 상기 패키징 기판의 상면을 비롯하여 상기 관통홀의 내주면에 소정 두께로 완충층을 형성하는 단계; 상기 완충층의 수평면을 제거하는 단계; 상기 관통홀이 형성된 완충층의 내부에 도금층을 형성하는 단계; 및 상기 패키징 기판의 상면에 상부 도금층과 연결되는 상부 전극층을 형성하는 단계;를 포함하는 것을 특징으로 하는 디바이스 패키징용 보호 캡 제조 방법이 제공된다.
상기 완충층은 폴리머 재질로 형성함이 바람직하며, 패릴린 또는 포토레지트로 형성함이 보다 바람직하다.
상기 도금층은 전기도금 또는 무전해도금법에 의해 형성될 수 있다.
상기 하부 전극층은 상기 도금층을 형성할 때 도금 시드층으로 사용된다.
상기 완충층의 수평면 제거 단계에서, 상기 수평면은 반응성 이온 에치(Reactive Ion Etch)에 의해 제거될 수 있다.
상기 포토레지스트로 완충층을 형성하는 단계에서, 상기 포토레지스트는 스핀 코터에 의해 형성될 수 있다.
상기 패릴린으로 도금층을 형성하는 단계에서, 상기 패릴린 증착은 증발기를 통해 증발되고, 열분해 영역을 통과하면서 열분해된 패릴린이 진공 챔버에 되어 진공 챔버의 내부에 안착된 기판상에 균일한 두께로 응착되는 것에 의할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 첨부된 도면에 도시된 구성들은 실물 크기에 비하여 확대 도시되어 있다.
도 2는 본 발명의 일실시 예를 따른 배선 구조물(100)을 도시한 도면이다.
도 2를 참조하면, 기판(110)에 관통홀(111)이 형성되고, 관통홀(111)의 내주면에는 완충층(113 : Buffer Layer)이 형성되고, 그 완충층(113)의 내부는 도금층(115)이 매립된다.
여기서, 완충층(113)은 기판(110)은 Si기판으로 되고, 도금층(115)은 도전성 금속물질로 이루어기 때문에 발생되는 열팽창 계수 차를 완화시키기 위한 것으로서, 절연성의 폴리머(polymer)재질로 보다 바람직하게는 패릴린(Parylene) 또는 포토레지스트(Photoresist)로 한다.
이와 같은 구성을 통해 고온의 환경에서 기판(110) 및 도금층(115)의 열팽창 계수차가 발생될 경우 완충층(113)의 신축성에 의해 기판(110)이 깨지는 것이 방지된다.
도 3은 상기 도 2의 배선 구조물(100)이 디바이스 패키지용 보호 캡(200)에 제공된 예를 도시한 도면이다.
도 3을 참조하면, 그 일면에 디바이스(301)가 탑재된 디바이스 기판(310)이 도시되고, 그 디바이스(301)를 외부로부터 보호함과 아울러서 외부 전극과 연결되는 구조를 갖는 보호 캡(200)이 도시된다.
보호 캡(200)은 그 일면에 디바이스(301)가 수용되는 공간부(211)가 마련된 패키징 기판(210)을 포함하고, 패키징 기판(210)의 공간부(211)가 마련된 면에는 하부 전극층(230)이 형성된다. 하부 전극층(230)은 디바이스 기판(310)에 마련된 디바이스 전극층(320)과 접속된다.
패키징 기판(210)에는 관통홀(213)이 형성되고, 관통홀(213)의 내면에는 완충층(250)이 형성되고, 완충층(250)의 내부에 도전성 금속 재질로 된 도금층(270)이 매립된다.
이에 더하여, 도금층(270)과 연통되어 패키징 기판(210)의 상면에는 상부 전 극층(280)이 형성된다. 따라서, 외부 전극이 상부 전극층(280)에 접속되어 디바이스(301)에 구동 신호가 전달되게 된다. 또한, 하부 전극층(230)의 하면에는 패키징 접합층(290)이 추가로 증착되어 디바이스 기판(310)상의 디바이스 접합층(350)과 접합된다. 따라서, 디바이스(301)를 외부로부터 보호한다.
완충층(250)은 도 2에서 설명되었듯이 패키징 기판(210)과 도금층(250)과의 열팽창 계수 차를 완화시키는 것으로서, 예컨대, 고온의 분위기에서 신뢰성 테스트를 할 경우 패키징 기판(210)과 도금층(250)과의 열팽창 계수 차를 완화시켜 패키징 기판(210)이 깨지는 것을 방지한다. 또한, 완충층(250)은 절연 재질로서 상부 전극층(280) 및 패키징 기판(210)의 절연 역할을 수행한다.
다음은 상술한 배선 구조물(100) 및 디바이스 패키지용 보호 캡(200)의 제조 방법에 대해서 설명한다.
도 4a 내지 도 4g는 도 2의 배선 구조물(100)을 제조하기 위한 과정을 나타내는 도면들이다.
도 4a를 참조하면, 예컨대, 실리콘(Si)으로 재질로 제작된 기판(110)이 제공된다.
도 4b를 참조하면, 도금층(115)의 전기 도금 또는 무전해도금을 위한 시드층으로 사용될 메탈 금속층(114)이 증착된다. 메탈 금속층(114)은 도전성 금속물질로 이루어진다.
도 4c를 참조하면, 기판(110)은 식각 장치에 의해 식각되어 소정 크기의 관통홀(111)이 형성된다.
도 4d를 참조하면, 관통홀(111)을 포함하여, 기판(110)의 상면에는 완충층(113)이 증착된다. 완충층(113)은 절연성의 폴리머 재질로 형성되며, 보다 바람직하게는 패릴린 또는 포토레지스트로 된다.
여기서, 패릴린 증착은 패릴린을 증발기를 통해 증발시키고 열분해 영역을 통해 열분해시킨 후 진공 챔버로 공급함으로써 진공 챔버 내부에 안착된 기판상에 증발, 열분해된 패릴린이 응착되는 것에 의한다.
또한, 포토레지스트를 증착할 경우 스핀 코터(Spin Coater)에 의하는 것으로서, 기판(110)을 회전체위에 안착 시킨 후 노즐을 통해 기판(110)의 상면에 포토레지스트액을 분사하면, 회전체의 원심력에 의해 포토레지스트액이 기판(110) 전면에 고르게 퍼지게 되어 포토레지트막을 형성한다. 여기서, 그 증착막의 두께가 균일하게 이루어지는 패릴린을 사용함이 보다 바람직 할 것이다.
도 4e를 참조하면, 완충층(113)은 예컨대, 반응성 이온 에칭(Reactive Ion Etching)법에 의해 도 4d의 수평면(S1,S2)이 제거되어 관통홀(111)의 내주면에 증착된 수직면만 남게 된다.
도 4f를 참조하면, 소정의 도금 공정 예컨대, 전기도금 또는 무전해 전기 도금을 실시하여 관통홀(111)의 내부에 도전성 금속물인 도전층(115)을 매립한다. 이때, 금속 매탈층(114)이 도금 시드층이 된다.
도 4g를 참조하면, 금속 메탈층(114)을 제거하여 기판(110) 배선이 완성된다.
다음, 도 5a 내지 도 5h는 상기 도 3의 디바이스 패키지용 보호 캡(200)의 제조 과정을 나타내는 단면도들이다.
도 5a를 참조하면, 그 일면에 디바이스(301)를 수용하는 공간부(211)가 마련된 패키징 기판(210)이 제공된다.
도 5b를 참조하면, 패키징 기판(210)의 공간부(211)가 마련된 면에는 도전성 금속물인 하부 전극층(230)이 증착된다. 하부 전극층(230)은 도 3에 도시된 디바이스 전극층(320)과 접속된다.
도 5c를 참조하면, 도 3의 디바이스 접합층(350)과 접합되는 패키징 접합층(290)이 증착된다. 패키징 접합층(290)은 디바이스 접합층(350)과 더불어서 실링역할을 하게 된다.
도 5d를 참조하면, 패키징 기판(210)에는 관통홀(213)이 형성된다. 이때, 관통홀(213)은 식각장치에 의해 식각되어 소정 크기로 형성된다.
도 5e를 참조하면, 관통홀(213)의 내부를 포함하여 패키징 기판(210)의 상면에는 소정 두께로 완충층(250)이 증착된다. 여기서, 완충층(250)은 도 4d의 완충층(113)과 동일한 재질 및 방법으로 증착되는 것으로 그에 대한 상세한 설명은 도 4d의 설명으로 대신한다.
도 5f를 참조하면, 완충층(250)은 예컨대, 반응성 이온 에칭(Reactive Ion Etching)법에 의해 도 5e의 수평면(S1',S2')이 제거되어 관통홀(213)의 내주면에 증착된 수직면만 남게 되는 것으로 도 4e의 방식과 같다.
도 5g를 참조하면, 소정의 도금 공정 예컨대, 전기도금 또는 무전해 전기 도금을 실시하여 관통홀(213)의 내부에 도전성 금속물인 도금층(250)을 매립한다. 이때, 하부 전극층(230)이 도금 시드층이 된다.
도 5h를 참조하면, 패키징 기판(210)의 상면에 상부 전극층(290)을 증착함으로써 도금층(250)을 매개로 하부 전극층(230)과 접속된다.
상술한 설명에 있어서, 도금층(250)의 내면에 완충층(250)을 형성하여 도금층(270) 및 그 도금층(270)이 매립된 패키징 기판(210)간의 열팽창 계수 차를 완화시키도록 한 것을 디바이스 패키지용 보호 캡(200)에 적용된 것을 예로 들어 설명하였으나, 다층 배선 구조를 이루는 층간 배선 구조에 적용될 수 있다.
상술한 바와 같은 배선 장치 및 디바이스 패키지용 보호 캡에 의하면, 도금층 및 기판간의 열팽창 계수 차를 완충층에 의해 완화시킴으로써 외부 열충격이 가해질 경우 기판이 파손되는 문제점을 해소시키는 이점이 있다.
이와 같이 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (21)

  1. 기판;
    상기 기판에 관통 형성된 관통홀;
    상기 관통홀의 내면에 형성된 완충층; 및
    상기 완충층의 내부에 매립된 도금층;을 포함하는 것을 특징으로 하는 배선 장치.
  2. 제 1항에 있어서, 상기 완충층은 폴리머 재질로 된 것을 특징으로 하는 배선 장치.
  3. 제 2항에 있어서, 상기 완충층은 패릴린(Parylene) 또는 포토레지스트(Photoresist)로 된 것을 특징으로 하는 배선 장치.
  4. 그 일면에 디바이스가 수용되는 공간부가 마련된 패키징 기판;
    상기 패키징 기판의 상면에 형성된 상부 전극층;
    상기 패키징 기판의 하면에 형성된 하부 전극층;
    상기 패키징 기판에 관통 형성된 관통홀;
    상기 관통홀의 내면에 형성된 완충층; 및
    상기 완충층의 내부에 매립되어 상기 상부 전극층 및 하부 전극층을 접속하는 도금층;을 포함하는 것을 특징으로 하는 디바이스 패키지용 보호 캡.
  5. 제 4항에 있어서, 상기 완충층은 폴리머 재질로 된 것을 특징으로 하는 디바이스 패키지용 보호 캡.
  6. 제 5항에 있어서, 상기 완충층은 패릴린(Paryle) 또는 포토레지스트(Photoresist)로 된 것을 특징으로 하는 디바이스 패키지용 보호 캡.
  7. 기판의 하면에 도금 시드층을 형성하는 단계;
    상기 기판에 관통홀을 형성하는 단계;
    상기 기판의 상면을 비롯하여 상기 관통홀의 내주면에 소정 두께로 완충층을 형성하는 단계;
    상기 완충층의 수평면을 제거하는 단계; 및
    상기 관통홀이 형성된 완충층의 내부에 도금층을 형성하는 단계;를 포함하는 것을 특징으로 하는 배선 제조 방법.
  8. 제 7항에 있어서, 상기 완충층은 폴리머 재질로 형성하는 것을 특징으로 하는 배선 제조 방법.
  9. 제 7항에 있어서, 상기 완충층은 패릴린 또는 포토레지트로 형성하는 것을 특징으로 하는 배선 제조 방법.
  10. 제 7항에 있어서, 상기 도금층은 전기도금 또는 무전해도금법에 의해 형성되는 것을 특징으로 하는 배선 제조 방법.
  11. 제 7항에 있어서, 상기 완충층의 수평면 제거 단계에서, 상기 수평면은 반응성 이온 에치(Reactive Ion Etch)에 의해 제거되는 것을 특징으로 하는 배선 제조 방법.
  12. 제 9항에 있어서, 상기 포토레지스트로 완충층을 형성하는 단계에서, 상기 포토레지스트는 스핀 코터에 의해 형성되는 것을 특징으로 하는 배선 제조 방법.
  13. 제 9항에 있어서, 상기 패릴린으로 도금층을 형성하는 단계에서, 상기 상기 패릴린은 증발기를 통해 증발된 후 열분해 영역을 통해 열분해되어 진공 챔버 내부로 공급됨으로써 상기 진공챔버의 내부에 안착된 기판상에 증착되는 것을 특징으로 하는 배선 제조 방법.
  14. 그 일면에 디바이스가 수용되도록 소정의 공간부를 갖는 패키징 기판을 제공하는 단계;
    상기 공간부가 형성된 패키징 기판면에 하부 전극증을 형성하는 단계;
    상기 패키징 기판에 상기 하부 전극층과 연통하는 관통홀을 형성하는 단계;
    상기 패키징 기판의 상면을 비롯하여 상기 관통홀의 내주면에 소정 두께로 완충층을 형성하는 단계;
    상기 완충층의 수평면을 제거하는 단계;
    상기 관통홀이 형성된 완충층의 내부에 도금층을 형성하는 단계; 및
    상기 패키징 기판의 상면에 상기 도금층과 연결되는 상부 전극층을 형성하는 단계;를 포함하는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  15. 제 14항에 있어서, 상기 완충층은 폴리머 재질로 형성하는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  16. 제 14항에 있어서, 상기 완충층은 패릴린 또는 포토레지트로 형성하는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  17. 제 14항에 있어서, 상기 도금층은 전기도금 또는 무전해도금법에 의해 형성되는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  18. 제 17항에 있어서, 상기 하부 전극층은 상기 도금층을 형성할 때 도금 시드층으로 사용되는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  19. 제 14항에 있어서, 상기 완충층의 수평면 제거 단계에서, 상기 수평면은 반응성 이온 에치(Reactive Ion Etch)에 의해 제거되는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  20. 제 16항에 있어서, 상기 포토레지스트로 완충층을 형성하는 단계에서, 상기 포토레지스트는 스핀 코터에 의해 형성되는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
  21. 제 16항에 있어서, 상기 패릴린으로 도금층을 형성하는 단계에서, 상기 패릴린은 증발기를 통해 증발된 후 열분해 영역을 통해 열분해되어 진공 챔버 내부로 공급됨으로써 상기 진공챔버의 내부에 안착된 기판상에 증착되는 것을 특징으로 하는 디바이스 패키지용 보호 캡 제조 방법.
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KR100599088B1 (ko) * 2005-06-20 2006-07-12 삼성전자주식회사 반도체 소자 패키지용 캡 및 그 제조방법
US20070004079A1 (en) * 2005-06-30 2007-01-04 Geefay Frank S Method for making contact through via contact to an offset contactor inside a cap for the wafer level packaging of FBAR chips
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US20090181500A1 (en) * 2008-01-15 2009-07-16 Jochen Kuhmann Fabrication of Compact Semiconductor Packages
FR2957480B1 (fr) * 2010-03-10 2012-08-31 Commissariat Energie Atomique Procede de metallisation de vias borgnes
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