CN205016513U - 具有封装胶体支撑的电路重新分布层结构 - Google Patents

具有封装胶体支撑的电路重新分布层结构 Download PDF

Info

Publication number
CN205016513U
CN205016513U CN201520731824.6U CN201520731824U CN205016513U CN 205016513 U CN205016513 U CN 205016513U CN 201520731824 U CN201520731824 U CN 201520731824U CN 205016513 U CN205016513 U CN 205016513U
Authority
CN
China
Prior art keywords
metal
packing colloid
circuit
upper strata
circuit redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201520731824.6U
Other languages
English (en)
Inventor
胡迪群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/522,760 external-priority patent/US9502322B2/en
Priority claimed from US14/559,696 external-priority patent/US9431335B2/en
Priority claimed from US14/598,341 external-priority patent/US9502321B2/en
Application filed by Individual filed Critical Individual
Application granted granted Critical
Publication of CN205016513U publication Critical patent/CN205016513U/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实用新型公开了一种具有封装胶体支撑的电路重新分布层(RDL)结构，用以作为芯片的封装基材。该薄膜封装基材包含有复数个金属柱、第一电路重新分布层；该第一电路重新分布层设置于金属柱下方。实施例之一显示金属柱上端，后续将用于芯片封装单元电性耦合至母板之用。实施例之二显示金属柱上端，提供芯片安置用，第一电路重新分布层下端金属焊垫，用以提供芯片封装单元电性耦合至母板之用。另一实施例显示第二电路重新分布层设置于金属柱上方，第一电路重新分布层往第二电路重新分布层的方向，系依序形成电路扇出(circuitry？fan-out)提供芯片封装单元得以匹配安置于外部的母板(mother？board)上,或是电路扇入(circuitry？fan-in)以便提供芯片封装用。

Description

具有封装胶体支撑的电路重新分布层结构
技术领域
本实用新型涉及一种芯片封装用的封装基材(packagesubstrate)，特别是一种具有封装胶体支撑的电路重新分布层(redistributionlayer,RDL)结构，用来作为芯片封装用的薄膜基材(thinfilmsubstrate)。
背景技术
图1A显示现有技术中常见的封装基材，其系美国专利US2014/0102777A1所揭露的一个芯片封装；具有一个埋入式硅中介层(siliconinterposer)20。硅中介层20具有四个侧边206，封装胶体22包裹所述之硅中介层20的四个侧边206。复数个贯通金属(viametal)200贯通所述之硅中介层20，绝缘层(insulationliner)201设置于贯通孔200与硅中介层20之间，作为电性绝缘用。上层电路重新分布层21设置于硅中介层20上方，上层电路重新分布层21具有复数个金属焊垫210于上方裸露，金属焊垫210系提供芯片(图中未表示)安置用。电路增层(circuitbuilt-uplayer)25设置于硅中介层20的下方，电路增层25具有复数个金属焊垫220设置于下方。复数个焊锡球24设置于金属焊垫220下方，每一个焊锡球24设置于一个对应的金属焊垫220下表面。
图1B显示图1A的上下颠倒的图示，图1B的上下颠倒的图示，系用以方便比对于本实用新型的图示。图1B显示焊锡球24设置于封装基材上方，提供封装基材电性耦合至母板(图中未表示)用。金属焊垫210系提供芯片(图中未表示)安置用。
现有技术采用金属柱设置于硅中介层20(siliconinterposer),硅中介层20周边包裹着封装胶体22；这两种不同材料的接口由于热膨胀系数(CTE)的不同，容易产生裂痕，而降低产品良率与降低产品可靠度。
实用新型内容
针对现有技术的上述两种材料间容易产生裂痕的不足，根据本实用新型的实施例，希望提供一种可以降低芯片封装的成本、且能提高芯片封装可靠度的封装基材----具有封装胶体支撑的电路重新分布层(redistributionlayer,RDL)结构，用来作为芯片封装用的薄膜基材(thinfilmsubstrate)。
根据实施例，本实用新型提供的一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、复数个金属柱和下层电路重新分布层，其创新点在于，复数个金属柱中，每一根金属柱具有一个底端向下凸出于封装胶体的下表面；下层电路重新分布层设置于封装胶体的下方，具有复数个第一下层金属焊垫以及复数个第一上层金属焊垫；第一下层金属焊垫的密度高于第一上层金属焊垫的密度；每一根金属柱的下端电性耦合至对应的一个第一上层金属焊垫。
根据实施例，本实用新型提供的另一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、中心凹槽、复数个金属柱和下层电路重新分布层，其创新点在于，中心凹槽由封装胶体围绕形成凹槽；复数个金属柱中，每一根金属柱具有一个底端向下凸出于封装胶体的下表面；下层电路重新分布层具有复数个下层金属焊垫以及复数个上层金属焊垫；下层金属焊垫的密度高于上层金属焊垫的密度；每一条金属柱的底端分别电性耦合至一个对应的上层金属焊垫；位于中心凹槽的上层金属焊垫用来提供被动组件安置用。
根据实施例，本实用新型提供的再一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、复数个金属柱和下层电路重新分布层，其创新点在于，复数个金属柱中，每一根金属柱具有一个底端，凸出于封装胶体的下表面；下层电路重新分布层设置于封装胶体的下方，具有复数个下层金属焊垫以及复数个上层金属焊垫；下层金属焊垫的密度低于上层金属焊垫的密度；每一条金属柱的底端分别电性耦合至一个对应的上层金属焊垫。
相对于现有技术，本实用新型采用单一封装胶体封装金属柱，以克服现有技术含有金属柱的硅中介层(siliconinterposer)埋设于封装胶体中的缺点，可以提高产品良率并提高产品可靠度。
附图说明
图1A～1B现有技术中常见的封装基材的结构示意图。
图2A～2L以及3A～3C是本实用新型具有封装胶体支撑的电路重新分布层结构的制程图。
图3D是本实用新型第一实施例的结构示意图。
图3E是本实用新型第二实施例的结构示意图。
图3F是至少一片芯片安置于图3D第一实施例下方的结构示意图。
图3F’是至少一片芯片安置于图3E第二实施例下方的结构示意图。
图3G是切割图3F之后得到的一个芯片封装单元的结构示意图。
图3G’是切割图3F’之后得到的一个芯片封装单元的结构示意图。
图2A～2L以及4A～4C是本实用新型具有封装胶体支撑的电路重新分布层结构的制程图。
图4D是本实用新型第三实施例的结构示意图。
图4E是本实用新型第四实施例的结构示意图。
图4F是芯片设置于图4D下方的结构示意图。
图4F’是芯片设置于图4E下方的结构示意图。
图4G是切割图4F得到的一个芯片封装单元的结构示意图。
图4G’是切割图4F’得到的一个芯片封装单元的结构示意图。
图2A～2L以及5A～5C是本实用新型具有封装胶体支撑的电路重新分布层结构的制程图。
图5D是本实用新型第五实施例的结构示意图。
图5E是本实用新型第六实施例的结构示意图。
图5F是芯片设置于图5D下方的结构示意图。
图5F’是至少一片芯片设置于图5E下方的结构示意图。
图5G是切割图5F得到的一个芯片封装单元的结构示意图。
图5G’是切割图5F’得到的一个芯片封装单元的结构示意图。
图6A～6B是本实用新型第七实施例的结构示意图。
图7是本实用新型第八实施例的结构示意图。
图8A-8B是本实用新型的修饰实施例的结构示意图。
其中：20为中介层；200为贯通金属；206为侧边；21为电路重新分布层；22为封装胶体；220为金属焊垫；210为金属焊垫；24为焊锡球；25为电路增层；31为释放层；32为种晶层；322为种晶层；33为光阻层；332为光阻层；341为金属焊垫；342为电路层；343为金属焊垫；351、352、353为介电介电层；36为封装金属柱；361为保护层；362为保护层；37为封装胶体；372为封装胶体；38为焊锡球；388为中心凹槽；39为保护层；391为芯片；392为填充材料；395为电容器；441为金属焊垫；443为金属焊垫；541为金属焊垫；542为金属焊垫；56为金属柱；591为芯片。
具体实施方式
下面结合附图和具体实施例，进一步阐述本实用新型。这些实施例应理解为仅用于说明本实用新型而不用于限制本实用新型的保护范围。在阅读了本实用新型记载的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等效变化和修改同样落入本实用新型权利要求所限定的范围。
图2A～2L以及3A～3C显示本实用新型的一个制程。其中，图3D显示第一实施例，以及图3E显示第二实施例。
制作一种封装胶体支撑的芯片封装用电路重新分布层薄膜基材的方法，包含：
图2A显示：准备一片暂时承载器(temporarycarrier)；涂布释放层31于暂时承载器上方；以及涂布下层种晶层32于释放层31的上方；
图2B显示涂布图案化的光阻层33于下层种晶层32的上方；
图2C显示形成图案化的第一下层金属焊垫341；
图2D显示剥除光阻层33；
图2E显示剥除第一下层金属焊垫341间的下层种晶层32；
图2F显示形成下层电路重新分布层(RDL1)，其系使用第一下层金属焊垫341作为起始；形成复数个第一上层金属焊垫343于下层电路重新分布层(RDL1)上方，其中至少一层电路层342制作于第一下层金属焊垫341与第一上层金属焊垫343之间。第一上层介电层353形成于第一上层金属焊垫343上方，以及复数个开口(opening)被制成，用以裸露第一上层金属焊垫343上方，提供电性连接之用。第一下层金属焊垫341、电路层342、以及第一上层金属焊垫343埋入于介电层351、352、353之中；
图2G显示涂布上层种晶层322于第一上层介电层353上方、以及第一上层金属焊垫343上方；
图2H显示形成图案化的光阻层332于上层种晶层322上方；
图2I显示形成复数个金属柱(例如铜金属柱)36，每一根金属柱36分别形成于一个对应的第一上层金属焊垫343的上方；
图2J显示：剥除光阻层332；剥除金属柱36之间的上层种晶层322；以及裸露出金属柱36；
图2K显示涂布封装胶体37用以封装金属柱36；
图2L显示自上方磨薄封装胶体37；以及使金属柱36上方裸露；.
图3A显示移除封装胶体37上方一部分；
图3B显示形成保护层361，例如：化学镍钯金(ElectrolessNickel/ElectrolessPalladium/ImmersionGold；ENEPIG)，于金属柱36上端；
图3C显示植入复数个焊锡球38，每一个焊锡球设置于一个对应的化学镍钯金上方；
图3D显示本实用新型第一实施例。
图3D显示移除图3C的暂时承载器。封装胶体37包裹复数个金属柱(例如铜金属柱)36，保护层361设置于对应的金属柱36上端；焊锡球38设置于保护层361的上方；下层电路重新分布层(RDL1)设置于封装胶体37下方。
图3E显示本实用新型第二实施例。
图3E显示形成下层保护层39于对应的第一下层金属焊垫341下方。保护层材料(例如ENEPIG)，用以保护裸露的金属柱36避免氧化或是发生其他化学反应。图3E显示封装胶体37包裹复数个金属柱36，保护层361设置于个对应的金属柱36上方；焊锡球38设置于对应的保护层361上方；下层电路重新分布层(RDL1)设置于封装胶体37下方；下层保护层39设置于对应的第一下层金属焊垫341下方。
图3F显示至少一片芯片安置于图3D第一实施例下方。
图3F显示一片芯片安置于图3D下方；芯片391经由复数个焊锡球电性耦合至第一下层金属焊垫341。填充材料392填充于芯片391与第一下层金属焊垫341之间。
图3F’显示至少一片芯片安置于图3E第二实施例下方。
图3F’显示芯片391安置于图3E下方；芯片391借着复数个焊锡球电性耦合至下层保护层39。填充材料392填充于芯片391与下层保护层39之间。
图3G显示切割图3F之后得到的一个芯片封装单元。
图3G显示一个芯片封装单元，其系具有图3F的封装胶体支撑的电路重新分布层薄膜基材。其中的电路重新分布层(RDL1)具有复数个下层金属焊垫341以及复数个上层金属焊垫343。下层金属焊垫341具有一个密度高于上层金属焊垫343的密度；复数个金属柱(例如铜金属柱)36，每一个金属柱36分别形成于一个对应的上层金属焊垫343上方；金属柱36上端，后续适合于电性耦合至母板(图中未表示)。至少一片芯片391可以设置于下层金属焊垫343下方。
图3G’显示切割图3F’之后得到的一个芯片封装单元。
图3G’显示一个芯片封装单元，其系具有图3F’所示的封装胶体支撑的电路重新分布层薄膜基材。图3G以及3G’的差别在于：图3G’具有保护层39形成于下层金属焊垫341下方。
图2A～2L以及4A～4C显示本实用新型的一个制程。其中，图4D显示本实用新型第三实施例。图4E显示本实用新型第四实施例。
图2A～2L显示的制程，如同前面所述，为了简化说明书起见，这里不再重复描述。
图4A显示移除封装胶体37的上方部分材料；裸露金属柱36上端；
图4B显示形成保护层362，其材料例如有机保焊剂(OrganicSolderabilityPreservatives,OSP)，分别形成于金属柱36上端。保护层用以保护金属柱36防止氧化或是其他污染。
图4C显示植入复数个焊锡球38，每一个焊锡球38设置于一个对应的保护层362上方，保护层OSP可以被助焊剂受热清除；然后，焊锡球38便会设置于一个对应的金属柱36上端。
图4D显示本实用新型第三实施例。
图4D显示移除图4C的暂时承载器。
图4E显示本实用新型第四实施例。
图4E显示形成下层保护层39于一个对应的第一下层金属焊垫341下方。保护层材料可以是ENEPIG。图4E显示封装胶体37包裹复数个金属柱(例如铜金属柱)36；焊锡球38设置于一个对应的金属柱36上方；下层电路重新分布层(RDL1)制作于封装胶体37下方；下层保护层39设置于一个对应的第一下层金属焊垫341下方。
图4F显示芯片设置于图4D下方。
图4F显示芯片设置于图4D下方；芯片391借着复数个焊锡球电性耦合至第一下层金属焊垫341。填充材料392填充于芯片391与第一下层金属焊垫341之间。
图4F’显示芯片设置于图4E下方。
图4F’显示至少一片芯片391设置于图4E下方；芯片391借着复数个焊锡球电性耦合至下层保护层39。填充材料392填充于芯片391与下层保护层39之间。
图4G显示切割图4F得到的一个芯片封装单元。
图4G显示一个芯片封装单元，具有本实用新型第三实施例的封装胶体支撑的电路重新分布层薄膜基材。图3G与图4G的差别在于图3G具有保护层361，用以保护一个对应的金属柱36的上端。图4G不具有保护层361。
图4G’显示切割图4F’得到的一个芯片封装单元。
图4G’显示一个芯片封装单元，其系具有本实用新型第四实施例的封装胶体支撑的电路重新分布层薄膜基材。图4G以及图4G’的差别在于图4G’具有保护层39设置于一个对应的下层金属焊垫341下方。图4G没有保护层39。
图2A～2L以及5A～5C，显示本实用新型的一个制程。图5D显示本实用新型第五实施例。图5E显示本实用新型第六实施例
图2A～2L所显示的制程如前面所述，为简化说明书起见，不再重复描述。图5A显示形成第二下层金属焊垫441，分别设置于一个对应的金属柱36上方；
图5B显示形成上层电路重新分布层(RDL2)于封装胶体37上方；形成复数个第二上层金属焊垫443于上层RDL(RDL2)上方；
图5C显示植入复数个焊锡球38，每一个焊锡球38分别设置于一个对应的第二上层金属焊垫上方；
图5D显示本实用新型第五实施例。
图5D显示移除图5C的暂时承载器；
图5E显示本实用新型第六实施例。
图5E显示形成下层保护层39于一个对应的第一下层金属焊垫341下方。
图5F显示芯片设置于图5D下方。
图5F显示至少一片芯片设置于图5D下方；芯片391借着复数个焊锡球电性耦合至第一下层金属焊垫341。填充材料392填充于芯片391与第一下层金属焊垫341之间。
图5F’显示至少一片芯片设置于图5E下方。
图5F’显示至少一片芯片391设置于图5E下方；芯片391借着复数个焊锡球电性耦合至下层保护层39。填充材料392填充于芯片391与下层保护层39之间。
图5G显示切割图5F得到的一个芯片封装单元。
图5G显示一个芯片封装单元，具有本实用新型第五实施例的封装胶体支撑的电路重新分布层薄膜基材。图5G显示金属柱36的上层表面与封装胶体37的上表面为共平面。第二电路重新分布层(RDL2)形成于金属柱36上方。
图5G’显示切割图5F’得到的一个芯片封装单元。
图5G’显示一个芯片封装，具有本实用新型第六实施例的封装胶体支撑的电路重新分布层薄膜基材。图5G’与图5G的差异在于图5G’具有保护层39形成于一个对应的下层金属焊垫341下方；图5G不具有保护层39。
图6A～6B显示本实用新型第七实施例。
图6A显示复数个金属柱(例如铜金属柱)36形成于电路重新分布层(RDL1)上方四周，封装胶体372设置于四周且用以封装金属柱36，中央形成一个中心凹槽388。中心凹槽388具有焊垫，提供至少一个电子组件安置用；图中显示两个电容器395设置于中心凹槽388作为范例说明。
图6B显示图6A的上视图。图6B显示两个电容器395以及更多的组件可以设置于中心凹槽388中。中心凹槽388被封装胶体372围绕着。
被动组件，例如电容器395，设置的位置靠近芯片391；这种较短的电路安置(电容器395电性耦合于芯片391的电路)，当芯片封装单元的电路导通初期，使得同步切换噪声(simultaneouslyswitchingnoise；SSN)可以减至最低。
图7显示本实用新型第八实施例。
图7显示一个类似于图3G的芯片封装，其差别在于：图3G的复数个金属柱36设置于PCB的一侧，复数个金属柱36的裸露端，后续用以将封装单元(packageunit)贴附于母板(motherboard)用。图7的复数个金属柱56设置于芯片侧，提供至少一片芯片安置用。
图7显示具有封装胶体57支撑的芯片封装用电路重新分布层(RDL1)的薄膜基材。电路重新分布层(RDL1)具有复数个下层金属焊垫542以及复数个上层金属焊垫541；其中，上层金属焊垫541密度高于下层金属焊垫542的密度，封装胶体57设置于电路重新分布层(RDL1)上方。
复数个金属柱(例如铜金属柱)56形成于电路重新分布层(RDL1)上方。每一根金属柱56下端，分别设置于一个对应的上层金属焊垫541上方。金属柱56上端用以电性耦合至至少一片芯片591。图7显示一片芯片591设置于金属柱56上方作为范例说明。
复数个焊锡球58，每一个焊锡球58分别设置于对应的一个下层金属焊垫542下方；复数个焊锡球58，提供后续将封装单元安置于母板电路板100上之用。
图8A～8B显示本实用新型的修饰实施例。
图8A显示图3G、3G’的修饰实施例。
图8A与图3G、3G’的差异在于：图8A显示金属柱36的上端切面与封装胶体37的上表面呈共平面。
8B显示图4G、4G’的修饰实施例。
图8B与图4G、4G’的差异在于：图8B的金属柱36的上端切面与封装胶体37的上表面呈共平面。

Claims (16)

1.一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、复数个金属柱和下层电路重新分布层，其特征是，复数个金属柱中，每一根金属柱具有一个底端向下凸出于封装胶体的下表面；下层电路重新分布层设置于封装胶体的下方，具有复数个第一下层金属焊垫以及复数个第一上层金属焊垫；第一下层金属焊垫的密度高于第一上层金属焊垫的密度；每一根金属柱的下端电性耦合至对应的一个第一上层金属焊垫。
2.如权利要求1所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含上层保护层，该上层保护层保护对应的金属柱的上端裸露面。
3.如权利要求2所述的具有封装胶体支撑的电路重新分布层结构，其特征是，上层保护层的材料为化学镍钯金或有机保焊剂。
4.如权利要求2所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含复数个焊锡球，每一个焊锡球设置于对应的一个上层保护层的上表面。
5.如权利要求1所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含复数个焊锡球，每一个焊锡球设置于一个对应的金属柱的上端。
6.如权利要求1所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含下层保护层，该下层保护层设置于一个对应的第一下层金属焊垫的下表面。
7.如权利要求6所述的具有封装胶体支撑的电路重新分布层结构，其特征是，下层保护层的材料为化学镍钯金或有机保焊剂。
8.如权利要求1所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含设置于封装胶体上方的上层电路重新分布层，该上层电路重新分布层：
具有复数个第二下层金属焊垫设置于下方；
具有复数个第二上层金属焊垫设置于上方；其中，
第二下层金属焊垫的密度高于第二上层金属焊垫的密度；
每一根金属柱的上端分别电性耦合于一个对应的第二下层金属焊垫。
9.如权利要求8所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含复数个焊锡球，每一个焊锡球设置于一个对应的第二上层金属焊垫的上表面。
10.一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、中心凹槽、复数个金属柱和下层电路重新分布层，其特征是，中心凹槽由封装胶体围绕形成凹槽；复数个金属柱中，每一根金属柱具有一个底端向下凸出于封装胶体的下表面；下层电路重新分布层具有复数个下层金属焊垫以及复数个上层金属焊垫；下层金属焊垫的密度高于上层金属焊垫的密度；每一条金属柱的底端分别电性耦合至一个对应的上层金属焊垫；位于中心凹槽的上层金属焊垫用来提供被动组件安置用。
11.如权利要求10所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含上层保护层，该上层保护层保护金属柱的上端。
12.如权利要求11所述的具有封装胶体支撑的电路重新分布层结构，其特征是，上层保护层的材料为化学镍钯金或有机保焊剂。
13.如权利要求11所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含复数个焊锡球，每一个焊锡球设置于一个对应的金属柱上端。
14.一种具有封装胶体支撑的电路重新分布层结构，用以作为芯片封装用基材，该电路重新分布层结构包含封装胶体、复数个金属柱和下层电路重新分布层，其特征是，复数个金属柱中，每一根金属柱具有一个底端，凸出于封装胶体的下表面；下层电路重新分布层设置于封装胶体的下方，具有复数个下层金属焊垫以及复数个上层金属焊垫；下层金属焊垫的密度低于上层金属焊垫的密度；每一条金属柱的底端分别电性耦合至一个对应的上层金属焊垫。
15.如权利要求14所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含芯片，该芯片设置于复数个金属柱上方。
16.如权利要求14所述的具有封装胶体支撑的电路重新分布层结构，其特征是，进一步包含复数个焊锡球，每一个焊锡球设置于一个对应的下层金属焊垫的下方。
CN201520731824.6U 2014-10-24 2015-09-21 具有封装胶体支撑的电路重新分布层结构 Expired - Fee Related CN205016513U (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US14/522,760 2014-10-24
US14/522,760 US9502322B2 (en) 2014-10-24 2014-10-24 Molding compound supported RDL for IC package
US14/559,696 US9431335B2 (en) 2014-10-24 2014-12-03 Molding compound supported RDL for IC package
US14/559,696 2014-12-03
US14/598,341 US9502321B2 (en) 2014-10-24 2015-01-16 Thin film RDL for IC package
US14/598,341 2015-01-16

Publications (1)

Publication Number Publication Date
CN205016513U true CN205016513U (zh) 2016-02-03

Family

ID=54330592

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201520731824.6U Expired - Fee Related CN205016513U (zh) 2014-10-24 2015-09-21 具有封装胶体支撑的电路重新分布层结构

Country Status (2)

Country Link
EP (1) EP3012862B1 (zh)
CN (1) CN205016513U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895538A (zh) * 2016-04-28 2016-08-24 合肥祖安投资合伙企业(有限合伙) 一种芯片封装结构的制造方法及芯片封装结构
CN108996464A (zh) * 2018-06-08 2018-12-14 北京大学 一种类扇出多器件混合集成柔性微系统及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
TWI499023B (zh) 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895538A (zh) * 2016-04-28 2016-08-24 合肥祖安投资合伙企业(有限合伙) 一种芯片封装结构的制造方法及芯片封装结构
CN108996464A (zh) * 2018-06-08 2018-12-14 北京大学 一种类扇出多器件混合集成柔性微系统及其制备方法

Also Published As

Publication number Publication date
EP3012862A1 (en) 2016-04-27
EP3012862B1 (en) 2017-06-14

Similar Documents

Publication Publication Date Title
US11791256B2 (en) Package substrate and method of fabricating the same
CN107230666A (zh) 扇出型半导体封装件
CN106571344B (zh) 封装胶体包裹的封装基材
TW201911508A (zh) 電子封裝件
TW200629448A (en) Semiconductor package and fabrication method
TWI517269B (zh) 層疊式封裝結構及其製法
CN102903691A (zh) 半导体器件、封装方法和结构
CN103811355B (zh) 用于叠层封装器件的模制底部填充物
CN205016513U (zh) 具有封装胶体支撑的电路重新分布层结构
CN109390313A (zh) 半导体封装件的连接系统
CN105097759A (zh) 封装堆栈结构及其制法暨无核心层式封装基板及其制法
CN106469700A (zh) 同轴金属柱
US20160233205A1 (en) Method for fabricating semiconductor package
CN105633055B (zh) 半导体封装结构的制法
CN103107099A (zh) 半导体封装以及封装半导体器件的方法
CN108962840A (zh) 电子封装件及其制法
US20200219799A1 (en) Semiconductor package with die stacked on surface mounted devices
CN202651107U (zh) 具中介层的封装基板及其封装结构
TWI528469B (zh) 半導體封裝件及其製法
CN104934379B (zh) 封装堆栈结构及其制法
CN104681499B (zh) 封装堆栈结构及其制法
US20150214192A1 (en) Structure and formation method of chip package structure
TW201904011A (zh) 電子封裝件及其製法
US9799637B2 (en) Semiconductor package with lid having lid conductive structure
CN102064162B (zh) 堆叠式封装结构、其封装结构及封装结构的制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160203

Termination date: 20180921