CN104051443B - 高密度可堆叠封装结构及制作方法 - Google Patents
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Abstract
本发明涉及一种高密度可堆叠封装结构及制作方法,所述封装结构包括金属引线框架或基板(5),所述金属引线框架或基板(5)正面贴装有芯片(3),所述芯片(3)周围设置有铜柱(2),所述铜柱(2)顶部设置有锡柱(4),所述铜柱(2)、芯片(3)和锡柱(4)外围区域包封有塑封料(1),所述塑封料(1)的高度超过锡柱(4)的高度,所述锡柱(4)顶部区域开设有安装孔(6)。本发明的有益效果是:它组合使用电镀及激光钻孔方式提高基板设计与制造的精度,可实现Fine pitch(细间距)的封装体堆叠,提高了封装体的安全性和可靠性。
Description
技术领域
本发明涉及一种高密度可堆叠封装结构及制作方法,属于半导体封装技术领域。
背景技术
当前PoP的封装形式如图12所示,其制作工艺主要是在底层逻辑基板上堆叠顶层基板封装,利用底层基板上的金属铜柱通过焊球的贴装、回流焊实现两个封装体的堆叠与电性互联。
上述PoP(封装体堆叠封装体)封装结构存在以下不足:
1、底部基板的电性连接铜柱在电镀制作工艺方面受高度与直径尺寸的限制,无法做到高密度设计与制造;
2、底部封装体与顶部封装体之间通过顶层封装体外脚的金属锡球互联,回流焊后金属锡球会产生热变形,顶层封装焊球间距会比回流焊前小,为避免焊球间的短路,所以不能采用顶层封装为Fine Pitch(细间距)的封装堆叠;
3、基板封装体堆叠如果为减小球间距采用多颗小金属锡球堆叠进行互联,在贴装堆叠的过程中对位困难,容易造成精度偏差或是上球体滑落,造成开路或短路影响贴装良率。
发明内容
本发明的目的在于克服上述不足,提供一种高密度可堆叠封装结构及制作方法,它组合使用电镀及激光钻孔方式提高基板设计与制造的精度,可实现Fine pitch(细间距)的封装体堆叠,提高了封装体的安全性和可靠性。
本发明的目的是这样实现的:一种高密度可堆叠封装结构,它包括金属引线框架或基板,所述金属引线框架或基板正面贴装有芯片,所述芯片周围设置有铜柱,所述铜柱顶部设置有锡柱,所述铜柱、芯片和锡柱外围区域包封有塑封料,所述塑封料的高度超过锡柱的高度,所述锡柱顶部区域开设有安装孔。
一种高密度可堆叠封装结构的制作方法,所述方法包括以下步骤:
步骤一、取金属引线框架或基板表面贴光阻膜作业
取一片厚度合适的金属引线框架或基板在正面及背面分别贴上可进行曝光显影的光阻膜;
步骤二、金属引线框架或基板正面去除部分光阻膜
利用曝光显影设备将步骤一完成贴光阻膜作业的金属引线框架或基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属引线框架或基板正面后续需要进行电镀的区域图形;
步骤三、电镀铜柱
在步骤二中金属引线框架或基板正面去除部分光阻膜的区域内电镀上铜柱;
步骤四、电镀锡柱
在步骤三中的铜柱顶部区域电镀锡柱;
步骤五、去除光阻膜
去除金属引线框架或基板表面的光阻膜;
步骤六、有机层保护
在金属引线框架或基板表面进行金属有机层保护;
步骤七、贴装芯片
在金属引线框架或基板上贴装芯片;
步骤八、包封
在金属引线框架或基板正面采用塑封料进行塑封;
步骤九、激光开孔
在对应步骤八中金属引线框架或基板正面的锡柱区域进行激光开孔,以露出埋入在塑封料中的锡柱;
步骤十、切割成品
将步骤九完成开孔的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
所述芯片贴装采用正装、倒装、点胶或铅锡焊料的方式。
所述光阻膜采用湿式光阻膜或干式光阻膜。
与现有技术相比,本发明具有以下有益效果:
1、基板间电性连接的金属线路使用电镀及激光钻孔方式制作,两种工艺匹配组合互补可避免直接电镀金属柱无法达到Fine pitch(细间距)的问题,实现高密度线路的设计与制造;
2、电镀制作高密度基板的连接金属线路层为铜、锡,在封装体堆叠过程中锡与金属锡球直接回流结合,降低了生产难度提高了工艺的稳定性;
3、凸点熔化时锡将留在环状铜柱金属柱内或充满环状金属柱以缓解凸点在回流过程中的塌陷溢出,避免短路;
4、封装体堆叠过程中电镀锡与铜层和金属锡球面直接结合紧密,致密性优于铜层与金属锡球的结合,大大提高了堆叠封装体的可靠性。
附图说明
图1~图10为本发明一种高密度可堆叠封装结构的制作方法各工序示意图。
图11为本发明一种高密度可堆叠封装结构上堆叠封装体的结构示意图。
图12为当前POP封装形式的结构示意图。
其中:
塑封料1
铜柱2
芯片3
锡柱4
金属引线框架或基板5
安装孔6。
具体实施方式
参见图10,本发明一种高密度可堆叠封装结构,它包括金属引线框架或基板5,所述金属引线框架或基板5正面贴装有芯片3,所述芯片3周围设置有铜柱2,所述铜柱2顶部设置有锡柱4,所述铜柱2、芯片3和锡柱4外围区域包封有塑封料1,所述塑封料1的高度超过锡柱4的高度,所述锡柱4顶部区域开设有安装孔6。
其制作方法如下:
步骤一、取金属引线框架或基板表面贴光阻膜作业
参见图1,取一片厚度合适的金属引线框架或基板在正面及背面分别贴上可进行曝光显影的光阻膜,所述光阻膜可以采用湿式光阻膜或干式光阻膜;
步骤二、金属引线框架或基板正面去除部分光阻膜
参见图2,利用曝光显影设备将步骤一完成贴光阻膜作业的金属引线框架或基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属引线框架或基板正面后续需要进行电镀的区域图形;
步骤三、电镀铜柱
参见图3,在步骤二中金属引线框架或基板正面去除部分光阻膜的区域内电镀上铜柱,金属柱可起到与其它封装体进行电性连接的作用;
步骤四、电镀锡柱
参见图4,在步骤三中的铜柱顶部区域电镀锡柱;
步骤五、去除光阻膜
参见图5,去除金属引线框架或基板表面的光阻膜;
步骤六、有机层保护
参见图6,在金属引线框架或基板表面进行金属有机层保护;
步骤七、贴装芯片
参见图7,在金属引线框架或基板上贴装芯片,贴装芯片可采用正装、倒装、点胶、铅锡焊料等方式;
步骤八、包封
参见图8,在金属引线框架或基板正面采用塑封料进行塑封;
步骤九、激光开孔
参见图9,在对应步骤八中金属引线框架或基板正面的锡柱区域进行激光开孔,以露出埋入在塑封料中的锡柱;
步骤十、切割成品
参见图10,将步骤九完成开孔的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
Claims (3)
1.一种高密度可堆叠封装结构的制作方法,其特征在于所述方法包括以下步骤:
步骤一、取金属引线框架或基板表面贴光阻膜作业
取一片厚度合适的金属引线框架或基板在正面及背面分别贴上可进行曝光显影的光阻膜;
步骤二、金属引线框架或基板正面去除部分光阻膜
利用曝光显影设备将步骤一完成贴光阻膜作业的金属引线框架或基板正面进行图形曝光、显影与去除部分图形光阻膜,以露出金属引线框架或基板正面后续需要进行电镀的区域图形;
步骤三、电镀铜柱
在步骤二中金属引线框架或基板正面去除部分光阻膜的区域内电镀上铜柱;
步骤四、电镀锡柱
在步骤三中的铜柱顶部区域电镀锡柱;
步骤五、去除光阻膜
去除金属引线框架或基板表面的光阻膜;
步骤六、有机层保护
在金属引线框架或基板表面进行金属有机层保护;
步骤七、贴装芯片
在金属引线框架或基板上贴装芯片;
步骤八、包封
在金属引线框架或基板正面采用塑封料进行塑封;
步骤九、激光开孔
在对应步骤八中金属引线框架或基板正面的锡柱区域进行激光开孔,以露出埋入在塑封料中的锡柱;
步骤十、切割成品
将步骤九完成开孔的半成品进行切割作业,使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来。
2.根据权利要求1所述的一种高密度可堆叠封装结构的制作方法,其特征在于:所述芯片贴装采用正装、倒装、点胶或铅锡焊料的方式。
3.根据权利要求1所述的一种高密度可堆叠封装结构的制作方法,其特征在于:所述光阻膜采用湿式光阻膜或干式光阻膜。
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CN102637678A (zh) * | 2011-02-15 | 2012-08-15 | 欣兴电子股份有限公司 | 封装堆栈装置及其制法 |
CN102324418A (zh) * | 2011-08-09 | 2012-01-18 | 日月光半导体制造股份有限公司 | 半导体元件封装结构与其制造方法 |
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