CN106129022A - 双向集成芯片重布线埋入式pop封装结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种双向集成芯片重布线埋入式POP封装结构及其制作方法,所述结构包括第二线路层(8),第二线路层(8)外围包覆有感光材料(9),第二线路层(8)背面的开孔(10)内设置有金属球(11),第二线路层(8)正面设置有第一连接铜柱(1)和第二元器件(2),第一连接铜柱(1)和第二元器件(2)外围包封有第一绝缘材料(3),所述第一绝缘材料(3)正面设置有第一线路层(4),第一线路层(4)正面设置有第一连接铜柱(5)和第二元器件(6),第一连接铜柱(5)和第二元器件(6)外围包封有第二绝缘材料(7)。本发明能够多层双向埋入,无源器件贴装个数更多,有效地节约了基板空间提高了封装工艺的集成度。
Description
技术领域
本发明涉及一种双向集成芯片重布线埋入式POP封装结构及其制作方法,属于半导体封装技术领域。
背景技术
随着电子器件向着高功能化、微型化方向发展,电子系统中无源器件占比也来越多。目前无源器件主要采用表面贴装的方式,不仅占据了基板表面大量的空间,而且表面焊点数量多及互连长度较长,大大降低了系统的电性能、可靠性等等。为节省电路板/基板表面空间,以及提供更轻薄、性能更好、可靠性更强的电子系统,将表面贴装型无源器件转变为可埋入式无源器件,连同有源元件全部埋置于基板内部的终极三维封装技术被视为解决问题的趋势。目前传统的三维封装结构如图1所示,其制作方式是在基板的一面埋入无源、有源元件,压合或涂布绝缘材料,通过镭射钻孔电镀盲孔技术将底层功能引到第二连接层再制作线路层,其仍然存在以下缺点:常规基板易变形且厚度较厚,不利于提高封装集成度;镭射钻孔电镀盲孔工艺精度不高且散热性、电性不佳,尤其是对于高频高功率的产品。
发明内容
本发明所要解决的技术问题是针对上述现有技术提供一种双向集成芯片重布线埋入式POP封装结构及其制作方法,它能够多层双向埋入元器件,有效地节约了基板空间提高了封装工艺的集成度。
本发明解决上述问题所采用的技术方案为:一种双向集成芯片重布线埋入式POP封装结构,它包括第一封装体和第二封装体,所述第一封装体包括第二线路层,所述第二线路层外围包覆有感光材料,所述第二线路层背面的感光材料处设置有开孔,所述开孔内设置有金属球,所述第二线路层正面设置有第一连接铜柱和第一元器件,所述第一连接铜柱和第一元器件外围包封有第一绝缘材料,所述第一绝缘材料正面设置有第一线路层,所述第一线路层正面设置有第二连接铜柱和第二元器件,所述第二连接铜柱和第二元器件外围包封有第二绝缘材料,所述第二封装体堆叠于第一封装体的第二连接铜柱上。
一种双向集成芯片重布线埋入式POP封装结构的制造方法,所述方法包括如下步骤:
步骤一、取一金属载板
步骤二、金属载板正面电镀第一连接铜柱
步骤三、在金属载板正面贴装第一元器件
步骤四、金属载板正面覆盖第一层绝缘材料
在金属载板正面覆盖第一层绝缘材料,在第一层绝缘材料表面进行研磨,直到露出第一连接铜柱为止;
步骤五、第一层绝缘材料正面电镀第一线路层
步骤六、第一线路层正面电镀第二连接铜柱
步骤七、第一线路层正面贴装第二元器件
步骤八、第一层绝缘材料正面覆盖第二层绝缘材料
在第一层绝缘材料正面覆盖第二层绝缘材料在第二层绝缘材料表面进行研磨,直到露出第二连接铜柱为止;
步骤九、去除金属载板
步骤十、第一层绝缘材料背面电镀第二线路层
在第一层绝缘材料背面电镀上第二线路层,第二线路层将第一连接铜柱和第一元器件连接起来,从而完成第一元器件背面的重布线;
步骤十一、涂覆感光材料
在第二线路层表面涂覆感光材料,利用曝光显影设备进行图形曝光、显影与去除部分图形的感光材料,以露出后续需要进行植球的图形区域;
步骤十二、植球、切割
在步骤十一露出的植球图形区域植入金属球,将植好金属球的半成品切割成单颗产品;
步骤十三、堆叠封装体
在切割得到的单颗成品的第二连接铜柱上堆叠另外的封装体。
所述步骤五~步骤八重复进行多次。
所述第一层绝缘材料和第二层绝缘材料通过注塑、热压、或喷涂的方式实现。
所述第一元器件和第二元器件是有源或无源器件。
所述第一元器件和第二元器件的贴装方式采用表面贴装、点胶、甩胶、铅锡焊料或倒装的方式。
与现有技术相比,本发明的优点在于:
1、随着产品小、薄、高密度的要求不断提高,引线框架或者基板要求小而薄,传统基板易变形且厚度较厚,只能单面封装且制作难度较大,而本发明附带金属载板支撑强度大,且可双向进行埋入封装,基板制作薄且集成度更高,产品性能更佳;
2、常规镭射钻孔填盲孔工艺精度不高,而本发明使用纯电镀工艺制作连接金属柱可达到Fine pitch的设计与制造且产品可靠性,尤其是高频高功率、电性及散热性能更佳;
3、本发明在芯片重布线工艺基础上通过连接金属柱形成重布线技术与堆叠技术的融合,有效地缩短芯片与元件及至外部输出端的导通距离,可降低电性损耗、缩短传输时间,并提高散热性和结构的空间利用率,充分利用双重技术结合的优势实现高集成度及高性能的结构;
4、本发明多层双向埋入,无源器件贴装个数更多,有效地节约了基板空间提高了封装工艺的集成度。
附图说明
图1为目前传统的三维封装结构的示意图。
图2为本发明一种双向集成芯片重布线埋入式POP封装结构的示意图。
图3~图15为本发明一种双向集成芯片重布线埋入式POP封装结构的制作方法的各工序流程图。
其中:
第一连接铜柱1
第一元器件2
第一绝缘材料3
第一线路层4
第二连接铜柱5
第二元器件6
第二绝缘材料7
第二线路层8
感光材料9
开孔10
金属球11。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
如图2所示,本实施例中的一种双向集成芯片重布线埋入式POP封装结构,它包括第一封装体和第二封装体,所述第一封装体包括第二线路层8,所述第二线路层8外围包覆有感光材料9,所述第二线路层8背面的感光材料9处设置有开孔10,所述开孔10内设置有金属球11,所述第二线路层8正面设置有第一连接铜柱1和第一元器件2,所述第一连接铜柱1和第一元器件2外围包封有第一绝缘材料3,所述第一绝缘材料3正面设置有第一线路层4,所述第一线路层4正面设置有第二连接铜柱5和第二元器件6,所述第二连接铜柱5和第二元器件6外围包封有第二绝缘材料7,所述第二封装体堆叠于第一封装体的第二连接铜柱5上。
其制作方法如下:
步骤一、取一金属载板
参见图3,取一片厚度合适的金属载板,在金属载板表面预镀一层铜材薄膜;
步骤二、金属载板正面电镀第一连接铜柱
参见图4,在完成预镀铜材薄膜的金属载板表面贴上光阻膜,利用曝光显影设备进行图形曝光、显影与去除部分图形光阻膜,在露出金属载板的正面区域电镀第一连接铜柱,完成后将金属载板表面的光阻膜去除;
步骤三、贴装第一元器件
参见图5,在金属载板正面贴装第一元器件,所述第一元器件可以是有源或无源器件,贴装方式可采用表面贴装、点胶、甩胶、铅锡焊料或倒装等;
步骤四、金属载板正面覆盖第一层绝缘材料
参见图6,在金属载板正面覆盖第一层绝缘材料(可通过注塑、热压、喷涂等方式实现),在第一层绝缘材料表面进行研磨,直到露出第一连接铜柱为止;
步骤五、第一层绝缘材料正面电镀第一线路层
参见图7,在第一层绝缘材料正面进行金属化处理,再在表面进行光阻膜压膜显影露出局部区域,在露出区域电镀上第一线路层,最后在第一层绝缘材料正面进行快速蚀刻,去除第一线路层以外的金属化层;
步骤六、第一线路层正面电镀第二连接铜柱
参见图8,在第一线路层表面贴上光阻膜,利用曝光显影设备进行图形曝光、显影与去除部分图形光阻膜,在露出的正面区域进行电镀第二连接铜柱,完成后将第一线路层表面的光阻膜去除;
步骤七、第一线路层正面贴装第二元器件
参加图9,在第一线路层正面贴装第一元器件,所述第一元器件可以是有源或无源器件,贴装方式可采用表面贴装、点胶、甩胶、铅锡焊料或倒装等;
步骤八、第一层绝缘材料正面覆盖第二层绝缘材料
参加图10,在第一层绝缘材料正面覆盖第二层绝缘材料(可通过注塑、热压、喷涂等方式实现),在第二层绝缘材料表面进行研磨,直到露出第二连接铜柱为止;
步骤九、去除金属载板
参见图11,采用蚀刻工艺去除金属载板;
步骤十、第一层绝缘材料背面电镀第二线路层
参见图12,在第一层绝缘材料背面进行金属化处理,再在表面进行光阻膜压膜显影露出局部区域,在露出区域电镀上第二线路层,第二线路层将第一连接铜柱和第一元器件连接起来,从而完成第一元器件背面的重布线,使第一元器件的功能在纵向延伸,最后在第一层绝缘材料背面进行快速蚀刻,去除第二线路层以外的金属化层;
步骤十一、涂覆感光材料
参见图13,在第二线路层表面涂覆感光材料,利用曝光显影设备进行图形曝光、显影与去除部分图形的感光材料,以露出后续需要进行植球的图形区域;
步骤十二、植球、切割
参见图14,在步骤十一露出的植球图形区域植入金属球,将植好金属球的半成品切割成单颗产品;
步骤十三、堆叠封装体
参见图15,在切割得到的单颗成品的第二连接铜柱上堆叠另外的封装体。
所述步骤五~步骤八可重复进行多次,从而实现多层元器件的贴装埋入。
除上述实施例外,本发明还包括有其他实施方式,凡采用等同变换或者等效替换方式形成的技术方案,均应落入本发明权利要求的保护范围之内。
Claims (6)
1.一种双向集成芯片重布线埋入式POP封装结构,其特征在于:它包括第一封装体和第二封装体,所述第一封装体包括第二线路层(8),所述第二线路层(8)外围包覆有感光材料(9),所述第二线路层(8)背面的感光材料(9)处设置有开孔(10),所述开孔(10)内设置有金属球(11),所述第二线路层(8)正面设置有第一连接铜柱(1)和第二元器件(2),所述第一连接铜柱(1)和第二元器件(2)外围包封有第一绝缘材料(3),所述第一绝缘材料(3)正面设置有第一线路层(4),所述第一线路层(4)正面设置有第一连接铜柱(5)和第二元器件(6),所述第一连接铜柱(5)和第二元器件(6)外围包封有第二绝缘材料(7),所述第二封装体堆叠于第一封装体的第二连接铜柱(5)上。
2.一种双向集成芯片重布线埋入式POP封装结构的制造方法,其特征在于所述方法包括如下步骤:
步骤一、取一金属载板
步骤二、金属载板正面电镀第一连接铜柱
步骤三、在金属载板正面贴装第一元器件
步骤四、金属载板正面覆盖第一层绝缘材料
在金属载板正面覆盖第一层绝缘材料,在第一层绝缘材料表面进行研磨,直到露出第一连接铜柱为止;
步骤五、第一层绝缘材料正面电镀第一线路层
步骤六、第一线路层正面电镀第二连接铜柱
步骤七、第一线路层正面贴装第二元器件
步骤八、第一层绝缘材料正面覆盖第二层绝缘材料
在第一层绝缘材料正面覆盖第二层绝缘材料在第二层绝缘材料表面进行研磨,直到露出第二连接铜柱为止;
步骤九、去除金属载板
步骤十、第一层绝缘材料背面电镀第二线路层
在第一层绝缘材料背面电镀上第二线路层,第二线路层将第一连接铜柱和第一元器件连接起来,从而完成第一元器件背面的重布线;
步骤十一、涂覆感光材料
在第二线路层表面涂覆感光材料,利用曝光显影设备进行图形曝光、显影与去除部分图形的感光材料,以露出后续需要进行植球的图形区域;
步骤十二、植球、切割
在步骤十一露出的植球图形区域植入金属球,将植好金属球的半成品切割成单颗产品;
步骤十三、堆叠封装体
在切割得到的单颗成品的第二连接铜柱上堆叠另外的封装体。
3.根据权利要求2所述的一种双向集成芯片重布线埋入式POP封装结构的制造方法,其特征在于:所述步骤五~步骤八重复进行多次。
4.根据权利要求2所述的一种双向集成芯片重布线埋入式POP封装结构的制造方法,其特征在于:所述第一层绝缘材料和第二层绝缘材料通过注塑、热压、或喷涂的方式实现。
5.根据权利要求2所述的一种双向集成芯片重布线埋入式POP封装结构的制造方法,其特征在于:所述第一元器件和第二元器件是有源或无源器件。
6.根据权利要求2所述的一种双向集成芯片重布线埋入式POP封装结构的制造方法,其特征在于:所述第一元器件和第二元器件的贴装方式采用表面贴装、点胶、甩胶、铅锡焊料或倒装的方式。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021068657A1 (zh) * | 2019-10-10 | 2021-04-15 | 华为技术有限公司 | 封装结构和电子装置 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100140779A1 (en) * | 2008-12-08 | 2010-06-10 | Stats Chippac, Ltd. | Semiconductor Package with Semiconductor Core Structure and Method of Forming Same |
CN101996895A (zh) * | 2009-08-12 | 2011-03-30 | 新科金朋有限公司 | 半导体器件及其制造方法 |
US20120056312A1 (en) * | 2010-09-02 | 2012-03-08 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die |
US20120074580A1 (en) * | 2010-09-24 | 2012-03-29 | Nalla Ravi K | Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby |
CN103400810A (zh) * | 2013-06-28 | 2013-11-20 | 三星半导体(中国)研究开发有限公司 | 半导体芯片的层叠封装结构及其制造方法 |
CN103887291A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
CN104051443A (zh) * | 2014-06-30 | 2014-09-17 | 江苏长电科技股份有限公司 | 新型高密度可堆叠封装结构及制作方法 |
CN105575821A (zh) * | 2015-12-22 | 2016-05-11 | 华进半导体封装先导技术研发中心有限公司 | 多层堆叠扇出型封装及其制备方法 |
-
2016
- 2016-08-10 CN CN201610655025.4A patent/CN106129022A/zh active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100140779A1 (en) * | 2008-12-08 | 2010-06-10 | Stats Chippac, Ltd. | Semiconductor Package with Semiconductor Core Structure and Method of Forming Same |
CN101996895A (zh) * | 2009-08-12 | 2011-03-30 | 新科金朋有限公司 | 半导体器件及其制造方法 |
US20120056312A1 (en) * | 2010-09-02 | 2012-03-08 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die |
US20120074580A1 (en) * | 2010-09-24 | 2012-03-29 | Nalla Ravi K | Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby |
CN103400810A (zh) * | 2013-06-28 | 2013-11-20 | 三星半导体(中国)研究开发有限公司 | 半导体芯片的层叠封装结构及其制造方法 |
CN103887291A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 三维扇出型PoP封装结构及制造工艺 |
CN104051443A (zh) * | 2014-06-30 | 2014-09-17 | 江苏长电科技股份有限公司 | 新型高密度可堆叠封装结构及制作方法 |
CN105575821A (zh) * | 2015-12-22 | 2016-05-11 | 华进半导体封装先导技术研发中心有限公司 | 多层堆叠扇出型封装及其制备方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021068657A1 (zh) * | 2019-10-10 | 2021-04-15 | 华为技术有限公司 | 封装结构和电子装置 |
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RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161116 |
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RJ01 | Rejection of invention patent application after publication |