CN101241902A - 多芯片的半导体封装件及其制法 - Google Patents

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Abstract

本发明公开了一种多芯片半导体封装件及其制法，于一黏接有第一芯片的基板上先以多条第一导线电性连接该第一芯片与基板，复在邻近该第一芯片水平方向一侧的基板上，布覆一胶黏层以供第二芯片黏接其上，其中，该胶黏层至少覆盖该第一导线焊连于基板上的焊结区域及该第一导线局部线弧，从而由第二芯片与第一芯片的焊结区域形成空间上重叠错置即可减少基板空间的浪费，进而可容纳更多或更大容量的芯片的半导体封装件。

Description

多芯片的半导体封装件及其制法
技术领域
本发明涉及一种多芯片的半导体封装件及其制法，特别是涉及一种具有两个以上的芯片，且以水平间隔方式设置于基板上的多芯片半导体封装件及其制法。
背景技术
由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小的趋势的日益重要，且所述电子产品朝多功能及高性能的方向发展，为满足半导体封装件高积集度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，现有技术是以半导体封装件多芯片模块化(MultichipModule；MCM)的形式呈现。具有多芯片模块化(Multichip Module；MCM)的半导体封装件是在单一封装件的基板(如基板或导线架)上黏接至少二个以上的芯片，且芯片与基板间的黏接方式一般可分为两种，以下即配合所附图式中的图1至图3，简述此两种黏接技术。
图1即显示一现有以水平间隔方式的多芯片半导体封装件。如图所示，此芯片封装结构包含：一基板100，其具有一芯层100c，其上具有一正面的拒焊层(Solder mask layer)100a和一背面的拒焊层100b；一第一芯片110，其具有一主动面110a和一非主动面110b，且其非主动面110b黏接至该基板100的正面拒焊层100a，而以第一导线120将该第一芯片110的主动面110a电性连接至该基板100正面的第一焊结区域130；一第二芯片140，其具有一主动面140a和一非主动面140b，且其非主动面140b黏接至该基板100的正面拒焊层100a并与该第一焊结区域130以一定的距离间隔开，而以第二导线150将该第二芯片140的主动面140a电性连接至该基板100正面的第二焊结区域160；一封装胶体170，用以包覆二个间隔黏接的芯片110、140；以及多个锡球180，其植接于基板100的背面拒焊层100b的焊垫181，用以作为该封装单元的外部电性连接点。
然而上述的间隔式多芯片半导体封装件的缺点在于为避免各芯片与各芯片间的导线误触，须以一定的间隔来黏接各该芯片，使各该焊结区域均有独立的区域，故，若需黏接多个的芯片则需于基板上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片，此举将造成成本的增加及无法满足市场轻薄短小的需求。
图2显示现有美国专利第5,793,108号所揭露以叠晶方式(Stacked)将各芯片垂直叠接于基板上以克服上述在限定大小下置放更多芯片的方式。如图所示，此种结构的半导体封装件将第一芯片210黏接到基板200上，接着，再将第二芯片220黏接至第一芯片210上，并以第一导线230及第二导线240分别将该第一芯片210及第二芯片220电性连接至该基板200上。然为避免第二芯片220的设置干扰到第一导线与第一芯片210的焊接，该第二芯片220的尺寸须限制小于该第一芯片210的尺寸，故此种堆叠方式无法满足市场上因需扩充电子产品容量，而使用相同芯片大小、相同芯片功能的堆叠。
为避免上述半导体封装件受芯片尺寸局限而影响到封装件的积集化程度。图3为美国专利第6,900,528号”Stacked Mass Storage FlashMemory Package”提出一种上层芯片外伸的封装结构予以因应。如图所示，该半导体封装件的第一芯片310黏接至基板300上，并将该第一芯片310以多条第一导线320电性连接至该基板300上，接着，再将第二芯片330以交错(off-set)外伸于该第一芯片310的方式黏接于该第一芯片310上，最后，再将该第二芯片330以多条第二导线340电性连接至该第一芯片310及该基板300上。上述的叠晶方式虽可解决相同芯片大小的堆叠问题，却也衍生出以叠晶的方式产生厚度增加的问题，是故，为了降低芯片厚度，另需将该芯片的背面加以研磨，以试图使该封装件整体厚度降低，但是其流程繁琐耗时且耗费成本。
因此，如何解决上述现有多芯片半导体封装件问题，并开发一种可有效在封装件中整合更多或更大的芯片以提升电性功能，同时避免以叠晶方式造成封装完成后的整体高度增加的问题，以符合电子产品的微型化的趋势，实为目前亟欲解决的课题。
发明内容
鉴于以上所述背景技术的缺点，本发明的主要目的是提供一种多芯片的半导体封装件及其制法，以有效在半导体封装件中整合更多或更大的芯片，进而提升其效率。
本发明的另一目的是提供一种多芯片的半导体封装件及其制法，不受封装件结构的面积限制，而得有效在多芯片的半导体封装件中整合更多或更大的芯片。
本发明的再一目的是提供一种多芯片的半导体封装件及其制法，可避免以叠晶方式造成封装完成后的整体高度增加的问题，以符合电子产品的微型化的趋势。
为达到上述目的以及其它目的，本发明提供一种多芯片的半导体封装件，其包括：一基板；具有主动面及相对非主动面的第一芯片，且该第一芯片的该非主动面黏接至该基板上；用以电性连接该第一芯片及设在该基板上的第一焊结区域的多条第一导线；具有主动面及相对非主动面的第二芯片，且该第二芯片的非主动面黏接至邻近该第一芯片水平方向一侧的基板上，并与该第一焊结区域形成交错重叠；形成于该第二芯片与基板间的胶黏层；用以电性连接该第二芯片及设在该基板上的第二焊结区域的多条第二导线；以及形成于该基板上的封装胶体，用以包覆该第一芯片、第一导线、胶黏层、第二芯片及第二导线。
该胶黏层为一绝缘性的胶状物质；该胶黏层复可包括内含有多个悬浮颗粒或多个凸块其中之一者，该悬浮颗粒是由一绝缘性高分子聚合物材料或铜、铝、铜钨合金、铝合金、碳硅化合物、硅等材料所组群组之一者所制成，而该凸块可例如为锡铅凸块(solder bump)或金凸块(stud bump)所制成；该胶黏层亦可为一胶片，该胶片可由聚亚酰胺胶片(Polyimide Tape)的材料制成。
本发明亦揭露一种多芯片的半导体封装件制法，则包括以下步骤：提供一基板，以将第一芯片黏接至该基板上；以多条第一导线电性连接该第一芯片及设在该基板上的第一焊结区域；将第二芯片黏接到邻近该第一芯片水平方向一侧的基板上，并使该第二芯片与该基板间所形成的胶黏层完全覆盖该第一焊结区域及该第一导线的局部线弧；以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶黏层、第二芯片、第二导线。
其中该胶黏层为一绝缘性的胶状物质，且该胶状物质选自环氧树脂、聚亚酰胺等材料所组群组之一者所制成。
本发明又揭露一种多芯片的半导体封装件制法，则包括以下步骤：提供一基板，以将第一芯片黏接至该基板上；以多条第一导线焊电性连接该第一芯片及设在该基板上的第一焊结区域；将一胶黏剂涂布至邻近该第一芯片水平方向一侧的基板上，并覆盖该第一焊结区域及该第一导线的局部线弧，以形成一胶黏层；将第二芯片黏接到该胶黏层上；以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶黏层、第二芯片、第二导线。
该胶黏层为一绝缘性的胶状物质，且该胶状物质选自环氧树脂、聚亚酰胺等材料所组群组之一者所制成。该胶黏层复可包括内含有多个悬浮颗粒或多个凸块其中之一者，且该悬浮颗粒是由一绝缘性高分子聚合物材料或铜、铝、铜钨合金、铝合金、碳硅化合物、硅等材料所组群组之一者所制成，而该凸块可由导电或非导电的高分子聚合物材料制成。
本发明另揭露一种多芯片的半导体封装件制法，包括以下步骤：提供一基板，以将第一芯片黏接至该基板上；以多条第一导线电性连接该第一芯片及设在该基板上的第一焊结区域；将一胶片黏接至邻近该第一芯片水平方向一侧的基板上；将第二芯片黏接到该胶片上；以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶黏层、第二芯片、第二导线。较佳地，该胶片可由聚亚酰胺胶片(Polyimide Tape)的材料制成。
在本发明的多芯片的半导体封装件及其制法中，该基板为球栅阵列式BGA基板，且在该基板底面上并植接有多个焊球以作为与外界装置电性连接的介质。亦可为LGA(LAND GRID ARRAY)基板，以供芯片经由多个排列于该基板底面的金属接点进而电性连接至外部装置。
在此应特别注意者，本发明的多芯片的半导体封装件及其制法中，该基板的选择，在不违背本发明的精神及范畴下，可加以组合变化，且其均为本发明所涵盖的特征所在。
因此，本发明的多芯片的半导体封装件及其制法是将芯片与芯片间以水平间隔方式黏接于该基板上，避免以叠晶(Stacked)方式增加封装成品的整体高度。且本发明的多芯片的半导体封装件及其制法是将该第二芯片直接通过绝缘性胶黏层而黏接至该基板上，并且与该第一焊结区域形成交错重叠，因而毋须将该第一焊结区域独立出来，更可减少基板空间的浪费，进而可容纳更多或更大容量的芯片的半导体。
再者，本发明的多芯片的半导体封装件及其制法，其中，该胶黏剂中添加固体物质可降低胶黏剂的流动程度，使该第二芯片于压接至该胶黏层上后能维持较佳的平面度，而不致出现芯片移位或胶剂溢流等问题，进而提升产品良率，同时便于量产该封装件。
附图说明
图1为现有间隔式多芯片半导体封装件剖面示意图；
图2为美国专利第5,793,108号所揭露的叠晶式多芯片半导体封装件剖面示意图；
图3为美国专利第6,900,528号所揭露的多芯片半导体封装件剖面示意图；
图4A及图4B为本发明的多芯片半导体封装件第一实施例的剖面示意图；
图5A至图5F为本发明的多芯片半导体封装件制法第一实施例的剖面示意图；
图6A及图6B为本发明的多芯片半导体封装件及其制法第二实施例的剖面示意图；
图7A及图7B为本发明的多芯片半导体封装件及其制法第三实施例的剖面示意图；
图8A及图8B为本发明的多芯片半导体封装件及其制法第四实施例的剖面示意图；以及
图9A及图9B为本发明的多芯片半导体封装件及其制法第五实施例的剖面示意图。
元件符号说明
5夹具
100a正面
100b背面
100c芯层
40，100，200，300基板
400顶面
401底面
402，130第一焊结区域
403，160第二焊结区域
41，110，210，310第一芯片
410，110a，140a主动面
411，110b，140b非主动面
42，120，230，320第一导线
43，412胶黏层，胶黏剂
430悬浮颗粒
431凸块
432胶片
44，140，220，330第二芯片
440主动面
441非主动面
45，150，240，340第二导线
46，170封装胶体
47，180锡球
H胶黏层厚度
h局部线弧高度
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图4A及图4B，为本发明多芯片的半导体封装件的较佳实施例示意图。如图所示，该多芯片的半导体封装件包括有一基板40，黏接于该基板40上的第一芯片41，提供该基板40及第一芯片41电性连接的多条第一导线42，黏接至邻近该第一芯片41水平方向一侧的基板40上的第二芯片44，形成于该第二芯片44与基板40间的胶黏层43，将第二芯片44电性连接至基板40的多条第二导线45，以及用以包覆该第一芯片41、第一导线42、胶黏层43、第二芯片44及第二导线45的封装胶体46。
该基板40采用球栅阵列式(BGA)基板或平面格栅阵列式(LANDGRID ARRAY，LGA)基板其中之一者，由于此种基板为公知结构，故于此不另重复赘述。该基板40具有一顶面400及一相对的底面401，该顶面400上定义有多个提供芯片接置的区域(未图标)以及多个提供所述导线接置的区域如第一焊结区域402、第二焊结区域403，而该底面401则植接有成阵列方式列置的焊球47或金属接点(未图示)，以供黏接于基板40上的第一芯片41及第二芯片44可通过该焊球47或金属接点(未图标)与外界装置电性连接。
该第一芯片41以如银胶(Silver Paste)或聚亚酰胺(PolyimideTape)胶片412等黏接到基板40顶面400的预设位置上，该第一芯片41具有一主动面410及一非主动面411，该第一芯片41的主动面410的单侧、双侧或周侧布设有多个焊垫(未图示)，使该第一芯片41上片(Die Bonding)到该基板40上之后，该第一导线42能通过该焊垫(未图示)与该第一芯片41的内部回路连结，并焊结至该第一焊结区域402使该第一芯片41电性连接至该基板40。
该第一导线42的焊接作业完成后，即可将该第二芯片44黏接至邻近该第一芯片41水平方向一侧的基板40顶面400上的预设位置，其中，该第二芯片44与该第一焊结区域402形成交错重叠。该胶黏层43是由环氧树脂、聚亚酰胺等材料所组成的绝缘性胶状物质。
该第二芯片44具有一主动面440及一非主动面441，该第二芯片44的主动面440的单侧、双侧或周侧布设有多焊垫(未图示)，且于该第二芯片44黏接至该基板40后，该第二导线45能通过该焊垫(未图示)与该第二芯片44的内部回路连结，并焊结至该第二焊结区域403使该第二芯片44电性连接至该基板40。由于该第二芯片44与该第一焊结区域402形成交错重叠，因此，可减少基板空间的浪费，而使得该第二芯片44在芯片种类及芯片尺寸上具有更大的选择空间。
请参阅图5A至图5F，为本发明的多芯片半导体封装件制法的制程示意图。
如图5A及图5B所示，首先，提供一基板40，该基板40具有一顶面400以及一与该顶面400相对应的底面401，该基板40的顶面400上预设有一芯片接置区(未图示)，再以点胶或画胶等方式将银胶412涂布于该芯片接置区上，以供第一芯片41的非主动面411黏接。
如图5C所示，以公知导线作业将第一芯片41与基板40电性导接；其中，该导线作业是在烘烤步骤(Die Bond Curing)结束后再以打线机(Bonder)(未图示)将该第一导线42的一端烧熔并焊接到第一芯片41主动面410的焊垫(未图示)上，再上引外拉该第一导线42至基板上40的第一焊结区域402焊结。
如图5D所示，以其它公知布胶方法将胶黏剂43涂覆于该第一芯片41一侧的基板40顶面400上的预设位置(未图标)，其中，该胶黏剂43覆盖该第一焊结区域402及该第一导线42的局部线弧。
如他5E所示，令第二芯片44通过其非主动面441压合至该胶黏层43上。
如图5F所示，该第二芯片44与基板40亦可采用如同前述焊线方法，即以第二导线45焊连该第二芯片44的主动面440至该基板40上的第二焊结区域403，使得该第二芯片44与该基板40电性导接。待第二导线45完成焊接后，将形成有第一芯片41、胶黏层43、第二芯片44、及基板40的结构体置于封装模具(未图示)中进行模压作业(Molding)，以由封装树脂固化成型出包覆该第一芯片41、第一导线42、胶黏层43、第二芯片44及第二导线45的封装胶体46，即完成本发明的多芯片半导体封装件的制程步骤。
第二实施例
请参阅图6A及图6B所示，为本发明的多芯片半导体封装件及其制法第二实施例的剖面示意图。该第二实施例的半导体封装件及制法与前述第一实施例大致相同，其不同处在于该第二芯片44使用WBL(Wafer Back Laminate)技术，即先将胶黏剂43涂布于该第二芯片44的非主动面441上，接着，使用夹具5(Pick-up Head)夹持该第二芯片44及其非主动面441上的胶黏层43，然后，令该夹具提供热源以加热使该胶黏层43呈熔融状态并直接压接于该第一芯片41一侧的基板40顶面400上的预设位置(未图标)，且该胶黏剂43完全覆盖该第一焊结区域402及该第一导线42局部线弧，藉以简化该制程的步骤，以提高效率。
第三实施例
请参阅图7A及图7B所示，为本发明的多芯片半导体封装件及其制法第三实施例的剖面示意图。该第三实施例的半导体封装件及制法与前述第一实施例大致相同，其不同处在于该胶黏剂43为混入多个悬浮颗粒430均匀搅拌所制成的胶状物质。
该悬浮颗粒430是由一绝缘性高分子聚合物材料或如铜、铝、铜钨合金(如CuW)、铝合金(如AlN)等金属材料以及其它具有良好刚性(Rigidity)的材料，如碳硅化合物或硅粒等所制成。然为避免电传导性良好的悬浮颗粒430触碰到焊线或芯片时会形成不当电性导接，打磨后具有特定粒径大小的颗粒430表面则视实际需要外覆一绝缘性薄层(未图示)。
第四实施例
请参阅图8A及图8B所示，为本发明的多芯片半导体封装件及其制法第四实施例的剖面示意图。该第四实施例的半导体封装件及制法与前述第一实施例大致相同，其不同处在于进行该胶黏剂43的涂布之前，可预置多个凸块431于该基板40上的预设位置(未图标)，接着，再涂布该胶黏剂43以形成供该第二芯片44接置的胶黏层43，其中，该凸块431例如为锡铅凸块(solder bump)或金凸块(stud bump)。
第五实施例
请参阅图9A及图9B所示，为本发明的多芯片半导体封装件及其制法第五实施例的剖面示意图。该第五实施例的半导体封装件及制法与前述第一实施例大致相同，其不同处在于其该胶黏层为一胶片432且该胶片432不覆盖该第一焊结区域402及该第一导线42，其中，该胶片432是由一不导电的高分子聚合物材料所制成，可为例如聚亚酰胺胶片(Polyimide Tape)。接着即可将第二芯片44黏接至该胶片432上，并与该第一焊结区域402形成交错重叠。
在此应特别注意，本发明前述各实施例的多芯片半导体封装件及其制法中，该胶黏剂构成的形式选择，以及胶黏层所使用的黏接方式，在不违背本发明的精神及范畴下，可加以组合变化，且其均为本发明所涵盖的特征所在。
因此，本发明的多芯片半导体封装件及其制法是将芯片与芯片间以水平间隔方式黏接于该基板上，可解决现有以叠晶(Stacked)方式造成封装完成后的整体高度增加的问题，以符合电子产品的微型化(Miniaturization)的趋势。本发明的多芯片半导体封装件及其制法是将第二芯片与第一焊结区域形成空间上重叠错置即可减少基板空间的浪费，而毋需将各该焊结区域独立出来，故可整合更多或更大容量的芯片，以提升封装件的性能(ability)与容量(capacity)。且本发明所形成的胶黏层中添加固体物质可降低胶黏剂的流动程度，使该第二芯片于压接至该胶黏层上后能维持较佳的平面度，而不致出现芯片移位或胶剂溢流等问题，进而提升产品良率，同时便于量产该封装件。由此可知，本发明的多芯片半导体封装件及其制法，已可利于解决背景技术的种种缺陷，并兼具前述的多种优点与高度产业利用价值。
以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为本发明权利要求书的范围所涵盖。

Claims (15)

1. 一种多芯片的半导体封装件，包括：
基板；
第一芯片，具有主动面及相对非主动面，并通过其非主动面与该基板黏接；
多条第一导线，其一端焊接于该第一芯片的主动面上，而另一端则焊接至设在该基板上的第一焊结区域；
至少一第二芯片，具有主动面及相对非主动面，以其非主动面黏接至邻近该第一芯片水平方向一侧的基板上，并且与该第一焊结区域形成交错重叠；
胶黏层，形成于该第二芯片与基板间；
多条第二导线，其一端焊接于该第二芯片的主动面上，而另一端则焊接至设在该基板上的第二焊结区域；以及
形成于该基板上的封装胶体，用以包覆该第一芯片、第一导线、胶黏层、第二芯片及第二导线。
2. 根据权利要求1所述的多芯片的半导体封装件，其中，该基板设置有导电元件，以供该第一及第二芯片通过其与外界装置形成电性连接关系。
3. 根据权利要求1所述的多芯片的半导体封装件，其中，该胶黏层为一绝缘性的胶状物质。
4. 根据权利要求1所述的多芯片的半导体封装件，其中，该胶黏层复包括内含有多个悬浮颗粒及多个凸块其中之一者。
5. 根据权利要求1所述的多芯片的半导体封装件，其中，该胶黏层为一胶片。
6. 一种多芯片的半导体封装件制法，包括：
提供一基板，以将第一芯片黏接至该基板上；
以多条第一导线电性连接该第一芯片及设在该基板上的第一焊结区域；
将第二芯片黏接到邻近该第一芯片水平方向一侧的基板上，并使该第二芯片与基板间所形成的胶黏层完全覆盖该第一焊结区域及该第一导线局部线弧；
以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；以及
进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶黏层、第二芯片、第二导线。
7. 根据权利要求6所述的多芯片的半导体封装件制法，其中，该基板设置有导电元件，以供该第一及第二芯片通过其与外界装置形成电性连接关系。
8. 根据权利要求6所述的多芯片的半导体封装件制法，其中，该胶黏层为一绝缘性的胶状物质。
9. 一种多芯片的半导体封装件制法，包括：
提供一基板，以将第一芯片黏接至该基板上；
以多条第一导线电性连接该第一芯片及设在该基板上的第一焊结区域；
将一胶黏剂涂布至邻近该第一芯片水平方向一侧的基板上，并覆盖该第一焊结区域及该第一导线局部线弧，以形成一胶黏层；
将第二芯片黏接至该胶黏层上；
以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；以及
进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶黏层、第二芯片、第二导线。
10. 根据权利要求9所述的多芯片的半导体封装件制法，其中，该基板设置有导电元件，以供该第一及第二芯片通过其与外界装置形成电性连接关系。
11. 根据权利要求9所述的多芯片的半导体封装件制法，其中，该胶黏层为一绝缘性的胶状物质。
12. 根据权利要求9所述的多芯片的半导体封装件制法，其中，该胶黏层复包括内含有多个悬浮颗粒及多个凸块其中之一者。
13. 一种多芯片的半导体封装件制法，包括：
提供一基板，以将第一芯片黏接至该基板上；
以多条第一导线电性连接该第一芯片及设在该基板上的第一焊结区域；
将一胶片黏接至邻近该第一芯片水平方向一侧的基板上；
将第二芯片黏接至该胶片上，并与该第一焊结区域形成交错重叠；
以多条第二导线电性连接该第二芯片及设在该基板上的第二焊结区域；以及
进行封装模压制程，以使封装胶体完整包覆住位于该基板上的第一芯片、第一导线、胶片、第二芯片、第二导线。
14. 根据权利要求13所述的多芯片的半导体封装件制法，其中，该基板设置有导电元件，以供该第一及第二芯片通过其与外界装置形成电性连接关系。
15. 根据权利要求13所述的多芯片的半导体封装件制法，其中，该胶片由聚亚酰胺胶片的材料制成。
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