CN110875200B - 晶圆级封装方法及封装结构 - Google Patents

晶圆级封装方法及封装结构 Download PDF

Info

Publication number
CN110875200B
CN110875200B CN201811026716.3A CN201811026716A CN110875200B CN 110875200 B CN110875200 B CN 110875200B CN 201811026716 A CN201811026716 A CN 201811026716A CN 110875200 B CN110875200 B CN 110875200B
Authority
CN
China
Prior art keywords
metal layer
chip
layer
wafer
packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811026716.3A
Other languages
English (en)
Other versions
CN110875200A (zh
Inventor
罗海龙
克里夫·德劳利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Semiconductor International Corp
Original Assignee
Ningbo Semiconductor International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Semiconductor International Corp filed Critical Ningbo Semiconductor International Corp
Priority to CN201811026716.3A priority Critical patent/CN110875200B/zh
Priority to KR1020217006429A priority patent/KR20210039439A/ko
Priority to PCT/CN2018/113107 priority patent/WO2020047975A1/zh
Priority to JP2021510856A priority patent/JP7106753B2/ja
Priority to US16/228,059 priority patent/US10861822B2/en
Publication of CN110875200A publication Critical patent/CN110875200A/zh
Priority to US17/091,981 priority patent/US11562980B2/en
Application granted granted Critical
Publication of CN110875200B publication Critical patent/CN110875200B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)

Abstract

一种晶圆级封装方法及封装结构，方法包括：提供器件晶圆以及键合于器件晶圆上的多个第一芯片，器件晶圆上具有覆盖第一芯片的第一封装层，第一芯片包括形成有第一焊盘的芯片正面以及与芯片正面相背的芯片背面，芯片正面朝向器件晶圆；刻蚀第一封装层，形成露出至少一个第一芯片的第一开口，且第一开口露出的芯片背面适于加载信号；形成覆盖第一开口露出的第一芯片、第一开口底部和侧壁、以及第一封装层顶部的金属层结构；对芯片背面和金属层结构进行合金处理，使芯片背面的金属层结构作为背金层；形成覆盖背金层和金属层结构的第二封装层。本发明在芯片背面形成背金层，作为第一芯片的背面电极，从而根据实际工艺需求对芯片背面加载信号。

Description

晶圆级封装方法及封装结构
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
发明内容
本发明实施例解决的问题是提供一种晶圆级封装方法及封装结构，提高晶圆级封装结构的使用性能。
为解决上述问题，本发明实施例提供一种晶圆级封装方法，包括：提供器件晶圆以及键合于所述器件晶圆上的多个第一芯片，所述器件晶圆上具有覆盖所述第一芯片的第一封装层，所述第一芯片包括形成有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，所述芯片正面朝向所述器件晶圆；刻蚀所述第一封装层，在所述第一封装层内形成露出至少一个第一芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；形成覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层顶部的金属层结构；对所述芯片背面和金属层结构进行合金处理，使所述芯片背面的金属层结构作为背金层；在所述合金处理后，在所述第一开口内形成覆盖所述背金层的第二封装层，所述第二封装层还覆盖所述第一封装层顶部的金属层结构。
可选的，所述加载信号为接地信号或电压信号。
可选的，所述加载信号为接地信号；在所述第一开口内形成覆盖所述背金层的第二封装层后，还包括：刻蚀所述第二封装层，在所述第二封装层内形成露出所述背金层的第二开口
可选的，所述加载信号为电压信号；所述器件晶圆内形成有多个第二芯片，所述第二芯片朝向所述第一芯片的表面具有第二焊盘；刻蚀所述第一封装层的步骤中，所述第一开口露出所述第二焊盘；在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构还形成于所述第二焊盘表面。
可选的，在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。
可选的，在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构为单层结构的底部金属层；对所述芯片背面和金属层结构进行合金处理后，在所述第一开口内形成覆盖所述背金层的第二封装层之前，还包括：在所述底部金属层上形成过渡金属层；在所述过渡金属层上形成顶部金属层，所述顶部金属层、过渡金属层、以及经所述合金处理的底部金属层作为所述背金层。
可选的，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。
可选的，形成所述底部金属层、过渡金属层和顶部金属层中任一个的工艺为电镀工艺、物理气相沉积工艺或电子束蒸发工艺。
可选的，所述合金处理的工艺为退火工艺。
可选的，所述合金处理的参数包括：工艺温度为100℃至250℃，工艺时间为30分钟至180分钟。
可选的，刻蚀所述第一封装层的工艺为激光刻蚀工艺、等离子体干刻蚀工艺或反应离子刻蚀工艺。
可选的，刻蚀所述第二封装层的工艺为激光刻蚀工艺、等离子体干刻蚀工艺或反应离子刻蚀工艺。
可选的，提供器件晶圆以及键合于所述器件晶圆上的多个第一芯片的步骤包括：采用熔融键合工艺，将所述第一芯片键合于所述器件晶圆上。
相应的，本发明实施例还提供一种晶圆级封装结构，包括：器件晶圆；键合于所述器件晶圆上的多个第一芯片，所述第一芯片包括形成有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，所述芯片正面朝向所述器件晶圆；第一封装层，位于所述器件晶圆上且覆盖所述第一芯片，所述第一封装层内具有露出至少一个第一芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；金属层结构，覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层的顶部，其中，所述芯片背面的金属层结构与所述芯片背面经历过合金处理，且位于所述芯片背面的金属层结构用于作为背金层；第二封装层，位于所述第一开口内且覆盖所述背金层，所述第二封装层还覆盖所述第一封装层顶部的金属层结构。
可选的，所述加载信号为接地信号或电压信号。
可选的，所述加载信号为接地信号；所述晶圆级封装结构还包括：位于所述第二封装层内的第二开口，所述第二开口露出所述背金层。
可选的，所述加载信号为电压信号；所述器件晶圆内形成有多个第二芯片，所述第二芯片朝向所述第一芯片的表面具有第二焊盘；所述第一开口露出所述第二焊盘，且所述金属层结构还位于所述第二焊盘表面。
可选的，所述金属层结构包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。
可选的，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。
可选的，所述底部金属层的厚度为
Figure BDA0001788690570000031
至
Figure BDA0001788690570000032
所述过渡金属层的厚度为
Figure BDA0001788690570000035
至
Figure BDA0001788690570000036
所述顶部金属层的厚度为
Figure BDA0001788690570000033
至
Figure BDA0001788690570000034
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例通过刻蚀第一封装层，露出适于加载信号的第一芯片的芯片背面后，形成覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层顶部的金属层结构，并对所述芯片背面和金属层结构进行合金处理，使所述芯片背面的金属层结构作为背金层，随后形成覆盖所述背金层的第二封装层；所述背金层用于作为所述第一芯片的背面电极，从而能够根据实际工艺需求，对适于加载信号的芯片背面加载信号(例如接地信号)，进而有利于提高晶圆级封装结构的使用性能。
可选方案中，所述器件晶圆内形成有多个第二芯片，所述第二芯片朝向所述第一芯片的表面具有第二焊盘，刻蚀所述第一封装层后，所述封装层内的第一开口露出所述第二焊盘，且所述金属层结构还形成于所述第二焊盘表面；通过所述金属层结构和背金层，实现了所述第一芯片的芯片背面和所述第二芯片的电连接，从而能够通过所述第二芯片，对所述芯片背面加载电压信号。
附图说明
图1至图7是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图；
图8至图11是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
具体实施方式
目前晶圆级封装结构的使用性能有待提高。分析其使用性能有待提高的原因在于：
晶圆级封装结构主要包括器件晶圆以及键合于所述器件晶圆上的芯片，还包括位于所述器件晶圆上且覆盖所述芯片的封装层；所述封装层包裹所述芯片，因此在所述晶圆级封装结构中，难以对所述芯片的芯片背面加载信号(例如接地信号或电压信号)。
为了解决所述技术问题，本发明实施例通过刻蚀第一封装层，露出适于加载信号的第一芯片的芯片背面后，形成覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层顶部的金属层结构，并对所述芯片背面和金属层结构进行合金处理，使所述芯片背面的金属层结构作为背金层，随后形成覆盖所述背金层的第二封装层；所述背金层用于作为所述第一芯片的背面电极，从而能够根据实际工艺需求，对适于加载信号的芯片背面加载信号(例如接地信号)，进而有利于提高晶圆级封装结构的使用性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图7是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
参考图1，提供器件晶圆(CMOS Wafer)100以及键合于所述器件晶圆100上的多个第一芯片200，所述器件晶圆100上具有覆盖所述第一芯片200的第一封装层300，所述第一芯片200包括形成有第一焊盘210的第一芯片正面201以及与所述第一芯片正面201相背的第一芯片背面202，所述第一芯片正面201朝向所述器件晶圆100。
本实施例中，所述晶圆级封装方法用于实现晶圆级系统封装。所述器件晶圆100为完成器件制作的晶圆，所述器件晶圆100可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成NMOS器件和PMOS器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构。
因此，本实施例中，所述器件晶圆100中集成有多个第二芯片110，且所述第二芯片110中形成有第二焊盘(Pad)120。其中，所述多个第二芯片110可以为同一类型或不同类型的芯片。
本实施例中，所述第二焊盘120为所述器件晶圆100的引线焊盘(Bond Pad)，所述第二焊盘120用于实现所述第二芯片110与其他电路之间的电性连接。
需要说明的是，为了便于图示，本实施例中，以所述器件晶圆100中集成有三个第二芯片110为例进行说明。但所述第二芯片110的数量不仅限于三个。
本实施例中，所述器件晶圆100的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述器件晶圆100包括露出所述第二焊盘120的第二芯片正面101以及与所述第二芯片正面101相背的第二芯片背面102，所述多个第一芯片200键合于所述器件晶圆100的第二芯片正面101。其中，所述第二芯片背面202指的是所述器件晶圆100中远离所述第二焊盘120一侧的半导体衬底的底部表面。
所述第一芯片200为待集成芯片，所述第一芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第一芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述第一芯片还可以是其他功能芯片。
本实施例中，所述晶圆级封装方法用于将多个不同功能的多个第一芯片200组合到一个封装结构中，因此所述多个第一芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，所述多个第一芯片的功能类型还可以相同。
需要说明的是，本实施例晶圆级封装方法用于实现异质集成，因此所述多个第一芯片200为硅晶圆制成的芯片。在其他实施例中，所述第一芯片也可以是其他材质形成的芯片。
所述第一芯片200与所述第二芯片110的数量相同，所述第一芯片200与所述第二芯片110一一对应且具有预设的相对位置关系。本实施例中，所述第一芯片200在所述器件晶圆100上的投影与所述第二芯片110部分重叠。在其他实施例中，所述第一芯片还可以与相对应的第二芯片相互对准，即所述第一芯片在所述器件晶圆上的投影与所述第二芯片相重合。
所述第一芯片200可以采用集成电路制作技术所制成，所述第一芯片200通常也包括形成于半导体衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊盘等结构。
所述第一芯片200内形成有所述第一焊盘210，且所述第一芯片200的第一芯片正面201露出所述第一焊盘210，所述第一焊盘210用于实现所述第一芯片200与其他电路的电性连接。本实施例中，所述第一焊盘210为引线焊盘。
本实施例中，提供器件晶圆100以及键合于所述器件晶圆100上的多个第一芯片200的步骤包括：采用熔融键合(Fusion Bonding)工艺，将所述第一芯片200键合于所述器件晶圆100上。
熔融键合是一种主要利用界面化学力完成键合的工艺。通过所述熔融键合工艺，所述第一芯片正面201和第二芯片正面101通过共价键结合的方式实现键合，因此所述器件晶圆100和第一芯片200的键合强度较高，相应提高了封装成品率。在其他实施例中，所述器件晶圆和第一芯片还可以通过其他键合方式实现键合，例如：黏着键合或玻璃介质键合等。
所述第一封装层300覆盖所述第一芯片200和所述器件晶圆100的第二芯片正面101，能够起到密封和防潮的作用，以保护所述第一芯片200和第二芯片110，从而降低所述第一芯片200和第二芯片110受损、被污染或被氧化的概率，进而有利于优化所获得晶圆级封装结构的性能。
本实施例中，所述第一封装层300的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述第一封装层的材料还可以为聚酰亚胺或硅胶等热固性材料。
本实施例中，通过注塑工艺形成所述第一封装层300，注塑工艺的填充性能较好，从而可以使所述第一封装层300较好地填充于所述多个第一芯片200之间，从而对所述第一芯片200和第二芯片110实现良好的封装效果。
具体地，通过注塑成型工艺，使用液体的塑封料或者固体的塑封料，以形成所述第一封装层300，所述第一封装层300的形状为晶圆状，且所述晶圆状第一封装层300的直径可以与所述器件晶圆100的直径相同。在其他实施例中，所述第一封装层也可以为其它合适的形状，相应还可以采用其他封装工艺形成所述第一封装层。
参考图2，刻蚀所述第一封装层300，在所述第一封装层300内形成露出至少一个第一芯片200的第一开口301，且所述第一开口301露出的第一芯片背面202适于加载信号。
通过露出待加载信号的第一芯片背面202，从而为后续在所述第一芯片背面202形成背金层提供工艺基础。其中，所述背金层可用于作为所述第一芯片200的背面电极，适于加载信号。
需要说明的是，为了降低刻蚀所述第一封装层300的工艺难度，所述第一开口301底部还露出部分所述器件晶圆100，从而可以将所述第二芯片正面101作为刻蚀停止位置。
本实施例中，所述加载信号为接地信号，即后续形成于所述第一芯片背面202的背金层用于与地端相连，因此为了避免对所述第一芯片200相对应的第二芯片110产生影响，所述第一开口301未露出所述第二芯片110的第二焊盘120。
具体地，通过激光刻蚀工艺刻蚀所述第一封装层300。
激光刻蚀工艺是利用高能量激光光束照射到待刻蚀工件表面，使其融化、气化，形成一定深度的凹槽，以实现刻蚀的目的。激光刻蚀工艺可以实现不同图形不同角度的一次性成型技术，无需采用掩膜版，具有刻蚀良品率高、稳定性高、灵活性好、无耗材、操作简便、非接触、无污染、高精度和工艺成本低等特点。通过采用激光刻蚀的方式，能精确控制所述第一开口301的大小、提高所述第一开口301的形貌质量，从而降低相邻第一芯片200或第二芯片110被暴露的概率。
在其他实施例中，刻蚀所述第一封装层的工艺还可以为等离子体刻蚀工艺或反应离子刻蚀工艺。
结合参考图3和图4，图4是图3中虚线框A中金属层结构的放大图，形成覆盖所述第一开口301露出的第一芯片200、所述第一开口301的底部和侧壁、以及所述第一封装层300顶部的金属层结构400。
所述第一芯片背面202的金属层结构400经后续的合金处理后，用于作为所述第一芯片背面202的背金层，以作为加载接地信号的电极。
为了提高后续背金层的性能、降低对所述第一芯片200所产生的不良影响，所述金属层结构400具有较低的接触电阻和热电阻，且热应力较小、可靠性较高；此外，为了保证良好的电学性能，所述金属层结构400具有良好的导电性且能够与所述第一芯片背面202形成欧姆接触。
为此，本实施例中，所述金属层结构400为金属叠层结构，从而可以利用不同金属的属性，使后续所形成的电极满足工艺需求。
具体地，所述金属层结构400包括底部金属层410、位于所述底部金属层上的过渡金属层420、以及位于所述过渡金属层上的顶部金属层430。
所述底部金属层410的材料为低势垒材料且与所述第一芯片背面202材料的接触电阻较小，所述底部金属层410的材料还与所述第一芯片背面202材料具有良好的浸润性，从而能够作为欧姆接触层。
为此，本实施例中，所述底部金属层410的材料为Ti。Ti与所述第一芯片背面202材料具有良好的浸润性，易于形成欧姆接触，且形成较高纯度Ti的工艺难度较低，因此通过选取Ti作为所述底部金属层410的材料，还有利于降低形成所述金属层结构400的工艺难度，此外，Ti的化学特性和机械性能较为稳定，与所述第一芯片背面202材料具有较好的热匹配，因此能够显著提高所述晶圆级封装结构的性能和可靠性。
在其他实施例中，所述底部金属层还可以为Cr、Al或V。
所述底部金属层410的厚度越大，所述底部金属层410的阻值越大，因此所述底部金属层410的厚度不宜过大，否则反而容易降低所述晶圆级封装结构的性能和可靠性，且造成工艺资源的浪费。但是所述底部金属层410的厚度也不宜过小，如果所述底部金属层410的厚度过小，则容易降低后续合金处理的效果，相应也可能降低所述晶圆级封装结构的性能和可靠。为此，本实施例中，所述底部金属层410的厚度为
Figure BDA0001788690570000091
至
Figure BDA0001788690570000092
所述顶部金属层420具有电阻率低、抗电迁移性能强、性能稳定和难以氧化等特点，因此能够起到导电层的作用，且能够对所述过渡金属层430起到保护作用，降低所述过渡金属层430发生氧化的概率。
为此，本实施例中，所述顶部金属层420的材料为Ag。Ag为工艺常用、成本较低的材料，因此通过选取Ag作为所述顶部金属层420的材料，有利于降低工艺难度和工艺成本。在其他实施例中，所述顶部金属层的材料还可以为Au。
所述顶部金属层430的厚度较大，从而能够有效提高对所述过渡金属层420的保护作用，且在后续对所形成背金层加载接地信号时，能够提高所述背金层的可靠性，从而提高所述晶圆级封装结构的性能稳定性；但是所述顶部金属层430的厚度也不宜过大，如果所述顶部金属层430的厚度过大，则会导致所述顶部金属层430的阻值过大，反而容易降低所述晶圆级封装结构的性能和可靠性，且造成工艺资源的浪费。为此，本实施例中，所述顶部金属层430的厚度为
Figure BDA0001788690570000093
至
Figure BDA0001788690570000094
所述过渡金属层420用于阻挡所述顶部金属层430的材料向所述底部金属层410内扩散，而且所述过渡金属层420的膨胀系数介于所述顶部金属层430和底部金属层410之间，具有适中的导电性和导热性，从而能够较好地实现热匹配作用；此外，所述过渡金属层420与所述底部金属层410和顶部金属层430的粘附性较好，从而有利于提高所述金属层结构400的形成质量，降低各金属层之间发生脱落的概率。为此，本实施例中，所述过渡金属层420的材料为Ni。
相应的，为了使所述过渡金属层420能够起到良好的热匹配和阻挡作用，所述过渡金属层420的厚度大于所述底部金属层410的厚度，且所述过渡金属层420的厚度小于所述顶部金属层430的厚度。为此，本实施例中，根据所述底部金属层410和顶部金属层420的厚度，所述过渡金属层420的厚度为
Figure BDA0001788690570000101
至
Figure BDA0001788690570000102
形成所述底部金属层410、过渡金属层420和顶部金属层430中任一个的工艺为电镀工艺、物理气相沉积工艺或电子束蒸发工艺；其中，为了提高所述金属层结构400性能，形成所述底部金属层410、过渡金属层420和顶部金属层430的工艺相同，从而保证良好的质量和形貌，并较好地控制各层金属层的厚度。
本实施例中，通过电镀工艺形成所述底部金属层、过渡金属层和顶部金属层，从而有利于提高各层金属层的粘附性和机械强度。相应的，所述金属层结构400保形覆盖所述第一芯片200、所述第一开口301的底部和侧壁、以及所述第一封装层300的顶部。在其他实施例中，所述金属层结构还可以填充于所述第一开口内。
参考图5，对所述第一芯片背面202和金属层结构400进行合金处理440，使所述第一芯片背面202的金属层结构400作为背金层450。
所述背金层450用于作为加载接地信号的电极，且通过所述合金化处理410，能够降低所述第一芯片200的自身电阻以及所述电极的接触电阻，相应也可以降低接地阻抗，从而减少电能的损耗，有利于提高所形成晶圆级封装结构的性能和可靠性。
本实施例中，所述合金处理440的工艺为退火工艺。在所述退火工艺的温度环境下，所述底部金属层410(如图4所示)与所述第一芯片背面202的材料在接触面相互扩散并反应，从而在接触面实现合金化。
具体地，所述底部金属层410的材料为Ti，所述第一芯片200的半导体衬底为硅衬底，相应的，在所述合金处理440后，在所述接触面形成TiSi合金，以形成欧姆接触。
本实施例中，在所述合金处理440后，所述第一芯片背面202的金属层结构400用于作为背金层450。
其中，所述合金处理440的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则在所述底部金属层410与所述第一芯片背面202的接触面实现合金化的速率较慢，不利于接触电阻的减小，从而容易导致晶圆级封装结构性能的下降；如果所述工艺温度过高，则容易对所述第一芯片200和第二芯片110中器件的性能造成不良影响，也容易降低晶圆级封装结构的性能。为此，本实施例中，所述合金处理440的工艺温度为100℃至250℃。
所述合金处理440的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，则难以提供充足时间在所述底部金属层410与所述第一芯片背面202的接触面实现合金化，不利于接触电阻的减小，从而容易导致晶圆级封装结构性能的下降；如果所述工艺时间过长，相应会造成热预算的增加、效率的下降，且容易对所述第一芯片200和第二芯片110中器件的性能造成不良影响。为此，本实施例中，所述合金处理440的工艺时间为30分钟至180分钟。
本实施例中，通过合理设定所述合金处理440的工艺参数，并将所述工艺温度和工艺时间相互配合，从而在有效实现合金化的情况下，提高合金处理的效率，并降低出现产生负面效应的概率。
需要说明的是，本实施例中，以先形成所述金属层结构400、再进行所述合金处理440为例进行说明。在其他实施例中，在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构还可以为单层结构的底部金属层；相应的，在所述合金处理后，还包括：在所述底部金属层上形成过渡金属层；在所述过渡金属层上形成顶部金属层，所述顶部金属层、过渡金属层、以及经所述合金处理的底部金属层用于作为所述背金层。
通过在形成所述过渡金属层和顶部金属层之前进行所述合金处理，有利于降低所述合金处理的难度，使所述合金处理更高效、显著地实现合金化。
参考图6，在所述合金处理440(如图5所示)后，在所述第一开口301(如图5所示)内形成覆盖所述背金层450的第二封装层310，所述第二封装层310还覆盖所述第一封装层300顶部的金属层结构400。
所述第二封装层310用于保护未实现合金化的金属层结构400以及所述背金层450，从而防止外界环境对所述金属层结构400和背金层450产生影响，进而避免对所述晶圆级封装结构的性能产生影响。
对所述第二封装层310的具体描述，请参考前述对所述第一封装层300的相应描述，本实施例在此不再赘述。
需要说明的是，形成所述第二封装层310后，还包括：通过所述第二芯片背面102对所述器件晶圆100进行减薄处理，并在所述减薄处理后的器件晶圆100中形成与所述第二芯片110电连接硅通孔互连结构，本实施例在此不做详述。
结合参考图7，本实施例中，形成所述第二封装层310后，还包括：刻蚀所述第二封装层310，在所述第二封装层310内形成露出所述背金层450的第二开口311。
形成所述第二开口311后，所述第二开口311露出所述背金层450，从而实现所述背金层450与其他电路的电连接。
本实施例中，所述第二开口311露出所述背金层450的部分表面。在其他实施例中，根据实际工艺情况，所述第二开口所述背金层的整个表面。
本实施例中，通过激光刻蚀工艺刻蚀所述第二封装层310。在其他实施例中，刻蚀所述第二封装层的工艺还可以为等离子体刻蚀工艺或反应离子刻蚀工艺。
对刻蚀所述第二封装层310的工艺的具体描述，可参考前述对刻蚀所述第一封装层300的工艺的相应描述，在此不再赘述。
图8至图11是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。
本实施例与前一实施例的相同之处不再赘述，本实施例与前一实施例的不同之处在于：所述加载信号为电压信号。
相应的，参考图8，刻蚀所述第一封装层600后，在所述第一封装层600内形成开口601，且所述开口601露出所述第二芯片410的第二焊盘420。
通过露出所述第二焊盘420，从而为后续实现所述第一芯片500的第一芯片背面502与所述第二焊盘420的电连接提供工艺基础。
具体地，形成所述开口601的步骤包括：提供器件晶圆400以及键合于所述器件晶圆400上的多个第一芯片500，所述器件晶圆400上形成有覆盖所述第一芯片500的第一封装层600，所述第一芯片500包括形成有第一焊盘510的第一芯片正面501以及与所述第一芯片正面501相背的第一芯片背面502，所述第一芯片正面501朝向所述器件晶圆400；刻蚀所述第一封装层600，在所述第一封装层600内形成露出至少一个第一芯片500的开口601，所述开口601还露出与所述第一芯片500相对应的第二芯片410的第二焊盘420，且所述开口601露出的第一芯片背面502适于加载电压信号。
本实施例中，通过熔融键合工艺，将所述第一芯片500键合于所述器件晶圆400上，从而提高所述器件晶圆400和第一芯片500的键合强度，有利于提高封装成品率，相应也有利于提高所形成晶圆级封装结构的性能。
本实施例中，所述器件晶圆400包括露出所述第二焊盘420的第二芯片正面401以及与所述第二芯片正面401相背的第二芯片背面402，所述多个第一芯片500键合于所述器件晶圆400的第二芯片正面401。
需要说明的是，在形成所述器件晶圆400的工艺中，所述第二芯片正面401露出所述第二焊盘420，且所述第二焊盘420在所述第二芯片410上的位置根据所述第一芯片500在所述第二芯片正面401上的位置而定，从而将所述第一芯片500键合于所述器件晶圆上400后，使所述第一芯片500露出所述第二焊盘420；相应的，在所述第一封装层600内形成所述开口601后，所述开口601能露出所述第二焊盘420，从而降低了露出所述第二焊盘420的工艺难度。
对所述器件晶圆400、第一芯片500、第一封装层600以及所述开口601的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
参考图9，形成覆盖所述开口601露出的第一芯片500、所述开口601的底部和侧壁、以及所述第一封装层600顶部的金属层结构700。
本实施例中，所述第一芯片500的第一芯片背面502适于加载电压，因此所述第一芯片背面502适于与所述第二焊盘420实现电连接，从而能够通过所述第二焊盘420将电压加载于所述第一芯片背面502。
相应的，形成所述金属层结构700的步骤中，所述金属层结构700还形成于所述第二焊盘420表面，所述金属层结构700与所述第二焊盘420实现电连接，从而通过所述金属层结构700电连接所述第一芯片背面502与所述第二焊盘420。
本实施例中，通过电镀工艺形成所述金属层结构700，相应的，所述金属层结构700保形覆盖所述第一芯片500、所述开口601的底部和侧壁、以及所述第一封装层600的顶部。
对所述金属层结构700的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
结合参考图10和图11，对所述第一芯片背面502和金属层结构700进行合金处理710(如图10所示)，使所述第一芯片背面502的金属层结构700作为背金层750(如图10所示)；在所述合金处理710后，在所述开口601内形成覆盖所述背金层750的第二封装层610(如图11所示)，所述第二封装层610还覆盖所述第一封装层600顶部的金属层结构700。
在所述合金处理710后，所述金属层结构700的底部金属层(未标示)与所述第一芯片背面502的材料在接触面相互扩散并反应，从而形成欧姆接触。
所述第二封装层610覆盖未实现合金化的金属层结构700以及所述背金层750。其中由于所述金属层结构700与所述第二焊盘420实现电连接，因此可以通过所述第二焊盘420与外部电路电连接的方式，实现所述第一芯片背面502与外部电路的电连接，从而对所述第一芯片背面502加载电压信号。
对所述合金处理710和第二封装层610的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种晶圆级封装结构。继续参考图7，示出了本发明晶圆级封装结构一实施例的结构示意图。
所述晶圆级封装结构包括：器件晶圆100；键合于所述器件晶圆100上的多个第一芯片200，所述第一芯片200包括形成有第一焊盘210的第一芯片正面201以及与所述第一芯片正面201相背的第一芯片背面202，所述第一芯片正面201朝向所述器件晶圆100；第一封装层300，位于所述器件晶圆100上且覆盖所述第一芯片200，所述第一封装层300内形成有露出至少一个第一芯片200的第一开口301(如图5所示)，且所述第一开口301露出的第一芯片背面202适于加载信号；金属层结构400，覆盖所述第一开口301露出的第一芯片200、所述第一开口301的底部和侧壁、以及所述第一封装层300的顶部，其中，所述第一芯片背面202的金属层结构400与所述第一芯片背面202经历过合金处理，且位于所述第一芯片背面202的金属层结构400用于作为背金层450；第二封装层310，位于所述第一开口301内且覆盖所述背金层450，所述第二封装层310还覆盖所述第一封装层300顶部的金属层结构400。
本实施例中，所述晶圆级封装结构为晶圆级系统封装结构，所述器件晶圆100集成于所述晶圆级封装结构内。
所述器件晶圆100为完成器件制作的晶圆，所述器件晶圆100可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成NMOS器件和PMOS器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构。
因此，本实施例中，所述器件晶圆100中集成有多个第二芯片110，且所述第二芯片110中形成有第二焊盘(Pad)120。其中，所述多个第二芯片110可以为同一类型或不同类型的芯片。
本实施例中，所述第二焊盘120为所述器件晶圆100的引线焊盘(Bond Pad)，所述第二焊盘120用于实现所述第二芯片110与其他电路之间的电性连接。
需要说明的是，为了便于图示，本实施例中，以所述器件晶圆100中集成有三个第二芯片110为例进行说明。但所述第二芯片110的数量不仅限于三个。
本实施例中，所述器件晶圆100包括露出所述第二焊盘120的第二芯片正面101以及与所述第二芯片正面101相背的第二芯片背面102，所述多个第一芯片200键合于所述器件晶圆100的第二芯片正面101。其中，所述第二芯片背面202指的是所述器件晶圆100中远离所述第二焊盘120一侧的半导体衬底的底部表面。
所述第一芯片200集成于所述晶圆级封装结构内，所述第一芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第一芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述第一芯片还可以是其他功能芯片。
本实施例中，所述多个第一芯片200通过对不同功能类型的多个晶圆进行切割所获得。在其他实施例中，根据实际工艺需求，所述多个第一芯片的功能类型还可以相同。
需要说明的是，本实施例晶圆级封装方法用于实现异质集成，因此所述多个第一芯片200为硅晶圆制成的芯片。在其他实施例中，所述第一芯片也可以是其他材质形成的芯片。
所述第一芯片200与所述第二芯片110的数量相同，所述第一芯片200与所述第二芯片110一一对应且具有预设的相对位置关系。本实施例中，所述第一芯片200在所述器件晶圆100上的投影与所述第二芯片110部分重叠。
在其他实施例中，所述第一芯片还可以与相对应的第二芯片相互对准，即所述第一芯片在所述器件晶圆上的投影与所述第二芯片相重合。
所述第一芯片200内形成有第一焊盘210，且所述第一芯片200的第一芯片正面201露出所述第一焊盘210，所述第一焊盘210用于实现所述第一芯片200与其他电路的电性连接。本实施例中，所述第一焊盘210为引线焊盘。
所述第一封装层300覆盖所述第一芯片200和所述器件晶圆100的第二芯片正面101，能够起到密封和防潮的作用，以保护所述第一芯片200和第二芯片110，从而降低所述第一芯片200和第二芯片110受损、被污染或被氧化的概率，进而有利于优化所获得晶圆级封装结构的性能。
本实施例中，所述第一封装层300的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，所述第一封装层300的材料还可以为聚酰亚胺或硅胶等热固性材料。
具体地，所述第一封装层300通过注塑成型工艺所形成，所述第一封装层300的形状为晶圆状，且所述晶圆状第一封装层300的直径可以与所述器件晶圆100的直径相同。在其他实施例中，所述第一封装层也可以为其它合适的形状。
所述第一封装层300中形成有第一开口301，所述第一开口301露出适于加载信号的第一芯片背面202，从而为所述背金层450的形成提供空间位置。其中，所述第一开口301通过刻蚀所述第一封装层300所形成，因此为了降低形成所述第一开口301的工艺难度，所述第一开口301底部露出所述器件晶圆100，从而可以将所述第二芯片正面101作为刻蚀停止位置。
本实施例中，所述背金层450用于作为加载接地信号的电极，由于所述背金层450通过对所述第一芯片背面202以及位于所述第一芯片背面202的金属层结构400进行合金处理所形成，因此所述第一芯片200的自身电阻以及所述电极的接触电阻较小，相应也可以降低接地阻抗，从而减少电能的损耗，有利于提高所形成晶圆级封装结构的性能和可靠性。
为了提高所述背金层450的性能、降低对所述第一芯片200所产生的不良影响，所述金属层结构400具有较低的接触电阻和热电阻，且热应力较小、可靠性较高；此外，为了保证良好的电学性能，所述金属层结构400具有良好的导电性且能够与所述第一芯片背面202形成欧姆接触。
为此，本实施例中，所述金属层结构400为金属叠层结构，从而可以利用不同金属的属性，使所述背金层450的特性满足工艺需求。
具体地，结合参考图4，示出了金属层结构的放大图，所述金属层结构400包括底部金属层410、位于所述底部金属层410上的过渡金属层420、以及位于所述过渡金属层420上的顶部金属层430。
所述底部金属层410的材料为低势垒材料且与所述第一芯片背面202材料的接触电阻较小，所述底部金属层410的材料还与所述第一芯片背面202材料具有良好的浸润性，从而能够作为欧姆接触层。
为此，本实施例中，所述底部金属层410的材料为Ti。Ti与所述第一芯片背面202材料具有良好的浸润性，易于形成欧姆接触，且形成较高纯度Ti的工艺难度较低，因此通过选取Ti作为所述底部金属层410的材料，还有利于降低形成所述金属层结构400的工艺难度，此外，Ti的化学特性和机械性能较为稳定，与所述第一芯片背面202材料具有较好的热匹配，因此能够显著提高所述晶圆级封装结构的性能和可靠性。
在其他实施例中，所述底部金属层还可以为Cr、Al或V。
所述底部金属层410的厚度越大，所述底部金属层410的阻值越大，因此所述底部金属层410的厚度不宜过大，否则反而容易降低所述晶圆级封装结构的性能和可靠性，且造成工艺资源的浪费。但是所述底部金属层410的厚度也不宜过小，如果所述底部金属层410的厚度过小，则容易降低所述背金层450的质量和性能，相应也可能降低所述晶圆级封装结构的性能和可靠。为此，本实施例中，所述底部金属层的厚度为
Figure BDA0001788690570000181
至
Figure BDA0001788690570000182
所述顶部金属层430具有电阻率低、抗电迁移性能强、性能稳定和难以氧化等特点，因此能够起到导电层的作用，且能够对所述过渡金属层420起到保护作用，降低所述过渡金属层420发生氧化的概率。
为此，本实施例中，所述顶部金属层430的材料为Ag。Ag为工艺常用、成本较低的材料，因此通过选取Ag作为所述顶部金属层430的材料，有利于降低工艺难度和工艺成本。
在其他实施例中，所述顶部金属层的材料还可以为Au。
所述顶部金属层430的厚度较大，从而能够有效提高对所述过渡金属层420的保护作用，且当对所述背金层450加载接地信号时，能够提高所述背金层450的可靠性，从而提高所述晶圆级封装结构的性能稳定性；但是所述顶部金属层430的厚度也不宜过大，如果所述顶部金属层430的厚度过大，则会导致所述顶部金属层430的阻值过大，反而容易降低所述晶圆级封装结构的性能和可靠性，且造成工艺资源的浪费。为此，本实施例中，所述顶部金属层的厚度为
Figure BDA0001788690570000183
至
Figure BDA0001788690570000184
所述过渡金属层420用于阻挡所述顶部金属层430的材料向所述底部金属层410内扩散，而且所述过渡金属层420的膨胀系数介于所述顶部金属层430和底部金属层410之间，具有适中的导电性和导热性，从而能够较好地实现热匹配作用；此外，所述过渡金属层420与所述底部金属层410和顶部金属层430的粘附性较好，从而有利于提高所述金属层结构400的形成质量，降低各金属层之间发生脱落的概率。为此，本实施例中，所述过渡金属层420的材料为Ni。
相应的，为了使所述过渡金属层420能够起到良好的热匹配和阻挡作用，所述过渡金属层420的厚度大于所述底部金属层410的厚度，且所述过渡金属层420的厚度小于所述顶部金属层430的厚度。为此，本实施例中，根据所述底部金属层410和顶部金属层430的厚度，所述过渡金属层420的厚度为
Figure BDA0001788690570000191
至
Figure BDA0001788690570000192
本实施例中，由于所述背金层450通过对所述第一芯片背面202以及位于所述第一芯片背面202的金属层结构400进行合金处理所形成，因此所述背金层450也包括底部金属层410、位于所述底部金属层410上的过渡金属层420、以及位于所述过渡金属层420上的顶部金属层430，而且，所述底部金属层410与所述第一芯片背面202实现合金化，即所述底部金属层410与所述第一芯片背面202的接触面具有合金(图未示)。
具体地，所述底部金属层410的材料为Ti，所述第一芯片200的半导体衬底为硅衬底，相应的，所述底部金属层410与所述第一芯片背面202的接触面具有TiSi合金，从而形成欧姆接触。
本实施例中，所述金属层结构400保形覆盖所述第一开口301露出的第一芯片200、所述第一开口301的底部和侧壁、以及所述第一封装层300的顶部。在其他实施例中，所述金属层结构还可以填充于所述第一开口内。
所述第二封装层310用于保护所述金属层结构400和所述背金层450，从而防止外界环境对所述金属层结构400和背金层450产生影响，进而避免对所述晶圆级封装结构的性能产生影响。
本实施例中，所述第一开口301露出的第一芯片背面202适于加载接地信号，因此，所述晶圆级封装结构还包括：位于所述第二封装层310内的第二开口311，所述第二开口311露出所述背金层450。
通过使所述第二开口311露出所述背金层450，从而实现所述背金层450与其他电路的电连接。
本实施例中，所述第二开口311露出所述背金层450的部分表面。在其他实施例中，根据实际工艺情况，所述第二开口所述背金层的整个表面。
对所述第二封装层310的具体描述，请参考前述对所述第一封装层300的相应描述，本实施例在此不再赘述。
需要说明的是，本实施例中，所述器件晶圆100为经过晶圆减薄处理后的晶圆，所述减薄后的器件晶圆100中还可以形成有与所述第二芯片110电连接的硅通孔互连结构(图未示)，本实施例在此不做详述。
本实施例所述晶圆级封装结构可以采用前述第一实施例所述的晶圆级封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述晶圆级封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
继续参考图11，示出了本发明晶圆级封装结构另一实施例的结构示意图。
本实施例与前一实施例的相同之处不再赘述，本实施例与前一实施例的不同之处在于：所述加载信号为电压信号。
相应的，所述第一封装层600内的开口601(如图10所示)还露出所述第二焊盘420，且所述金属层结构700还位于所述第二焊盘420表面。
其中，所述金属层结构700与所述第二焊盘420实现电连接，从而通过所述金属层结构700电连接所述第一芯片背面502与所述第二焊盘420，进而能够通过所述第二焊盘420将电压加载于所述背金层750上，从而对所述第一芯片背面502加载电压信号。
本实施例所述晶圆级封装结构可以采用前述第二实施例所述的晶圆级封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述晶圆级封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级封装方法，其特征在于，包括：
提供器件晶圆以及键合于所述器件晶圆上的多个第一芯片，所述器件晶圆上具有覆盖所述第一芯片的第一封装层，所述第一芯片包括形成有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，所述芯片正面朝向所述器件晶圆；
刻蚀所述第一封装层，在所述第一封装层内形成露出至少一个第一芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；
形成覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层顶部的金属层结构；
对所述芯片背面和金属层结构进行合金处理，使所述芯片背面的金属层结构作为背金层，所述金属层结构与芯片背面形成欧姆接触；
在所述合金处理后，在所述第一开口内形成覆盖所述背金层的第二封装层，所述第二封装层还覆盖所述第一封装层顶部的金属层结构。
2.如权利要求1所述的晶圆级封装方法，其特征在于，所述加载信号为接地信号或电压信号。
3.如权利要求1所述的晶圆级封装方法，其特征在于，所述加载信号为接地信号；
在所述第一开口内形成覆盖所述背金层的第二封装层后，还包括：
刻蚀所述第二封装层，在所述第二封装层内形成露出所述背金层的第二开口。
4.如权利要求1所述的晶圆级封装方法，其特征在于，所述加载信号为电压信号；
所述器件晶圆内形成有多个第二芯片，所述第二芯片朝向所述第一芯片的表面形成有第二焊盘；
刻蚀所述第一封装层的步骤中，所述第一开口露出所述第二焊盘；
在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构还形成于所述第二焊盘表面。
5.如权利要求1所述的晶圆级封装方法，其特征在于，在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。
6.如权利要求1所述的晶圆级封装方法，其特征在于，在所述第一开口露出的芯片背面形成金属层结构的步骤中，所述金属层结构为单层结构的底部金属层；
对所述芯片背面和金属层结构进行合金处理后，在所述第一开口内形成覆盖所述背金层的第二封装层之前，还包括：在所述底部金属层上形成过渡金属层；在所述过渡金属层上形成顶部金属层，所述顶部金属层、过渡金属层、以及经所述合金处理的底部金属层作为所述背金层。
7.如权利要求5或6所述的晶圆级封装方法，其特征在于，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。
8.如权利要求5或6所述的晶圆级封装方法，其特征在于，形成所述底部金属层、过渡金属层和顶部金属层中任一个的工艺为电镀工艺、物理气相沉积工艺或电子束蒸发工艺。
9.如权利要求1所述的晶圆级封装方法，其特征在于，所述合金处理的工艺为退火工艺。
10.如权利要求1或9所述的晶圆级封装方法，其特征在于，所述合金处理的参数包括：工艺温度为100℃至250℃，工艺时间为30分钟至180分钟。
11.如权利要求1所述的晶圆级封装方法，其特征在于，刻蚀所述第一封装层的工艺为激光刻蚀工艺、等离子体干刻蚀工艺或反应离子刻蚀工艺。
12.如权利要求3所述的晶圆级封装方法，其特征在于，刻蚀所述第二封装层的工艺为激光刻蚀工艺、等离子体干刻蚀工艺或反应离子刻蚀工艺。
13.如权利要求1所述的晶圆级封装方法，其特征在于，提供器件晶圆以及键合于所述器件晶圆上的多个第一芯片的步骤包括：采用熔融键合工艺，将所述第一芯片键合于所述器件晶圆上。
14.一种晶圆级封装结构，其特征在于，包括：
器件晶圆；
键合于所述器件晶圆上的多个第一芯片，所述第一芯片包括形成有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，所述芯片正面朝向所述器件晶圆；
第一封装层，位于所述器件晶圆上且覆盖所述第一芯片，所述第一封装层内具有露出至少一个第一芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；
金属层结构，覆盖所述第一开口露出的第一芯片、所述第一开口的底部和侧壁、以及所述第一封装层的顶部，其中，所述芯片背面的金属层结构与所述芯片背面经历过合金处理，且位于所述芯片背面的金属层结构用于作为背金层，所述金属层结构与芯片背面形成欧姆接触；
第二封装层，位于所述第一开口内且覆盖所述背金层，所述第二封装层还覆盖所述第一封装层顶部的金属层结构。
15.如权利要求14所述的晶圆级封装结构，其特征在于，所述加载信号为接地信号或电压信号。
16.如权利要求14所述的晶圆级封装结构，其特征在于，所述加载信号为接地信号；
所述晶圆级封装结构还包括：位于所述第二封装层内的第二开口，所述第二开口露出所述背金层。
17.如权利要求14所述的晶圆级封装结构，其特征在于，所述加载信号为电压信号；
所述器件晶圆内形成有多个第二芯片，所述第二芯片朝向所述第一芯片的表面形成有第二焊盘；
所述第一开口露出所述第二焊盘，且所述金属层结构还位于所述第二焊盘表面。
18.如权利要求14所述的晶圆级封装结构，其特征在于，所述金属层结构包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。
19.如权利要求18所述的晶圆级封装结构，其特征在于，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。
20.如权利要求18所述的晶圆级封装结构，其特征在于，所述底部金属层的厚度为
Figure FDA0003061869930000041
至
Figure FDA0003061869930000042
所述过渡金属层的厚度为
Figure FDA0003061869930000043
至
Figure FDA0003061869930000044
所述顶部金属层的厚度为
Figure FDA0003061869930000045
至
Figure FDA0003061869930000046
CN201811026716.3A 2018-09-04 2018-09-04 晶圆级封装方法及封装结构 Active CN110875200B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201811026716.3A CN110875200B (zh) 2018-09-04 2018-09-04 晶圆级封装方法及封装结构
KR1020217006429A KR20210039439A (ko) 2018-09-04 2018-10-31 웨이퍼 레벨 패키지 방법 및 패키지 구조
PCT/CN2018/113107 WO2020047975A1 (zh) 2018-09-04 2018-10-31 晶圆级封装方法及封装结构
JP2021510856A JP7106753B2 (ja) 2018-09-04 2018-10-31 ウェハレベルパッケージング方法及びパッケージング構造
US16/228,059 US10861822B2 (en) 2018-09-04 2018-12-20 Wafer-level packaging method and package structure thereof
US17/091,981 US11562980B2 (en) 2018-09-04 2020-11-06 Wafer-level package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811026716.3A CN110875200B (zh) 2018-09-04 2018-09-04 晶圆级封装方法及封装结构

Publications (2)

Publication Number Publication Date
CN110875200A CN110875200A (zh) 2020-03-10
CN110875200B true CN110875200B (zh) 2021-09-14

Family

ID=69716106

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811026716.3A Active CN110875200B (zh) 2018-09-04 2018-09-04 晶圆级封装方法及封装结构

Country Status (3)

Country Link
KR (1) KR20210039439A (zh)
CN (1) CN110875200B (zh)
WO (1) WO2020047975A1 (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809770A (zh) * 2007-09-27 2010-08-18 欧司朗光电半导体有限公司 光电子半导体芯片,光电子器件和用于制造光电子器件的方法
CN102610590A (zh) * 2011-01-24 2012-07-25 群成科技股份有限公司 具电磁干扰屏蔽的封装模块

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW588422B (en) * 2003-04-25 2004-05-21 Chipmos Technologies Inc Wafer level packaging process for protecting bump electrodes
CN101996900B (zh) * 2009-08-25 2012-09-26 中芯国际集成电路制造(上海)有限公司 再分布结构的形成方法
JP2011216849A (ja) * 2010-03-17 2011-10-27 Tdk Corp 電子回路モジュール部品及び電子回路モジュール部品の製造方法
US8610161B2 (en) * 2010-10-28 2013-12-17 Tsmc Solid State Lighting Ltd. Light emitting diode optical emitter with transparent electrical connectors
US9620463B2 (en) * 2015-02-27 2017-04-11 Qualcomm Incorporated Radio-frequency (RF) shielding in fan-out wafer level package (FOWLP)
CN105575825A (zh) * 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN108335986B (zh) * 2017-09-30 2021-04-06 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809770A (zh) * 2007-09-27 2010-08-18 欧司朗光电半导体有限公司 光电子半导体芯片,光电子器件和用于制造光电子器件的方法
CN102610590A (zh) * 2011-01-24 2012-07-25 群成科技股份有限公司 具电磁干扰屏蔽的封装模块

Also Published As

Publication number Publication date
CN110875200A (zh) 2020-03-10
WO2020047975A1 (zh) 2020-03-12
KR20210039439A (ko) 2021-04-09

Similar Documents

Publication Publication Date Title
KR102285215B1 (ko) 멀티-티어 3d 집적용 다이 적층
TWI499030B (zh) 在矽穿孔插入物中形成開放孔穴以包含在晶圓級晶片尺寸模組封裝的半導體晶粒之半導體裝置和方法
TWI734455B (zh) 多晶片封裝件及其製造方法
KR102145765B1 (ko) 패키지 구조체 및 그 제조 방법
CN102543772B (zh) 结合晶片级不同尺寸半导体管芯的方法和半导体器件
CN101989558B (zh) 半导体器件及其制造方法
US9099444B2 (en) 3D integrated circuit package with through-mold first level interconnects
US11562980B2 (en) Wafer-level package structure
TW202405961A (zh) 半導體裝置及在半導體晶粒周圍形成絕緣層的方法
KR20170009674A (ko) 반도체 디바이스 및 제조 방법
US20240088123A1 (en) Integrated Circuit Package and Method
CN113539980A (zh) 半导体器件及其制造方法
KR20220008093A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN102544040B (zh) 利用TSV技术实现GaAs图像传感器的圆片级封装方法
CN112349682A (zh) 半导体器件及其制造方法
CN110875201B (zh) 晶圆级封装方法以及封装结构
CN110875200B (zh) 晶圆级封装方法及封装结构
CN110890285A (zh) 一种芯片包覆封装结构及其封装方法
US10756051B2 (en) Wafer-level system packaging method and package structure
CN110875205B (zh) 晶圆级封装方法及封装结构
CN110875193B (zh) 晶圆级封装方法及封装结构
KR20210038956A (ko) 웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조
CN217426729U (zh) 半导体元件
CN211088246U (zh) 半导体芯片封装结构
CN112542392B (zh) 一种形成封装件的方法及封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant