JP7106753B2 - ウェハレベルパッケージング方法及びパッケージング構造 - Google Patents

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Description

本発明の実施例は、半導体製造の分野に関し、特にウェハレベルパッケージング方法及びパッケージング構造に関する。
超大規模集積回路の発展傾向に伴い、集積回路の特徴サイズは減少し続け、集積回路のパッケージング技術に対する要求も高まっている。従来のパッケージング技術は、ボールグリッドアレイパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）と、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、ＣＳＰ）と、ウェハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ、ＷＬＰ）と、３次元パッケージ（３Ｄ）と、システムパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＳｉＰ）などを含む。
現在、集積回路パッケージングのより低コスト、より信頼的、より高速、より高密度という目標を満たすために、先進的なパッケージング方法は、主にウェハレベルシステムパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＷＬＰＳｉＰ）を採用し、従来のシステムパッケージと比べて、ウェハレベルシステムパッケージは、ウェハ上でパッケージ集積プロセスを完了し、パッケージ構造の面積を大幅に減少し、製造コストを下げ、電気性能を最適化し、ロット製造などの優位性があり、仕事量と機器へのニーズを明らかに下げることができる。
本発明の実施例が解決しようとする問題は、ウェハレベルパッケージング構造の使用性能を向上させるためのウェハレベルパッケージング方法及びパッケージング構造を提供することである。
上記問題を解決するために、本発明の実施例によれば、デバイスウェハと、前記デバイスウェハ上に接合された複数の第１チップとを提供するステップであって、前記デバイスウェハは、前記第１チップを被覆する第１パッケージング層を有し、前記第１チップは、第１パッドが形成されたチップ正面と、前記チップ正面と背向するチップ背面と、を含み、前記チップ正面を前記デバイスウェハに対向させるステップと、前記第１パッケージング層をエッチングすることにより、少なくとも１つの前記第１チップを露出させる第１開口を前記第１パッケージング層内に形成するステップであって、前記第１開口において露出する前記第１チップの前記チップ背面がローディング信号のロードに用いられるステップと、前記第１開口において露出する前記第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部を被覆する金属層構造を形成するステップと、前記チップ背面と前記金属層構造とを合金処理することにより、前記チップ背面の前記金属層構造を裏金属層とするステップと、前記合金処理が行われた後に、前記裏金属層を被覆する第２パッケージング層を前記第１開口内に形成するステップであって、前記第２パッケージング層は、前記第１パッケージング層の頂部の前記金属層構造をさらに被覆するステップと、を含むウェハレベルパッケージング方法が提供される。
選択的に、前記ローディング信号は接地信号又は電圧信号である。
選択的に、前記ローディング信号は接地信号であり、前記裏金属層を被覆する前記第２パッケージング層を前記第１開口内に形成した後に、前記第２パッケージング層をエッチングすることにより、前記裏金属層を露出させる第２開口を前記第２パッケージング層内に形成するステップをさらに含む。
選択的に、前記ローディング信号は電圧信号であり、前記デバイスウェハ内に複数の第２チップが形成され、前記第２チップの前記第１チップに対向する表面に第２パッドが形成され、前記第１パッケージング層をエッチングするステップでは、前記第１開口において前記第２パッドを露出させ、前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造が前記第２パッドの表面にさらに形成される。
選択的に、前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造は、底部金属層と、前記底部金属層上に位置する遷移金属層と、前記遷移金属層上に位置する頂部金属層と、を含む。
選択的に、
前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造が単層構造の底部金属層であり、前記チップ背面と前記金属層構造とを合金処理した後に、前記裏金属層を被覆する前記第２パッケージング層を前記第１開口内に形成する前に、前記底部金属層に遷移金属層を形成するステップと、前記遷移金属層に頂部金属層を形成し、前記頂部金属層、前記遷移金属層、及び前記合金処理された前記底部金属層を前記裏金属層とするステップと、をさらに含む。
選択的に、前記底部金属層の材料はＴｉ、Ｃｒ、Ａｌ又はＶであり、前記遷移金属層の材料はＮｉであり、前記頂部金属層の材料はＡｇ又はＡｕである。
選択的に、前記底部金属層、前記遷移金属層、及び前記頂部金属層のいずれかを形成するプロセスは、電気メッキプロセス、物理気相堆積プロセス、又は電子ビーム蒸着プロセスである。
選択的に、前記合金処理のプロセスはアニールプロセスである。
選択的に、前記合金処理のパラメータは、１００℃～２５０℃のプロセス温度と、３０分～１８０分のプロセス時間と、を含む。
選択的に、前記第１パッケージング層をエッチングするプロセスは、レーザエッチングプロセス、プラズマドライエッチングプロセス、又は反応性イオンエッチングプロセスである。
選択的に、前記第２パッケージング層をエッチングするプロセスは、レーザエッチングプロセス、プラズマドライエッチングプロセス、又は反応性イオンエッチングプロセスである。
選択的に、前記デバイスウェハと、前記デバイスウェハ上に接合された複数の前記第１チップとを提供するステップは、溶融接合プロセスを用いて前記第１チップを前記デバイスウェハに接合するステップを含む。
それに応じて、本発明の実施例によれば、デバイスウェハと、前記デバイスウェハ上に接合された複数の第１チップであって、前記第１チップは、第１パッドが形成されるチップ正面と、前記チップ正面と背向するチップ背面と、を含み、前記チップ正面が前記デバイスウェハに対向する複数の第１チップと、前記デバイスウェハ上に位置し且つ前記第１チップを被覆する第１パッケージング層であって、少なくとも１つの前記第１チップを露出させる第１開口を有し、且つ前記第１開口において露出する前記第１チップの前記チップ背面がローディング信号のロードに用いられる第１パッケージング層と、前記第１開口において露出する前記第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部を被覆する金属層構造であって、前記チップ背面に位置する金属層構造は、前記チップ背面と合金処理され、且つ裏金属層として用いられる金属層構造と、前記第１開口内に位置し、且つ前記裏金属層及び前記第１パッケージング層の頂部の前記金属層構造を被覆する第２パッケージング層と、を含むウェハレベルパッケージング構造が提供される。
選択的に、前記ローディング信号は接地信号又は電圧信号である。
選択的に、前記ローディング信号は接地信号であり、前記ウェハレベルパッケージング構造は、前記第２パッケージング層内に位置する、前記裏金属層を露出させる第２開口をさらに含む。
選択的に、前記ローディング信号は電圧信号であり、前記デバイスウェハ内に、複数の第２チップが形成され、前記第２チップの前記第１チップに対向する表面に、第２パッドが形成され、前記第１開口において前記第２パッドを露出させ、且つ前記金属層構造は、前記第２パッドの表面にさらに位置する。
選択的に、前記金属層構造は、底部金属層と、前記底部金属層上に位置する遷移金属層と、前記遷移金属層上に位置する頂部金属層と、を含む。
選択的に、前記底部金属層の材料はＴｉ、Ｃｒ、Ａｌ又はＶであり、前記遷移金属層の材料はＮｉであり、前記頂部金属層の材料はＡｇ又はＡｕである。
選択的に、前記底部金属層の厚さは１０００Å～５０００Åであり、前記遷移金属層の厚さは１０００Å～５０００Åであり、前記頂部金属層の厚さは１０００Å～５００００Åである。
従来技術と比べて、本発明の実施例の技術的解決手段は以下の利点を有する：
本発明の実施例は、第１パッケージング層をエッチングすることにより、信号をローディングするのに適する第１チップのチップ背面を露出させた後に、前記第１開口から露出する第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部に被覆される金属層構造を形成し、且つ、前記チップ背面と金属層構造とを合金処理し、前記チップ背面の金属層構造を裏金属層として、続いて前記裏金属層に被覆される第２パッケージング層を形成し、前記裏金属層は、前記第１チップの裏面電極として用いられ、それにより、実際のプロセス要件に応じて、信号をローディングするのに適するチップ背面に信号（例えば、接地信号）をローディングすることができ、さらにウェハレベルパッケージング構造の使用性能を向上させることに役立つ。
選択的な手段において、前記デバイスウェハ内に、複数の第２チップが形成され、前記第２チップの前記第１チップに対向する表面に、第２パッドが形成され、第１パッケージング層をエッチングした後に、前記パッケージング層内の第１開口から前記第２パッドを露出させ、且つ前記金属層構造が前記第２パッドの表面にさらに形成され、前記金属層構造と裏金属層を介して、前記第１チップのチップ背面と前記第２チップとの電気的接続を実現し、それにより前記第２チップを介して、前記チップ背面に電圧信号をローディングすることができる。
本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の他の実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の他の実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の他の実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルパッケージング方法の他の実施例における各ステップに対応する構成概略図である。
現在、ウェハレベルパッケージング構造の使用性能を向上させる必要がある。その使用性能を向上させる必要な理由を分析すると、次のようになる：
ウェハレベルパッケージング構造は、デバイスウェハと、前記デバイスウェハ上に接合されたチップとを主に含み、前記デバイスウェハ上に位置し、且つ前記チップに被覆されるパッケージング層をさらに含み、前記パッケージング層は前記チップを包むため、前記ウェハレベルパッケージング構造において、前記チップのチップ背面に信号（例えば、接地信号又は電圧信号）をローディングすることが困難である。
前記技術的問題を解決するために、本発明の実施例は、第１パッケージング層をエッチングすることにより、信号をローディングするのに適する第１チップのチップ背面を露出させた後に、前記第１開口から露出する第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部に被覆される金属層構造を形成し、且つ、前記チップ背面と金属層構造とを合金処理し、前記チップ背面の金属層構造を裏金属層として、続いて前記裏金属層に被覆される第２パッケージング層を形成し、前記裏金属層は、前記第１チップの裏面電極として用いられ、それにより、実際のプロセス要件に応じて、信号をローディングするのに適するチップ背面に信号（例えば、接地信号）をローディングすることができ、さらにウェハレベルパッケージング構造の使用性能を向上させることに役立つ。
本発明の上記目的、特徴、及び利点をより明確に理解できるようにするために、本発明の具体的な実施例を添付図面に関連して以下に詳細に説明する。
図１～図７は本発明のウェハレベルパッケージング方法の一実施例における各ステップに対応する構成概略図である。
図１を参照すると、デバイスウェハ（ＣＭＯＳ Ｗａｆｅｒ）１００と、前記デバイスウェハ１００上に接合された複数の第１チップ２００とを提供し、前記デバイスウェハ１００には、前記第１チップ２００に被覆される第１パッケージング層３００を有し、前記第１チップ２００は、第１パッド２１０が形成された第１チップ正面２０１と、前記第１チップ正面２０１と背向する第１チップ背面２０２と、を含み、前記第１チップ正面２０１が前記デバイスウェハ１００に対向する。
本実施例において、前記ウェハレベルパッケージング方法は、ウェハレベルシステムパッケージングを実現するために用いられる。前記デバイスウェハ１００は、完了したデバイスで製作されたウェハであり、前記デバイスウェハ１００は、半導体基板に堆積、エッチング等のプロセスによってＮＭＯＳデバイスとＰＭＯＳデバイス等のデバイスを形成し、前記デバイスに媒体層、金属相互接続構造、及び前記金属相互接続構造に電気的に接続されるパッド等の構造を形成するような、集積回路製作技術を採用して製作することができる。
したがって、本実施例において、前記デバイスウェハ１００内に、複数の第２チップ１１０が集積され、且つ前記第２チップ１１０内に、第２パッド（Ｐａｄ）１２０が形成される。前記複数の第２チップ１１０は、同じタイプのチップであってもよいし、異なるタイプのチップであってもよい。
本実施例において、前記第２パッド１２０は、前記デバイスウェハ１００のボンドパッド（Ｂｏｎｄ Ｐａｄ）であり、前記第２パッド１２０は、前記第２チップ１１０と他の回路との間の電気的接続を実現するために用いられる。
なお、図示を容易にするために、本実施例において、前記デバイスウェハ１００内に３つの第２チップ１１０が集積される場合を例に挙げて説明する。しかし、前記第２チップ１１０の数は、３つに限られない。
本実施例において、前記デバイスウェハ１００の半導体基板はシリコン基板である。他の実施例において、前記半導体基板の材料は、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ガリウム砒素、又はガリウム化インジウムなどの他の材料でもよく、前記半導体基板は、絶縁体上のシリコン基板又は絶縁体上のゲルマニウム基板などの他のタイプの基板でもよい。前記半導体基板の材料は、プロセスの必要に適し、又は集積しやすい材料であってもよい。
本実施例において、前記デバイスウェハ１００は、前記第２パッド１２０を露出させる第２チップ正面１０１と、前記第２チップ正面１０１と背向する第２チップ背面１０２とを含み、前記複数の第１チップ２００が前記デバイスウェハ１００の第２チップ正面１０１に接合される。前記第２チップ背面２０２とは、前記デバイスウェハ１００において前記第２パッド１２０から遠い片側の半導体基板の底面を指す。
前記第１チップ２００は被集積チップであり、前記第１チップ２００は、能動素子、受動素子、マイクロ電気機械システム、光学素子などの素子のうちの１つ又は複数であってもよい。具体的には、前記第１チップ２００は、メモリチップ、通信チップ、処理チップ、フラッシュメモリチップ、又は論理チップであってもよい。他の実施例において、前記第１チップは、他の機能チップであってもよい。
本実施例において、前記ウェハレベルパッケージング方法は、機能の異なる複数の第１チップ２００を１つのパッケージング構造に組み合わせるために用いられ、このため前記複数の第１チップ２００は、機能の異なる複数のウェハをダイシングすることにより得られる。他の実施例において、実際のプロセス要件に応じて、前記複数の第１チップの機能タイプは、同じであってもよい。
なお、本実施例のウェハレベルパッケージング方法は、ヘテロ集積を実現するために用いられ、このため前記複数の第１チップ２００は、シリコンウェハで構成されるチップである。他の実施例において、前記第１チップは、他の材料で形成されるチップであってもよい。
前記第１チップ２００と前記第２チップ１１０とは同数であり、前記第１チップ２００と前記第２チップ１１０とは一対一に対応し、且つ予め設定された相対位置関係を有する。本実施例において、前記デバイスウェハ１００上の前記第１チップ２００の投影は、前記第２チップ１１０と部分的に重なっている。他の実施例において、前記第１チップは、対応する第２チップと相互に位置合わせされてもよく、すなわち、前記デバイスウェハ上の前記第１チップの投影は、前記第２チップと重なっている。
前記第１チップ２００は、集積回路製作技術を採用して製作することができ、前記第１チップ２００は、一般的には、半導体基板に形成されるＮＭＯＳデバイス又はＰＭＯＳデバイスなどのデバイスを含んでもよく、媒体層、金属相互接続構造及びパッドなどの構造をさらに含む。
前記第１チップ２００内に、前記第１パッド２１０が形成され、且つ前記第１チップ２００の第１チップ正面２０１から、前記第１チップ２００と他の回路との電気的接続を実現するための前記第１パッド２１０を露出させる。本実施例において、前記第１パッド２１０はボンドパッドである。
本実施例において、デバイスウェハ１００と、前記デバイスウェハ１００上に接合された複数の第１チップ２００とを提供するステップは、溶融接合（Ｆｕｓｉｏｎ Ｂｏｎｄｉｎｇ）プロセスを採用し、前記第１チップ２００を前記デバイスウェハ１００上に接合するステップを含む。
溶融接合は、主に界面化学力を利用して接合を完了するプロセスである。前記溶融接合プロセスにより、前記第１チップ正面２０１と第２チップ正面１０１は、共有結合の方式により接合を実現するので、前記デバイスウェハ１００と第１チップ２００との接合強度が高くなり、それに応じてパッケージング歩留まりを向上させる。他の実施例において、前記デバイスウェハと第１チップとは、接着接合又はガラス媒体接合などの他の接合方式によって接合を実現することができる。
前記第１パッケージング層３００は、前記第１チップ２００と前記デバイスウェハ１００の第２チップ正面１０１に被覆され、封止及び防湿の役割を果たすことができ、それによって前記第１チップ２００と第２チップ１１０を保護し、それにより前記第１チップ２００と第２チップ１１０が損傷され、汚染され又は酸化される確率を低減させ、さらに得られたウェハレベルパッケージング構造の性能を最適化することに役立つ。
本実施例において、前記第１封止層３００の材料はエポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、接着性が高く、耐食性が高く、電気特性に優れ、コストが低いなどという利点を有するため、電子デバイスと集積回路のパッケージング材料として広く用いられる。他の実施例において、前記第１パッケージング層の材料は、ポリイミド又はシリカゲルなどの熱硬化性材料であってもよい。
本実施例において、射出成形プロセスによって前記第１パッケージング層３００を形成し、射出成形プロセスの充填性が高いため、前記第１パッケージング層３００を前記複数の第１チップ２００の間に良好に充填させることができ、それにより前記第１チップ２００と第２チップ１１０に対して良好なパッケージング効果を実現することができる。
具体的には、射出成形プロセスによって、液体のプラスチック封止材又は固体のプラスチック封止材を利用し、前記第１封止層３００を形成し、前記第１封止層３００の形状はウェハ状であり、且つ前記ウェハ状の第１封止層３００の直径は、前記デバイスウェハ１００の直径と同じであってもよい。他の実施例において、前記第１パッケージング層は、他の適切な形状であってもよく、それに応じて他のパッケージングプロセスを採用して前記第１パッケージング層を形成してもよい。
図２を参照すると、前記第１パッケージング層３００をエッチングし、少なくとも１つの第１チップ２００を露出させる第１開口３０１を前記第１パッケージング層３００内に形成し、且つ前記第１開口３０１から露出する第１チップ背面２０２は、信号をローディングするのに適する。
信号がローディングされる第１チップ背面２０２を露出させることにより、後続に前記第１チップ背面２０２に裏金属層を形成するためにプロセスベースを提供する。前記裏金属層は、信号をローディングするのに適する前記第１チップ２００の裏面電極として用いることができる。
なお、前記第１パッケージング層３００をエッチングするプロセスの難易度を低減させるために、前記第１開口３０１の底部から、前記デバイスウェハ１００の一部をさらに露出させ、それにより前記第２チップ正面１０１をエッチング停止位置とすることができる。
本実施例において、前記ローディング信号は接地信号であり、すなわち、後続に前記第１チップ背面２０２に形成された裏金属層は、接地端に接続されるために用いられ、このため、前記第１チップ２００に対応する第２チップ１１０への影響を回避するために、前記第１開口３０１から、前記第２チップ１１０の第２パッド１２０を露出させない。
具体的には、レーザエッチングプロセスによって、前記第１パッケージング層３００をエッチングする。
レーザエッチングプロセスは、高エネルギレーザビームを利用して被エッチングワークの表面に照射し、それを溶解させ、ガス化させ、一定の深さの溝を形成させ、それによってエッチングの目的を実現する。レーザエッチングプロセスは、異なる図形、異なる角度の一括成形技術を実現することができ、マスク板を採用する必要がなく、エッチング良品率が高く、安定性が高く、柔軟性が高く、消耗品がなく、操作が簡便で、接触せず、汚染がなく、高精度で、プロセスコストが低いなどという特徴を有する。レーザエッチングの方式を採用することにより、前記第１開口３０１の大きさを正確に制御し、前記第１開口３０１のトポグラフィ品質を向上させ、それにより隣接する第１チップ２００又は第２チップ１１０を露出させる確率を低減させることができる。
他の実施例において、前記第１パッケージング層をエッチングするプロセスは、プラズマエッチングプロセス又は反応性イオンエッチングプロセスであってもよい。
図３と図４に関連して参照すると、図４は、図３における破線枠Ａの中の金属層構造の拡大図であり、前記第１開口３０１を露出させる第１チップ２００、前記第１開口３０１の底部と側壁、及び前記第１パッケージング層３００の頂部に被覆される金属層構造４００を形成する。
前記第１チップ背面２０２の金属層構造４００は、後続の合金処理を経た後に、前記第１チップ背面２０２の裏金属層として用いられ、それによって接地信号をローディングする電極とする。
後続の裏金属層の性能を向上させ、前記第１チップ２００への悪影響を低減させるために、前記金属層構造４００は、接触抵抗及び熱抵抗が低く、且つ熱応力が小さく、信頼性が高く、さらに、良好な電気的特性を保証するために、前記金属層構造４００は、良好な導電性を有し、且つ前記第１チップ背面２０２とオーミックコンタクトを形成することができる。
このため、本実施例において、前記金属層構造４００は金属積層構造であり、それにより異なる金属の特性を利用し、後続に形成された電極にプロセス要件を満たさせることができる。
具体的には、前記金属層構造４００は、底部金属層４１０と、前記底部金属層上に位置する遷移金属層４２０と、前記遷移金属層上に位置する頂部金属層４３０と、を含む。
前記底部金属層４１０の材料は低バリア材料であり、且つ前記第１チップ背面２０２材料との接触抵抗が小さく、前記底部金属層４１０の材料は、前記第１チップ背面２０２材料と良好な浸潤性を有しそれによりオーミックコンタクト層として用いることができる。
このため、本実施例において、前記底部金属層４１０の材料はＴｉである。Ｔｉは、前記第１チップ背面２０２材料と良好な浸潤性を有し、オーミックコンタクトを形成しやすく、且つ高純度Ｔｉを形成するプロセスの難易度が低く、したがって、Ｔｉを前記底部金属層４１０の材料として選択することによって、前記金属層構造４００を形成するプロセスの難易度を低減させることにも役立ち、さらに、Ｔｉの化学的特性及び機械的特性が安定し、前記第１チップ背面２０２材料と良好な熱整合性を有するため、前記ウェハレベルパッケージング構造の性能及び信頼性を大幅に向上させることができる。
他の実施例において、前記底部金属層は、Ｃｒ、Ａｌ又はＶであってもよい。
前記底部金属層４１０の厚さが大きいほど、前記底部金属層４１０の抵抗値が大きくなるので、前記底部金属層４１０の厚さは大きすぎてはならず、そうしないと、前記ウェハレベルパッケージング構造の性能及び信頼性を低下させやすくなり、且つプロセス資源が無駄になる。しかし、前記底部金属層４１０の厚さも小さすぎてはならず、前記底部金属層４１０の厚さが小さすぎる場合、前記裏金属層４５０の品質と性能を低減させやすくなり、それに応じて前記ウェハレベルパッケージング構造の性能及び信頼性を低下させる可能性がある。このため、本実施例において、前記底部金属層４１０の厚さは１０００Å～５０００Åである。
前記頂部金属層４２０は、抵抗率が低く、エレクトロマイグレーション耐性が高く、性能が安定し、酸化しにくいなどという特徴を有するため、導電層の役割を果たすことができ、且つ前記遷移金属層４３０に対して保護の役割を果たし、前記遷移金属層４３０の酸化発生の確率を低減させることができる。
このため、本実施例において、前記頂部金属層４２０の材料はＡｇである。Ａｇはプロセスに一般的に用いられ、コストが低い材料であるため、Ａｇを前記頂部金属層４２０の材料として選択することによって、プロセスの難易度及びプロセスのコストを低減させることに役立つ。他の実施例において、前記頂部金属層の材料は、Ａｕであってもよい。
前記頂部金属層４３０の厚さが大きく、それにより前記遷移金属層４２０に対する保護の役割を効果的に向上させることができ、且つ後続に形成された裏金属層に接地信号をローディングする時に、前記裏金属層の信頼性を向上させることができ、それにより前記ウェハレベルパッケージング構造の性能安定性を向上させることができ、しかし、前記頂部金属層４３０の厚さも大きすぎてはならず、前記頂部金属層４３０の厚さが大きすぎる場合、前記頂部金属層４３０の抵抗値が大きすぎ、逆に前記ウェハレベルパッケージング構造の性能及び信頼性を低下させやすくなり、且つプロセス資源が無駄になる。このため、本実施例において、前記頂部金属層４３０の厚さは１０００Å～５００００Åである。
前記遷移金属層４２０は、前記頂部金属層４３０の材料の前記底部金属層４１０内への拡散を阻止するために用いられ、且つ前記遷移金属層４２０の膨張係数は、前記頂部金属層４３０と底部金属層４１０との間にあり、適度な導電性と熱伝導性を有し、それにより熱整合作用を良好に実現することができ、また、前記遷移金属層４２０は、前記底部金属層４１０と頂部金属層４３０との密着性が良好であり、それにより前記金属層構造４００の形成品質を向上させ、各金属層間でのドロップアウトの発生確率を低減させることに役立つ。このため、本実施例において、前記遷移金属層４２０の材料はＮｉである。
それに応じて、前記遷移金属層４２０に良好な熱整合及びバリアの役割を果たさせることができるため、前記遷移金属層４２０の厚さは、前記底部金属層４１０の厚さよりも大きく、且つ前記遷移金属層４２０の厚さは、前記頂部金属層４３０の厚さよりも小さい。このため、本実施例において、前記遷移金属層４２０と頂部金属層４２０の厚さに基づいて、前記遷移金属層４２０の厚さは１０００Å～５０００Åである。
前記底部金属層４１０、遷移金属層４２０、及び頂部金属層４３０のいずれかを形成するプロセスは、電気メッキプロセス、物理気相堆積プロセス、又は電子ビーム蒸着プロセスであり、前記金属層構造４００の性能を向上させるために、前記底部金属層４１０、遷移金属層４２０、及び頂部金属層４３０を形成するプロセスは同じであり、それにより良好な品質及びモフォロジーを保証し、且つ各層の金属層の厚さをより良好に制御することができる。
本実施例において、電気メッキプロセスによって、前記底部金属層、遷移金属層、及び頂部金属層を形成し、それにより各層の金属層の密着性及び機械的強度を向上させることに役立つ。それに応じて、前記金属層構造４００は、前記第１チップ２００、前記第１開口３０１の底部と側壁、及び前記第１パッケージング層３００の頂部をコンフォーマルに被覆する。他の実施例において、前記金属層構造は、前記第１開口内に充填されてもよい。
図５を参照すると、前記第１チップ背面２０２と金属層構造４００を合金処理４４０し、それによって前記第１チップ背面２０２の金属層構造４００を裏金属層４５０とする。
前記裏金属層４５０は、接地信号をローディングする電極として用いられ、且つ前記合金化処理４１０によって、前記第１チップ２００の自己抵抗及び前記電極の接触抵抗を低減させることができ、それに応じて接地抵抗も低減させることができ、それにより電気エネルギの損失を低減させ、形成されたウェハレベルパッケージング構造の性能及び信頼性を向上させることに役立つ。
本実施例において、前記合金処理４４０のプロセスはアニールプロセスである。前記アニールプロセスの温度環境下において、前記底部金属層４１０（図４に示すように）と前記第１チップ背面２０２の材料とは、接触面で相互に拡散して反応し、それにより接触面で合金化を実現する。
具体的には、前記底部金属層４１０の材料はＴｉであり、前記第１チップ２００の半導体基板はシリコン基板であり、それに応じて、前記合金処理４４０の後に、前記接触面にＴｉＳｉ合金を形成することによって、オーミック接触を形成する。
本実施例において、前記合金処理４４０の後に、前記第１チップ背面２０２の金属層構造４００は、裏金属層４５０として用いられる。
前記合金処理４４０のプロセス温度は、低すぎても高すぎてもならない。前記プロセス温度が低すぎる場合、前記底部金属層４１０と前記第１チップ背面２０２との接触面で、合金化を実現する速度が遅くなり、接触抵抗の低減に役立たず、それによりウェハレベルパッケージング構造の性能の低下を招きやすくなり、前記プロセス温度が高すぎる場合、前記第１チップ２００と第２チップ１１０内のデバイスの性能に悪影響を与えやすく、ウェハレベルパッケージング構造の性能を低下させやすくなる。このため、本実施例において、前記合金処理４４０のプロセス温度は１００℃～２５０℃である。
前記合金処理４４０のプロセス時間は、短すぎても長くてもならない。前記プロセス時間が短すぎる場合、前記底部金属層４１０と前記第１チップ背面２０２との接触面で、合金化を実現するための十分な時間を提供することが困難であり、接触抵抗の低減に役立たず、それによりウェハレベルパッケージング構造の性能の低下を招きやすくなり、前記プロセス時間が長すぎる場合、熱バジェットが増加し、効率が低下し、且つ前記第１チップ２００と第２チップ１１０内のデバイスの性能に悪影響を与えやすくなる。このため、本実施例において、前記合金処理４４０のプロセス時間は３０分～１８０分である。
本実施例において、前記合金処理４４０のプロセスパラメータを合理的に設定し、且つ前記プロセス温度とプロセス時間とを協働させることにより、合金化を効果的に実現する場合に、合金処理の効率を向上させ、且つマイナスの効果が発生する確率を低減させる。
なお、本実施例において、前記金属層構造４００を形成した後に、前記合金処理４４０を形成することを例にして説明する。他の実施例において、金属層構造を前記第１開口から露出するチップ背面に形成するステップにおいて、前記金属層構造は、単層構造の底部金属層であってもよいし、それに応じて、前記合金処理の後に、それは、前記底部金属層に遷移金属層を形成するステップと、前記遷移金属層に頂部金属層を形成し、前記頂部金属層、遷移金属層、及び前記合金処理された底部金属層を前記裏金属層として用いられるステップと、を含む。
前記遷移金属層と前記頂部金属層を形成する前に前記合金処理を行うことにより、前記合金処理の難易度を低減させ、それによって前記合金処理は合金化をより効率的かつ顕著に実現する。
図６を参照すると、前記合金処理４４０の後（図５に示すように）に、前記裏金属層４５０に被覆される第２パッケージング層３１０を前記第１開口３０１（図５に示すように）内に形成し、前記第２パッケージング層３１０は、前記第１パッケージング層３００の頂部の金属層構造４００にさらに被覆される。
前記第２パッケージング層３１０は、合金化されない金属層構造４００及び前記裏金属層４５０を保護するために用いられ、それにより外部環境が前記金属層構造４００と裏金属層４５０に影響を与えることを防止し、さらに前記ウェハレベルパッケージング構造の性能に影響を与えることを回避する。
前記第２パッケージング層３１０についての具体的な説明は、前述の前記第１パッケージング層３００に対する説明を参照されたいが、本実施例はここでは再度言及しない。
なお、前記第２パッケージング層３１０を形成した後に、それは、前記第２チップ背面１０２によって、前記デバイスウェハ１００を薄膜化し、且つ前記第２チップ１１０と電気的に接続されたシリコンビア相互接続構造を前記薄膜化されたデバイスウェハ１００内に形成するステップをさらに含み、本実施例はここでは詳述しない。
図７に関連して参照すると、本実施例において、前記第２パッケージング層３１０を形成した後に、それは、前記第２パッケージング層３１０をエッチングし、前記第２パッケージング層３１０内に、前記裏金属層４５０を露出させる第２開口３１１を形成するステップをさらに含む。
前記第２開口３１１を形成した後に、前記第２開口３１１から前記裏金属層４５０を露出させ、それにより前記裏金属層４５０と他の回路との電気的接続を実現する。
本実施例において、前記第２開口３１１から前記裏金属層４５０の表面の一部を露出させる。他の実施例において、実際のプロセス状況に応じて、前記第２開口から前記裏金属層の表面全体を露出させる。
本実施例において、レーザエッチングプロセスによって、前記第２パッケージング層３１０をエッチングする。他の実施例において、前記第２パッケージング層をエッチングするプロセスは、プラズマエッチングプロセス又は反応性イオンエッチングプロセスであってもよい。
前記第２パッケージング層３１０をエッチングするプロセスについての具体的な説明は、前述の前記第１パッケージング層３００をエッチングするプロセスの対応する説明を参照されたいが、ここでは再度言及しない。
図８～図１１は、本発明のウェハレベルパッケージング方法の他の実施例における各ステップに対応する構成概略図である。
本実施例と前の実施例との同じ点は、ここでは再度言及せず、本実施例は、前記ローディング信号が電圧信号である点で、前の実施例と異なる。
それに応じて、図８を参照すると、前記第１パッケージング層６００をエッチングした後に、開口６０１を前記第１パッケージング層６００内に形成し、且つ前記開口６０１から前記第２チップ４１０の第２パッド４２０を露出させる。
前記第２パッド４２０を露出させることにより、後続に前記第１チップ５００の第１チップ背面５０２と前記第２パッド４２０との電気的接続を実現するためにプロセスベースを提供する。
具体的には、前記開口６０１を形成するステップは、デバイスウェハ４００と、前記デバイスウェハ４００上に接合された複数の第１チップ５００とを提供するステップであって、前記デバイスウェハ４００上に、前記第１チップ５００に被覆される第１パッケージング層６００が形成され、前記第１チップ５００は、第１パッド５１０が形成された第１チップ正面５０１と、前記第１チップ正面５０１と背向する第１チップ背面５０２と、を含み、前記第１チップ正面５０１が前記デバイスウェハ４００に対向するステップと、前記第１パッケージング層６００をエッチングし、少なくとも１つの第１チップ５００を露出させる開口６０１を前記第１パッケージング層６００内に形成し、前記開口６０１から前記第１チップ５００に対応する第２チップ４１０の第２パッド４２０をさらに露出させ、且つ前記開口６０１から露出する第１チップ背面５０２は、電圧信号をローディングするのに適するステップと、を含む。
本実施例において、溶融接合プロセスによって、前記第１チップ５００を前記デバイスウェハ４００に接合することにより、前記デバイスウェハ４００と第１チップ５００との接合強度を向上させ、パッケージング歩留まりを向上させることに役立ち、それに応じて形成されたウェハレベルパッケージング構造の性能を向上させることにも役立つ。
本実施例において、前記デバイスウェハ４００は、前記第２パッド４２０を露出させる第２チップ正面４０１と、前記第２チップ正面４０１と背向する第２チップ背面４０２と、を含み、前記複数の第１チップ５００が前記デバイスウェハ４００の第２チップ正面４０１に接合される。
なお、前記デバイスウェハ４００を形成するプロセスにおいて、前記第２チップ正面４０１から前記第２パッド４２０を露出させ、且つ前記第２チップ４１０上の前記第２パッド４２０の位置は、前記第２チップ正面４０１上の前記第１チップ５００の位置に依存し、それにより前記第１チップ５００を前記デバイスウェハ４００上に接合した後に、前記第１チップ５００を前記第２パッド４２０から露出させ、それに応じて、前記第１パッケージング層６００内に前記開口６０１を形成した後に、前記開口６０１から前記第２パッド４２０を露出させ、それにより前記第２パッド４２０を露出させるプロセスの難易度を低減させる。
前記デバイスウェハ４００、第１チップ５００、第１パッケージング層６００、及び前記開口６０１についての具体的な説明は、前述の実施例における対応する説明を参照されたいが、本実施例はここでは再度言及しない。
図９を参照すると、前記開口６０１から露出する第１チップ５００、前記開口６０１の底部と側壁、及び前記第１パッケージング層６００の頂部に被覆される金属層構造７００を形成する。
本実施例において、前記第１チップ５００の第１チップ背面５０２は、電圧をローディングするのに適し、したがって、前記第１チップ背面５０２は、前記第２パッド４２０と電気的に接続されるのに適し、それにより前記第２パッド４２０を介して、電圧を前記第１チップ背面５０２にローディングすることができる。
それに応じて、前記金属層構造７００を形成するステップにおいて、前記金属層構造７００が前記第２パッド４２０の表面にさらに形成され、前記金属層構造７００と前記第２パッド４２０とを電気的に接続することにより、前記金属層構造７００を介して、前記第１チップ背面５０２と前記第２パッド４２０とを電気的に接続する。
本実施例において、電気メッキプロセスによって、前記金属層構造７００を形成し、それに応じて、前記金属層構造７００は、前記第１チップ５００、前記開口６０１の底部と側壁、及び前記第１パッケージング層６００の頂部をコンフォーマルに被覆する。
前記金属層構造７００についての具体的な説明は、前述の実施例における対応する説明を参照されたいが、本実施例はここでは再度言及しない。
図１０及び図１１に関連して参照すると、前記第１チップ背面５０２と金属層構造７００を合金処理７１０し（図１０に示すように）、前記第１チップ背面５０２の金属層構造７００を金属層構造７５０として（図１０に示すように）、前記合金処理７１０の後に、前記裏金属層７５０に被覆される第２パッケージング層６１０（図１１に示すように）を前記開口６０１内に形成し、前記第２パッケージング層６１０は、前記第１パッケージング層６００の頂部の金属層構造７００にさらに被覆される。
前記合金処理７１０の後に、前記金属層構造７００の底部金属層（図示せず）と前記第１チップ背面５０２の材料とは、接触面で相互に拡散して反応し、それによりオーミック接触を形成する。
前記第２パッケージング層６１０は、合金化されない金属層構造７００及び前記裏金属層７５０に被覆される。前記金属層構造体７００が前記第２パッド４２０と電気的に接続されるので、前記第２パッド４２０が外部回路と電気的に接続される方式によって、前記第１チップ背面５０２が外部回路と電気的に接続されることを実現でき、それにより前記第１チップ背面５０２に電圧信号をローディングする。
前記合金処理７１０及び第２パッケージング層６１０についての具体的な説明は、前述の実施例における対応する説明を参照されたいが、本実施例はここでは再度言及しない。
それに応じて、本発明は、ウェハレベルパッケージング構造をさらに提供する。続いて図７を参照すると、本発明のウェハレベルパッケージング構造の一実施例の構成概略図が示される。
前記ウェハレベルパッケージング構造は、デバイスウェハー１００と、前記デバイスウェハ１００上に接合される複数の第１チップ２００であって、前記第１チップ２００は、第１パッド２１０が形成される第１チップ正面２０１と、前記第１チップ正面２０１と背向する第１チップ背面２０２と、を含み、前記第１チップ正面２０１が前記デバイスウェハー１００に対向する複数の第１チップ２００と、前記デバイスウェハ１００上に位置し且つ前記第１チップ２００に被覆され、その内には、少なくとも１つの第１チップ２００を露出させる第１開口３０１（図５に示すように）が形成され、且つ前記第１開口３０１から露出する第１チップ背面２０２は、信号をローディングするのに適する第１パッケージング層３００と、前記第１開口３０１から露出する第１チップ２００、前記第１開口３０１の底部と側壁、及び前記第１パッケージング層３００の頂部に被覆される金属層構造４００であって、前記第１チップ背面２０２の金属層構造４００は、前記第１チップ背面２０２と合金処理され、且つ前記第１チップ背面２０２に位置する金属層構造４００は、裏金属層４５０として用いられる金属層構造４００と、前記第１開口３０１内に位置し、且つ前記裏金属層４５０に被覆され、前記第２パッケージング層３１０は、前記第１パッケージング層３００の頂部の金属層構造４００にさらに被覆される第２パッケージング層３１０と、を含む。
本実施例において、前記ウェハレベルパッケージング構造はウェハレベルシステムパッケージング構造であり、前記デバイスウェハレベル１００は、前記デバイスウェハレベルパッケージング構造内に集積される。
前記デバイスウェハ１００は、完了したデバイスで製作されたウェハであり、前記デバイスウェハ１００は、半導体基板に堆積、エッチング等のプロセスによってＮＭＯＳデバイスとＰＭＯＳデバイス等のデバイスを形成し、前記デバイスに媒体層、金属相互接続構造、及び前記金属相互接続構造に電気的に接続されるパッド等の構造を形成するような、集積回路製作技術を採用して製作することができる。
したがって、本実施例において、前記デバイスウェハ１００内に、複数の第２チップ１１０が集積され、且つ前記第２チップ１１０内に、第２パッド（Ｐａｄ）１２０が形成される。前記複数の第２チップ１１０は、同じタイプのチップであってもよいし、異なるタイプのチップであってもよい。
本実施例において、前記第２パッド１２０は、前記デバイスウェハ１００のボンドパッド（Ｂｏｎｄ Ｐａｄ）であり、前記第２パッド１２０は、前記第２チップ１１０と他の回路との間の電気的接続を実現するために用いられる。
なお、図示を容易にするために、本実施例において、前記デバイスウェハ１００内に３つの第２チップ１１０が集積される場合を例に挙げて説明する。しかし、前記第２チップ１１０の数は、３つに限られない。
本実施例において、前記デバイスウェハ１００は、前記第２パッド１２０を露出させる第２チップ正面１０１と、前記第２チップ正面１０１と背向する第２チップ背面１０２とを含み、前記複数の第１チップ２００が前記デバイスウェハ１００の第２チップ正面１０１に接合される。前記第２チップ背面２０２とは、前記デバイスウェハ１００において前記第２パッド１２０から遠い片側の半導体基板の底面を指す。
前記第１チップ２００は、前記ウェハレベルパッケージング構造内に集積され、前記第１チップ２００は、能動素子、受動素子、マイクロ電気機械システム、光学素子などの素子のうちの１つ又は複数であってもよい。具体的には、前記第１チップ２００は、メモリチップ、通信チップ、処理チップ、フラッシュメモリチップ、又は論理チップであってもよい。他の実施例において、前記第１チップは、他の機能チップであってもよい。
本実施例において、前記複数の第１チップ２００は、機能の異なる複数のウェハをダイシングすることにより得られる。他の実施例において、実際のプロセス要件に応じて、前記複数の第１チップの機能タイプは、同じであってもよい。
なお、本実施例のウェハレベルパッケージング方法は、ヘテロ集積を実現するために用いられ、このため前記複数の第１チップ２００は、シリコンウェハで構成されるチップである。他の実施例において、前記第１チップは、他の材料で形成されるチップであってもよい。
前記第１チップ２００と前記第２チップ１１０とは同数であり、前記第１チップ２００と前記第２チップ１１０とは一対一に対応し、且つ予め設定された相対位置関係を有する。本実施例において、前記デバイスウェハ１００上の前記第１チップ２００の投影は、前記第２チップ１１０と部分的に重なっている。
他の実施例において、前記第１チップは、対応する第２チップと相互に位置合わせされてもよく、すなわち、前記デバイスウェハ上の前記第１チップの投影は、前記第２チップと重なっている。
前記第１チップ２００内に、第１パッド２１０が形成され、且つ前記第１チップ２００の第１チップ正面２０１から、前記第１チップ２００と他の回路との電気的接続を実現するための前記第１パッド２１０を露出させる。本実施例において、前記第１パッド２１０はボンドパッドである。
前記第１パッケージング層３００は、前記第１チップ２００と前記デバイスウェハ１００の第２チップ正面１０１に被覆され、封止及び防湿の役割を果たすことができ、それによって前記第１チップ２００と第２チップ１１０を保護し、それにより前記第１チップ２００と第２チップ１１０が損傷され、汚染され又は酸化される確率を低減させ、さらに得られたウェハレベルパッケージング構造の性能を最適化することに役立つ。
本実施例において、前記第１封止層３００の材料はエポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、接着性が高く、耐食性が高く、電気特性に優れ、コストが低いなどという利点を有するため、電子デバイスと集積回路のパッケージング材料として広く用いられる。他の実施例において、前記第１パッケージング層３００の材料は、ポリイミド又はシリカゲルなどの熱硬化性材料であってもよい。
具体的には、前記第１パッケージング層３００は、射出成形プロセスによって形成され、前記第１パッケージング層３００の形状はウェハ状であり、且つ前記ウェハ状の第１パッケージング層３００の直径は、前記デバイスウェハ１００の直径と同じであってもよい。他の実施例において、前記第１パッケージング層は、他の適切な形状であってもよい。
前記第１パッケージング層３００に、信号をローディングするのに適する第１チップ背面２０２を露出させる第１開口３０１が形成され、それにより前記裏金属層４５０の形成のために空間位置を提供する。前記第１開口３０１は、前記第１パッケージング層３００をエッチングすることにより形成されるので、前記第１開口３０１を形成するプロセスの難易度を低減させるために、前記第１開口３０１の底部から、前記デバイスウェハ１００をさらに露出させ、それにより前記第２チップ正面１０１をエッチング停止位置とすることができる。
本実施例において、前記裏金属層４５０は、接地信号をローディングする電極として用いられ、前記裏金属層４５０は、前記第１チップ背面２０２及び前記第１チップ背面２０２上に位置する金属層構造４００を合金処理することによって形成されるので、前記第１チップ２００の自己抵抗及び前記電極の接触抵抗が小さく、それに応じて接地抵抗を低減させることもでき、それにより電気エネルギの損失を低減させ、形成されたウェハレベルパッケージング構造の性能及び信頼性を向上させることに役立つ。
前記裏金属層４５０の性能を向上させ、前記第１チップ２００への悪影響を低減させるために、前記金属層構造４００は、接触抵抗及び熱抵抗が低く、且つ熱応力が小さく、信頼性が高く、さらに、良好な電気的特性を保証するために、前記金属層構造４００は、良好な導電性を有し、且つ前記第１チップ背面２０２とオーミックコンタクトを形成することができる。
このため、本実施例において、前記金属層構造４００は金属積層構造であり、それにより異なる金属の特性を利用し、前記裏金属層４５０の特性にプロセス要件を満たさせることができる。
具体的には、図４に関連して参照すると、金属層構造４００の拡大図を示し、前記金属層構造４００は、底部金属層４１０と、前記底部金属層４１０上に位置する遷移金属層４２０と、前記遷移金属層４２０上に位置する頂部金属層４３０と、を含む。
前記底部金属層４１０の材料は低バリア材料であり、且つ前記第１チップ背面２０２材料との接触抵抗が小さく、前記底部金属層４１０の材料は、前記第１チップ背面２０２材料と良好な浸潤性を有しそれによりオーミックコンタクト層として用いることができる。
このため、本実施例において、前記底部金属層４１０の材料はＴｉである。Ｔｉは、前記第１チップ背面２０２材料と良好な浸潤性を有し、オーミックコンタクトを形成しやすく、且つ高純度Ｔｉを形成するプロセスの難易度が低く、したがって、Ｔｉを前記底部金属層４１０の材料として選択することによって、前記金属層構造４００を形成するプロセスの難易度を低減させることにも役立ち、さらに、Ｔｉの化学的特性及び機械的特性が安定し、前記第１チップ背面２０２材料と良好な熱整合性を有するため、前記ウェハレベルパッケージング構造の性能及び信頼性を大幅に向上させることができる。
他の実施例において、前記底部金属層は、Ｃｒ、Ａｌ又はＶであってもよい。
前記底部金属層４１０の厚さが大きいほど、前記底部金属層４１０の抵抗値が大きくなるので、前記底部金属層４１０の厚さは大きすぎてはならず、そうしないと、前記ウェハレベルパッケージング構造の性能及び信頼性を低下させやすくなり、且つプロセス資源が無駄になる。しかし、前記底部金属層４１０の厚さも小さすぎてはならず、前記底部金属層４１０の厚さが小さすぎる場合、後続の合金処理の効果を低下させやすくなり、それに応じて前記ウェハレベルパッケージング構造の性能及び信頼性を低下させる可能性がある。このため、本実施例において、前記底部金属層４１０の厚さは１０００Å～５０００Åである。
前記頂部金属層４３０は、抵抗率が低く、エレクトロマイグレーション耐性が高く、性能が安定し、酸化しにくいなどという特徴を有するため、導電層の役割を果たすことができ、且つ前記遷移金属層４２０に対して保護の役割を果たし、前記遷移金属層４２０の酸化発生の確率を低減させることができる。
このため、本実施例において、前記頂部金属層４３０の材料はＡｇである。Ａｇはプロセスに一般的に用いられ、コストが低い材料であるため、Ａｇを前記頂部金属層４３０の材料として選択することによって、プロセスの難易度及びプロセスのコストを低減させることに役立つ。
他の実施例において、前記頂部金属層の材料は、Ａｕであってもよい。
前記頂部金属層４３０の厚さが大きく、それにより前記遷移金属層４２０に対する保護の役割を効果的に向上させることができ、且つ前記裏金属層４５０に接地信号をローディングする時に、前記裏金属層４５０の信頼性を向上させることができ、それにより前記ウェハレベルパッケージング構造の性能安定性を向上させることができ、しかし、前記頂部金属層４３０の厚さも大きすぎてはならず、前記頂部金属層４３０の厚さが大きすぎる場合、前記頂部金属層４３０の抵抗値が大きすぎ、逆に前記ウェハレベルパッケージング構造の性能及び信頼性を低下させやすくなり、且つプロセス資源が無駄になる。このため、本実施例において、前記頂部金属層の厚さは１０００Å～５００００Åである。
前記遷移金属層４２０は、前記頂部金属層４３０の材料の前記底部金属層４１０内への拡散を阻止するために用いられ、且つ前記遷移金属層４２０の膨張係数は、前記頂部金属層４３０と底部金属層４１０との間にあり、適度な導電性と熱伝導性を有し、それにより熱整合作用を良好に実現することができ、また、前記遷移金属層４２０は、前記底部金属層４１０と頂部金属層４３０との密着性が良好であり、それにより前記金属層構造４００の形成品質を向上させ、各金属層間でのドロップアウトの発生確率を低減させることに役立つ。このため、本実施例において、前記遷移金属層４２０の材料はＮｉである。
それに応じて、前記遷移金属層４２０に良好な熱整合及びバリアの役割を果たさせることができるため、前記遷移金属層４２０の厚さは、前記底部金属層４１０の厚さよりも大きく、且つ前記遷移金属層４２０の厚さは、前記頂部金属層４３０の厚さよりも小さい。このため、本実施例において、前記遷移金属層４２０と頂部金属層４３０の厚さに基づいて、前記遷移金属層４２０の厚さは１０００Å～５０００Åである。
本実施例において、前記裏金属層４５０は、前記第１チップ背面２０２及び前記第１チップ背面２０２上に位置する金属層構造４００を、合金処理することによって形成されるので、前記裏金属層４５０は、底部金属層４１０と、前記底部金属層４１０上に位置する遷移金属層４２０と、前記遷移金属層４２０上に位置する頂部金属層４３０と、をさらに含み、且つ、前記底部金属層４１０は、前記第１チップ背面２０２と合金化を実現し、すなわち、前記底部金属層４１０と前記第１チップ背面２０２との接触面は、合金を有する（図示せず）。
具体的には、前記底部金属層４１０の材料はＴｉであり、前記第１チップ２００の半導体基板はシリコン基板であり、それに応じて、前記底部金属層４１０と前記第１チップ背面２０２との接触面はＴｉＳｉ合金を有し、それによりオーミック接触を形成する。
本実施例において、前記金属層構造４００は、前記第１開口３０１から露出する第１チップ２００、前記第１開口３０１の底部と側壁、及び前記第１パッケージング層３００の頂部をコンフォーマルに被覆する。他の実施例において、前記金属層構造は、前記第１開口内に充填されてもよい。
前記第２パッケージング層３１０は、前記金属層構造４００と前記裏金属層４５０を保護するために用いられ、それにより外部環境が前記金属層構造４００と裏金属層４５０に影響を与えることを防止し、さらに前記ウェハレベルパッケージング構造の性能に影響を与えることを回避する。
本実施例において、前記第１開口３０１から露出する第１チップ背面２０２は、接地信号をローディングするのに適するので、前記ウェハレベルパッケージング構造は、前記第２パッケージング層３１０内に位置する、前記裏金属層４５０を露出させる第２開口３１１をさらに含む。
前記第２開口３１１から前記裏金属層４５０を露出させることにより、前記裏金属層４５０と他の回路との電気的接続を実現する。
本実施例において、前記第２開口３１１から前記裏金属層４５０の表面の一部を露出させる。他の実施例において、実際のプロセス状況に応じて、前記第２開口から前記裏金属層の表面全体を露出させる。
前記第２パッケージング層３１０についての具体的な説明は、前述の前記第１パッケージング層３００の対応する説明を参照されたいが、本実施例はここでは再度言及しない。
なお、本実施例において、前記デバイスウェハ１００は、ウェハの薄型化処理されたものであり、前記薄型化されたデバイスウェハ１００に、前記第２チップ１１０と電気的に接続されるシリコンビア相互接続構造（図示せず）がさらに形成されるが、本実施例はここでは詳述しない。
本実施例に記載のウェハレベルパッケージング構造は、前述の第１実施例に記載のウェハレベルパッケージング方法を採用して形成されてもよいし、他のパッケージング方法を採用して形成されてもよい。本実施例において、前記ウェハレベルパッケージング構造についての具体的な説明は、前述の実施例における対応する説明を参照されたいが、本実施例はここでは再度言及しない。
続いて図１１を参照すると、本発明のウェハレベルパッケージング構造の他の実施例の構成概略図が示される。
本実施例と前の実施例との同じ点は、ここでは再度言及せず、本実施例は、前記ローディング信号が電圧信号である点で、前の実施例と異なる。
それに応じて、前記第１パッケージング層６００内の開口６０１（図１０に示すように）から前記第２パッド４２０をさらに露出させ、且つ前記金属層構造７００は、前記第２パッド４２０表面にも位置する。
前記金属層構造７００は、前記第２パッド４２０と電気的に接続され、それにより金属層構造７００を介して、前記第１チップ背面５０２と前記第２パッド４２０とを電気的に接続し、さらに前記第２パッド４２０を介して、前記裏金属層７５０に電圧をローディングし、それにより前記第１チップ背面５０２に電圧信号をローディングすることができる。
本実施例に記載のウェハレベルパッケージング構造は、前述の第２実施例に記載のウェハレベルパッケージング方法を採用して形成されてもよいし、他のパッケージング方法を採用して形成されてもよい。本実施例において、前記ウェハレベルパッケージング構造についての具体的な説明は、前述の実施例における対応する説明を参照されたいが、本実施例はここでは再度言及しない。
本発明は上記のように開示されているが、本発明はこれに限定されるものではない。当業者は、本発明の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができるので、本発明の保護範囲は、請求項に限定された範囲に準じるものとする。

Claims (20)

  1. ウェハレベルパッケージング方法であって、
    デバイスウェハと、前記デバイスウェハ上に接合された複数の第１チップとを提供するステップであって、前記デバイスウェハは、前記第１チップを被覆する第１パッケージング層を有し、前記第１チップは、第１パッドが形成されたチップ正面と、前記チップ正面の反対側に向くチップ背面と、を含み、前記チップ正面を前記デバイスウェハに対向させるステップと、
    前記第１パッケージング層をエッチングすることにより、少なくとも１つの前記第１チップを露出させる第１開口を前記第１パッケージング層内に形成するステップであって、前記第１開口において露出する前記第１チップの前記チップ背面が信号を印加するのに適するように形成されるステップと、
    前記第１開口において露出する前記第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部を被覆する金属層構造を形成するステップと、
    前記チップ背面と前記金属層構造とを合金処理することにより、前記チップ背面の前記金属層構造を裏金属層とするステップと、
    前記合金処理が行われた後に、前記裏金属層を被覆する第２パッケージング層を前記第１開口内に形成するステップであって、前記第２パッケージング層は、前記第１パッケージング層の頂部の前記金属層構造をさらに被覆するステップと、を含む、
    ことを特徴とするウェハレベルパッケージング方法。
  2. 印加される前記信号は接地信号又は電圧信号である、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  3. 印加される前記信号は接地信号であり、
    前記裏金属層を被覆する前記第２パッケージング層を前記第１開口内に形成した後に、前記第２パッケージング層をエッチングすることにより、前記裏金属層を露出させる第２開口を前記第２パッケージング層内に形成するステップをさらに含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  4. 印加される前記信号は電圧信号であり、
    前記デバイスウェハ内に複数の第２チップが形成され、前記第２チップの前記第１チップに対向する表面に第２パッドが形成され、
    前記第１パッケージング層をエッチングするステップでは、前記第１開口において前記第２パッドを露出させ、
    前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造が前記第２パッドの表面にさらに形成される、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  5. 前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造は、底部金属層と、前記底部金属層上に位置する遷移金属層と、前記遷移金属層上に位置する頂部金属層と、を含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  6. 前記金属層構造を前記第１開口において露出する前記第１チップの前記チップ背面に形成するステップでは、前記金属層構造が単層構造の底部金属層であり、
    前記チップ背面と前記金属層構造とを合金処理した後に、前記裏金属層を被覆する前記第２パッケージング層を前記第１開口内に形成する前に、前記底部金属層に遷移金属層を形成するステップと、前記遷移金属層に頂部金属層を形成し、前記頂部金属層、前記遷移金属層、及び前記合金処理された前記底部金属層を前記裏金属層とするステップと、をさらに含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  7. 前記底部金属層の材料はＴｉ、Ｃｒ、Ａｌ又はＶであり、前記遷移金属層の材料はＮｉであり、前記頂部金属層の材料はＡｇ又はＡｕである、
    ことを特徴とする請求項５又は６に記載のウェハレベルパッケージング方法。
  8. 前記底部金属層、前記遷移金属層、及び前記頂部金属層のいずれかを形成するプロセスは、電気メッキプロセス、物理気相堆積プロセス、又は電子ビーム蒸着プロセスである、
    ことを特徴とする請求項５又は６に記載のウェハレベルパッケージング方法。
  9. 前記合金処理のプロセスはアニールプロセスである、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  10. 前記合金処理のパラメータは、１００℃～２５０℃のプロセス温度と、３０分～１８０分のプロセス時間と、を含む、
    ことを特徴とする請求項１又は９に記載のウェハレベルパッケージング方法。
  11. 前記第１パッケージング層をエッチングするプロセスは、レーザエッチングプロセス、プラズマドライエッチングプロセス、又は反応性イオンエッチングプロセスである、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  12. 前記第２パッケージング層をエッチングするプロセスは、レーザエッチングプロセス、プラズマドライエッチングプロセス、又は反応性イオンエッチングプロセスである、
    ことを特徴とする請求項３に記載のウェハレベルパッケージング方法。
  13. 前記デバイスウェハと、前記デバイスウェハ上に接合された複数の前記第１チップとを提供するステップは、溶融接合プロセスを用いて前記第１チップを前記デバイスウェハに接合するステップを含む、
    ことを特徴とする請求項１に記載のウェハレベルパッケージング方法。
  14. ウェハレベルパッケージング構造であって、
    デバイスウェハと、
    前記デバイスウェハ上に接合された複数の第１チップであって、前記第１チップは、第１パッドが形成されるチップ正面と、前記チップ正面の反対側に向くチップ背面と、を含み、前記チップ正面が前記デバイスウェハに対向する複数の第１チップと、
    前記デバイスウェハ上に位置し且つ前記第１チップを被覆する第１パッケージング層であって、少なくとも１つの前記第１チップを露出させる第１開口を有し、且つ前記第１開口において露出する前記第１チップの前記チップ背面が信号を印加するのに適するように形成される第１パッケージング層と、
    前記第１開口において露出する前記第１チップ、前記第１開口の底部と側壁、及び前記第１パッケージング層の頂部を被覆する金属層構造であって、前記チップ背面に位置する金属層構造は、前記チップ背面と合金処理され、且つ裏金属層として用いられる金属層構造と、
    前記第１開口内に位置し、且つ前記裏金属層及び前記第１パッケージング層の頂部の前記金属層構造を被覆する第２パッケージング層と、を含む、
    ウェハレベルパッケージング構造。
  15. 印加される前記信号は接地信号又は電圧信号である、
    ことを特徴とする請求項１４に記載のウェハレベルパッケージング構造。
  16. 印加される前記信号は接地信号であり、
    前記ウェハレベルパッケージング構造は、前記第２パッケージング層内に位置し、前記裏金属層を露出させる第２開口をさらに含む、
    ことを特徴とする請求項１４に記載のウェハレベルパッケージング構造。
  17. 印加される前記信号は電圧信号であり、
    前記デバイスウェハ内に複数の第２チップが形成され、前記第２チップの前記第１チップに対向する表面に第２パッドが形成され、
    前記第１開口において前記第２パッドを露出させ、且つ前記金属層構造は、前記第２パッドの表面に位置する、
    ことを特徴とする請求項１４に記載のウェハレベルパッケージング構造。
  18. 前記金属層構造は、底部金属層と、前記底部金属層上に位置する遷移金属層と、前記遷移金属層上に位置する頂部金属層と、を含む、
    ことを特徴とする請求項１４に記載のウェハレベルパッケージング構造。
  19. 前記底部金属層の材料はＴｉ、Ｃｒ、Ａｌ又はＶであり、前記遷移金属層の材料はＮｉであり、前記頂部金属層の材料はＡｇ又はＡｕである、
    ことを特徴とする請求項１８に記載のウェハレベルパッケージング構造。
  20. 前記底部金属層の厚さは１０００Å～５０００Åであり、前記遷移金属層の厚さは１０００Å～５０００Åであり、前記頂部金属層の厚さは１０００Å～５００００Åである、
    ことを特徴とする請求項１８に記載のウェハレベルパッケージング構造。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
TWI720839B (zh) * 2020-03-09 2021-03-01 南茂科技股份有限公司 晶片封裝結構及其製造方法
CN114804012A (zh) * 2022-05-06 2022-07-29 苏州敏芯微电子技术股份有限公司 惯性传感器的封装方法及惯性传感器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200423264A (en) 2003-04-25 2004-11-01 Chipmos Technologies Inc Wafer level packaging process for protecting bump electrodes
CN101996900A (zh) 2009-08-25 2011-03-30 中芯国际集成电路制造(上海)有限公司 再分布结构的形成方法
US20150311188A1 (en) 2014-04-24 2015-10-29 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
CN105575825A (zh) 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
US20160254237A1 (en) 2015-02-27 2016-09-01 Qualcomm Incorporated Radio-frequency (rf) shielding in fan-out wafer level package (fowlp)
CN107104094A (zh) 2016-02-22 2017-08-29 矽品精密工业股份有限公司 封装结构及其制法
CN108346639A (zh) 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323435C (zh) * 2002-07-19 2007-06-27 松下电器产业株式会社 模块部件
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7701040B2 (en) * 2007-09-24 2010-04-20 Stats Chippac, Ltd. Semiconductor package and method of reducing electromagnetic interference between devices
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies
US8610161B2 (en) * 2010-10-28 2013-12-17 Tsmc Solid State Lighting Ltd. Light emitting diode optical emitter with transparent electrical connectors
US20120228751A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8704341B2 (en) * 2012-05-15 2014-04-22 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal dissipation structures and EMI shielding
US10242957B2 (en) * 2015-02-27 2019-03-26 Qualcomm Incorporated Compartment shielding in flip-chip (FC) module
US9960145B2 (en) * 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
WO2018092529A1 (ja) * 2016-11-16 2018-05-24 株式会社村田製作所 高周波モジュール
US10068831B2 (en) * 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
CN210897246U (zh) * 2017-04-28 2020-06-30 株式会社村田制作所 电路模块
CN109841597A (zh) * 2017-11-24 2019-06-04 讯芯电子科技（中山）有限公司 分区电磁屏蔽封装结构及制造方法
US10622302B2 (en) * 2018-02-14 2020-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Via for semiconductor device connection and methods of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200423264A (en) 2003-04-25 2004-11-01 Chipmos Technologies Inc Wafer level packaging process for protecting bump electrodes
CN101996900A (zh) 2009-08-25 2011-03-30 中芯国际集成电路制造(上海)有限公司 再分布结构的形成方法
US20150311188A1 (en) 2014-04-24 2015-10-29 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
US20160254237A1 (en) 2015-02-27 2016-09-01 Qualcomm Incorporated Radio-frequency (rf) shielding in fan-out wafer level package (fowlp)
CN105575825A (zh) 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN107104094A (zh) 2016-02-22 2017-08-29 矽品精密工业股份有限公司 封装结构及其制法
CN108346639A (zh) 2017-09-30 2018-07-31 中芯集成电路（宁波）有限公司 一种晶圆级系统封装方法以及封装结构

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