KR20210039444A - 웨이퍼 레벨 패키지 방법 및 패키지 구조 - Google Patents

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KR20210039444A
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chip
wafer
electrode
layer
package
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KR1020217006440A
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English (en)
Inventor
하이롱 루오
클리포드 이안 드라울리
Original Assignee
닝보 세미컨덕터 인터내셔널 코포레이션
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Abstract

본 발명은 웨이퍼 레벨 패키지 방법 및 패키지 구조를 제공하고, 상기 웨이퍼 레벨 패키지 방법은, 제1 웨이퍼(300)를 제공하되, 제1 웨이퍼(300)에는 복수 개의 제1 칩(400)이 형성되고, 제1 칩(400)의 표면에는 제1 전극(410)이 구비되며, 제1 웨이퍼(300)의 표면에는 제1 전극(410)을 노출시키는 제1 매체층(420)이 형성되는 단계; 복수 개의 제2 칩(200)을 제공하되, 제2 칩(200)의 표면에는 제2 전극(210)이 구비되고, 제2 칩(200)에는 제2 전극(210)을 노출시키는 제2 매체층(250)이 형성되는 단계; 제2 매체층(250)과 제1 매체층(420)을 서로 대향되게 설치하여, 제2 칩(200)이 제1 웨이퍼(300)에 본딩되고, 제2 칩(200)과 상기 제1 칩(400)의 위치가 서로 대응되도록 하며, 제1 전극(410)과 제2 전극(210) 사이에 캐비티(220)를 형성하는 단계; 캐비티(220)에 제1 전극(410)과 제2 전극(210)을 전기적으로 연결시키는 칩 인터커넥션 구조(310)를 형성하는 단계; 및 제2 칩(200)을 커버하는 패키지층(500)을 형성하는 단계를 포함한다. 본 발명은 패키지 공정을 단순화시킨다.

Description

웨이퍼 레벨 패키지 방법 및 패키지 구조
본 발명은 반도체 기술 분야에 관한 것으로, 특히 웨이퍼 레벨 패키지 방법 및 패키지 구조에 관한 것이다.
초대형 집적 회로의 발전 추세에 따라, 집적 회로의 특징 사이즈는 지속적으로 감소하고 있으며, 이에 따라 집적 회로의 패키지 기술에 대한 사람들의 요구도 높아지고 있다. 종래의 패키지 기술은 볼 그리드 어레이(Ball Grid Array, BGA), 칩 스케일 패키지(Chip Scale Package, CSP), 웨이퍼 레벨 패키지(Wafer Level Package, WLP), 3차원 패키지(3D) 및 시스템 패키지(System in Package, SiP) 등을 포함한다.
현재, 보다 저렴하고, 보다 신뢰적이며, 보다 빠르고 보다 높은 밀도를 갖는 집적 회로 패키지의 목적을 충족시키기 위해, 첨단 패키지 방법으로는 주로 웨이퍼 레벨 시스템 패키지(Wafer Level Package System in Package, WLPSiP)를 사용한다. 종래의 시스템 패키지에 비해, 웨이퍼 레벨 시스템 패키지는 소자 웨이퍼에서 패키지 집적 공정을 완료하여 패키지 구조 면적을 크게 감소시키고 제조 비용을 감소시키며 전기적 성능을 최적화하고 배치(batch) 제조 등 이점을 가지므로, 작업량과 기기의 수요를 현저하게 감소시킬 수 있다.
웨이퍼 레벨 시스템 패키지는 주로 물리적 연결과 전기적 연결 이 두개의 중요한 공정을 포함한다. 예컨대 본딩 공정을 사용하여 집적할 칩과 웨이퍼 사이의 물리적 연결을 구현하고, 전기 도금 기술을 통해 반도체 소자 사이의 전기적 연결을 구현하며, 실리콘 관통 비아(Through-Silicon Via, TSV)를 통해 칩과 외부 회로의 전기적 연결을 구현한다.
그러나, 현재 웨이퍼 레벨 시스템 패키지의 방법은 더욱 간단해질 필요가 있다.
본 발명이 해결하고자 하는 과제는 패키지 공정을 단순화시키는 웨이퍼 레벨 패키지 방법 및 패키지 구조를 제공하는 것이다.
본 발명은 제1 웨이퍼를 제공하되, 상기 제1 웨이퍼에는 복수 개의 제1 칩이 형성되고, 상기 제1 칩의 표면에는 제1 전극이 구비되며, 상기 제1 웨이퍼의 표면에는 상기 제1 전극을 노출시키는 제1 매체층이 형성되는 단계; 복수 개의 제2 칩을 제공하되, 상기 제2 칩의 표면에는 제2 전극이 구비되고, 상기 제2 칩에는 상기 제2 전극을 노출시키는 제2 매체층이 형성되는 단계; 상기 제2 매체층과 상기 제1 매체층을 서로 대향되게 설치하여, 상기 제2 칩이 상기 제1 웨이퍼에 본딩되고, 상기 제2 칩과 상기 제1 칩의 위치가 서로 대응되도록 하며, 상기 제1 전극과 제2 전극 사이에 캐비티를 형성하는 단계; 상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계; 및 상기 제2 칩을 커버하는 패키지층을 형성하는 단계를 포함하는 웨이퍼 레벨 패키지 방법을 제공한다.
선택 가능하게, 상기 제2 칩에서 제2 전극이 구비되는 면이 정면이고, 정면과 배향되는 면이 배면이며; 상기 제2 칩이 상기 제1 웨이퍼에 본딩되기 전에, 상기 복수 개의 제2 칩의 배면이 제2 웨이퍼에 임시 본딩되며; 상기 제2 칩을 커버하는 패키지층을 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩한다.
선택 가능하게, 상기 복수 개의 제2 칩은 접착층 또는 정전 본딩을 통해 상기 제2 웨이퍼에 임시 본딩된다.
선택 가능하게, 상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩한다.
선택 가능하게, 칩 인터커넥션 구조를 형성한 이후, 패키지층을 형성하기 전에 상기 제2 웨이퍼를 디본딩한다.
선택 가능하게, 퓨전 본딩, 점착 본딩 또는 유리 매체 본딩을 통해, 상기 제2 칩을 상기 제1 웨이퍼에 본딩시킨다.
선택 가능하게, 상기 제1 매체층과 상기 제2 매체층의 재료는 모두 실리카이다.
선택 가능하게, 상기 제2 칩을 커버하는 패키지층을 형성하는 단계는, 사출 공정을 통해 상기 패키지층을 형성하는 단계를 포함한다.
선택 가능하게, 상기 제1 웨이퍼에서 상기 제1 매체층과 배향되는 면이 배면이고; 패키지층을 형성한 이후에, 상기 제1 웨이퍼의 배면에 대해 박형화 처리를 진행하며; 박형화를 거친 제1 웨이퍼에 상기 비아 홀 인터커넥션 구조가 형성된다.
선택 가능하게, 상기 제1 전극은 상기 제1 칩의 단부에 위치하고; 상기 제2 전극은 상기 제2 칩의 단부에 위치하며; 상기 제2 매체층과 상기 제1 매체층을 서로 대향되게 설치시 상기 제1 전극, 제1 매체층, 제2 매체층 및 제2 칩으로 둘러싸인 캐비티를 형성하며, 상기 캐비티는 상기 제2 전극과 상기 제1 매체층 사이에서 개구를 형성한다.
선택 가능하게, 전기 도금 공정을 통해 상기 칩 인터커넥션 구조를 형성한다.
선택 가능하게, 상기 전기 도금 공정은 무전해 도금이다.
선택 가능하게, 상기 칩 인터커넥션 구조의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함한다.
대응되게, 본 발명은 표면에 제1 전극이 구비되는 복수 개의 제1 칩이 형성되고, 상기 제1 전극을 노출시키는 제1 매체층이 표면에 형성되는 제1 웨이퍼; 상기 제1 웨이퍼에 본딩되고 상기 복수 개의 제1 칩의 위치와 서로 대응되며, 상기 제1 웨이퍼를 향하는 표면에 상기 제1 전극과 서로 대향되게 설치되는 제2 전극이 구비되고, 상기 제1 웨이퍼를 향하는 표면에 상기 제2 전극을 노출시키는 제2 매체층이 더 형성되는 복수 개의 제2칩; 상기 제1 전극과 제2 전극 사이에 형성되는 칩 인터커넥션 구조; 상기 제2 칩에 커버되는 패키지층; 및 상기 제1 웨이퍼에 위치하고 상기 제1 칩과 전기적으로 연결되는 비아 홀 인터커넥션 구조를 포함하는 웨이퍼 레벨 패키지 구조를 더 제공한다.
선택 가능하게, 상기 제2 칩은 상기 제1 웨이퍼에 퓨전 본딩, 점착 본딩 또는 유리 매체 본딩된다.
선택 가능하게, 상기 제1 매체층과 상기 제2 매체층의 재료는 모두 실리카이다.
선택 가능하게, 상기 패키지층은 사출층이다.
선택 가능하게, 칩 인터커넥션 구조는 전기 도금 칩 인터커넥션 구조이다.
선택 가능하게, 상기 칩 인터커넥션 구조의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함한다.
선택 가능하게, 상기 제1 웨이퍼의 두께는 5μm 내지 10μm이다.
본 발명에 따른 웨이퍼 레벨 패키지 방법에서, 상기 제2 칩과 상기 제1 웨이퍼를 본딩시킬 경우, 상기 제2 칩과 상기 제1 칩의 위치가 서로 대향되고, 제1 전극과 제2 전극 사이에 캐비티를 형성함으로써, 캐비티에 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성할 수 있고, 상기 칩 인터커넥션 구조는 제2 칩과 제1 칩 사이의 전기적 연결을 구현할 수 있으므로, 본 발명은 제2 칩과 별도로 전기적으로 연결되는 인터커넥션 구조를 별도로 형성할 필요없어 패키지 방법을 단순화시킨다.
본 발명에 따른 웨이퍼 레벨 패키지 구조에서, 제1 웨이퍼에 복수 개의 제1 칩이 형성되고, 상기 제1 칩의 표면에는 제1 전극이 구비되며, 상기 패키지 구조는 상기 제1 웨이퍼에 본딩되고 제1 칩과 서로 대향되는 제2 칩을 더 포함하고, 상기 제2 칩의 표면에는 제2 전극이 구비되며, 상기 제2 전극은 상기 제1 전극과 서로 대향되고, 상기 제2 전극과 상기 제1 전극 사이에는 제1 칩과 제2 칩 사이의 전기적 연결을 위한 칩 인터커넥션 구조가 형성되므로, 본 발명은 제2 칩과 별도로 전기적으로 연결되는 인터커넥션 구조를 별도로 형성할 필요없어 패키지 구조를 단순화시킨다.
도 1 내지 도 8은 본 발명에 따른 웨이퍼 레벨 패키지 방법의 일 실시예에서 각 단계에 대응되는 구조 모식도이다.
배경 기술로부터 알 수 있다시피, 종래 기술의 패키지 구조의 공정이 비교적 복잡한데 그 이유를 분석하면 하기와 같다. 종래 기술에서, 집적될 베어 칩을 웨이퍼에 본딩한 이후, 베어 칩과 전기적으로 연결되는 제1 연결 구조, 웨이퍼 중의 칩과 전기적으로 연결되는 제2 연결 구조 및 제1 연결 구조 및 제2 연결 구조와 전기적으로 연결되는 인터커넥션 구조를 형성해야 하므로 공정이 비교적 복잡하다.
이 밖에, 베어 칩을 웨이퍼에 본딩하기 이전에, 우선 사출 공정을 이용하여 상기 베어 칩을 고정하는 사출층을 형성하고, 베어 칩과 웨이퍼가 본딩된 이후 상기 사출층을 제거하거나 부분 제거하므로, 단계가 비교적 번잡하다.
상기 기술적 과제를 해결하기 위해, 본 발명은 제1 웨이퍼를 제공하되, 상기 제1 웨이퍼에는 복수 개의 제1 칩이 형성되고, 상기 제1 칩의 표면에는 제1 전극이 구비되며, 상기 제1 웨이퍼의 표면에는 상기 제1 전극을 노출시키는 제1 매체층이 형성되는 단계; 복수 개의 제2 칩을 제공하되, 상기 제2 칩의 표면에는 제2 전극이 구비되고, 상기 제2 칩에는 상기 제2 전극을 노출시키는 제2 매체층이 형성되는 단계; 상기 제2 매체층과 상기 제1 매체층을 서로 대향되게 설치하여, 상기 제2 칩이 상기 제1 웨이퍼에 본딩되고, 상기 제2 칩과 상기 제1 칩의 위치가 서로 대응되도록 하며, 상기 제1 전극과 제2 전극 사이에 캐비티를 형성하는 단계; 상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계; 및 상기 제2 칩을 커버하는 패키지층을 형성하는 단계를 포함하는 웨이퍼 레벨 패키지 방법을 제공한다.
본 발명은 상기 제2 칩을 상기 제1 웨이퍼에 본딩시킬 경우, 상기 제2 칩과 상기 제1 칩의 위치가 서로 대응되고, 제1 전극과 제2 전극 사이에 캐비티를 형성함으로써, 캐비티에 제1 전극과 제2 전극 사이를 전기적으로 연결시킬 수 있는 칩 인터커넥션 구조를 형성하고, 상기 칩 인터커넥션 구조는 제2 칩과 제1 칩 사이의 전기적 연결을 구현할 수 있으므로, 본 발명은 제2 칩과 별도로 전기적으로 연결되는 연결 구조를 형성할 필요없이 전기적 연결을 구현할 수 있어 패키지 방법을 단순화시킨다.
본 발명의 상술한 목적, 특징 및 이점을 보다 명확하고 쉽게 이해할 수 있도록, 아래에 도면을 결부하여 본 발명의 구체적인 실시예를 상세히 설명한다.
도 1 내지 도 8은 본 발명에 따른 웨이퍼 레벨 패키지 방법의 일 실시예에서 각 단계에 대응되는 구조 모식도이다. 본 실시예의 웨이퍼 패키지 방법은 하기와 같은 단계를 포함한다.
도 1에 도시된 바와 같이, 제1 웨이퍼(300)를 제공하고, 상기 제1 웨이퍼(300)에는 복수 개의 제1 칩(400)이 형성되며, 상기 제1 칩(400)의 표면에는 제1 전극(410)이 구비되고, 상기 제1 웨이퍼(300)의 표면에는 상기 제1 전극(410)을 노출시키는 제1 매체층(420)이 형성된다.
상기 제1 웨이퍼(300)는 소자 제조를 완료하기 위한 패키징할 웨이퍼이고, 본 실시예에서, 상기 제1 웨이퍼(300)는 소자 웨이퍼(CMOS Wafer)이다. 본 실시예에서, 상기 제1 웨이퍼(300)의 반도체 기판은 실리콘 기판이다. 다른 실시예에서, 상기 반도체 기판의 재료는 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소 또는 인듐 갈륨과 같은 다른 재료일 수도 있고, 상기 반도체 기판은 절연체의 실리콘 기판 또는 절연체의 게르마늄 기판과 같은 다른 유형의 기판일 수도 있다. 상기 반도체 기판의 재료는 공정 수요에 적합하거나 집적이 용이한 재료일 수 있다. 실제 공정 수요에 따라, 상기 제1 웨이퍼(300)의 두께는 10 미크론 내지 100미크론이다.
상기 제1 웨이퍼(300) 중에 형성된 복수 개의 제1 칩(400)은 동일한 유형이거나 상이한 유형의 칩일 수 있다. 설명해야 할 것은, 상기 제1 웨이퍼(300)는 집적 회로 제작 기술을 사용하여 제조될 수 있고, 예를 들어, 증착, 에칭 등 공정을 통해 제1 반도체 기판에 N형 금속 산화물 반도체(N-Metal-Oxide-Semiconductor, NMOS) 소자 및 P형 금속 산화물 반도체(P-Metal-Oxide-Semiconductor, PMOS) 소자 등 소자를 형성하며, 상기 소자에 매체층, 금속 인터커넥션 구조 및 상기 금속 인터커넥션 구조와 전기적으로 연결되는 패드 등 구조를 형성함으로써, 상기 제1 웨이퍼(300)에 적어도 하나의 제1 칩(400)이 집적되도록 한다.
상기 제1 칩(400)의 표면에 위치하는 제1 전극(410)은 상기 제1 칩(400)과 다른 반도체 소자의 전기적 연결을 구현하는데 사용된다. 구체적으로, 상기 제1 전극(410)은 본드 패드(Pad)일 수 있다.
상기 제1 매체층(420)은 일정한 두께를 갖고, 후속되는 본딩 단계에서 캐비티 형성을 위해 공간을 제공할 수 있다. 이 밖에, 상기 제1 매체층(420)은 절연 특성을 구비하고, 캐비티에 칩 인터커넥션 구조를 형성한 다음, 칩 인터커넥션 구조와 다른 부재의 절연을 구현하는데 사용되기도 한다.
본 실시예에서, 상기 제1 매체층(420)은 상기 제1 웨이퍼(300)와 집적할 칩 간의 물리적 연결을 구현하기 위한 본딩층으로도 사용된다.
구체적으로, 본 실시예에서, 상기 제1 매체층(420)은 제1 산화층이고, 후속되는 퓨전 본딩(Fusion Bonding) 공정의 본딩층으로 사용되며, 여기서, 후속적으로 상기 본딩층의 접촉면에 공유 결합을 형성하는 방식을 통해 본딩을 구현함으로써, 본딩 강도를 향상시키는데 유리하다.
본 실시예에서, 상기 제1 산화층의 재료는 실리카이다. 실리카 재료는 비교적 높은 공정 호환성을 갖고, 또한 실리카는 공정에서 흔히 사용하고 비용이 낮은 재료이므로, 실리카 재료를 선택하는 방식을 통해, 공정 난이도 및 공정 비용을 감소시키는데 유리하고, 형성된 패키지 구조에 대한 성능 영향을 감소시키는데 유리하다.
다른 실시예에서, 상기 제1 산화층은 산화하프늄, 산화알루미늄 또는 산화란타넘과 같은 산화물 재료일 수도 있다.
도 2에 도시된 바와 같이, 복수 개의 제2 칩(200)을 제공하고, 상기 제2 칩(200)의 표면에는 제2 전극(210)이 구비되며, 상기 제2 칩(200)에는 상기 제2 전극(210)을 노출시키는 제2 매체층(250)이 형성된다.
상기 제2 칩(200)은 웨이퍼 레벨 시스템 패키지 중의 집적할 칩으로 사용되고, 본 실시예의 웨이퍼 레벨 시스템 패키지 방법은 이종 집적을 구현하기 위해 사용된다. 대응되게, 상기 복수 개의 제2 칩(200)은 실리콘 웨이퍼로 제조된 칩일 수 있고, 다른 재료로 형성된 칩일 수도 있다.
상기 복수 개의 제2 칩(200)의 기능은 상이하다. 상기 제2 칩(200)은 집적 회로 제조 기술을 사용하여 제조되고, 메모리 칩, 통신 칩, 프로세서 또는 로직 칩일 수 있다. 상기 제2 칩(200)은 일바적으로 반도체 기판에 형성된 NMOS 소자 또는PMOS 소자 등을 포함한다.
상기 제2 칩(200)의 표면에 위치한 제2 전극(210)은 본드 패드(Pad)이고, 상기 제2 칩(200)과 다른 반도체 소자의 전기적 연결을 구현하는데 사용된다. 구체적으로, 상기 제2 전극(210)은 본드 패드(Pad)일 수 있다.
상기 제2 매체층(250)은 일정한 두께를 갖고, 후속되는 본딩 단계에서 캐비티 형성을 위해 공간을 제공할 수 있다. 이 밖에, 상기 제2 매체층(250)은 절연 특성을 구비하고, 캐비티에 칩 인터커넥션 구조를 형성한 다음, 칩 인터커넥션 구조와 다른 부재의 절연을 구현하는데 사용되기도 한다.
본 실시예에서, 상기 제2 매체층(250)은 집적할 칩과의 물리적 연결을 구현하기 위한 본딩층으로도 사용된다.
구체적으로, 본 실시예에서, 상기 제2 매체층(250)은 제2 산화층이고, 후속되는 퓨전 본딩(Fusion Bonding) 공정의 본딩층으로 사용되며, 여기서, 후속적으로 상기 본딩층의 접촉면에 공유 결합을 형성하는 방식을 통해 본딩을 구현함으로써, 본딩 강도를 향상시키는데 유리하다.
본 실시예에서, 상기 제2 산화층의 재료는 실리카이다. 실리카 재료는 비교적 높은 공정 호환성을 갖고, 또한 실리카는 공정에서 흔히 사용하고 비용이 낮은 재료이므로, 실리카 재료를 선택하는 방식을 통해, 공정 난이도 및 공정 비용을 감소시키는데 유리하고, 패키지 구조가 형성되는 성능에 대한 영향을 감소시키는데 유리하다.
다른 실시예에서, 상기 제2 산화층은 산화하프늄, 산화알루미늄 또는 산화란타넘과 같은 산화물 재료일 수도 있다.
상기 제2 칩(200)에서 제2 전극(210)이 구비되는 면이 정면(201)이고, 정면(201)과 배향되는 면이 배면(202)이다. 설명해야 할 것은, 본 실시예에서, 복수 개의 제2 칩(200)을 제공하는 단계는 제2 웨이퍼(100)를 제공하되, 상기 복수 개의 제2 칩(200)의 배면(202)이 상기 제2 웨이퍼(100)에 임시 본딩되는 단계를 포함한다. 구체적으로, 상기 복수 개의 제2 칩(200)은 상기 제2 웨이퍼(100)에 형성되고, 상기 제2 웨이퍼(100)는 캐리어 웨이퍼로서, 상기 복수 개의 제2 칩(200)을 임시 고정하는데 사용되며, 상기 제2 웨이퍼(100)는 또한 제2 칩(200)과 제1 웨이퍼(300)(도 1에 도시된 바와 같음)가 본딩되는 과정에서 제2 칩(200)에 지지 작용을 제공함으로써, 본딩의 신뢰성을 향상시킨다. 상기 제2 웨이퍼(100)는 제2 칩(200)과 제1 웨이퍼(300)(도 1에 도시된 바와 같음)가 본딩된 이후, 디본딩을 통해 상기 제2 칩(200)과 분리될 수도 있다.
본 실시예에서, 상기 제2 웨이퍼(100)에는 접착층(150)이 형성되고, 상기 복수 개의 제2 칩(200)은 상기 접착층(150)을 통해 상기 제2 웨이퍼(100)에 임시 본딩된다.
구체적으로, 상기 접착층(150)은 다이 어태치 필름(Die Attach Film, DAF) 및 드라이 필름(Dry Film) 중 하나 또는 두개이다. 여기서, 드라이 필름은 반도체 칩 패키지 또는 인쇄회로기판 제조시 사용되는 점성이 있는 감광성 필름이고, 드라이 필름은 무용제형 감광제를 테릴렌 필름 베이스에 도포한 다음, 폴리에틸렌 박막으로 커버하여 제조된다. 사용시 폴리에틸렌 박막을 제거하고, 무용제형 감광제를 기판에 가압하여 빛 노출 현상 처리를 거치면 상기 드라이 필름 내에 그래픽을 형성할 수 있다.
다른 실시예에서, 정전 본딩 방식을 통해 상기 제2 칩(200)을 상기 제2 웨이퍼에 임시 본딩시킬 수도 있다. 정전 본딩 기술은 임의의 접착제도 사용하지 않고 본딩을 구현하는 한 가지 방법이다. 본딩 과정에서, 본딩하고자 하는 제2 칩과 제2 웨이퍼에 상이한 전극을 각각 연결하고, 전압 작용에서 제2 칩과 제2 웨이퍼 표면에 전하를 형성하며, 상기 제2 칩과 제2 웨이퍼 표면의 전하 전기성이 상이함으로써, 제2 칩과 제2 웨이퍼 본딩 과정에 비교적 큰 정전기 인력이 발생하여 양자의 물리적 연결을 구현한다.
설명해야 할 것은, 본 실시예에서, 상기 제2 웨이퍼(100)는 캐리어 웨이퍼로서, 제2 칩(200)에 지지 강도를 제공하고, 다른 실시예에서, 상기 제2 웨이퍼(100)를 설치하지 않을 수 있다.
도 3에 도시된 바와 같이, 상기 제2 매체층(250)과 상기 제1 매체층(420)을 서로 대향되게 설치하여, 상기 제2 칩(200)이 상기 제1 웨이퍼(300)에 본딩되도록 하고, 상기 제2 칩(200)과 상기 제1 칩(400)의 위치는 서로 대응되며, 상기 제1 전극(410)과 제2 전극(210) 사이에 캐비티(220)가 형성된다.
여기서, 상기 제2 칩(200)과 상기 제1 칩(400)의 위치가 서로 대응된다는 것은 상기 제2 칩(200)과 상기 제1 칩(400)이 본딩시 서로 정렬된다는 것을 의미하고, 상기 제2 칩(200)의 제2 전극(210)과 상기 제1 칩(400)의 제1 전극(410)도 서로 대향되게 설치되고 서로 정렬된다.
제2 매체층(250)과 제1 매체층(420)이 모두 일정한 두께를 가지므로, 상기 제2 매체층(250)과 상기 제1 매체층(420)이 서로 대향되게 설치되고 서로 합착될 경우, 두개 층의 매체층의 지지 작용으로 인해, 제1 매체층(420)에서 노출된 상기 제1 전극(410)과 제2 매체층(250)에 의해 노출된 제2 전극(210) 사이에 캐비티(220)가 형성된다. 상기 캐비티(220)는 도전 재료를 충진하는데 사용되어, 상기 제1 전극(410)과 상기 제2 전극(210)을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성한다.
설명해야 할 것은, 본 실시예에서, 상기 제1 전극(410)은 상기 제1 칩(400)의 단부에 위치하고; 상기 제2 전극(210)은 상기 제2 칩(200)의 단부에 위치하며; 상기 제2 매체층(250)과 상기 제1 매체층(420)을 서로 대향되게 설치시 상기 제2 칩과 상기 제1 칩을 서로 대향되게 설치하고, 상기 제1 전극(410), 제1 매체층(420), 제2 매체층(250) 및 제2 칩(200)으로 둘러싸인 캐비티를 형성하며, 이 밖에, 상기 제2 매체층(250)은 제2 전극(210)의 위치에서 제1 매체층(420)과 서로 접촉되지 않아, 상기 캐비티가 제2 전극(210)과 제1 매체층(420) 사이에서 개구를 형성하도록 한다.
본 실시예에서, 상기 제2 칩(200)의 배면(202)(도 2에 도시된 바와 같음)은 제2 웨이퍼(100)에 임시 본딩되고, 상기 제2 매체층(250)과 상기 제1 매체층(420)이 서로 대향되어, 상기 제2 칩(200)을 상기 제1 웨이퍼(300)에 본딩시키는 단계는 상기 제2 웨이퍼(100)와 상기 제1 웨이퍼(300)를 서로 대향되게 설치하여, 제2 웨이퍼(100)의 제2 칩(200)의 정면(201)(도 2에 도시된 바와 같음)을 제1 웨이퍼(300)에 본딩시키는 단계를 포함한다. 이렇게 제2 칩(200)을 제1 웨이퍼(300)에 본딩시키는 과정에서, 상기 제2 웨이퍼(100)는 제2 칩(200)에 비교적 큰 지지 강도를 제공할 수 있어, 제1 칩(400)과 상기 제2 칩(200) 사이의 본딩 신뢰성을 향상시킨다.
본 실시예에서, 상기 제2 매체층(250)은 제1 산화층이고, 상기 제1 매체층(420)은 제2 산화층이며, 상기 제2 칩(200)과 상기 제1 웨이퍼(300) 사이는 제1 산화층과 제2 산화층의 퓨전 본딩 공정을 통해 본딩을 구현한다. 구체적으로, 상기 제1 산화층과 제2 산화층의 재료는 실리카이다. 상기 제2 칩(200)과 상기 제1 웨이퍼(300)는 실리카-실리카 퓨전 본딩 방식을 통해 물리적 연결을 구현한다.
퓨전 본딩은 주로 계면 화학적 힘을 이용하여 본딩을 완료하는 공정이고, 상기 퓨전 본딩 공정 과정에서, 상기 제1 산화층과 제2 산화층의 표면 활성이 향상됨으로써, 상기 제1 산화층과 제2 산화층의 접촉면 사이에 공유 결합이 형성되어 공유 결합 방식으로 본딩을 구현하며, 상기 제1 산화층과 제2 산화층 사이에는 비교적 높은 본딩 강도가 구비되어, 웨이퍼 레벨 시스템 패키지의 패키지 수율을 향상시킨다.
설명해야 할 것은, 다른 실시예에서, 상기 제2 칩(200)과 상기 제1 웨이퍼(300)는 다른 방식을 통해 본딩을 구현할 수도 있는데, 예컨대 점착 본딩 또는 유리 매체 본딩이다.
구체적으로, 점착 본딩은 본딩 온도가 낮고 CMOS와 호환되어, 웨이퍼가 이종 집적 공정에 점착 본딩되도록 한다. 구체적으로, 점착 본딩 공정은 칩과 상기 웨이퍼의 본딩면에 점착체를 형성하고, 상기 점착체는 일반적으로 폴리머이며; 소프트 베이크 또는 예비 경화 폴리머를 통해, 상기 점착제가 중합되지 않은 상태 또는 부분 중합 상태가 되도록 하고; 칩과 웨이퍼를 대향되게 챔버에 설치하여 진공을 만들어, 칩과 웨이퍼의 본딩면이 접촉되도록 하는 것을 포함한다. 다음, 압력을 가하여 본딩해야 하는 표면을 긴밀히 본딩시킨다.
유리 매체 본딩은 유리 땜납을 웨이퍼에 인쇄하여 폐합링을 형성한 다음, 이 커버를 리플로우 오븐에 넣고 예비 소결을 진행하는 것을 가리킨다. 예비 소결 완료된 웨이퍼를 칩에 정렬되게 배치하여, 칩이 상기 폐합링에 위치하도록 한 다음, 본더에 넣고 소결하여 실링 챔버를 형성한다. 유리 매체 본딩은 공정이 간단하고, 본딩 강도가 높으며 실링 효과가 우수하여, 특히 대량 생산에 적합하다.
도 4에 도시된 바와 같이, 캐비티(220)를 형성한 다음, 상기 제2 웨이퍼(100)(도 3에 도시된 바와 같음)를 디본딩하여, 상기 제2 웨이퍼(100)와 상기 제2 칩(200)을 분리시킨다.
본 실시예에서, 상기 제2 웨이퍼(100)는 접착층(150)(도 3에 도시된 바와 같음)을 통해 상기 제2 칩(200)에 합착되고, 대응되게, 디본딩 과정에서, 화학적 방법 또는 기계적 박리 방식을 통해, 상기 제2 웨이퍼(100)와 상기 제2 칩(200)을 분리시킬 수 있다.
다른 실시예에서, 다른 방식을 이용하여 상기 제2 웨이퍼(100)와 상기 제2 칩(200)을 분리시킬 수도 있다.
도 5에 도시된 바와 같이, 상기 캐비티(220)(도 4에 도시된 바와 같음)에 상기 제1 전극(410)과 제2 전극(210)을 전기적으로 연결시키는 칩 인터커넥션 구조(310)가 형성된다.
상기 칩 인터커넥션 구조(310)는 상기 캐비티(220)(도 4에 도시된 바와 같음)에 충진되고, 상기 제1 전극(410) 및 상기 제2 전극(210)과 모두 접촉하므로, 제1 전극(410)과 상기 제2 전극(210)의 전기적 연결을 구현할 수 있어, 제1 칩(400)과 제2 칩(200) 사이의 전기적 연결을 구현한다.
전기 도금 공정을 통해 상기 칩 인터커넥션 구조(310)를 형성할 수 있다. 전기 도금 방법으로 형성된 칩 인터커넥션 구조(310)는 캐비티(220)(도 4에 도시된 바와 같음)에서 우수한 충진 효과를 구현할 수 있어, 제1 전극(410)과 제2 전극(210) 사이의 전기적 연결의 신뢰성을 향상시킨다.
본 실시예에서, 상기 전기 도금 공정은 무전해 도금이다. 구체적으로, 본딩을 거친 제2 칩(200)과 상기 제1 웨이퍼(300)를 금속 이온이 함유된 용액(예를 들어, 화학적 은 도금, 니켈 도금, 구리 도금 등 용액)에 넣고, 산화환원 반응 원리에 따라, 강 환원제를 이용하여 상기 금속 이온을 금속으로 환원시켜 제1 전극(410) 또는 제2 전극(210)의 표면에 증착됨으로써 금속 도금층을 형성하며, 일정한 반응 시간이 경과된 후, 금속 도금층이 캐비티(220)(도 4에 도시된 바와 같음)에 가득 채워져 칩 인터커넥션 구조(310)가 형성된다. 상기 칩 인터커넥션 구조(310)는 상기 제1 전극(410) 및 상기 제2 전극(210)에 모두 접촉하여, 제2 칩(200)과 상기 제1 웨이퍼(300) 사이의 전기적 연결을 구현한다.
상기 칩 인터커넥션 구조(310)의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함한다.
구체적으로, 상기 칩 인터커넥션 구조(310)는 용접 연결블록일 수 있다.
도 6에 도시된 바와 같이, 상기 제2 칩(200)을 커버하는 패키지층(500)이 형성된다.
본 실시예에서, 상기 패키지층(500)은 상기 제2 칩(200)을 커버하고, 다시 말해서, 상기 패키지층(500)은 상기 제2 칩(200) 사이의 갭에 충진되고 제1 웨이퍼(300)의 표면의 제1 매체층(420)에 커버되며, 제1 매체층(420)과 서로 접촉하여 실링을 구현할 수 있어, 공기와 수분을 더욱 잘 차단하여 패키지 효과를 향상시킨다.
구체적으로, 사출 공정을 통해 상기 패키지층(500)을 형성할 수 있다. 사출 공정의 충진 성능이 비교적 우수하므로, 사출 성형제가 복수 개의 제2 칩(200) 사이에 더욱 잘 충진되도록 할 수 있어, 제2 칩(200)이 우수한 패키지 효과를 가지도록 한다.
다른 실시예에서, 다른 공정을 사용하여 상기 패키지층을 형성할 수도 있다.
도 7 및 도 8에 도시된 바와 같이, 상기 제1 웨이퍼(300)에 상기 제1 칩(400)과 전기적으로 연결되는 비아 홀 인터커넥션 구조(301)를 형성한다.
구체적으로, 도 7에 도시된 바와 같이, 상기 제1 웨이퍼(300)에서 상기 제1 매체층(420)과 배향되는 면이 배면(311)이고; 상기 패키지 방법은, 상기 제2 칩(200)을 커버하는 패키지층(500)을 형성한 이후에, 상기 제1 웨이퍼(300)의 배면(311)을 통해 상기 제1 웨이퍼(300)에 대해 박형화 처리를 진행하는 단계를 더 포함한다.
상기 제1 웨이퍼(300)의 배면(311)에 대해 박형화 처리를 진행하여, 상기 제1 웨이퍼(300)의 두께를 감소시킴으로써, 상기 제1 웨이퍼(300)의 방열 효과를 개선하고; 또한, 상기 제1 웨이퍼(300)의 두께를 감소시키는 것은 비아 홀 인터커넥션 구조의 형성 난이도 감소 및 패키지를 거친 캐피지 구조의 전체적인 두께 감소에도 유리하여, 상기 패키지 구조의 성능을 향상시킨다.
본 실시예에서, 상기 박형화 처리에 사용된 공정은 배면부 연마 공정, 화학적 기계 연마 공정 및 습식 에칭 공정 중 하나 또는 복수 개일 수 있다.
상기 박형화 처리의 정지 위치를 효과적으로 제어하기 위해, 상기 제1 웨이퍼(300)의 제조 공정에서, 일반적으로 상기 제1 웨이퍼(300)의 반도체 기판 내에 상기 정지 위치를 한정하기 위한 딥 트렌치 격리 구조를 형성함으로써, 상기 박형화 처리가 상기 딥 트렌치 격리 구조의 바닥부에 정지하도록 한다.
다른 실시예에서, 상기 제1 웨이퍼의 제조 공정에서, 중성 도핑 이온(예를 들어, 산소 이온 및 질소 이온 중 하나 또는 두개)을 사용하여 상기 제1 웨이퍼(300)의 반도체 기판 내에 정지 영역을 형성하여, 상기 박형화 처리가 상기 정지 영역의 바닥부에 정지하도록 할 수도 있다.
다른 실시예에서, 상기 제1 웨이퍼의 반도체 기판이 절연체의 실리콘 기판 또는 절연체의 게르마늄 기판일 때, 상기 반도체 기판의 바닥부 기판층에 대해 박형화 처리를 진행할 수도 있고, 이로써 상기 절연체층의 바닥부에 잘 정지하도록 할 수 있다.
설명해야 할 것은, 상기 박형화 처리 후, 상기 제1 웨이퍼(300)의 두께는 너무 작거나 너무 크지도 말아야 한다. 상기 제1 웨이퍼(300)의 두께가 너무 작으면, 상기 제1 웨이퍼(300)의 기계적 성능이 상응하게 떨어지고, 상기 제1 웨이퍼(300) 내에 형성되는 소자 등 구조에 좋지 않은 영향을 주기 쉽다. 상기 제1 웨이퍼(300)의 두께가 너무 크면, 상기 패키지 구조의 성능을 향상시키는데 불리하다. 이를 위해, 본 실시예에서, 박형화를 거친 상기 제1 웨이퍼(300)의 두께는 5μm 내지 10μm이다.
상기 박형화 처리 후, 상기 제1 웨이퍼(300) 내에 상기 제1 칩(400)과 전기적으로 연결되는 비아 홀 인터커넥션 구조(301)가 형성된다. 상기 비아 홀 인터커넥션 구조(310)를 통해 제1 칩(400)과 다른 회로의 전기적 연결을 구현한다. 상기 제1 칩(400)과 상기 제2 칩(200)이 칩 인터커넥션 구조(310)를 통해 전기적으로 연결되므로, 상기 제2 칩(200)은 상기 칩 인터커넥션 구조(310), 제1 칩(400)에 형성된 인터커넥션 구조 및 비아 홀 인터커넥션 구조(301)를 통해 다른 회로와 전기적으로 연결된다.
설명해야 할 것은, 상기 제1 칩(400)에서 제1 전극(410)이 구비되는 면이 정면이고, 상기 정면과 배향되는 면이 배면이며, 본 실시예의 상기 비아 홀 인터커넥션 구조(310)는 상기 배면에 접촉하여, 비아 홀 인터커넥션 구조(310)와 상기 제1 칩(400)의 전기적 연결을 구현한다.
본 실시예에서, 상기 제1 웨이퍼(300)는 실리콘 기판이고, 실리콘 비아 홀 기술을 통해 상기 비아 홀 인터커넥션 구조(301)를 형성한다. 다른 실시예에서, 다른 공정을 통해 상기 비아 홀 인터커넥션 구조를 형성할 수도 있다.
본 실시예에서, 상기 비아 홀 인터커넥션 구조(301)의 재료는 구리이다. 다른 실시예에서, 상기 비아 홀 인터커넥션 구조(301)의 재료는 알루미늄, 텅스텐 및 티타늄과 같은 도전 재료일 수도 있다.
설명해야 할 것은, 상기 패키지 방법의 실시예에서, 상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩한다. 다른 실시예에서, 상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계 이후, 상기 제2 칩을 커버하는 패키지층을 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩할 수도 있다.
본 발명은 웨이퍼 레벨 패키지 구조를 더 제공한다. 도 8에 도시된 바와 같이, 이는 본 발명의 패키지 구조의 일 실시예의 구조 모식도를 도시한다.
상기 패키지 구조는, 표면에 제1 전극(410)이 구비되는 복수 개의 제1 칩(400)이 형성되고, 상기 제1 전극(410)을 노출시키는 제1 매체층(420)이 표면에 형성되는 제1 웨이퍼(300); 상기 제1 웨이퍼(300)에 본딩되고 상기 복수 개의 제1 칩(400)의 위치와 서로 대응되며, 제1 웨이퍼(300)를 향하는 표면에 상기 제1 전극(410)과 서로 대향되게 설치되는 제2 전극(210)이 구비되고, 제1 웨이퍼(300)를 향하는 표면에 상기 제2 전극(210)을 노출시키는 제2 매체층(250)이 더 형성되는 복수 개의 제2 칩(200); 제1 전극(410)과 제2 전극(210) 사이에 위치하는 칩 인터커넥션 구조(310); 상기 제2 칩(200)에 커버되는 패키지층(500); 및 상기 제1 웨이퍼(300)에 위치하여 상기 제1 칩(400)과 전기적으로 연결되는 비아 홀 인터커넥션 구조(301)를 포함한다.
본 실시예의 패키지 구조에서, 제1 웨이퍼(300)에는 복수 개의 제1 칩(400)이 형성되고, 상기 제1 칩(400)의 표면에는 제1 전극(410)이 구비되며, 상기 패키지 구조는 상기 제1 웨이퍼(300)에 본딩되고 제1 칩(400)과 서로 대향되는 제2 칩(200)을 더 포함하고, 상기 제2 칩(200)의 표면에는 제2 전극(210)이 구비되며, 상기 제2 전극(210)은 상기 제1 전극(410)과 서로 대향되고, 상기 제2 전극(210)과 상기 제1 전극(410) 사이에는 제1 칩(400)과 제2 칩(200) 사이의 전기적 연결을 구현하기 위한 칩 인터커넥션 구조(310)가 형성되며, 상기 제1 칩(200)은 비아 홀 인터커넥션 구조(301)를 통해 외부 회로와의 전기적 연결을 구현하고, 상기 제2 칩(200)은 상기 칩 인터커넥션 구조(310), 제1 칩(400) 내부의 인터커넥션 구조 및 상기 비아 홀 인터커넥션 구조(301)를 통해, 외부 회로와의 전기적 연결을 구현할 수 있으며, 즉 제2 칩(200)과 전기적으로 연결되는 연결 구조를 별도로 형성할 필요가 없으므로, 패키지 구조를 단순화시킨다.
상기 제1 웨이퍼(300)는 소자 제조를 완료하기 위한 패키징할 웨이퍼이고, 본 실시예에서, 상기 제1 웨이퍼(300)는 소자 웨이퍼(CMOS Wafer)이다. 본 실시예에서, 상기 제1 웨이퍼(300)의 반도체 기판은 실리콘 기판이다. 다른 실시예에서, 상기 반도체 기판의 재료는 게르마늄, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소 또는 인듐 갈륨과 같은 다른 재료일 수도 있고, 상기 반도체 기판은 절연체의 실리콘 기판 또는 절연체의 게르마늄 기판과 같은 다른 유형의 기판일 수도 있다. 패키지 구조에서, 상기 제1 웨이퍼(300)는 박형화 처리를 거친 웨이퍼이고, 상기 제1 웨이퍼(300)의 두께는 5μm 내지 10μm이다.
상기 제1 웨이퍼(300)에 형성된 복수 개의 제1 칩(400)은 동일한 유형이거나 상이한 유형의 칩일 수 있다.
설명해야 할 것은, 상기 제1 웨이퍼(300)는 집적 회로 제작 기술을 사용하여 제조될 수 있고, 예를 들어, 증착, 에칭 등 공정을 통해 제1 반도체 기판에 N형 금속 산화물 반도체(N-Metal-Oxide-Semiconductor, NMOS) 소자 및 P형 금속 산화물 반도체(P-Metal-Oxide-Semiconductor, PMOS) 소자 등 소자를 형성하며, 상기 소자에 매체층, 금속 인터커넥션 구조 및 상기 금속 인터커넥션 구조와 전기적으로 연결되는 패드 등 구조를 형성함으로써, 상기 제1 웨이퍼(300)에 적어도 하나의 제1 칩(400)이 집적되도록 한다.
상기 제1 칩(400)의 표면에 위치하는 제1 전극(410)은 상기 제1 칩(400)과 다른 반도체 소자의 전기적 연결을 구현하는데 사용된다. 구체적으로, 상기 제1 전극(410)은 본드 패드(Pad)일 수 있다.
상기 제1 매체층(420)은 칩 인터커넥션 구조(310)와 다른 부재의 절연을 구현하는데 사용된다. 본 실시예에서, 상기 제1 매체층(420)은 상기 제1 웨이퍼(300)와 집적할 칩 간의 물리적 연결을 구현하기 위한 본딩층으로도 사용된다.
상기 제2 칩(200)은 웨이퍼 레벨 시스템 패키지 중의 집적할 칩으로 사용되고, 본 실시예의 패키지 구조는 이종 집적을 구현하기 위해 사용된다. 대응되게, 상기 복수 개의 제2 칩(200)은 실리콘 웨이퍼로 제조된 칩일 수 있고, 다른 재료로 형성된 칩일 수도 있다.
상기 제2 칩(200)의 개수는 복수 개이고, 상기 복수 개의 제2 칩(200)의 기능은 상이하다. 상기 제2 칩(200)은 집적 회로 제조 기술을 사용하여 제조되고, 메모리 칩, 통신 칩, 프로세서 또는 로직 칩일 수 있다. 상기 제2 칩(200)은 일반적으로 반도체 기판에 형성된 NMOS 소자 또는PMOS 소자 등 소자를 포함한다.
상기 제2 칩(200)의 표면에 위치한 제2 전극(210)은 본드 패드(Pad)이고, 상기 제2 칩(200)의 전기적 연결을 구현하는데 사용된다.
상기 제2 매체층(250)은 칩 인터커넥션 구조(310)와 다른 부재의 절연을 구현한다. 본 실시예에서, 상기 제2 매체층(250)은 집적할 웨이퍼 간의 물리적 연결을 구현하기 위한 본딩층으로도 사용된다.
구체적으로, 본 실시예에서, 상기 제2 매체층(250)은 제2 산화층이다. 상기 제2 칩(200)은 상기 제1 산화층과 상기 제2 산화층을 통해 상기 제1 웨이퍼(300)에 퓨전 본딩된다. 퓨전 본딩은 주로 계면 화학적 힘을 이용하여 본딩을 완료하는 공정이고, 상기 퓨전 본딩 공정 과정에서, 상기 제1 산화층과 제2 산화층의 표면 활성이 향상됨으로써, 상기 제1 산화층과 제2 산화층 표면의 단글링 본드를 증가시켜, 상기 제1 산화층과 제2 산화층의 접촉면 사이에 공유 결합이 형성되도록 하고 공유 결합 방식으로 본딩을 구현하며, 상기 제1 산화층과 제2 산화층 사이에는 비교적 높은 본딩 강도가 구비되어, 본 실시예의 패키지 구조의 신뢰성을 향상시킨다.
다른 실시예에서, 제2 칩은 상기 제1 웨이퍼에 점착 본딩되거나 유리 매체 본딩될 수도 있다.
구체적으로, 점착 본딩은 본딩 온도가 낮고 CMOS와 호환되어, 웨이퍼가 이종 집적 공정에 점착 본딩되도록 한다. 구체적으로, 점착 본딩 공정은 칩과 상기 웨이퍼의 본딩면에 점착체를 형성하고, 상기 점착체는 일반적으로 폴리머이며; 소프트 베이크 또는 예비 경화 폴리머를 통해, 상기 점착제가 중합되지 않은 상태 또는 부분 중합 상태가 되도록 하고; 칩과 웨이퍼를 대향되게 챔버에 설치하여 진공을 만들어, 칩과 웨이퍼의 본딩면이 접촉되도록 하는 것을 포함한다. 다음, 압력을 가하여 본딩해야 하는 표면을 긴밀히 본딩시킨다.
유리 매체 본딩은 유리 땜납을 웨이퍼에 인쇄하여 폐합링을 형성한 다음, 이 커버를 리플로우 오븐에 넣고 예비 소결을 진행하는 것을 가리킨다. 예비 소결 완료된 웨이퍼를 칩에 정렬되게 배치하여, 칩이 상기 폐합링에 위치하도록 한 다음, 본더에 넣고 소결하여 실링 챔버를 형성한다. 유리 매체 본딩은 공정이 간단하고, 본딩 강도가 높으며 실링 효과가 우수하여, 특히 대량 생산에 적합하다.
본 실시예에서, 상기 제1 매체층(420)과 상기 제2 매체층(250)의 재료는 실리카이다. 실리카 재료는 비교적 높은 공정 호환성을 갖고, 또한 실리카는 공정에서 흔히 사용하고 비용이 낮은 재료이므로, 실리카 재료를 선택하는 방식을 통해, 공정 난이도 및 공정 비용을 감소시키는데 유리하고, 형성된 패키지 구조에 대한 성능 영향을 감소시키는데 유리하다.
상기 칩 인터커넥션 구조(310)는 전기 도금 칩 인터커넥션 구조이다. 다시 말해서, 상기 칩 인터커넥션 구조(310)는 전기 도금 방법을 통해 형성되고, 전기 도금 방법으로 형성된 칩 인터커넥션 구조(310)는 제1 전극(410)과 제2 전극(210) 사이에서 우수한 충진 효과를 구현할 수 있어, 제1 전극(410)과 제2 전극(210) 사이의 전기적 연결의 신뢰성을 향상시킨다.
구체적으로, 상기 칩 인터커넥션 구조(310)의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함한다.
상기 제2 칩을 커버하는 패키지층(500)의 경우, 상기 패키지층(500)은 상기 제2 칩(200) 사이의 갭에 충진되고 제1 웨이퍼(300)의 표면의 제1 매체층(420)에 커버되며, 제1 매체층(420)과 서로 접촉하여 실링을 구현할 수 있어, 공기와 수분을 더욱 잘 차단할 수 있고, 이로써 패키지 효과를 향상시킨다.
비아 홀 인터커넥션 구조(301)는 상기 제1 웨이퍼(300)에 위치하고 상기 제1 칩(400)과 전기적으로 연결된다. 상기 비아 홀 인터커넥션 구조(310)를 통해 제1 칩(400)과 다른 회로와의 전기적 연결을 구현한다. 상기 제1 칩(400)과 상기 제2 칩(200)이 칩 인터커넥션 구조(310)를 통해 전기적으로 연결되므로, 상기 제2 칩(200)은 상기 칩 인터커넥션 구조(310), 제1 칩(400)에 형성된 인터커넥션 구조 및 비아 홀 인터커넥션 구조(301)를 통해 다른 회로와 전기적으로 연결된다.
상기 제1 칩(400)에서 제1 전극(410)이 구비되는 면이 정면이고, 상기 정면과 배향되는 면이 배면이며, 본 실시예의 상기 비아 홀 인터커넥션 구조(310)는 상기 배면에 접촉하여, 비아 홀 인터커넥션 구조(310)와 상기 제1 칩(400)의 전기적 연결을 구현한다. 본 실시예에서, 상기 제1 웨이퍼(300)는 실리콘 기판이고, 상기 비아 홀 인터커넥션 구조는 실리콘 비아 홀 인터커넥션 구조이다.
본 실시예에서, 상기 비아 홀 인터커넥션 구조(301)의 재료는 구리이다. 다른 실시예에서, 상기 비아 홀 인터커넥션 구조(301)의 재료는 알루미늄, 텅스텐 및 티타늄과 같은 도전 재료일 수도 있다.
상술한 바와 같이 본 발명을 설명하였으나 본 발명은 이에 한정되지 않는다. 당업자라면 본 발명의 주지와 범위를 벗어나지 않으면서 다양한 변경 및 수정이 가능하므로 본 발명의 보호 범위는 청구범위에 한정된 범위를 기준으로 하여야 한다.

Claims (20)

  1. 웨이퍼 레벨 패키지 방법으로서,
    제1 웨이퍼를 제공하되, 상기 제1 웨이퍼에는 복수 개의 제1 칩이 형성되고, 상기 제1 칩의 표면에는 제1 전극이 구비되며, 상기 제1 웨이퍼의 표면에는 상기 제1 전극을 노출시키는 제1 매체층이 형성되는 단계;
    복수 개의 제2 칩을 제공하되, 상기 제2 칩의 표면에는 제2 전극이 구비되고, 상기 제2 칩에는 상기 제2 전극을 노출시키는 제2 매체층이 형성되는 단계;
    상기 제2 매체층과 상기 제1 매체층을 서로 대향되게 설치하여, 상기 제2 칩이 상기 제1 웨이퍼에 본딩되고, 상기 제2 칩과 상기 제1 칩의 위치가 서로 대응되도록 하며, 상기 제1 전극과 제2 전극 사이에 캐비티를 형성하는 단계;
    상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계; 및
    상기 제2 칩을 커버하는 패키지층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  2. 제1항에 있어서,
    상기 제2 칩에서 제2 전극이 구비되는 면이 정면이고, 정면과 배향되는 면이 배면이며;
    상기 제2 칩이 상기 제1 웨이퍼에 본딩되기 전에, 상기 복수 개의 제2 칩의 배면이 제2 웨이퍼에 임시 본딩되며;
    상기 제2 칩을 커버하는 패키지층을 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  3. 제2항에 있어서,
    상기 복수 개의 제2 칩은 접착층 또는 정전 본딩을 통해 상기 제2 웨이퍼에 임시 본딩되는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  4. 제2항에 있어서,
    상기 캐비티에 상기 제1 전극과 제2 전극을 전기적으로 연결시키는 칩 인터커넥션 구조를 형성하는 단계 이전에, 상기 제2 웨이퍼를 디본딩하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  5. 제2항에 있어서,
    칩 인터커넥션 구조를 형성한 이후, 패키지층을 형성하기 전에 상기 제2 웨이퍼를 디본딩하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  6. 제1항에 있어서,
    퓨전 본딩, 점착 본딩 또는 유리 매체 본딩을 통해, 상기 제2 칩을 상기 제1 웨이퍼에 본딩시키는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  7. 제1항 또는 제6항에 있어서,
    상기 제1 매체층과 상기 제2 매체층의 재료는 모두 실리카인 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  8. 제1항에 있어서,
    상기 제2 칩을 커버하는 패키지층을 형성하는 단계는, 사출 공정을 통해 상기 패키지층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  9. 제1항에 있어서,
    상기 제1 웨이퍼에서 상기 제1 매체층과 배향되는 면이 배면이고;
    패키지층을 형성한 이후에, 상기 제1 웨이퍼의 배면에 대해 박형화 처리를 진행하며;
    박형화를 거친 상기 제1 웨이퍼에 비아 홀 인터커넥션 구조가 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  10. 제1항에 있어서,
    상기 제1 전극은 상기 제1 칩의 단부에 위치하고; 상기 제2 전극은 상기 제2 칩의 단부에 위치하며; 상기 제2 매체층과 상기 제1 매체층을 서로 대향되게 설치시 상기 제2 칩과 상기 제1 칩을 서로 대향되게 설치하고, 상기 제1 전극, 제1 매체층, 제2 매체층 및 제2 칩으로 둘러싸인 캐비티를 형성하며, 상기 캐비티는 상기 제2 전극과 상기 제1 매체층 사이에서 개구를 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  11. 제1항에 있어서,
    전기 도금 공정을 통해 상기 칩 인터커넥션 구조를 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  12. 제11항에 있어서,
    상기 전기 도금 공정은 무전해 도금인 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  13. 제1항에 있어서,
    상기 칩 인터커넥션 구조의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 방법.
  14. 웨이퍼 레벨 패키지 구조로서,
    표면에 제1 전극이 구비되는 복수 개의 제1 칩이 형성되고, 상기 제1 전극을 노출시키는 제1 매체층이 표면에 형성되는 제1 웨이퍼;
    상기 제1 웨이퍼에 본딩되고 상기 복수 개의 제1 칩의 위치와 서로 대응되며, 상기 제1 웨이퍼를 향하는 표면에 상기 제1 전극과 서로 대향되게 설치되는 제2 전극이 구비되고, 상기 제1 웨이퍼를 향하는 표면에 상기 제2 전극을 노출시키는 제2 매체층이 더 형성되는 복수 개의 제2칩;
    상기 제1 전극과 제2 전극 사이에 형성되는 칩 인터커넥션 구조; 및
    상기 제2 칩에 커버되는 패키지층을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  15. 제14항에 있어서,
    상기 제2 칩은 상기 제1 웨이퍼에 퓨전 본딩, 점착 본딩 또는 유리 매체 본딩되는 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 매체층과 상기 제2 매체층의 재료는 모두 실리카인 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  17. 제14항에 있어서,
    상기 패키지층은 사출층인 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  18. 제14항에 있어서,
    상기 칩 인터커넥션 구조는 전기 도금 칩 인터커넥션 구조인 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  19. 제14항에 있어서,
    상기 칩 인터커넥션 구조의 재료는 구리, 니켈, 아연, 주석, 은, 금, 텅스텐 및 마그네슘 중 하나 또는 복수 개를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
  20. 제14항에 있어서,
    상기 제1 웨이퍼의 두께는 5μm 내지 10μm인 것을 특징으로 하는 웨이퍼 레벨 패키지 구조.
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